JPH04370862A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04370862A JPH04370862A JP3148301A JP14830191A JPH04370862A JP H04370862 A JPH04370862 A JP H04370862A JP 3148301 A JP3148301 A JP 3148301A JP 14830191 A JP14830191 A JP 14830191A JP H04370862 A JPH04370862 A JP H04370862A
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- JP
- Japan
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- cpu
- bus use
- use request
- request signal
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 5
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- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムに関
し、特にバス調停制御機構に特徴を有する情報処理シス
テムに関するものである。
し、特にバス調停制御機構に特徴を有する情報処理シス
テムに関するものである。
【０００２】
【従来の技術】図２を参照して、従来の情報処理装置の
一例について説明する。図２において、参照番号２０１
は中央処理装置（ＣＰＵ）、参照番号２０２は周辺制御
装置（ＰＣＵ）である。
一例について説明する。図２において、参照番号２０１
は中央処理装置（ＣＰＵ）、参照番号２０２は周辺制御
装置（ＰＣＵ）である。
【０００３】図２の従来例において、ＣＰＵ２０１系及
びＰＣＵ２０２系共にそれらの実行速度を低下させない
ときは、遅延時間無しを意味する値０のＣＰＵ速度変数
値２１１を、バス調停制御装置２０３上にあるＣＰＵ速
度変数格納部２０４に設定する。ＣＰＵ速度遅延制御部
２０５は、ＣＰＵ速度変数値２１１が０であるので、Ｃ
ＰＵ２０１からのＣＰＵ・バス使用要求信号２０７を遅
延せずに遅延ＣＰＵ・バス使用要求信号２０８とする。 各ＣＰＵ２０１に関してこのように生成された遅延ＣＰ
Ｕ・バス使用要求信号２０８の群と各ＰＣＵ２０２から
のＰＣＵ・バス使用要求信号２０９の群とから優先順位
決定部２０６でバス使用順序を決定し、バス使用応答信
号２１０でＣＰＵ２０１またはＰＣＵ２０２にバス使用
許可を指示する。
びＰＣＵ２０２系共にそれらの実行速度を低下させない
ときは、遅延時間無しを意味する値０のＣＰＵ速度変数
値２１１を、バス調停制御装置２０３上にあるＣＰＵ速
度変数格納部２０４に設定する。ＣＰＵ速度遅延制御部
２０５は、ＣＰＵ速度変数値２１１が０であるので、Ｃ
ＰＵ２０１からのＣＰＵ・バス使用要求信号２０７を遅
延せずに遅延ＣＰＵ・バス使用要求信号２０８とする。 各ＣＰＵ２０１に関してこのように生成された遅延ＣＰ
Ｕ・バス使用要求信号２０８の群と各ＰＣＵ２０２から
のＰＣＵ・バス使用要求信号２０９の群とから優先順位
決定部２０６でバス使用順序を決定し、バス使用応答信
号２１０でＣＰＵ２０１またはＰＣＵ２０２にバス使用
許可を指示する。
【０００４】ＰＣＵ２０２系の実行速度は変えずにＣＰ
Ｕ２０１系のみの実行速度を低下さるためには、低下さ
せる分の遅延計数クロック２１２の数ＮをＣＰＵ速度変
数格納部２０４に設定し、ＣＰＵ速度変数格納部２０４
の内容であるＣＰＵ速度変数値２１１をＣＰＵ速度遅延
制御部２０５に渡しておき、ＣＰＵ・バス使用要求信号
２０７をＣＰＵ速度遅延制御部２０５で受けたときから
遅延計数クロック２１２をＣＰＵ速度変数値２１１の値
であるＮ回カウントした後、遅延ＣＰＵ・バス使用要求
信号２０８を出力する。これら遅延ＣＰＵ・バス使用要
求信号２０８の群とＰＣＵ・バス使用要求信号２０９の
群とから優先順位決定部２０６でバス使用順位を決定し
、バス使用応答信号２１０でＣＰＵ２０１またはＰＣＵ
２０２にバス使用許可を指示するようにしてＣＰＵ２０
１系のみの実行速度を低下できる。
Ｕ２０１系のみの実行速度を低下さるためには、低下さ
せる分の遅延計数クロック２１２の数ＮをＣＰＵ速度変
数格納部２０４に設定し、ＣＰＵ速度変数格納部２０４
の内容であるＣＰＵ速度変数値２１１をＣＰＵ速度遅延
制御部２０５に渡しておき、ＣＰＵ・バス使用要求信号
２０７をＣＰＵ速度遅延制御部２０５で受けたときから
遅延計数クロック２１２をＣＰＵ速度変数値２１１の値
であるＮ回カウントした後、遅延ＣＰＵ・バス使用要求
信号２０８を出力する。これら遅延ＣＰＵ・バス使用要
求信号２０８の群とＰＣＵ・バス使用要求信号２０９の
群とから優先順位決定部２０６でバス使用順位を決定し
、バス使用応答信号２１０でＣＰＵ２０１またはＰＣＵ
２０２にバス使用許可を指示するようにしてＣＰＵ２０
１系のみの実行速度を低下できる。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理システムでは、電源異常時もＣＰＵ実行速度はＣＰＵ
速度変数値に従っており、ＣＰＵはＣＰＵの持つ最大性
能で電源異常時の処理を実行できない欠点がある。
理システムでは、電源異常時もＣＰＵ実行速度はＣＰＵ
速度変数値に従っており、ＣＰＵはＣＰＵの持つ最大性
能で電源異常時の処理を実行できない欠点がある。
【０００６】
【課題を解決するための手段】本発明の情報処理装置は
、ＣＰＵからのバス使用要求信号を可変時間遅延させる
ことにより前記ＣＰＵを除くプロッサの実行速度を低下
させることなく前記ＣＰＵの実行速度を変えられるよう
にしたバス調停制御手段を備えた情報処理装置において
、システム電源の異常を検出する検出手段を含み、この
検出手段が異常を検出したとき前記バス調停手段が前記
ＣＰＵからのバス使用要求信号を遅延させる時間を零に
する。
、ＣＰＵからのバス使用要求信号を可変時間遅延させる
ことにより前記ＣＰＵを除くプロッサの実行速度を低下
させることなく前記ＣＰＵの実行速度を変えられるよう
にしたバス調停制御手段を備えた情報処理装置において
、システム電源の異常を検出する検出手段を含み、この
検出手段が異常を検出したとき前記バス調停手段が前記
ＣＰＵからのバス使用要求信号を遅延させる時間を零に
する。
【０００７】前記バス調停手段は、ＣＰＵ速度変数格納
部と、このＣＰＵ速度変数格納部に格納した変数に対応
した時間だけ前記ＣＰＵからのバス使用要求信号を遅延
させて出力し前記検出手段が異常を検出すると前記ＣＰ
Ｕからのバス使用要求信号を遅延させることなく出力す
るＣＰＵ速度遅延制御部と、このＣＰＵ速度遅延制御部
からの信号と前記ＣＰＵを除くプロセッサからのバス使
用要求信号とを受けてバス使用の調停を行う優先順位決
定部とを含んで構成されていてもよい。
部と、このＣＰＵ速度変数格納部に格納した変数に対応
した時間だけ前記ＣＰＵからのバス使用要求信号を遅延
させて出力し前記検出手段が異常を検出すると前記ＣＰ
Ｕからのバス使用要求信号を遅延させることなく出力す
るＣＰＵ速度遅延制御部と、このＣＰＵ速度遅延制御部
からの信号と前記ＣＰＵを除くプロセッサからのバス使
用要求信号とを受けてバス使用の調停を行う優先順位決
定部とを含んで構成されていてもよい。
【０００８】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【０００９】図１は本発明の一実施例のブロック図であ
る。図において、参照番号１０１は中央処理装置（ＣＰ
Ｕ）、参照番号１０２は周辺制御装置（ＰＣＵ）である
。
る。図において、参照番号１０１は中央処理装置（ＣＰ
Ｕ）、参照番号１０２は周辺制御装置（ＰＣＵ）である
。
【００１０】図１の実施例において、ＣＰＵ１０１系及
びＰＣＵ１０２系共にそれらの実行速度を低下させない
ときは、遅延時間無しを意味する値０のＣＰＵ速度変数
値１１１を、バス調停制御装置１０３上にあるＣＰＵ速
度変数格納部１０４に設定する。ＣＰＵ速度遅延制御部
１０５は、ＣＰＵ速度変数値１１１が０であるので、Ｃ
ＰＵ１０１からのＣＰＵ・バス使用要求信号１０７を遅
延せずに遅延ＣＰＵ・バス使用要求信号１０８とする。 各ＣＰＵ１０１に関してこのように生成された遅延ＣＰ
Ｕ・バス使用要求信号１０８の群と各ＣＰＵ１０２から
のＰＣＵ・バス使用要求信号１０９の群とから優先順位
決定部１０６でバス使用順序を決定し、バス使用応答信
号１１０でＣＰＵ１０１またはＰＣＵ１０２にバス使用
許可を指示する。
びＰＣＵ１０２系共にそれらの実行速度を低下させない
ときは、遅延時間無しを意味する値０のＣＰＵ速度変数
値１１１を、バス調停制御装置１０３上にあるＣＰＵ速
度変数格納部１０４に設定する。ＣＰＵ速度遅延制御部
１０５は、ＣＰＵ速度変数値１１１が０であるので、Ｃ
ＰＵ１０１からのＣＰＵ・バス使用要求信号１０７を遅
延せずに遅延ＣＰＵ・バス使用要求信号１０８とする。 各ＣＰＵ１０１に関してこのように生成された遅延ＣＰ
Ｕ・バス使用要求信号１０８の群と各ＣＰＵ１０２から
のＰＣＵ・バス使用要求信号１０９の群とから優先順位
決定部１０６でバス使用順序を決定し、バス使用応答信
号１１０でＣＰＵ１０１またはＰＣＵ１０２にバス使用
許可を指示する。
【００１１】ＰＣＵ１０２系の実行速度は変えずにＣＰ
Ｕ１０１系のみの実行速度を低下させるためには、低下
させる分の遅延計数クロック１１２の数ＮをＣＰＵ速度
変数格納部１０４に設定し、ＣＰＵ速度変数格納部１０
４の内容であるＣＰＵ速度変数値１１１をＣＰＵ速度遅
延制御部１０５に渡しておき、ＣＰＵ・バス使用要求信
号１０７をＣＰＵ速度遅延制御部１０５で受けたときか
ら遅延計数クロック１１２をＣＰＵ速度変数値１１１の
値であるＮ回カウントした後、遅延ＣＰＵ・バス使用要
求信号１０８を出力する。これら遅延ＣＰＵ・バス使用
要求信号１０８の群とＰＣＵ・バス使用要求信号１０９
の群とから優先順位決定部１０６でバス使用順位を決定
し、バス使用応答信号１１０でＣＰＵ１０１またはＰＣ
Ｕ１０２にバス使用許可を指示するようにしてＣＰＵ１
０１系のみの実行速度を低下させる。
Ｕ１０１系のみの実行速度を低下させるためには、低下
させる分の遅延計数クロック１１２の数ＮをＣＰＵ速度
変数格納部１０４に設定し、ＣＰＵ速度変数格納部１０
４の内容であるＣＰＵ速度変数値１１１をＣＰＵ速度遅
延制御部１０５に渡しておき、ＣＰＵ・バス使用要求信
号１０７をＣＰＵ速度遅延制御部１０５で受けたときか
ら遅延計数クロック１１２をＣＰＵ速度変数値１１１の
値であるＮ回カウントした後、遅延ＣＰＵ・バス使用要
求信号１０８を出力する。これら遅延ＣＰＵ・バス使用
要求信号１０８の群とＰＣＵ・バス使用要求信号１０９
の群とから優先順位決定部１０６でバス使用順位を決定
し、バス使用応答信号１１０でＣＰＵ１０１またはＰＣ
Ｕ１０２にバス使用許可を指示するようにしてＣＰＵ１
０１系のみの実行速度を低下させる。
【００１２】システム電源装置１１３が異常をきたすと
、電源異常検出部１１４がシステム電源異常を検出し、
電源異常信号１１５をＣＰＵ速度遅延制御部１０５に送
る。ＣＰＵ速度遅延制御部１０５は、電源異常信号１１
５を受け取るまではＣＰＵ速度変数値１１１に従い実行
速度を低下させているが、電源異常信号１１５を受け取
るとＣＰＵ速度変数値１１１に影響されずにＣＰＵ・バ
ス使用要求信号１０７を遅延せずに遅延ＣＰＵ・バス使
用要求信号１０８とし、各ＣＰＵ１０１に関してこのよ
うに生成された遅延ＣＰＵ・バス使用要求信号１０８の
群とＰＣＵ・バス使用要求信号１０９の群とから優先順
位決定部１０６でバス使用順序を決定し、バス使用応答
信号１１０でＣＰＵ１０１またはＰＣＵ１０２にバス使
用許可を指示する。
、電源異常検出部１１４がシステム電源異常を検出し、
電源異常信号１１５をＣＰＵ速度遅延制御部１０５に送
る。ＣＰＵ速度遅延制御部１０５は、電源異常信号１１
５を受け取るまではＣＰＵ速度変数値１１１に従い実行
速度を低下させているが、電源異常信号１１５を受け取
るとＣＰＵ速度変数値１１１に影響されずにＣＰＵ・バ
ス使用要求信号１０７を遅延せずに遅延ＣＰＵ・バス使
用要求信号１０８とし、各ＣＰＵ１０１に関してこのよ
うに生成された遅延ＣＰＵ・バス使用要求信号１０８の
群とＰＣＵ・バス使用要求信号１０９の群とから優先順
位決定部１０６でバス使用順序を決定し、バス使用応答
信号１１０でＣＰＵ１０１またはＰＣＵ１０２にバス使
用許可を指示する。
【００１３】
【発明の効果】以上説明したように本発明は、情報処理
システムにおいて、情報処理システム上にあるＣＰＵ速
度変数値の設定箇所を変更するのみで、ＣＰＵ系のみの
実行速度を低下させることが出来ながら、システムの電
源異常時にＣＰＵは、電源異常時の処理をＣＰＵの持つ
最大性能で実行することが出来る効果がある。
システムにおいて、情報処理システム上にあるＣＰＵ速
度変数値の設定箇所を変更するのみで、ＣＰＵ系のみの
実行速度を低下させることが出来ながら、システムの電
源異常時にＣＰＵは、電源異常時の処理をＣＰＵの持つ
最大性能で実行することが出来る効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の情報処理装置の一例のブロック図である
。
。
１０１ 中央処理装置（ＣＰＵ）１０２
周辺制御装置（ＰＣＵ）１０３ バス調停制御装
置 １０４ ＣＰＵ速度変数格納部 １０５ ＣＰＵ速度遅延制御部 １０６ 優先順位決定部 １１３ システム電源装置 １１４ 電源異常検出部
周辺制御装置（ＰＣＵ）１０３ バス調停制御装
置 １０４ ＣＰＵ速度変数格納部 １０５ ＣＰＵ速度遅延制御部 １０６ 優先順位決定部 １１３ システム電源装置 １１４ 電源異常検出部
Claims (2)
- 【請求項１】 ＣＰＵからのバス使用要求信号を可変
時間遅延させることにより前記ＣＰＵを除くプロッサの
実行速度を低下させることなく前記ＣＰＵの実行速度を
変えられるようにしたバス調停制御手段を備えた情報処
理装置において、システム電源の異常を検出する検出手
段を含み、この検出手段が異常を検出したとき前記バス
調停手段が前記ＣＰＵからのバス使用要求信号を遅延さ
せる時間を零にすることを特徴とする情報処理装置。 - 【請求項２】 前記バス調停手段は、ＣＰＵ速度変数
格納部と、このＣＰＵ速度変数格納部に格納した変数に
対応した時間だけ前記ＣＰＵからのバス使用要求信号を
遅延させて出力し前記検出手段が異常を検出すると前記
ＣＰＵからのバス使用要求信号を遅延させることなく出
力するＣＰＵ速度遅延制御部と、このＣＰＵ速度遅延制
御部からの信号と前記ＣＰＵを除くプロセッサからのバ
ス使用要求信号とを受けてバス使用の調停を行う優先順
位決定部とを含むことを特徴とする請求項１記載の情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148301A JPH04370862A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148301A JPH04370862A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370862A true JPH04370862A (ja) | 1992-12-24 |
Family
ID=15449724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148301A Pending JPH04370862A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030023295A (ko) * | 2001-09-13 | 2003-03-19 | 삼성전자주식회사 | 프로그램이 가능한 인터페이스 신호 조정회로 |
-
1991
- 1991-06-20 JP JP3148301A patent/JPH04370862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030023295A (ko) * | 2001-09-13 | 2003-03-19 | 삼성전자주식회사 | 프로그램이 가능한 인터페이스 신호 조정회로 |
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