JPS60564A - メモリアクセス競合制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野） 本発明はマルチプロセッサシステムにおける共有メモリ
のアクセス競合制御方式に関するものである。

（従来の技術） マルチプロセッサの構成は従来から種々の方式が考えら
れている。中でも共有バスで相互にプロセッサユニット
を結合するバス結合マルチプロセッサ構成は、ハードウ
ェア量が少なく経済的にマルチプロセッサシステムを実
現できること、システムの拡張性が非常に大きいこと、
プロセッサ間の通信が高速に行なえること、および、ハ
ードウェア・ソフトウェアを一体化した機能のモジュー
ル化が容易であるため負荷分散・機能分散のどちらでも
自由に設定可能であること、等の特徴を持っている。そ
のため、柔軟性、経済性が強く要求されるシステムには
、マイクロプロセッサを使ったマルチプロセッサ方式と
してバス結合方式が多く採用されている。

第１図は従来の方式によるバス結合マルチプロセッサ構
成におけるバス制御例の詳細を示すもので、ｌ、２，３
．４はプロセッサユニット、５はバス、６は共有メモリ
、７は各プロセッサユニットのバス使用権を制御するバ
ス使用権割当て制御回路、１００．１１０．１２０．１
３０はプロセッサユニット１゜２．３．４がバス使用権
を要求するときに出力するバスリクエスト信号ネ泉、１
０１．１１１．１２１．１３１はプロセッサユニット１
，２，３．４それぞれに対し、バス使用権割当て制御回
路７がバスの使用を許可することを通知するバスアクノ
リッジ信号線、１４は共通バスを使用しているプロセッ
サが存在することを示すバスビジー信号線である。

ココで、プロセッサユニット１がバス使用中にプロセッ
サユニット２が共有メモリ６のアクセス要求を発生した
とする。そのアクセス要求はバスリクエスト信号線１１
Ｑを介してバス使用権割当て制御回路７に通知される。

バス使用権割当て制御回路７は予め定められたアルゴリ
ズムに従い、バスの使用権を与えるプロセッサユニット
を決める。

例えば、プロセッサユニット２に使用権が割当てられ、
パスアクノリッジ信号線１１１を介してバスの使用許可
通知を受けると、プロセッサユニット２はバスの使用状
態をバスビジー信号線１４の監視により判定する。プロ
セッサユニット１がバスを使用していればバスビジー信
号線１４がオンであるので、プロセッサユニット２はバ
スビジー信号線１４がオフ釦なるまで待ち、オフになっ
たら共有メモリ６のアクセスを行う。このように、複数
のプロセッサユニットが同時に共有メモリ６へのアクセ
ス要求を出すと、バス使用権が得られなかったプロセッ
サは必ず他プロセツサの共有メモリアクセス終了まで待
たされる。プロセッサ数が多い程アクセス待ち時間が増
大する。更にバス使用権はプロセッサ間を移動する時間
（バス使用権の切替時間）も前記待ち時間に加わりプロ
セッサの処理速度が低下しマルチプロセッサ化の効果が
なくなる欠点がある。

この問題を解決するため各プロセッサ毎にそのプロセッ
サのみが専らアクセスするメモリを設け、共通バスの使
用頻度を低下させる方法がある。この場合、共有メモリ
はプロセッサユニット間の通信エリアとしてのみ使う。

このようにすると業務処理プログラムのタスクはプロセ
ッサユニットに固定的に割付けられる。しかし、この方
法は行列計算などの並列処理可能な科学技術計算処理シ
ステムには適しているが、一般の汎用システムで処理さ
れる業務プログラムは処理の並列性を意識して作られて
おらず、また必ずしも並列処理に適しているとは限らな
い。そのため業務内容によってはプロセッサの負荷が不
拘−忙なり、マルチプロセッサ化したことによるスルー
プットの向上が望めない欠点がある。

このため、一般の汎用システムでは業務処理プログラム
のタスクをプロセッサに固定的に割付けず、いずれかの
プロセッサで、どのタスクも処理（実１行・）シ、プロ
セッサ間の負荷バランスを一定に保つようにしている。

従って、業務処理プログラムは共有メモリに配置され、
いずれのプロセッサからもその業務処理のタスクは処理
される必要がある。

このようにすると、前述の通シ複数プロセンサによる共
有メモリ上の業務処理プログラムの同時実行によシ共有
メモリの同時アクセスの確率が増し処理速度が低下する
ことがある。ところで、回線や入出力装置の制御機能を
別プロセッザに分散した機能分散を併用するマルチプロ
セッサシステムでは、業務処理プログラムの実行を行う
プロセッサは業務処理プログラムの中で要求される入出
力処理を機能分散したプロセッサに依頼した後は、入出
力動作時間が通常は長いので、その入出力動作の終了ま
ではアイドル状態になるが、もし処理すべき別の業務処
理プログラムのタスクがあればそのタスクの処理を行う
。

従って、機能分散を併用したシステムが高負荷状態にな
ると、次々と業務処理タスクが起動され、共有メモリ上
のプログラムを実行する機会が著しく増し、共有メモリ
へのアクセス競合が非常に増大する傾向にある。そのた
め、マルチプロセッサ化したことの性能向上が著しく阻
害される欠点がある。

（発明の目的） 本発明はこれらの欠点を解決するだめ、プロセッサが共
有メモリをアクセスする際に、他のプロセッサが共有メ
モリをアクセスしているか否かを判定し、アクセスして
いたなら共通バスの使用権獲得制御を行わず、共有メモ
リとプロセッサ間の専用メモリインタフェースバスを介
し直接共有メモリアクセスを開始し、複数に分割された
共有メモリのブロック毎のエリアで競合がない場合は直
ちにメモリアクセスを行うようにし、アクセス競合によ
る遅延、および共通バスの使用権の切替に要する時間遅
延による性能低下を減少させるようＫしたものである。

（発明の構成および作用） 第２図は本発明の一実施例の構成を示すもので、１０お
よび１１はそれぞれプロセッサユニット１のプロセッサ
およびバス制御回路、２０および２１はそれぞれプロセ
ッサユニット２のプロセッサおよびバス制御回路、６０
はメモリで第１図の共有メモリ６に対応する例えば１２
８ＫＢ毎にブロックされたもの、６１はメモリ６０のメ
モリ制御回路でマルチプレクサおよびブロック毎のアク
セス競合制御回路等で構成され、５０および５１はプロ
セッサユニット１および２とメモリ６０との間のメモリ
インタフェースバス、ＢＵＳＱはプロセッサユニッ）１
がメモリ６０をアクセスしていることを示す第１ビジー
信号線、ＢＵＳＹＩはプロセッサユニット２がメモリ６
０をアクセスしていることを示す第２のビジー信号線、
ＲＥＱ１３．はプロセッサユニット１が、ＲＥＱ　ｌは
プロセッサユニット２がそれぞれメモリ６０に対しアク
セス要求があることを通知する第１および第２のリクエ
スト信号線、ＡＣＫ’８．はメモリ制御回路６１がプロ
セッサユニッ）１に、ＡＣＫｌはメモリ制御回路６１が
プロセッサユニット２にそれぞれメモリアクセス許可を
通知する第１および第２のアクノリッジ信号線である。

その他の符号は第１図の構成要素と同じである。

以下、この動゛作について説明する。

プロセッサ１０、プロセッサ２０以外のプロセッサ（第
２図には図示せず。）は５０．５１に示すようなメモリ
インタフェースバスヲ持たス、メモリ６０へのアクセス
はバス５を介して行うが、ここでは、これらのプロセッ
サはメモリ６ｏへのアクセスを行っていないものとする
。

まず、プロセッサユニット１でメモリ６ｏへのアクセス
要求が発生した時点で、プロセッサユニット１のバス制
御回路１１はプロセンサ２ｏがメモリ６０のアクセスを
行っている′が否かを第２のビジー信号線ＢＵＳＹＩ　
Ｋよシ判断する。プロセッサ２０はメモリ６０をアクセ
スしていないとすると、第２のビジー信号線ＢＵＳＹＩ
はオフであり、プロセッサ１０はバスリクエスト信号線
１００をオンとし、バス使用権割当て制御回路７にアク
セス要求を通知する。プロセッサユニット１のバス制御
回路１１はバス使用権割当て制御回路７がらのバスアク
ノリッジ信号線１０１がオンになることを監視し、同時
に第２のビジー信号線ＢＵＳＹＩの監視も行う。

もし、パスアクノリッジ信号線１０１がオンになるとプ
ロセッサユニット１はバス使用権を得たことになるので
、バス制御回路１１はバスビジー信号線１４の監視を行
い、そのバスビジー信号線１４がオフになったら、その
バスビジー信号線１４をオンにする。同時に第１のリク
エスト信号線ＲＥＱ＼をオンとしメモリ制御回路６１に
対しアクセス要求発生の通知を折込、第１のアクノリッ
ジ信号線ＡＣＫ’Ｑ、がオンになるのを監視する。第１
のアクノリッジ信号線ＡＣＫｎがオンになった時点でプ
ロセッサ１０はメモリ６０へのアクセスをメモリインタ
フェースバス５０を介して行うことができる。

以上の説明に対し、プロセッサユニット２がメモリ６０
のアクセスを行っている場合は、第２のビジー信号線Ｂ
ＵＳＹＩがオンとなっているため、直ちにバスビジー信
号線１４をオンとし、第１のリクエスト信号線ＲＥＱ＼
をオンとし、メモリ制御回路６１からの第１のアクノリ
ッジ信号線ＡＣＫ＼がオンとなるのを待ち、メモリアク
セスを行う。プロセッサユニット２がメモリ６０をアク
セスする時も同様に、第１のビジー信号線ＢＵＳＹ＼を
チェックし、オフであれば前述のごとく、メモリインク
フェースバス５１を介してアクセスする。もし、第１の
ビジー信号線ＢＵＳＹ＼がオン即ち、プロセッサユニッ
ト１〆メモリ６０をアクセスしている場合はプロセッサ
ユニット２のバス制御回路２１ｉ；ｔバスリクエスト信
号線１１０をオンとはせずに、直ちにバスビジー信号線
１４をオンとし、同時に第２のリクエスト信号線ＲＥＱ
Ｉをオンとし、第２のアクノリッジ信号線ＡＣＫ　ｌが
オンになるのを待つ。第２のアクノリッジ信号線ＡＣＫ
　ｌがオンになると、メモリ６０へのアクセスを行う。

即チ、共通バスの使用権を得て共有メモリのアクセスを
行わなくてよいので、共通バス使用権切替のための時間
が不要である。

ここで、メモリ制御回路６１はプロセッサユニット２か
らの第２のリクエスト信号線ＲＢＱＩに対し、プロセッ
サユニット２がアクセスするエリアと、プロセッサユニ
ット１がアクセスするエリアとが競合しないかを調べ、
競合していなければ直ちに第２のアクノリッジ信号線Ａ
ＣＫＩをオンとすると同時に第２のビジー信号線ＢＵＳ
ＹＩをオンとする。その後、プロセッサユニット２がメ
モリアクセスを終了したことを契機に第２のビジー信号
線ＢＵＳＹＩと第２のアクノリッジ信号線ＡＣＫＩをオ
フとする。

第３図は本発明の一実施例において使用するプロセッサ
ユニット１におけるバス制御回路１１の動作フａ−例を
示す。

ここで、ＣＭモードはメモリ６０をプロセッサユニット
１がアクセスする動作モードであることを示し、ＢＢＵ
ＳＹはバスビジー信号線１４を示し、ＢＲＱ’０、はバ
スリクエスト信号線１００を、ＢＲＱＩはバスリクエス
ト信号線１１０を、　ＢＡＣＫ＼はノ（スアクノリッジ
信号線１０１を、ＢＡＣＫＩはバスアクノリッジ信号線
１１１をそれぞれ示す。

この動作としては、プロセッサ１０がメモリアクセスを
行う場合、メモリ６０をアクセスするモードか否かを判
定する。ＣＭモードであれば、まず、プロセッサユニッ
ト２がメモリ６０をアクセス中であるか否かを第２のビ
ジー信号線ＢＵＳＹＩで判定する。

ここで、プロセッサユニット２がメモリ６０をアクセス
している場合は、直ちにメモリ６０へのアクセス権はプ
ロセッサユニット１に与えられ、バス制御回路１１は直
ちにバスビジー信号線１４（ＢＢＵＳＹ）をオンとし、
メモリ制御回路６１に対し、第１のリクエスト信号ｍＲ
ＥＱ’Ｑ、をオンにすることでアクセス要求を通知し、
アクセス許可として第１のアクノリッジ信号線ＡＣＫ＼
がオンとなるのを待つ。プロセッサｌＯとプロセッサ２
０のアクセスエリアが競合しなければ、直ちに第１のア
クノリッジ信号線ＡＣＫｈがオンとなり、メモリアクセ
スを行う。メモリアクセス終了後、バス制御回路１１は
第１のリクエスト信号線ＲＥＱ’＆、バスリクエスト信
号線１００　（ＢＲＱ″ａ、）、バスビジー信号線１４
（ＢＢＵＳＹ）をオフとし、初期状態に戻る。

モジ、プロセッサユニット１とプロセッサユニット２の
アクセスエリアが競合している場合は、第１のアクノリ
ッジ信号線ＡＣＫ′Ｏ１は直ちにオンとハナラス、プロ
セッサユニット２のメモリアクセス終了後にオンとする
。

第４図は本発明の一実施例において使用するメモリ制御
回路６１の動作フａ−例を示す。プロセッサユニット１
からの第１のリクエスト信号線ＲＥＱ”＆がオンになる
と、メモリインタフェース／＜ス５０を介して通知され
るメモリのアドレスによシメモリ制御回路６１は競合の
有無を判定する。

競合がなければ直ちに第１のアクノリッジ信号線ＡＣＫ
″８．をオンとし、第１のビジー信号線ＢＵＳＹ＼をオ
ントスる。プロセッサユニットｌがメモリアクセスを終
了したことを契機に第１のアクノリッジ信号線ＡＣＫ＼
、第１のビジー信号線ＢＵＳＹ’６．をオフとする。

以上述べたように、本発明ではプロセッサユニットと共
有メモリ間に、そのプロセッサユニット専用のメモリイ
ンタフェースバスを有し、共有メモリをブロックに分割
し、前記プロセッサユニットが共有メモリアクセス中に
、専用のメモリインタフェースバスを持つ他のプロセッ
サが共有メモリのアクセスを行う場合は共通バス使用権
獲得のだめの制御を行わず、メモリブロック単位毎の競
合制御のみを行うことで共有メモリをアクセスできるよ
うにした。

そのため、バス結合形の負荷分散マルチプロセッサシス
テムにおける性能低下要因である、ノぐス使用権の切替
時間とメモリアクセス競合によるアクセス待ち時間を大
幅に減少させることが可能である。

以上の説明では簡単のために、メモリとプロセッサユニ
ット間の専用インタフェースを持つプロセッサを２つと
したが、更にプロセッサ数が多い場合にも本発明は適用
可能であることは勿論である。他方、第２図忙示すメモ
リインタフェースノ（ス５０あるいは５１が障害になっ
た場合でも、性能低下は避けられないが共通バスを介し
メモリ６０のアクセスが可能である。しだがって、信頼
性の向上にもなる利点がおる。

（効　果） 以上説明したように、本発明によれば、ノ（ス結合マル
チプロセッサシステムにおいて、複数のプロセッサがア
クセスする共有メモリと負荷分散マルチプロセッサを間
に専用のメモリインタフェースを設け、負荷を分散して
処理するプロセッサのうちの１つが共有メモリをアクセ
スしていると、専用メモリインタフェースを有する他の
フロセッサは共通バスの使用権獲得のだめの制御は不要
で直ちに共有メモリに対してアクセス可能であυ、複数
プロセッサによる共有メモリのアクセス競合による性能
低下が防げる利点がある。

特に、゛マイクロプロセッサは一般に命令実行時間のう
ち大部分がメモリアクセスに消費されるので、マイクロ
プロセッサを複数個バス結合したマルチプロセッサシス
テムに本発明を適用することで、高性能および高信頼な
マルチプロセッサシステムを経済的に提供できる利点が
ある。

【図面の簡単な説明】

第１図は従来の方式によるバス結合マルチプロセッサ構
成におけるバス制御例を示す図、第２図は本発明の一実
施例の構成を示す図、第３図は本発明の一実施例のプロ
セッサにおけるバス制御フロー例、第４図は本発明の一
実施例のメモリ制御回路の動作フロー例である。 １〜４・・・・・・・・・プロセッサユニット、　５　
・・・・・・・・・バス、　６　・・・・・・・・・共
有メモリ、　７　・・・・・・・・・）；ス使用権割当
制御回路、１０，２０・・・・・・・・・プロセッサ、
１１．２１・・・・・・・・・バス制御回路、１４・・
・・・・・・・ノくスビジー信号線、５０．５１・・・
・・・・　メモリインタフェースバス、６０・・・・・
・・・・メモリ、６１・・・・・・・・・メモ１ノ制御
回路、１００，１１０，１２０，１３０・・・・・・・
・・ノζスリクエスト信号線、　１０１．１１１．１２
１．１３１・・・・・・・・・ノ（スアクノリッジ信号
線、ＢＵＳＹ’８．、　ＢＵＳＹｉ・・・・・・・・第
１、第２のビジー信号線、ＲＥＱ＼、　ＲＥＱＩ・・・
・・・・第１１第２のリクエスト信号線、　ＡＣＫ″Ｑ
１．　ＡＣＫＩ・・・・・・・・・第１、第２のアクノ
リッジ信号線、６Ｍモード・・・・・・・・・メモリ６
０をアクセスするモード、ＢＢＵＳＹ・・・・・・・・
・　１４と同じ、ＢＲ’Ｑ”Ｑｌ、　ＢＲＱＩ・・・・
・・・・１００、ｌ１ｌ）と同じ、　ＢＡＣＫ犯ＢＡＣ
ＫＩ・・・・・・・・　１０１゜１１１と同じ。

Claims (1)

【特許請求の範囲】
1. バス結合のマルチプロセッサ構成で、各プロセッサよシ
   アクセスされる共有メモリを有し、その共有メモリをア
   クセスするために各プロセッサはバス使用権の要求をバ
   ス使用権割当て制御回路に通知し、そのバス使用権割当
   て制御回路は前記バス使用権の要求の調停を行い、バス
   アクノリッジ信号線を介して共有メモリのアクセス権を
   プロセッサに通知し、その通知を受けた後共有メモリを
   共通バスを介してアクセスするアクセス競合方式におい
   て、プロセッサと前記共有メモリ間を結ぶそのプロセン
   サ専用のメモリインタフェースバスと、複数ブロックに
   分割された共有メモリ間で複数のプロセッサからのアク
   セス競合制御を行うメモリ制御回路と、各プロセッサに
   おいて共通バスとメモリインタフェースバスの制御を行
   うバス制御回路と、前記メモリ制御回路からプロセッサ
   のバス制御回路に他のプロセッサが共有メモリをアクセ
   スしていることを示すビジー信号線と、各プロセッサの
   バス制御回路からメモリ制御回路に共有メモリのアクセ
   ス要求を通知するリクエスト信号線と、前記メモリ制御
   回路が複数のプロセッサから前記リクエスト信号線によ
   り通知されるアクセス要求に対し分割された共有メモリ
   のブロック間でアクセス競合していないことの検出を契
   機に共有メモリへのアクセス許可をプロセッサに通知す
   るアクノリッジ信号線を有し、プロセッサが共有メモリ
   をアクセスする際、前記ビジー信号線によりそのプロセ
   ッサのバス制御回路に他プロセツサが共有メモリをアク
   セスしていることが通知されていたときＫそのバス制御
   回路は共通バスの使用権獲得のだめの制御を行わず、前
   記リクエスト信号線を介して共有メモリのアクセス要求
   を行い、メモリ制御回路からのアクノリッジ信号線によ
   るその共有メモリへのアクセス許可を受け、共有メモリ
   のアクセスを行うことを特徴とするメモリアクセス競合
   制御方式。