JPH0916533A - 対称多重処理システム - Google Patents

Abstract

(57)【要約】 【課題】 中央割込制御ユニット２２０を含む対称多重
処理システムを提供する。 【解決手段】 ユニット２２０は処理ユニット２０２−
１〜２０２−ｍと割込ソースとに結合し、それらは第１
の周辺バス９０２に結合する周辺装置９０７〜９０９と
第２の周辺バス９０４に結合する装置９１０〜９１２と
を含む。ユニット２２０は２モードで動作し、通過モー
ドではＩＳＡ周辺装置９１０〜９１２の割込は割込制御
装置９１５を介しユニット２２０に与えられマスタ処理
ユニットに直接送られる。ＰＣＩ割込はＰＣＩマッパー
９１６を介し割込制御装置の他の利用可能割込入力に与
えられる。通過モードは従来オペレーティングシステム
と該システムとの後方互換性を考慮する。先行モード中
ユニット２２０はＰＣＩマッパー９１６を不能化しＰＣ
ＩおよびＩＳＡ装置割込はユニット２２０へ直接与えら
れる。先行モード中ＰＣＩマッパーは不能化されＩＳＡ
周辺装置はＰＣＩ割込と競合せずにシステムでサポート
される。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】１．発明の分野 この発明はコンピュータシステムに関する。より特定的
にはこの発明は、対称多重処理システム内において用い
られる割込制御アーキテクチャおよびスキームに関す
る。

【０００２】２．関連技術の説明 多重処理ユニットを用いるコンピュータシステムは、現
在の単一のプロセッサに基づくシステムの動作能力を超
える、経済的に見合う動作能力を約束する。多重処理を
行なう環境内では、１つのアプリケーションのためのす
べての処理を単一のプロセッサに集中させるよりもむし
ろ、タスクは別個のプロセッサによって処理可能なグル
ープまたは「スレッド」に分けられる。それにより、全
体の処理ロードはいくつかのプロセッサ間に分散され、
分散されたタスクは並列して同時処理されるだろう。オ
ペレーティングシステムソフトウェアは、プログラムコ
ードの様々な部分を別々に実行可能なスレッドに分け、
典型的には各スレッドに優先順位レベルを割当てる。

【０００３】図１は、複数の処理ユニット１２Ａ−１２
Ｃを含む、いわゆる対称多重処理システム１０のブロッ
ク図である。各処理ユニット１２Ａ−１２Ｃは、処理コ
ア１４Ａ−１４Ｃとキャッシュメモリ１６Ａ−１６Ｃと
バスインタフェース１８Ａ−１８Ｃとをそれぞれ含む。
処理ユニット１２Ａ−１２Ｃはシステムバス２２を介し
て主メモリ２０に結合される。Ｉ／Ｏ装置２４および２
６の組はシステムバス２２にさらに結合される。

【０００４】図１の多重処理システム１０は、すべての
処理ユニット１２Ａ−１２Ｃが同じメモリ空間（つまり
主メモリ２０）を共有し、同じアドレスマッピングを用
いてメモリ空間にアクセスするという点で対称である。
多重処理システム１０はさらに、すべての処理ユニット
１２Ａ−１２Ｃが同じＩ／Ｏサブシステムへ等しいアク
セスを共有するという点において対称である。

【０００５】一般に、オペレーティングシステムソフト
ウェアの１つのコピーおよび各ユーザアプリケーション
ファイルの１つのコピーは主メモリ２０内にストアされ
る。各処理ユニット１２Ａ−１２Ｃは、オペレーティン
グシステムおよびユーザアプリケーションファイルのこ
れらの１つのコピーから実行する。処理コア１４Ａ−１
４Ｃはコードを同時に実行するだろうが、処理ユニット
１２Ａ−１２Ｃのうちの１つだけが所与の時間にシステ
ムバス２２のマスタシップをとってもよいことに注目さ
れたい。したがって、予め定められる調停アルゴリズム
に基づいて、２つ以上の処理ユニットの同時バス要求を
調停し、処理ユニットの１つにマスタシップを許可する
ために、バス調停機構（図示せず）が設けられる。様々
なバス調停技術が周知となっている。

【０００６】各処理ユニット１２Ａ−１２Ｃの高速キャ
ッシュメモリ１６Ａ−１６Ｃは、それぞれの処理ユニッ
トによって最も最近アクセスされたデータを、その関連
データが対応する主メモリアドレスを示すアドレスタグ
とともにそれぞれストアする。プログラムはコードの同
じセクションを実行し同じデータ構造に繰返してアクセ
スする傾向があるため、キャッシュが十分に大きいもの
であれば、アクセスされる位置の多くは既にキャッシュ
にストアされている。

【０００７】キャッシュ機構には２つの大きな利点があ
る。第１に、キャッシュは高速メモリでもって実現され
バス調停およびバッファ遅延なしにアクセス可能である
ため、それぞれのキャッシュにストアされる位置へのア
クセスは主メモリアクセスよりもはるかに高速である。
第２に、それぞれのキャッシュにストアされる位置への
アクセスはシステムバスへのアクセスを必要としないた
め、各プロセッサのバス利用は大きく低減される。シス
テムバスはゆえに他の要求されるトランザクションを処
理するのに使用できる。典型的には、「ヒット率」が高
ければ高いほど、全体のシステム性能はより向上する。
ヒット率は、特定の処理コアによる、キャッシュに既に
ストアされる位置へのアクセスの割合である。適度に大
きなキャッシュを有して適当に設計されるシステムは、
９０％を超えるヒット率を達成することができる。

【０００８】キャッシュメモリを用いる多重処理システ
ムに関して考慮しなければならない重要な点はデータの
一貫性である。主メモリ２０によってストアされるデー
タ（および命令）の複数のコピーがキャッシュメモリ１
６Ａ−１６Ｃのうちの１つ以上に同時に存在するかもし
れないため、専用の機構を用いて、メモリサブシステム
のうちの１つが更新された（つまり新しいデータを書込
まれた）場合のデータの保全性を維持しなければならな
い。たとえば、データの特定のセクションが処理コア１
４Ａによってキャッシュメモリ１６Ａ内で更新され、主
メモリ２０の対応するセクション内では更新されないと
いう状況を考えられたい。処理コア１４Ｂがこの後コー
ドの同じセクションにアクセスするならば、どのセクシ
ョンが最新のものでありどのセクションがもはや有効で
ないかということを把握するための何らかの信頼性のあ
る機構を設けて、処理コア１４Ｂが適当なデータに確実
にアクセスするようにしなければならない。それゆえ、
キャッシュの一貫性を効率的に維持するという目的で、
いわゆるライトスルーおよびライトバック技術に基づく
技術を含む様々な技術が開発されてきた。様々なキャッ
シュ一貫性技術は既知の先行技術の多くの刊行物に記載
されており、ここではこれ以上は論じない。

【０００９】対称多重処理システムに関して考慮しなけ
ればならない別の重要な点は、様々なシステム資源によ
り発生される割込の処理および分散である。たとえば、
図１のシステムでは、Ｉ／Ｏ装置２４および２６は、特
定の事象の発生（または非発生）に基づいて、それぞれ
の割込信号を各々アサートするかもしれない。当業者に
は理解されるように、割込は、特にキーボード装置、プ
リンタ、およびタイマのようなシステム資源によって、
ルーチンに従って発生される。多くのシステムは、割込
がソフトウェアコマンドに応答してアサートされてもよ
いソフトウェア割込にさらに対処する。システム内で生
じるであろう異なる割込の数のため、最適なシステム性
能およびバス利用を達成するよう割込を効率的に管理お
よび分散する機構を設けることが望ましい。

【００１０】割込を処理するための１つの技術は、複数
の割込を受取りそれらを優先順位づけして様々な処理ユ
ニット間で分散させることのできる集中割込制御装置を
用いる。集中割込制御技術に関連する問題は、対処可能
な割込の総数が、典型的には集中割込制御装置に設けら
れる入力ピンの数によって制限されるという点である。
言い換えれば、たとえば、集中割込制御装置が全部で１
６の割込入力ピンを含むとすると、１６より多い割込発
生装置は典型的にはシステム内で対処できない。このこ
とはシステムの柔軟性に制限を与える。さらに、そのよ
うなシステム内では、専用の割込ラインが各割込ソース
に接続されなければならない。このような専用割込ライ
ンは、コンピュータシステムに１つ以上の周辺装置を接
続するリモートケーブルネットワークでは利用できない
かもしれない。ここでも、システムの柔軟性は結果的に
制限されるだろう。

【００１１】多重処理システムによって用いられる割込
スキームが、異なるＩ／Ｏバス上にある装置に割込むこ
とをサポートできることも重要である。従来の単一プロ
セッサシステムでは、アドバンスト・マイクロ・ディバ
イシズ・インコーポレイテッド（Advanced Micro Devic
es, Inc.）製造の、特に広く用いられているＡＭ８２５
９割込制御装置のような割込制御装置が、ＩＳＡ周辺装
置のような、比較的多数の周辺装置をサポートするため
に用いられる。さらに、そのようなシステム内でＰＣＩ
バス上にある周辺装置はＰＣＩ割込を８２５９割込制御
装置上の利用可能な入力に送る割込マッパーを介して周
辺装置の割込をマッピングすることによってフレキシブ
ルにサポートされてもよい。残念なことに、８２５９の
ような割込制御装置は複数のプロセッサ間に割込を分散
するようにはされない。この問題をさらに複雑にするこ
とには、ＤＯＳのような従来のオペレーティングシステ
ムは、システム内に８２５９タイプの割込装置が存在す
るものとする。

【００１２】複数のＩ／Ｏバス上にある周辺装置からの
割込がサポートされる、多重処理システムのための割込
機構および方法は望ましい。この割込機構および方法は
さらに、新形多重処理オペレーティングシステムに対応
する一方で、ＤＯＳのような従来的なオペレーティング
システムと後方互換性があるべきである。

【００１３】

【発明の概要】上に述べられる問題は、この発明に従う
対称多重処理システムによって大部分解決される。１つ
の実施例において、中央割込制御ユニットを含む対称多
重処理システムが設けられる。中央割込制御ユニット
は、複数の処理ユニットと複数の割込ソースとに結合さ
れる。割込ソースは、ＰＣＩバスのような第１の周辺バ
スに結合される複数の周辺装置を含む。割込ソースはさ
らに、ＩＳＡバスのような第２の周辺バスに結合される
装置を含む。中央割込制御ユニットは２つのモードで動
作する。通過モードと呼ばれる第１のモードでは、ＩＳ
Ａ周辺装置からの割込は、カスケード接続されるタイプ
８２５９割込制御装置のような割込制御装置を介して、
中央割込制御ユニットに与えられる。中央割込制御ユニ
ットは次いでその割込をマスタ処理ユニットに直接送
る。ＰＣＩ割込は、ＰＣＩマッパーを介して、割込制御
装置の他の利用可能な割込入力に与えられる。通過モー
ドは、このシステムと、ＤＯＳのような従来のオペレー
ティングシステムとの後方互換性を考慮するという有利
な点がある。先行動作モード中、中央割込制御ユニット
はＰＣＩマッパーを不能化させる。先行モードでは、Ｐ
ＣＩ装置およびＩＳＡ装置の両方からの割込は中央割込
制御ユニットに直接与えられる。先行モード中はＰＣＩ
マッパーは不能化されるので、付加的なＩＳＡ周辺装置
はＰＣＩ割込と競合することなしにシステム内でサポー
トされるだろう。

【００１４】この発明の他の目的および利点は、以下の
詳細な説明を読み、添付の図面を参照するとより明らか
となる。

【００１５】この発明は様々な修正および代替形式が可
能であるが、その特定の実施例を図面の例によって示し
ここに詳細に記載する。しかしながら、図面およびその
詳細な説明はこの発明を開示される特定の形式に限定す
ることを意図するものではなく、逆に、この発明は前掲
の特許請求の範囲に定義されるようなこの発明の精神お
よび範囲内に入るすべての修正物、均等物および代替物
を包含することを意図するものであることが理解される
はずである。

【００１６】

【実施例の詳細な説明】図２を参照すると、集中割込制
御装置機構を含む対称多重処理システム２００のブロッ
ク図が示される。システム２００は、主メモリ２０４に
ＣＰＵローカルバス２０７を介して結合される複数の処
理ユニット２０２−１から２０２−ｍを含む。各処理ユ
ニット２０２−１から２０２−ｍは、それぞれの処理コ
ア２０４−１から２０４−ｍと、それぞれのキャッシュ
メモリ２０５−１から２０５−ｍと、それぞれのバスイ
ンタフェース２０６−１から２０６−ｍとを含む。バス
ブリッジ２０８はＣＰＵローカルバス２０７をＩ／Ｏバ
ス２１０に結合する。複数のＩ／Ｏ周辺装置２１２−１
から２１２−ｎはＩ／Ｏバス２１０に結合される。付加
的なＩ／Ｏ装置２１４および割込制御装置２１６はＩ／
Ｏバス２１０にさらに結合される。Ｉ／Ｏ装置２１２−
１から２１２−ｎは中央割込制御ユニット２２０に結合
される。Ｉ／Ｏ装置２１２−１から２１２−ｎおよび２
１４は、処理ユニット２０２−１から２０２−ｍの各々
によりバスブリッジ２０８を介してアクセス可能であ
る。

【００１７】中央割込制御ユニット２２０は、Ｉ／Ｏ装
置２１２−１から２１２−ｎと割込制御装置２１６とか
ら受取った割込を管理し、その割込を処理ユニット２０
２−１から２０２−ｍの間に分散させるために設けられ
る。中央割込制御ユニット２２０は、処理ユニット２０
２−１から２０２−ｍによって発生されるプロセッサ間
割込およびソフトウェア割込をさらに管理する。その好
ましい形式においては、中央割込制御ユニット２２０
は、最適なシステムの柔軟性を提供するために、以下に
論じられるような様々なプログラマブルな特徴を有して
実現される。

【００１８】Ｉ／Ｏバス２１０は、ＣＤ−ＲＯＭユニッ
ト、ローカルエリアネットワーク（ＬＡＮ）装置、およ
びプリンタのような周辺装置をコンピュータシステム２
００に結合するための任意の好適なバスであってもよ
い。例示の周辺バス規格は、ＩＳＡ（業界標準アーキテ
クチャ）バスと、ＥＩＳＡ（拡張業界標準アーキテクチ
ャ）バスと、ＰＣＩ（周辺構成要素相互接続）バスとを
含む。バスブリッジ２０８は、Ｉ／Ｏバス２１０とＣＰ
Ｕローカルバス２０７との間にインタフェースを与え
る。

【００１９】処理コア２０４−１から２０４−ｍは、予
め定められる命令セットに従って動作するデータ処理ユ
ニットである。例示の処理ユニットは、８０４８６型処
理ユニットと、ペンティアム（Pentium ）コンパチブル
処理ユニットと、パワーＰＣ（PowerPC ）処理ユニット
とを含む。しかしながら、処理ユニット２０２−１から
２０２−ｍはさらに他の命令セットに従って動作しても
よいことが理解される。

【００２０】キャッシュメモリ２０５−１から２０５−
ｍは高速メモリ素子を用いて実現される。各キャッシュ
メモリ２０５−１から２０５−ｍは、関連する処理コア
２０４−１から２０４−ｍと、関連するキャッシュメモ
リ２０５−１から２０５−ｍと、ＣＰＵローカルバス２
０７との間でのデータの転送を調整し管理するキャッシ
ュ制御装置（図では別途には図示せず）に関連する。好
ましい形式においては、各処理ユニットのキャッシュ制
御装置は、最大の支持動作を提供するために、関連の処
理コアと同時並列で動作する。

【００２１】ＣＰＵローカルバス２０７は、予め定めら
れるビット幅を有し、コンピュータシステムの主バスで
ある。主メモリ２０４は、予め定められるサイズの物理
的メモリであり、ＤＲＡＭ（ダイナミックランダムアク
セスメモリ）でもって実現されてもよい。メモリ制御装
置（別途には図示されず）は、主メモリ２０４に関連し
て、ＣＰＵローカルバス２０７と主メモリ２０４との間
で通信するデータ、アドレス、および制御信号の転送を
制御し調整する。

【００２２】割込制御装置２１６は、たとえばＩ／Ｏ装
置２１４のような様々な割込ソースから引出される割込
信号を分類し管理するために設けられる。割込制御装置
２１６は、たとえば、アドバンスト・マイクロ・ディバ
イシズ・インコーポレイテッド（Advanced Micro Devic
es, Inc.）製造の、８２５９Ａ型シリーズのプログラマ
ブル割込制御装置を示す。８２５９Ａプログラマブル割
込制御装置については、刊行物「ＭＯＳマイクロプロセ
ッサおよび周辺装置（MOS Microprocessors and Periph
erals ）」、３−３７１頁から３−３８８頁（アドバン
スト・マイクロ・ディバイシズ・インコーポレイテッド
１９８７）に記載されている。

【００２３】中央割込制御ユニット２２０の詳細な議論
に進む前に、様々な構成レジスタが中央割込制御ユニッ
ト２２０内に組み込みまれることにまず注目されたい。
これらの構成レジスタはＩ／Ｏバス２１０を介してプロ
グラムされアクセスされてもよい。したがって、中央割
込制御装置２２０は、ＣＰＵローカルバス２０７のタイ
プからは独立し、したがって異なるタイプの処理ユニッ
トを用いる様々なシステム内で用いられてもよい。この
結果、中央割込制御ユニット２２０は、様々な多重処理
システムとともに使用されてもよく、それらのシステム
と互換性もある。

【００２４】次に図３を参照して、中央割込制御ユニッ
ト２２０についての詳細を次に考察する。図３は、Ｉ／
Ｏ割込制御装置３０４とプロセッサ割込発生器３０６と
に結合される中央制御装置３０２を含む中央制御ユニッ
ト２２０の１つの実施例のブロック図である。Ｉ／Ｏバ
スインタフェースユニット３０８は、中央制御装置３０
２に結合されてさらに図示される。

【００２５】Ｉ／Ｏバスインタフェースユニット３０８
は、後により詳細に説明されるように、中央制御ユニッ
ト２２０のプログラミングを可能にし、かつ中央制御ユ
ニット２２０の他の機能を提供するために、Ｉ／Ｏバス
２１０と中央制御装置３０２との間にインタフェースを
与える。プログラミングおよび他の機能のために、中央
割込制御ユニット２２０は、ＣＰＵローカルバス２０７
を中央制御ユニット２２０に結合するためのＣＰＵバス
インタフェースユニットを代替的にまたは付加的に含ん
でもよいことが理解される。

【００２６】既に説明したように、中央割込制御ユニッ
ト２２０は様々な異なるＩ／Ｏ装置からの割込を受付け
ることができる。これらの割込は、ＩＮＴＲ１−ＩＮＴ
Ｒｎとラベルづけされる複数の割込ピンで受取られてＩ
／Ｏ割込制御装置３０４に与えられる。中央割込制御ユ
ニット２２０は、各割込ＩＮＴＲ１−ＩＮＴＲｎが割込
の特定のタイプを指定し、特定のデリバリモードを特定
し、それの優先順位レベルを示すように個々にプログラ
ムされ得るよう構成される。加えて、特定のピンで受取
られて識別され得る割込信号の数を増やすために、各割
込ピンがカスケードモードで用いられることもできる。
これについては後にさらに説明する。

【００２７】中央制御装置３０２は、様々な割込信号に
優先順位をつけてそれらをプロセッサ割込発生器３０６
に送り、プロセッサ割込発生器３０６はそれに応答し、
特に各割込に対するデリバリモードと各処理ユニットの
現在のタスク優先順位とに基づいて割込信号を処理ユニ
ット２０２−１から２０２−ｍのうちの１つ以上に送
る。中央制御装置３０２は、システムのための割込スタ
ックおよび装置テーブルを維持し、さらにすべての処理
ユニットの現在のタスク優先順位を維持する。中央制御
装置３０２は最後に、すべてのプロセッサによってブロ
ードキャスト態様で処理される必要のある選択された割
込を分散させるための機構を含む。この分散機構につい
ては後により詳細に説明する。

【００２８】既に述べたように、プロセッサ割込発生器
３０６は様々な割込を１つの（または複数の）指定され
る宛先処理ユニットに送る。この実施例では、中央割込
制御ユニット２２０は最大２５６の処理ユニット間に割
込を分散するよう構成される。システム内に設けられる
処理ユニットの数は、後の説明から理解されるように、
システム初期設定でプログラムされる。

【００２９】図４はＩ／Ｏ割込制御装置３０４のブロッ
ク図である。Ｉ／Ｏ割込制御装置３０４はＩ／Ｏ装置か
らピンＩＮＴＲ１、ＩＮＴＲ２、…ＩＮＴＲｎを介して
割込を受取る。Ｉ／Ｏ割込制御装置３０４は、ピンＩＮ
ＴＲ１−ＩＮＴＲｎにそれぞれ結合される複数の割込チ
ャネル４０２−１から４０２−ｎを含む。中央制御装置
インタフェース４０４は割込チャネル４０２−１から４
０２−ｎの各々に結合される。割込チャネル４０２−１
から４０２−ｎは、関連のピンＩＮＴＲ１−ＩＮＴＲｎ
でそれぞれ受取られた割込がそれを介して処理されると
ころの専用チャネルを与える。１つの実施例では、Ｉ／
Ｏ割込制御装置３０４は合計１６の割込入力ピンを含
み、それらの各々は最大２５６の独自な割込ベクトルを
サポートするために１６の割込信号とカスケードされる
ことが可能である。

【００３０】各割込チャネル４０２−１から４０２−ｎ
内には、各入来割込の処理を制御するために複数のレジ
スタ（図４には示さず）が設けられる。これらのレジス
タは、システムのメモリ空間またはＩ／Ｏ空間内のいず
れかにマッピングされる。割込チャネル４０２−１から
４０２−ｎの内部レジスタについてのさらなる詳細は後
に記載する。

【００３１】各割込チャネル４０２−１から４０２−ｎ
は、その関連する入力ピンＩＮＴＲ１−ＩＮＴＲｎでの
割込信号のアサーションを検知しその割込信号を処理し
て、割込が処理ユニットにディスパッチされるべきかど
うかをベリファイする。割込特性は個別にプログラム可
能であり、暗示される位置従属は割込チャネル４０２−
１から４０２−ｎのいずれにも付加されない。

【００３２】図５は割込チャネル４０２−１から４０２
−ｎの各々を示すブロック図である。図５の割込チャネ
ル４０２は、レジスタユニット５０４に結合される割込
入力プロセッサ５０２と割込受入ユニット５０６とを含
む。割込入力プロセッサ５０２は、ＩＮＴＲピン上の割
込信号（カスケードモードがプログラムされる場合は、
複数の割込信号）を処理し、カスケードされる割込に対
する転送のモードを判断する。ピンがカスケードされる
ピンであるようにプログラムされる場合には、現在のカ
スケードされる割込のインデックスはカスケード割込ア
ドレス（ＣＩＡ）レジスタで判断されストアされる。割
込チャネル４０２がカスケードモードで動作される場合
には、レジスタユニット５０４の数と割込受入ユニット
５０６の数とは効果的に１５回重複されて、別個の割込
サブチャネルが各可能なカスケードされる割込信号に対
して設けられることが注目される。これらのサブチャネ
ルは図５内に非常に細い線で示される。

【００３３】各割込信号は、プログラマブル制御レジス
タ５０４Ａと、宛先ＣＰＵレジスタ５０４Ｂと、アフィ
ニティＣＰＵレジスタ５０４Ｃと、ＩＤ（ベクトル）レ
ジスタ５０４Ｄとに関連する。制御レジスタ５０４Ａ内
の情報に基づいて、割込受入ユニット５０６はＩＮＴＲ
ピン上の信号を処理する。割込が純粋な、可能化され
た、かつ受容可能な信号である場合には、それは、処理
ユニットの１つ以上に送られるよう、（図４の）中央制
御装置インタフェース４０４に送られる。

【００３４】既に述べたように、各ＩＮＴＲピンは、１
６の異なる割込を表わすカスケードされた信号を割込ピ
ンが受取ってもよいカスケードモードでプログラムされ
ることが可能である。ピンがカスケードされるようにプ
ログラムされる場合は、図５の非常に細い線で示される
ように、レジスタユニットおよび割込受入ユニットの１
６の個々の組は割込チャネルと関連する。中央制御ユニ
ット２２０のカスケードモードについては後により詳細
に説明する。

【００３５】各割込チャネル（またはサブチャネル）の
様々なレジスタを次に考察する。既に述べたように、レ
ジスタの個々のセットは各可能な割込信号の各々に対し
て設けられる。これらのレジスタは、制御レジスタ５０
４Ａ、宛先ＣＰＵレジスタ５０４Ｂ、アフィニティＣＰ
Ｕレジスタ５０４Ｃ、およびＩＤレジスタ５０４Ｄとラ
ベルづけされる。これらのレジスタは、ソフトウェアに
とって可視であり、メモリがマッピングされるまたはＩ
／Ｏがマッピングされるシステム空間のいずれかに位置
する。個々の制御レジスタ５０４Ａは、各割込信号に対
して設けられ、プログラマブルである。各割込信号のた
めの制御レジスタ５０４Ａは各ＩＮＴＲピンの機能性を
定義して司り、各々は３２ビットレジスタで実施されて
もよい。図６は制御レジスタ５０４Ａに関連するフィー
ルドを示し、表１は制御レジスタ５０４Ａの様々なフィ
ールドを記載する。表２はカスケードモード符号化を示
し、表３はデリバリモード符号化を示し、表４はステー
タスビット符号化を示す。表１−表４に示されるよう
に、制御レジスタ５０４Ａは、チャネルに与えられる割
込信号のタイプ、割込ピンのモード（つまり正規モード
またはカスケードモード）、割込信号が現在マスクされ
ているか否か、割込に関連する優先順位レベル、デリバ
リモード、および割込に関連する他のパラメータを定義
する様々な情報をストアする。

【００３６】

【表１】

【００３７】

【表２】

【００３８】

【表３】

【００３９】

【表４】

【００４０】図５を再び参照すると、宛先ＣＰＵレジス
タ５０４Ｂの定義は、関連する割込信号のデリバリモー
ドと現在のステータスとに依存する。割込が処理中でな
い場合には、宛先ＣＰＵレジスタ５０４Ｂは、割込が向
けられる処理ユニットまたは処理ユニットのグループの
ＩＤを有する。割込が処理中である場合には、宛先ＣＰ
Ｕレジスタ５０４Ｂは割込を処理中の処理ユニットのＩ
Ｄを有する。デリバリモードがブロードキャストかまた
は最下位優先順位である場合には、このレジスタは関連
の意味を全く伝えない。

【００４１】アフィニティＣＰＵレジスタ５０４Ｃは、
最も最近に割込を処理した処理ユニット２０２−１から
２０２−ｍ（図２）のＩＤをホールドする。ＩＤレジス
タ５０４Ｄは割込のＩＤ（またはベクトル）を含む。

【００４２】割込は、中央制御装置インタフェース４０
４を介して中央制御装置３０２に送られる前に、それぞ
れの割込受入ユニット５０６によって処理される。割込
が可能化され（ＩＣＲのＥＮ）かつマスクされない場合
には（ＩＣＲのＭＳＫ）、それはデリバリモード、宛先
処理ユニット（もしあれば）、優先順位レベル、および
割込ＩＤについての情報とともに中央制御装置３０２に
送られる。

【００４３】上述したように、このアーキテクチャは、
中央割込制御ユニット２２０の各割込ピンＩＮＴＲ１−
ＩＮＴＲｎが直接割込またはカスケードされる割込のい
ずれとしてもプログラムされることを可能にする。制御
レジスタ５０４Ａ内のカスケードビットがセットされる
場合は、関連する割込チャネルは合計１５のさらなる拡
張割込に対処する。これらの拡張割込の各々は、図５の
非常に細い線で示されるように、専用割込制御レジスタ
（ＩＣＲ）５０４Ａ、宛先ＣＰＵ５０４Ｂ、アフィニテ
ィＣＰＵレジスタ５０４Ｃ、およびＩＤレジスタ５０４
Ｄに関連する。拡張割込制御レジスタのＣＳＤ、ＣＭお
よびＩＳＡフィールドは定義されないという事実を除い
て、これらのレジスタは表１−表４で定義されるものと
同一である。

【００４４】ＣＭフィールドは、カスケードモードで１
６の割込のうちの１つにアクセスするのに用いられる方
法を判断する。１６の割込のうちの１つのインデックス
は、割込入力プロセッサに位置するＣＩＡレジスタによ
って判断される。ＣＭモードはＣＩＡを計算する機構を
判断する。

【００４５】図７および図８は、特定のピンをカスケー
ドするためのハードウェア構成を示す。中央割込制御ユ
ニット２２０は、３つの異なるカスケードモードを介し
て割込拡張をサポートすることが注目される。はじめの
２つのモードでは、単一の物理的な割込ピンＩＮＴＲ１
−ＩＮＴＲｎは多重Ｉ／Ｏ装置の割込を選択される割込
サブチャネルに送る。第３のモードは、コンピュータシ
ステム内に従来の８２５９型割込制御装置を集積するこ
とを可能にする。これにより伝統的なＰＣハードウェア
およびソフトウェアの互換性が与えられる。

【００４６】まず図７を参照すると、「直列コード化」
モードと呼ばれるもののためのハードウェア構成を示
す。図７は、特定の割込チャネルが直列コード化カスケ
ードモードに設定されると活性化される、割込入力プロ
セッサ５０２の内部部分を示すブロック図である。図７
に示されるように、割込入力プロセッサ５０２は、シフ
タ制御５７２と直列デコード回路５７４とに結合される
制御ユニット５７０を含む。制御ユニット５７０は、対
応する制御レジスタ５０４ＡのＣＳＤおよびＣＭフィー
ルドに応答する。現在のモードが直列コード化カスケー
ドモードであることをＣＭフィールド（つまりカスケー
ドモードフィールド）が示す場合には、特定の割込信号
のアクティビティを識別するために、対応する割込ピン
ＩＮＴＲにある直列に送信される符号化されたデータが
デコードされるよう、制御ユニット５７０はシフタ制御
５７２と直列デコード回路５７４とを活性化する。割込
入力プロセッサ５０２は、シフトレジスタ５８４と並列
割込検知回路５８６とに結合される割込データエンコー
ダを含むリモート割込ハンドラ５８０に結合されて図示
される。

【００４７】複数の割込信号０ないし１５は並列割込検
知回路５８６に与えられる。リモート割込ハンドラ５８
０は、装置割込を集めて、各割込信号のステータスを中
央割込制御ユニットへコード化された直列メッセージを
介し関連する割込チャネルのＩＮＴＲライン上で通信す
る。並列割込検知回路５８６は、リモート割込ハンドラ
５８０に与えられる割込信号をモニタする。割込信号の
いずれかで遷移が起こると、割込データエンコーダ５８
２は符号化された直列メッセージがシフトレジスタ５８
４を介して割込入力プロセッサ５０２にブロードキャス
トされるようにする。直列データは、割込チャネルのＩ
ＮＴＲラインに与えられる直列コード化メッセージライ
ン上で送信される。シフトレジスタ５８４は、各直列コ
ード化メッセージが送信される際に、同期するシフトク
ロックを割込入力プロセッサ５０２に与える。

【００４８】１つの実施例では、符号化されるメッセー
ジは６ビット形式の、カスケードされる割込信号番号お
よび割込状態からなる。可能な符号化スキームは次のと
おりである。

【００４９】ビット５：４ 割込状態 ００ 割込ローへ遷移 ０１ 割込ハイへ遷移 １０ 予約 １１ 予約 ビット３：０ ０ないし１５と番号づけられるカスケー
ドされた割込入力信号のための割込番号 たとえば、割込信号３がローからハイへ遷移する状況を
考えられたい。この遷移は並列割込検知回路５８６によ
って検知される。割込データエンコーダ５８２は、生じ
た遷移のタイプとその遷移を起こした特定の割込信号と
を示す符号化された値を応答して発生する。たとえば、
上述のコード化スキームが用いられたとすると、符号化
された値「０１０１１１」は割込信号７（「０１１
１」）におけるハイ（「０１」）への遷移を表わすこと
になる。符号化された値は次いでシフトレジスタ５８４
に与えられ、それはシフト制御ユニット５７２によって
受取られる直列送信を開始する。直列デコーダユニット
５７４は次いで、割込データエンコーダ５８２のコード
化スキームに従って受取ったメッセージをデコードし
て、そのメッセージを指定される割込サブチャネルの割
込受入ユニット５０６に与える。割込が可能化され（制
御レジスタのＥＮ）かつマスクされない場合には（制御
レジスタのＭＳＫ）、対応する割込信号のための割込受
入ユニット５０６は次いで割込を中央制御装置３０２上
に送る。既に説明したのと同様に、割込受入ユニット５
０６が割込を中央制御装置３０２に送るとき、その割込
は割込信号のためのデリバリモードと宛先ＣＰＵ（もし
あれば）と優先順位レベルと割込ＩＤとに関する情報と
ともに送られる。

【００５０】図６の直列コード化カスケード構成に従う
と、直列チャネルは、アクティビティが１つ以上の割込
信号ライン上で生じたときのみ活性状態となり、したが
って低電力および電気的に沈黙した拡張技術を提供す
る。さらに、メッセージの付加的なタイプに対処するた
めに、符号化スキームは予約される値を与える。

【００５１】図８は代替的なカスケード構成のブロック
図である。図７の回路部分に対応する回路部分は同一の
参照番号を付与される。この構成では、特定の割込信号
のアクティビティを示す値を符号化するのではなく、並
列割込検知回路５８６の状態が割込入力プロセッサ５０
２にシフトレジスタ５８４を介して絶えずかつ直接通信
される。したがって、シフトレジスタ５８４は並列割込
検知回路５８６の状態を示す直列信号を継続して発生
し、シフト制御ユニット５７２は直列送信を並列データ
に変換する。並列データは次いでメッセージデコーダ５
９０によってデコードされ、メッセージデコーダ５９０
は検知された割込信号送信を、対応するレジスタユニッ
ト５０４内にある関連の制御およびベクトル情報ととも
に、対応する割込受入ユニット５０６へ送る。

【００５２】この構成では、割込入力プロセッサはリモ
ート割込シフトレジスタ５８４を継続的にクロックす
る。それは次いで、現在のデータがどの割込に属するか
を把握して、それを適当なチャネルに送らなければなら
ない。データは単純な「割込ハイ」かまたは「割込ロ
ー」である。中央制御装置（または割込受入ユニット５
０６）は次いで、データが割込状態における変化を表わ
すかどうか、およびしたがってもし何らかの変化があっ
た場合にはどのような動作がとられるべきかを判断しな
ければならない。

【００５３】図２の中央割込制御ユニット２２０のさら
なる局面を次に考察する。図９を参照すると、プロセッ
サ割込発生器３０６を示すブロック図が示される。既に
述べたように、プロセッサ割込発生器３０６は、中央制
御装置３０２から割込情報を受取って、処理ユニットに
送られるべき、ＩＮＴ１−ＩＮＴｍとラベルづけされる
プロセッサ割込信号を発生する。図に示されるように、
プロセッサ割込発生器３０６は、中央制御装置インタフ
ェース６０２と、プロセッサ間割込（ＩＰＩ）およびソ
フトウェア割込レジスタセット６０４と、ＣＰＵチャネ
ル６０６−１から６０６−ｍの組とを含む。システムの
各処理ユニットは、プロセッサ割込発生器３０６の関連
するＣＰＵチャネル６０６−１から６０６−ｍから割込
を受取る。ＣＰＵチャネル６０６−１から６０６−ｍ
は、中央制御装置３０２（図３）から中央制御装置イン
タフェース６０２を介して割込を受取って、それらを適
当な処理ユニット（または複数の処理ユニット）にディ
スパッチする。

【００５４】図１０はプロセッサチャネル６０６−１か
ら６０６−ｍの各々を示すブロック図である。図１０の
ＣＰＵチャネル６０６は、割込ディスパッチ制御ユニッ
ト６５４に結合されるＣＰＵチャネルレジスタユニット
６５０と割込待ち行列６５２とを含む。割込ディスパッ
チ制御ユニット６５４は対応する処理ユニットに保留割
込をディスパッチする。

【００５５】ＣＰＵチャネルレジスタユニット６５０
は、現在のタスク優先レジスタ６５０Ａと、現在の割込
ＩＤレジスタ６０５Ｂと、プロセッサＩＤレジスタ６５
０Ｃと、制御レジスタ６５０Ｄとを含む。これらのレジ
スタの各々の機能およびビット定義を次に記載する。

【００５６】システム内の各処理ユニットは、中央割込
制御ユニット２２０によって見られるような機能性を司
るために、専用の制御レジスタ６５０Ｄを割当てられ
る。これらは、システムのＩ／Ｏ空間またはメモリ空間
内のいずれかにマッピングされる３２ビットプログラマ
ブルレジスタである。図１１（ａ）は、ＣＰＵチャネル
制御（ＣＩＧ）レジスタ６５０Ｄをその関連するフィー
ルドとともに示し、表５から表７にかけては制御レジス
タ内の各フィールドを記載する。

【００５７】

【表５】

【００５８】

【表６】

【００５９】

【表７】

【００６０】プロセッサＩＤレジスタ６５０Ｃは、特定
のチャネルに関連する処理ユニット２０２−１から２０
２−ｍのＩＤを含む。現在の割込ＩＤレジスタ６５０Ｂ
は、チャネルに接続される処理ユニットによって処理中
の割込のＩＤ（ベクトル）をストアするために設けられ
る。割込が処理中であることを制御レジスタのステータ
スフィールドが示す場合にのみ、現在の割込ＩＤレジス
タ６５０Ｂは有効である。現在のタスク優先レジスタ６
５０Ａは、チャネルに関連する処理ユニットによって実
行中のタスクの優先順位を反映する。

【００６１】図９を参照すると、プロセッサ間割込およ
びソフトウェア割込レジスタセット６０４は、論理上は
すべてのＣＰＵチャネルから同じ位置にアクセス可能な
レジスタのセットを備える。このレジスタセットの空間
はプロセッサＩＤをインデックスとして用いることによ
って各ＣＰＵチャネルに対して独自のレジスタビューを
備える。したがって、同じ論理位置でマッピングされる
これらのレジスタに２つのプロセッサが読出／書込サイ
クルを発生すると、それらは実際には別個の物理上のレ
ジスタにアクセスするだろう。処理ユニットはこれらの
レジスタに書込を行なって、プロセッサ間割込を開始す
るかまたはソフトウェア割込をスケジュールする。

【００６２】図１１（ｂ）は、プロセッサ間割込（ＩＰ
Ｉ）レジスタフォーマットおよびそのフィールドを示
す。すべてのＩＰＩレジスタはソフトウェアにシステム
のＩ／Ｏ位置またはメモリ位置のいずれかにおいてアク
セス可能である。処理ユニットのＩＤは、どのレジスタ
がアクセスされているかを判断するためにインデックス
として用いられる。表８から表１１にかけては、各ＩＰ
Ｉレジスタ内の様々なフィールドの説明である。

【００６３】

【表８】

【００６４】

【表９】

【００６５】

【表１０】

【００６６】

【表１１】

【００６７】処理ユニットはそれがプロセッサ間割込を
スケジュールされるとそのＩＰＩレジスタに書込を行な
う。処理ユニットが重複するプロセッサ間割込をスケジ
ュールできる場合には、それはＩＰＩレジスタのＳＴ
（ステータス）フィールドをモニタすべきである。この
フィールドがアイドル状態であれば、処理ユニットはシ
ステムにプロセッサ間割込を行なうことができる。ＩＰ
Ｉレジスタのステータスをチェックすることなく処理ユ
ニットがプロセッサ間割込を行ない、かつＳＴフィール
ドがアイドル状態でない場合には、現在のプロセッサ間
割込および任意の既にスケジュールされたプロセッサ間
割込の必然性は判断されない。プロセッサ間割込レジス
タのために特定されるフォーマットと同一のフォーマッ
トを有する、各プロセッサチャネルのためのソフトウェ
ア割込レジスタがさらに設けられてもよいことが注目さ
れる。しかしながらソフトウェア割込の場合には、要求
される割込は割込要求中の処理ユニットにのみ送られ
る。

【００６８】図２を再び参照して、コンピュータシステ
ム２００のスタートアップ、および中央割込制御ユニッ
ト２２０内の様々な構成レジスタの初期化についての詳
細を次に考察する。システム構成中、処理ユニット２０
２−１から２０２−ｍのうちの１つは「ブート」処理ユ
ニットとして指定される。以下の議論では、処理ユニッ
ト２０２−１がブート処理ユニットとして指定されたと
仮定する。図１２は、システムリセットでのブート処理
ユニットの動作を示す流れ図である。ステップ８５２
で、処理ユニット２０２−１はパワーオン自己診断手順
と初期化手順とを開始する。はじめは他の処理ユニット
２０２−２から２０２−ｍは中央制御ユニット２２０に
よってリセットに保持されることが注目される。ステッ
プ８５４で、処理ユニット２０２−１は各割込チャネル
のレジスタユニット５０４（つまり、制御レジスタ５０
４ＡおよびＩＤ（ベクトル）レジスタ５０４Ｄ）を初期
化する。既に述べたように、各割込チャネルのレジスタ
ユニット５０４は、コンピュータシステムのＩ／Ｏ空間
またはメモリ空間内にマッピングされる。各割込チャネ
ルの各レジスタは、予め定められかつ独自のアドレスで
もって指定される。各割込チャネルのレジスタユニット
５０４に与えられる初期化データは、典型的には主メモ
リ２０４のＢＩＯＳコード内にストアされる。したがっ
て、各割込チャネルのレジスタユニット５０４を初期化
するためのＢＩＯＳコードは、特定のシステム構成（つ
まり、割込発生資源の数およびタイプ）に依存し、シス
テムプログラマによって与えられなければならない。

【００６９】処理ユニット２０２−１に接続する中央割
込処理ユニット２２０のＣＰＵチャネル６０６−１も初
期化される。しかしながら、特定のＣＰＵチャネル６０
６−１から６０６−ｍのための現在のタスク優先レジス
タ６５０Ａと現在の割込ＩＤレジスタ６０５Ｂとプロセ
ッサＩＤレジスタ６５０Ｃと制御レジスタ６５０Ｄと
は、他のＣＰＵチャネルのための対応するレジスタとし
て、同じシステムアドレス位置（Ｉ／Ｏ空間またはメモ
リ空間のいずれか）にあり、そこでマッピングされる。
つまり、現在のタスク優先レジスタ６５０Ａのアドレス
は各ＣＰＵチャネル６０６−１から６０６−ｍに対して
同一である。同様に、各ＣＰＵチャネルのための現在の
割込ＩＤレジスタ６５０Ｂのアドレスも同一であり、各
ＣＰＵチャネルのプロセッサＩＤレジスタ６０５Ｃおよ
び制御レジスタ６５０Ｄのためのアドレス値もそうであ
る。処理ユニットのＩＤ値はしたがって、各ＣＰＵチャ
ネル６０６−１から６０６−ｍのＣＰＵチャネルレジス
タユニット６５０を初期化または更新するための指定さ
れるコマンド内に組込まれる各処理ユニット２０２−１
から２０２−ｍに関連する。これについては後でより詳
細に説明する。

【００７０】図１３は、各ＣＰＵチャネル６０６−１か
ら６０６−ｍのＣＰＵチャネルレジスタユニット６５０
が正規実行の間に初期化され更新されることを可能にす
るハードウェアをより詳細に示す図である。図１３は、
処理ユニット２０２−１に関連するＩＤレジスタ９０２
−１を示す。同一のＩＤレジスタ９０２−２から９０２
−ｍは処理ユニット２０２−２から２０２−ｍにさらに
関連する。各ＩＤレジスタ９０２−１から９０２−ｍ
は、特定の処理ユニットを独自に識別する値を含む。各
処理ユニットのＩＤ値は、ハードワイヤ値でもよく、ま
たはシステム構成中に与えられてもよい。たとえば、１
５の処理ユニットがシステム内で接続されたとすると、
ＩＤレジスタ９０２−１から９０２−１６内のＩＤ値は
それぞれ０から１５までの範囲となるであろう。各ＩＤ
レジスタ９０２−１から９０２−ｍは、ソフトウェア命
令を通し各処理ユニットの関連する制御デコーダ９０４
−１から９０４−ｍを介してアクセスされてもよい。Ｉ
Ｄレジスタはメモリ空間またはＩ／Ｏ空間内のいずれか
でマッピングされてもよい。しかしながら、各処理ユニ
ットはその対応するＩＤレジスタ９０２に同じアドレス
値を介してアクセスすることが注目される。たとえば、
各処理ユニット２０２−１から２０２−ｍのＩＤレジス
タ９０２は、メモリ位置２０００：Ｈでマッピングされ
てもよい。したがって、指定される処理コア２０４−１
から２０４−ｍがメモリ位置２０００：Ｈに読出サイク
ルを実行すると、その処理ユニットのための対応するＩ
Ｄレジスタ９０２内にある値がプロセッサコアに与えら
れる。各処理コアはこれらの状況で独自の値を読むこと
になる。

【００７１】図１４は、各ＣＰＵチャネル６０６−１か
ら６０６−ｍのそれぞれのＣＰＵチャネルレジスタユニ
ット６５０からデータが書込まれる（または読出され
る）のを可能にする、中央割込制御ユニット２２０内に
実施される回路を示す。この例では、合計１６の処理ユ
ニットがシステム内に接続されるであろうと仮定される
が、この回路は代替的にたとえば２５６の独自の処理ユ
ニットに対処するよう構成されてもよいことが理解され
る。図１４は、別個の１６のＣＰＵチャネルのためのＣ
ＰＵチャネルレジスタユニット６５０−１から６５０−
１６を示す。既に述べたように、各ＣＰＵチャネルレジ
スタユニット６５０−１から６５０−１６は、現在のタ
スク優先レジスタ６５０Ａと、現在の割込ＩＤレジスタ
６５０Ｂと、プロセッサＩＤレジスタ６５０Ｃと、制御
レジスタ６５０Ｄとを含む。これらのレジスタの各々
は、ＣＰＵローカルバス２０７のデータラインからデー
タを受取るよう（または与えるよう）結合される。さら
に４ないし１６デコーダ回路９２０が、その入力をＣＰ
Ｕローカルバス２０７の選択されるデータラインに結合
される。４ないし１６デコーダ回路９２０の出力は、Ｃ
ＰＵチャネルレジスタユニット６５０−１から６５０−
１６のそれぞれの選択ラインに結合される。各ＣＰＵチ
ャネルレジスタユニット６５０−１から６５０−１６は
デコーダ回路９２０から別個の選択信号を受取ることが
注目される。さらにアドレスデコーダ９２２は、その入
力がＩ／Ｏバス２１０のアドレスラインに結合される。
４つのラッチ可能化ラインはアドレスデコーダ９２２の
出力に設けられる。アドレスデコーダ可能化ラインは、
ＣＰＵチャネルレジスタユニット６５０−１から６５０
−１６の各現在のタスク優先レジスタ６５０Ａのラッチ
ング可能化入力に結合され、同様にアドレスデコーダ可
能化ラインは、各現在のＩＤレジスタ６５０Ｂと、各プ
ロセッサＩＤレジスタ６５０Ｃと、各制御レジスタ６５
０Ｄとにさらに接続される。

【００７２】図１３および図１４に示されるハードウェ
ア実現例に従うと、指定されるＣＰＵチャネル６０６−
１から６０６−ｍのＣＰＵチャネルレジスタユニット６
５０が初期化または更新されなければならない場合、指
定されるＩＤレジスタ９０２内のプロセッサＩＤ値が、
付加されるデータを正しいＣＰＵチャネルレジスタユニ
ット６５０に向けるためのインデックスとして組込まれ
るよう、オペレーティングシステムプログラマは実行コ
ードを構成してもよい。たとえば、各処理ユニット２０
２−１から２０２−ｍのＩＤレジスタ９０２はメモリ位
置２０００：Ｈでマッピングされ、各ＣＰＵチャネル６
０６−１から６０６−ｍの制御レジスタ６５０Ｄは３０
００：ＨのＩ／Ｏアドレスでマッピングされる状況を考
えられたい。オペレーティングシステムが特定の処理ユ
ニットのために制御レジスタ６５０Ｄ内の構成情報を更
新しなければならないとすると、プログラマは、その特
定の処理ユニットのＩＤレジスタ内の値を読出すため
に、まず指定される処理ユニットにメモリ位置２００
０：Ｈへのメモリ読出サイクルを実行させるだろう。プ
ログラマは次いで、関連の制御レジスタ６５０Ｄ内にス
トアされるべき構成データにそのＩＤ値を付加するため
の命令を呼出すだろう。続いて、アドレス位置３００
０：ＨへのＩ／Ｏ書込コマンドが、その組合された情報
（つまり、構成データおよびプロセッサＩＤ値）を書込
むために実行される。このＩ／Ｏサイクルはアドレスデ
コーダ９２２によってデコーダされ、それは応答して各
ＣＰＵチャネルレジスタユニット６５０−１から６５０
−１６の制御レジスタ６５０Ｄを可能化させる。構成デ
ータに付加されたプロセッサＩＤ値は次いで４ないし１
６デコーダ９２０によってデコードされ、それはＣＰＵ
チャネルレジスタユニット６５０−１から６５０−１６
のうちの選択される１つに選択信号を与える。これによ
り、構成データは選択されかつ可能化されるレジスタに
のみストアされる。それにより、各ＣＰＵチャネルの構
成レジスタのための別個の専用アドレス位置を必要とす
ることなく、構成データは指定されるＣＰＵチャネル６
０６−１から６０６−ｍに与えられる。各ＣＰＵチャネ
ルのレジスタを更新するためのサイクル、および読出サ
イクルは、同じようにして達成される。必要なプロセッ
サＩＤ読出動作を実行する例示のコード、およびＩＤを
構成データに付加し構成データを指定されるＣＰＵチャ
ネルに書込むためのコードは次のとおりである。

【００７３】

【表１２】

【００７４】図１２を再び参照すると、ブート処理ユニ
ットは中央割込制御ユニット２２０にあるＩ／Ｏチャネ
ルを初期化した後（各Ｉ／Ｏチャネルの構成レジスタ
は、他のＩ／Ｏチャネルからの構成レジスタからとは別
々に、専用位置にマッピングされる）、ブート処理ユニ
ット２０２−１はＣＰＵチャネル６０６−１を初期化し
なければならない。これは、図１３および図１４に関連
して上記の方法を用いて達成される。したがって、ステ
ップ８５６で、処理ユニット２０２−１はその対応する
ＩＤレジスタ９０２を読出す。ステップ８５８で、処理
ユニット２０２は、そのＩＤレジスタ値を、ＣＰＵチャ
ネルレジスタユニット６５０の指定されるレジスタ内に
ストアされなければならない所望の構成データに付加す
る。処理ユニット２０２−１は次いで、その組合された
データをＣＰＵチャネルレジスタユニット６５０の選択
されるレジスタに書込むためのサイクルを実行する。こ
のサイクルの間に、図１４の４ないし１６デコーダ９２
０が、ＣＰＵチャネル９０６−１のレジスタユニット６
５０−１を選択するのに用いられることが注目される。
同様の動作を開始して、ＣＰＵチャネル６０６−１のＣ
ＰＵチャネルレジスタユニット６５０の他のレジスタに
さらなる初期化データを書込んでもよい。１つの実現例
の場合、現在のタスク優先レジスタ６５０Ａと制御レジ
スタ６５０Ｄとが、初期化シーケンスの間に処理ユニッ
ト２０２−１によって初期化データを書込まれる。処理
ユニット２０２−１がそのＣＰＵチャネル６０６−１を
初期化した後、処理ユニット２０２−１は中央割込制御
ユニット２２０に残りの処理ユニット２０２−２から２
０２−ｍをリセットから解放させる命令を中央割込制御
ユニット２２０に与える（ステップ８６２）。続いて
（ステップ８６４）、ブート処理ユニット２０２−１
は、図１５に示されるようなスレーブ初期化シーケンス
が完了するのを待つ。これで初期化シーケンスは完了す
る。

【００７５】図１５は、各スレーブ処理ユニット２０２
−２から２０２−ｍの初期化シーケンスを示す流れ図で
ある。マスタ処理ユニット２０２−１によって中央割込
制御ユニット２２０が残りの処理ユニットをリセットか
ら解放すると、各処理ユニット２０２−２から２０２−
ｍは、ステップ８７０で関連のＩＤレジスタ９０２−２
から９０２−ｍをそれぞれ読出し、そのＩＤ値を制御レ
ジスタ６５０Ｄ内にストアされるべき構成データに付加
して（ステップ８７２）、その組合されたデータをＣＰ
Ｕチャネルレジスタユニット６５０に書込む（ステップ
８７４）。図１４のデコーダ回路９２０はこれらのサイ
クルの間、各特定のサイクル中に識別されるプロセッサ
ＩＤに従って適当なＣＰＵチャネルレジスタユニット６
５０−１から６５０−１６を選択するために活性状態に
ある。同様の動作を繰返して、各ＣＰＵチャネルのタス
ク優先レジスタ６５０Ａを初期化してもよい（ステップ
８７６）。ＩＤレジスタ９０２−２から９０２−ｍの各
々にある独自のＩＤ値はＣＰＵチャネルレジスタユニッ
ト６５０の各レジスタに書込まれるデータに付加えられ
るため、各処理ユニット２０２−２から２０２−ｍはそ
れ自身のＣＰＵチャネル構成を実現することが、ここで
も注目される。

【００７６】再び図２と図４とを参照すると、既に述べ
たように、各指定される割込チャネル４０２−１から４
０２−ｎは「８２５９」モードと呼ばれるモードにプロ
グラムされてもよい。これにより、特定の割込チャネル
が（関連の制御レジスタ５０４ＡのＣＭフィールドに示
されるように）８２５９モードでプログラムされた場合
には、割込制御装置２１６のようなプログラマブル割込
制御装置は中央割込制御ユニット２２０に接続されるこ
とが可能となる。動作の８２５９モードでは、８２５９
割込制御装置からの割込信号はそのプログラムされる優
先順位に従い中央割込制御ユニット２２０を介して送ら
れ、受信側の処理ユニット２０２−１から２０２−ｍか
らの肯定応答信号が中央割込制御ユニット２２０を介し
割込制御装置２１６へ送り返される。これは、処理ユニ
ット２０２の１つが中央割込制御ユニット２２０とバッ
ファ２１９とに接続されるのを示す図１６に示される。
ＩＳＡ割込が８２５９割込制御装置２１６の割込入力で
受取られると、その割込は、中央割込制御ユニット２２
０を介して送られ、プログラムされる優先順位レベルと
他の中央制御経路に従って、指定される処理ユニット２
０２に送られる。指定される処理ユニット２０２がサイ
クルを確認すると、割込肯定応答信号ＩＮＴＡが中央割
込制御ユニット２２０を介して送られて８２５９割込制
御装置２１６の割込肯定応答ラインで受取られる。割込
制御装置２１６はＸバス２１０（または任意の他のバ
ス）上で割込ベクトルを応答して駆動し、その割込ベク
トルはバッファ２１９を介して処理ユニット２０２に送
られる。バッファ２１９はバスブリッジ２０８内に組込
まれてもよいことが注目される。したがって、８２５９
カスケードモードでは、中央割込制御ユニット２２０
は、受信側処理ユニット２０２の割込肯定応答サイクル
に直接応答せず、その代わりにベクトル情報が８２５９
割込制御装置２１６から与えられるようにする。上述の
ような８２５９カスケードモードを設けることにより、
システムタイマ８３４と実時間クロック８３５とを含む
８２Ｃ２０６型集積回路のような集積化された割込ソー
スの使用が可能となることがさらに注目される。

【００７７】図２を再び参照すると、多重処理システム
２００は、その中に組込まれる１つ以上のバスをわたっ
て転送される特別に定義されるサイクルを用いて、様々
なインタフェースをわたる割込情報の転送を可能にする
ようさらに構成されてもよい。これは図１７を参照する
と最もよく理解される。図１７は、第２のＩ／Ｏブリッ
ジ２８２に結合される付加的なＩ／Ｏ装置２８０を有す
る、図２で一般的な形で示される多重処理システムのブ
ロック図である。第２のＩ／Ｏバス２８２はバスブリッ
ジ２８４を介してＩ／Ｏバス２１０に結合される。バス
ブリッジ２８４は、たとえば、Ｉ／Ｏ装置２８０によっ
て表わされるようなポータブルコンピュータを多重処理
システムに結合するためのドッキングステーションを示
す。図１７のシステムの場合、Ｉ／Ｏ装置２８０はバス
ブリッジ２８４に割込信号を与えるだろう。しかしなが
ら、バスブリッジ２８４を中央割込制御ユニット２２０
に結合する専用割込ピンのコストおよびそれが利用でき
ない可能性のため、バスブリッジ２８４は中央割込制御
ユニット２２０によって受取られる割込信号を専用ライ
ンでアサートするよう構成されないかもしれない。その
代わりに、Ｉ／Ｏ装置２８０による割込のアサーション
に応答して、バスブリッジ２８４は、中央割込制御ユニ
ット２２０の特定の割込チャネルが応答する専用サイク
ルまたは専用メモリ位置へのメモリサイクルもしくはＩ
／Ｏサイクルを実行してもよい。図１８は、バスブリッ
ジ２８４によって実行されるような割込サイクルをデコ
ードし、対応する割込チャネル内の対応する割込信号を
アサートするよう構成されるハードウェアを含む割込チ
ャネルを示す。図１８に示されるように、割込チャネル
モードがＩ／Ｏバスモードとして指定される場合には、
制御ユニット２９０は、制御レジスタ５０４ＡのＣＭフ
ィールドに応答し、割込チャネルモードがＩ／Ｏバスと
して指定されていれば割込サイクルデコーダ２９２を応
答して可能化する。制御ユニット２９０が割込サイクル
デコーダ２９２を可能化すると、バスブリッジ２８４に
よって発生される専用割込サイクルが割込サイクルデコ
ーダ２９２によって検知され、それは割込入力プロセッ
サ５０２のＩＮＴＲ入力で割込信号をアサートする。Ｉ
／Ｏバス２１０がＰＣＩ規格構成バスである場合には、
ＰＣＩバスのサイクル定義ビットの予め特定されるコー
ド化によって、特定の割込サイクルが定義されてもよい
ことが注目される。代替的に、システムのメモリ空間ま
たはＩ／Ｏ空間のいずれかにある予め定められるアドレ
スに対するサイクルとして、特定の割込サイクルが定義
されてもよい。

【００７８】中央制御装置３０２による割込の優先順位
づけについて次に考察する。図１９は、Ｉ／Ｏ割込制御
装置３０４と中央制御装置３０２とプロセッサ割込発生
器３０６とを含む、中央割込制御ユニット２２０の一部
を示すブロック図である。特定の割込をその割込ベクト
ルに依って固定される優先順位と自動的に関連づけるの
ではなく、中央割込制御ユニット２２０は各割込が独立
したプログラマブル割込ベクトルと独立した優先順位と
を有するようにさせる。優先順位は割込チャネルのため
の関連する制御レジスタ５０４ＡのＰＬフィールド内に
ストアされる。既に述べたように、システム初期化で、
各割込チャネルに対するベクトルが設定される。加え
て、各割込チャネルに対する優先順位レベルも設定され
る。一旦特定の割込要求がＩ／Ｏ割込制御装置３０４に
よって受付けられると、割込ベクトルおよび優先順位デ
ータは中央制御装置３０２の割込スケジューラ３０５に
よって処理され、それは応答してプロセッサ割込発生器
３０６の指定されるＣＰＵチャネルの保留割込待ち行列
６５２（図１０）内の各割込に対し割込ベクトルと優先
順位データとを与える。割込は、割込制御レジスタによ
り示される優先順位レベルに基づき、および利用可能な
処理ユニットの現在のタスク優先順位に基づいて、優先
順位づけされる態様で、ＣＰＵチャネルの様々な割込待
ち行列に与えられる。図１９は、Ｉ／Ｏバス２１０上の
指定されるＩ／Ｏまたはメモリサイクルを介して各割込
に対するベクトル情報と優先順位情報とを独立してプロ
グラミングすることを可能にするＩ／Ｏバスインタフェ
ースユニット３０８内のデコーダユニット３０９を示
す。１つの単純な構成では、保留中の割込要求は、ＣＰ
Ｕチャネルの割込待ち行列に、それらの優先順位づけさ
れた順序で与えられる。

【００７９】図２を再び参照すると、既に述べたよう
に、タイマティック割込のような選択される割込は、各
処理ユニット２０２−１から２０２−ｍへブロードキャ
スト態様で与えられる必要があるかもしれない。特定の
割込信号のためのデリバリモードがブロードキャストモ
ード（つまり、割込のための制御レジスタ５０４ＡのＤ
Ｍフィールド）として指定される場合、中央割込装置３
０２は図２０の流れ図に示されるようなオートチェイニ
ング技術に従って動作する。図２０に示されるように、
ブロードキャストとして指定される割込のための割込要
求信号がステップ４７０の間に決定されるようにアサー
トされると、割込はステップ４７２で最も低い現在のタ
スク優先順位レベル（そのＣＰＵチャネルのための現在
のタスク優先レジスタ６５０Ａによって示される）を有
する処理ユニット２０２−１から２０２−ｍに与えられ
る。ステップ４７４で、指定される処理ユニットは割込
を処理して割込の終わり（ＥＯＩ）コマンドを中央制御
装置３０２に返す。処理ユニット２０２−１から２０２
−ｍのすべてが割込を受取ってはいない場合には（ステ
ップ４７６）、割込は、それをまだ受取ってはおらずか
つ（この割込をまだ受取っていない残りの処理ユニット
のうちで）最も低い現在のタスク優先順位値を有する次
の処理ユニット２０２−１から２０２−ｍに与えられ
る。この、次の処理ユニットは次いで、割込を処理して
割込の終わりコマンドを中央制御装置３０２へ返す。こ
のプロセスは、各処理ユニット２０２−１から２０２−
ｍが割込を処理するまで繰返される。すべての処理ユニ
ットが割込を受取って処理しているときには、割込のた
めのビジービット（つまり、割込チャネルのための制御
レジスタ５０４ＡのＳＴフィールドのアイドル状態）は
クリアされる（ステップ４７８）。すべての処理ユニッ
トではなく、処理ユニットの指定される組が特定の割込
を受取らなければならない場合には、同様のオートチェ
イニング手順が実行されてもよいことが理解される。タ
イマティック割込のような割込が処理ユニットの２つ以
上に与えられる上述のオートチェイニング技術に従う
と、中央割込装置３０２は、示される最も低い現在のタ
スク優先順位レベルを有する処理ユニットに割込を知的
に選択的に送る。割込は、前の処理ユニットが割込の処
理を完了するまで、次の処理ユニットには送られない。
この結果、相対的に高いタスク優先順位を有する処理ユ
ニットに割込む前に、相対的に最も低い現在のタスク優
先順位値を有する処理ユニットに割込むことによって、
バス競合が最小限に抑えられてシステム性能を最大限な
ものにする。

【００８０】中央割込制御ユニット２２０は、不正割込
の発生を防ぐようさらに構成される。既に述べたよう
に、レベルトリガされる割込が指定される処理ユニット
によって処理中であるとき、Ｉ／Ｏコマンドは典型的に
は、実行されると割込ソースに割込信号をデアサートさ
せる割込処理ルーチンに関連する。続いて、割込の終わ
り（ＥＯＩ）コマンドが実行されて、割込処理が完了し
たことを中央割込制御ユニット２２０に知らせる。不正
割込は、処理ユニットが（割込ソースに割込信号をデア
サートさせる）Ｉ／Ｏコマンドを実行する時間と、割込
信号がデアサートされる時間との間に有意な待ち時間が
導入される場合に生ずるかもしれない。このような待ち
時間はたとえば、Ｉ／Ｏ装置がいくつかのバスインタフ
ェースユニットを介してリモートバス上にある場合に生
ずるかもしれない。集中割込制御装置が割込の終わりコ
マンドに応答する前に、割込ソースが割込信号をデアサ
ートしない場合には、割込の継続されるアサーションが
中央割込制御ユニット２２０によって検知され、したが
って、割込を意図せずして再開させるかもしれない。

【００８１】図２１を参照すると、中央制御ユニット２
２０は、デコーダユニット５９６を介してＩ／Ｏバス２
１０に結合されるプログラマブル待ち時間タイマ５９５
に有利に関連する。プログラマブル待ち時間タイマ５９
５は、中央制御装置３０２が割込の終わりコマンドを受
取る時間と、中央制御装置３０２が特定の割込チャネル
の制御レジスタ５０４Ａのステータス（ＳＴ）フィール
ドをリセットする時間との間に、プログラム可能な時間
遅延を設定するよう、システムユーザによってプログラ
ムされてもよい。割込は処理中か、中央インタフェース
制御ユニット２２０から特定の処理ユニットへディスパ
ッチされてしまったか、または中央制御装置３０２で待
ち行列に入っていることをステータスが示す場合には、
Ｉ／Ｏ割込制御装置３０４は指定される割込信号がモニ
タされないように構成されるということは評価される。
一旦中央制御装置３０２が特定の割込信号のためにステ
ータスをアイドルにリセットすると、Ｉ／Ｏ割込制御装
置３０４は次のアサーションのために特定の割込信号を
モニタし続ける。プログラマブルタイマ５９５は特定の
割込チャネルのための制御レジスタのＳＴフィールドの
リセットを遅延させるので、不正割込が防がれるであろ
うことに注目されたい。プログラマブルタイマ５９５
は、その割込のチャネル制御レジスタ５０４ＡのＥＯＩ
フィールドを介して各割込に対して選択的に可能化され
てもよいことがさらに注目される。デコーダ５９６はＩ
／Ｏバスインタフェースユニット３０８と一体となった
部分として実施されてもよいことがさらに注目される。

【００８２】最後に図２２を参照すると、適応割込マッ
ピング機構および技術を用いる対称多重処理システムの
ブロック図が示される。簡略かつ明確にするために、図
２の回路部分に対応する回路部分は同一の番号を付けら
れる。

【００８３】図２２に示されるように、ＰＣＩバス９０
２はバスブリッジ２０８を介してＣＰＵローカルバス２
０７に結合される。ＩＳＡバスはバスブリッジ９０６を
介してＰＣＩバス９０２にさらに結合される。複数のＰ
ＣＩ装置９０７〜９０９はＰＣＩバス９０２に結合され
る。複数のＩＳＡ装置９１０〜９１２は同様にＩＳＡバ
ス９０４に結合される。最後に、割込制御装置９１５お
よびＰＣＩマッパー９１６はＩＳＡバス９０４に結合し
て示される。

【００８４】中央割込制御ユニット２２０は「先行」モ
ードまたは「通過」モードで動作するよう構成される。
通過モードはデフォルトモードである。先行モードに
は、中央割込制御ユニット２２０の構成レジスタ内のビ
ットをセットすることによって（つまり、制御レジスタ
５０４Ａ内のビットをセットすることによって）入る。
２つのモード中の多重処理システムの動作を以下に説明
する。

【００８５】一般的にいうと、割込制御装置９１５は、
ＰＣＩ装置９０７〜９０９およびＩＳＡ装置９１０〜９
１２のような複数の割込装置から与えられる割込に優先
順位を付け処理する。割込制御装置９１５は、機能をマ
スクするといったような他の機能をさらに設けてもよ
い。割込制御装置９１５は、中央割込制御ユニット２２
０に結合されるライン９２０で割込信号を発生する。割
込制御装置９１５は、たとえば、カスケード接続される
ＡＭ８２５９割込制御装置の対を例示する。

【００８６】ＰＣＩマッパー９１６は、ＰＣＩ装置９０
７〜９０９の各々からの割込信号を、割込制御装置９１
５の別個の割込入力（Ａ〜Ｈ）に送るよう構成される。
ＰＣＩマッパー９１６は、システムＢＩＯＳに、ＰＣＩ
装置９０７〜９０９からの各割込がＰＣＩマッパー９１
６を介して割込制御装置９１５の指定された入力（Ａ〜
Ｈ）に（つまり、ＩＳＡ装置９１０〜９１２のいずれに
よってもまだ使用されていない入力へ）送られるように
プログラムさせるという有利な点がある。応じて、シス
テム初期化中に、システムＢＩＯＳは、どのＩＳＡ装置
がシステムに接続されているのかを判断でき、応じて任
意のＰＣＩ装置からの割込をＰＣＩマッパー９１６を介
して割込制御装置９１５の不使用の割込入力にマッピン
グできる。ＩＳＡ装置９１０〜９１２およびＰＣＩ装置
９０７〜９０９からの割込はさらに、中央割込制御ユニ
ット２２０へ直接与えられるということが注目される。
これについてさらに以下に説明する。

【００８７】通過モード中、ＩＳＡ装置９１０〜９１２
からの割込は割込制御装置９１５に与えられる。応答し
て、対応する割込が割込制御装置９１５によってライン
９２０で発生され、中央割込制御ユニット２２０を介し
てマスタ処理ユニット２０２−１に直接送られる。同様
に、ＰＣＩ装置９０７〜９０９からの割込はＰＣＩマッ
パー９１６を介して割込制御装置９１５に与えられる。
ここでも、ＰＣＩ装置９０７〜９０９の１つによってア
サートされる割込は、割込制御装置９１５からライン９
２０で割込のアサーションを生じる。割込制御装置９１
５からの割込は次いで中央割込制御ユニット２２０を介
してマスタ処理ユニット２０２−１に直接送られる。中
央割込制御ユニットは、このモード中はＰＣＩ装置９０
７および９０９ならびにＩＳＡ装置９１０〜９１２から
直接来る割込を無視するようさらに構成される。通過モ
ード中、処理ユニット２０２−２から２０２−ｍはアイ
ドル状態のままであり、システムは単一プロセッサシス
テムとして動作することが注目される。このモードはＤ
ＯＳのような従来のオペレーティングシステムに対応す
るという有利な点がある。

【００８８】先行モードは多重処理（つまりウインドウ
ズ・ＮＴ（Windows NT）など）をサポートする新形オペ
レーティングシステムによってマスタ初期化に続いてセ
ットされてもよく、この先行モード中は、ＰＣＩマッパ
ー９１６はその出力のすべてがトライステートになるよ
う不能化される。ＰＣＩ装置９０７〜９０９からの割込
は中央割込制御ユニット２２０へ直接与えられる。同様
に、ＩＳＡ装置９１０９１２からの割込も中央割込制御
ユニット２２０へ直接与えられる。これらの割込の処理
は次いで上述の態様で達成されてもよい。先行モード中
は、割込制御装置９１５の割込出力は中央割込制御ユニ
ット２２０によって無視される。下の表１３は、種々の
割込およびＰＣＩマッパー９１６に対する通過モードお
よび先行モードの効果を示す。

【００８９】

【表１３】

【００９０】図２２の多重処理システムはゆえに、新形
オペレーティングシステムおよび従来の単一処理オペレ
ーティングシステムの両方が容易にサポートされる適応
割込マッピング機構および方法を用いる。先行モード中
はＰＣＩマッパー９１６は不能化されるので、付加的な
ＩＳＡ装置は先行モード中はＰＣＩ装置９０７〜９０９
からの割込と競合することなくＩＳＡバス９０４に接続
されるだろう。応じて、広範囲のシステム構成がサポー
トされ、利用可能なＩＳＡ割込ライン数が最大限にされ
るだろう。上述の対称多重処理システムに従うと、シス
テム割込の効率的な管理を達成しながら幅広い互換性を
維持する。割込管理は集中割込制御ユニットによって達
成される。

【００９１】上述の開示が十分に理解されれば、数多く
の変形および修正が当業者にとって明らかとなる。前掲
の特許請求の範囲はそのようなすべての変形および修正
を包含するよう解釈されることが意図されるものであ
る。

【図面の簡単な説明】

【図１】複数の処理ユニットを含む典型的な対称多重処
理システムのブロック図である。

【図２】集中割込制御装置機構を含む対称多重処理シス
テムのブロック図である。

【図３】中央割込制御ユニットのブロック図である。

【図４】Ｉ／Ｏ割込制御装置のブロック図である。

【図５】割込チャネルを示すブロック図である。

【図６】割込チャネル制御レジスタおよびその関連フィ
ールドの図である。

【図７】割込入力プロセッサの１つのカスケードモード
中の対称多重処理システムに関連するハードウェアを示
すブロック図である。

【図８】対称多重処理システムの別のカスケードモード
に関連するハードウェアを示すブロック図である。

【図９】プロセッサ割込発生器のブロック図である。

【図１０】プロセッサチャネルを示すブロック図であ
る。

【図１１】（ａ）はＣＰＵチャネル制御レジスタをその
関連フィールドとともに示す図である。（ｂ）はプロセ
ッサ間割込レジスタをその関連フィールドとともに示す
図である。

【図１２】システムリセットでのブート処理ユニットの
動作を示す流れ図である。

【図１３】各ＣＰＵチャネルのＣＰＵチャネルレジスタ
ユニットを可能にするハードウェアを示す図である。

【図１４】中央割込制御ユニット内に実施される回路を
示すブロック図である。

【図１５】各スレーブ処理ユニットのための初期化シー
ケンスを示す流れ図である。

【図１６】中央割込制御ユニットに結合される処理ユニ
ットの１つを示すブロック図である。

【図１７】割込を開始するための特別に定義される割込
サイクルを備える多重処理システムのブロック図であ
る。

【図１８】割込サイクルをデコードするよう構成される
ハードウェアを含む割込チャネルを示すブロック図で
あ。

【図１９】中央制御装置の内部部分を含む中央割込制御
ユニットの一部を示すブロック図である。

【図２０】ブロードキャストモード中の割込のデリバリ
を示す流れ図である。

【図２１】プログラマブル待ち時間タイマを含む中央制
御ユニットのブロック図である。

【図２２】この発明に従う適応割込マッピング機構およ
び技術を用いる対称多重処理システムのブロック図であ
る。

【符号の説明】 ２００ 対称多重処理システム ２０２−１ 処理ユニット ２０２−２ 処理ユニット ２０２−ｍ 処理ユニット ２０７ ＣＰＵローカルバス ２０８ バスブリッジ ２１０ Ｉ／Ｏバス ２１２−１ Ｉ／Ｏ装置 ２１２−ｎ Ｉ／Ｏ装置 ２１４ Ｉ／Ｏ装置 ２２０ 中央割込制御ユニット ９０２ ＰＣＩバス ９０４ ＩＳＡバス ９０７ ＰＣＩ装置 ９０８ ＰＣＩ装置 ９０９ ＰＣＩ装置 ９１０ ＩＳＡ装置 ９１１ ＩＳＡ装置 ９１２ ＩＳＡ装置 ９１５ 割込制御装置 ９１６ ＰＣＩマッパー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ディー・ゲファート アメリカ合衆国、78749 テキサス州、オ ースティン、クレアモント・ドライブ、 6412 (72)発明者 ロドニー・ダブリュ・シュミット アメリカ合衆国、78749 テキサス州、オ ースティン、タイハースト・ドライブ、 8500

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の処理ユニットと、 第１の周辺バスを介して前記複数の処理ユニットに動作
   的に結合される第１の周辺装置と、 前記第１の周辺バスを介して前記複数の処理ユニットに
   動作的に結合される第２の周辺装置と、 第２の周辺バスを介して前記複数の処理ユニットに結合
   される第３の周辺装置と、 前記第１の割込信号を受取るために結合される第１の入
   力ラインと、前記第２の入力信号を受取るために結合さ
   れる第２の入力ラインとを含む割込制御装置と、 第３の割込信号を受取るための入力ラインを含み、前記
   第３の割込信号を前記割込制御装置の第３の割込入力に
   送るよう構成される割込マッパーと、 前記複数の処理ユニットに結合される中央割込制御ユニ
   ットとを含み、前記中央割込制御ユニットは第１の動作
   モード中に前記複数の処理ユニット間に前記第１の割込
   信号と前記第２の割込信号と前記第３の割込信号とを分
   散するよう構成され、前記中央割込制御ユニットは前記
   第１の動作モード中に前記割込マッパーを不能化するた
   めに信号をアサートするよう構成される、対称多重処理
   システム。