JPH01255040A - 割込みマスク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図、第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図） 発明の効果 〔概要〕 複数の割込要求信号を選択的にマスクする割込みマスク
回路に係り、 割込要求信号数を拡張してもハード量および無駄な入出
力信号（ビン）をあまり増加しないように構成すること
を目的とし、 複数の割込要求信号を選択的にマスク制御可能とする割
込みマスク回路において、優先度が設定される優先度保
持手段と、前記優先度保持手段に設定された設定情報に
より複数の割込要求信号に優先度を付加する優先度付加
ゲート手段と、プロセッサからのアドレス情報により割
込要求信号のいずれが伝達されているのかを検出する割
込選択センス手段を具備し、割込要求信号の優先度設定
をプロセッサからのアドレス情報により行うとともに、
入力された割込要求信号の識別をアドレス情報にもとづ
き走査して行うようにしたことを特徴とする。

〔産業上の利用分野〕

本発明は割込みマスク回路に係り、特に割込み拡張数を
大きくしてもレジスタ数や制御信号本数を少なくするよ
うにしたものに関する。

〔従来の技術〕

データ処理装置において異常状態が発生すると割込み信
号が生しこれを報知する。この割込み信号にも、システ
ム・ダウンになるような非マスクのものと、マスク可能
なものがある。

従来の割込みマスク回路は、第３図に示す如く、マスク
用レジスタ１１と、マスク・エンコーＩＳ・ゲート回路
１２と、エンコード・センス・ゲート回路１３と、割込
ビット・センス・ゲート回路１４と、タイミング信号発
生回路１５を具備している。

マスク用レジスタ１１は割込要求信号＊ＩＲＱＡ−ＩＲ
ＱＤのうちいずれをマスクすべきかというマスク情報が
記入されるものであり、ＭＰＵから記入される。マスク
用レジスタ１１は、上記割込要求信号＊ＩＲＱＡ〜ＩＲ
ＱＤとビット対応にマスク情報が設定されるものであり
、例えばマスクすべきものに「１」、マスクしないもの
に１０」が記入される。勿論この逆に構成することもで
きる。

マスク・エンコード・ゲート回路１２は割込優先制御を
行うものであって、割込要求入力信号＊ＩＲＱＡ〜ＩＲ
ＱＤが入力されるとき、あらかしめマスク用レジスタ１
１により指定された優先度の範囲のものについて割込要
求信号＊ＩＲＱを出力するものであって、マスク用レジ
スタ１１に記入される４ヒソ１−と割込要求入力信号＊
ＴＲＱＡ〜ＩＲＱＤとのアンドをとり、マスクをかける
ものである。またマスク・エンコード・デー１−回路１
２には、カスケード接続を可能とするための割込み入力
有効信号Ｅｉが入力される。さらにこのマスク・エンコ
ード・ゲート回路１２は、その出力する割込要求入力信
号＊ＩＲＱが割込要求入力信号＊ＩＲＱＡ〜ＩＲＱＤの
いずれのものかをエンコード出力即ち符号化して出力す
るものである。

エンコード・センス・ゲート回路１３は、上記マスク・
エンコード・ゲート回路１２より出力された、割込要求
信号＊ＩＲＱを示すエンコード結果の出力を読取るもの
であり、割込要求入力信号＊ＩＲＱＡ〜ＩＲＱＤのうち
のいずれのものかということを判断するものである。

割込みビット・センス・ゲート回路１４は割込要求信号
＊ＩＲＱＡ〜ＩＲＱＤの実際の状態を検出するものであ
り、検出結果がそのまま出力される。

タイミング信号発生回路１５はマスク用レジスタ１１に
書込み用のライトパルス信号あるいはリード用の信号を
出力したり、データバスＤＡ〜ＤＤ上にエンコード・セ
ンス・ケーＩ・回路１３あるいは割込みビット・センス
・デー１−回路１４に対してこれらのいずれかを出力す
るリード制御信号を出力するものである。タイミング信
号発生回路１５には、マスク用レジスタ１１の如き内部
レジスタをライトするためのクロックである書込み用の
クロック信号＊ＣＬと、書込みモードを示す書込みモー
ド信号＊Ｗと、エンコード・センス・ゲート回路１３あ
るいは割込みビット・センス・ケート回路１４のどのレ
ジスタが選択されるのかを示すレジスタ選択信号Ｒ３と
、チップセレクト信号Ｃ３が入力される。このレジスタ
選択信号Ｒ３が例えば「１」のときエンコード・センス
・ゲート回路１３の選択を示し、「０」のとき割込みビ
ット・センス・ゲート回路１４の選択を示すように構成
することも、この逆に構成することもできる。またチッ
プセレクト信号Ｃ８は、第３図に示す各回路が構成され
ているＬＳＩ千ノブ（マスタースライス方式で構成され
る）を選択するものである。

ところで上記割込要求信号＊ＩＲＱＡ−ＩＲＱＤのいず
れを有効とするかということをあらかじめ運用のときに
定め、これに応じたヒソｉ・パターンをＣＰＵよりデー
タバスＤＡ−ＤＤ上に出力し、タイミング信号発生回路
１５に書込みモード信号＊Ｗを入力することによりマス
ク用レジスタ１１を割込要求信号＊　Ｉ　ＲＱＡ−Ｉ　
ＲＱＤのビット対応に書込むことができる。

＊ＩＲＱＡを有効とするときこれに対応するビットを例
えば「０」にすればよい。

〔発明が解決しようとする課題〕

ところで、第３図に示す割込みマスク回路において、割
込要求信号の数を増加するとき、例えば第４図に示す如
く、複数のマスク・エンコード・ゲーＩ・回路１２−１
．１２−２をカスケード接続する必要がある。なお、第
４図ではマスク用レジスタからの出力信号は省略しであ
るが、この場合マスク用レジスタのサイズもこの割込要
求信号の数だけ大きくなるし、ＭＰＵからの書込みのた
め、これに応じてハス幅のサイズも大きなものが必要と
なる。

このように、従来の方式では、割込要求信号の数を増加
する場合、これに応じてマスク・エンコード・ゲート回
路の数を増加したり、マスク用レジスタのサイズを大き
くしたり、ハス幅を大きくするなど、ハード量を非常に
大きくすることが必要となる。

このため、この割込みマスク回路を入手し易いＰ　Ａ　
Ｌ　（Ｐｒｏｇｒａｍａｂｌｅ　Ａｒｒａｙ　Ｌｏｇｉ
ｃ）素子で構成する場合、ＰＡＬ素子ではレジスタ数や
そのビット数が限られているため割込要求信号数を増加
することが困難であった。

したがって本発明の目的は、割込要求信号の数が増加し
てもハード量を大きくすることがなく、ＰＡＬ素子でも
構成可能な割込めマスク回路を得ることである。

〔課題を解決するための手段〕

前記目的を達成するため、本発明では、第１図（Ａ）に
示す如く、例えば４ビットの優先度制御レジスタ１に、
プロセッサのアドレスバスＡＯ〜Ａ３を使用して優先度
選択データを記入する。いま例えば入出力装置より出力
される割込要求信号を＊■ＲＱＯ〜Ｉ　ＲＱ９としたと
き、第１図（Ｂ）に示す如きデータを前記優先度制御レ
ジスタ１に記入することにより○印の割込要求信号を、
優先度イ」加ゲート２から選択出力するものである。

例えば優先度制御レジスタ１にオール「０」を記入した
とき、＊ｒＲａｏ〜ＩＲＱ９はいずれも出力されない。

またｒｏ　Ｏ１０Ｊを記入したとき＊Ｌ　ＲＱ　Ｏか＊
ＩＲＱ１が入力されたとき、そのうち早いものが出力さ
れる。しかし、優先度付加ゲー１−２の出力のみでは＊
■ＲＱＯ〜Ｉ　ＲＱ９のいずれの割込要求が出力されて
いるのか判断できないので、割込選択センスゲ−１・回
路３が具備されている。即ち、アドレスバス信号ＡＯ−
Ａ３により＊　Ｉ　ＲＱＯ〜Ｉ　ＲＱ９のどれとどれに
入力があったのかを走査するとともに、優先度付加ゲー
ト２からの＊ＩＲＱ出力タイミング信号を受信し、優先
度付加ゲート２の出力と一致する入力を検出し、それを
シリアル出力信号Ｄ７として出力する。

例えば＊■ＲＱ１による割込要求信号＊ＩＲＱが出力さ
れるとき、Ｄ７を２ビツトよめば「０１」となっている
ので＊ＩＲＱ１にもとづく割込要求信号であることがわ
かる。なお前記走査において、プロセッサは優先度制御
レジスタ１に記入した優先度選択データがわかっている
ので、これに応じた選択範囲内の走査を行うようにアド
レスを出力する。

〔作用〕

割込要求信号数が増加して例えば１０本になっても優先
度制御レジスタ１のサイズは４ビットでよく、これに応
して優先度付加ゲート２等のゲート制御信号数も例えば
４ビットでよいので、ハード量をあまり大きくすること
なく、割込要求数を増加することができる。

〔実施例〕

本発明の一実施例を第２図にもとづき、必要に応して地
図を参照し説明する。

第２図において、第１図と同符号は同一部分を示し、４
はレジスタ・センス・ゲート回路であり、優先度制御レ
ジスタ１に記入された優先度選択データに応じて入力さ
れる割込要求信号＊　Ｉ　ＲＱＯ〜Ｉ　ＲＱ９を識別す
るため、出力信号Ｄ７を何回読出すべきかを指示するデ
ータＤｏ〜Ｄ３を出力するもの、５はプロセッサ、６は
メモリでありスタック領域を有する。例えば第１図（Ｂ
）に示す状態のとき、優先度制御レジスタ１記入された
優先度選択データがｒｏ　Ｏ１１Ｊのとき、割込要求信
号＊■ＲＱＯ〜ＩＲＱ２までのいずれか１つが出力され
るので、この場合はＤ７を３ビット続けて読出せばその
出力されている順位に例えば「１」が立っているので、
レジスタ・センス・ゲート回路４の出力Ｄｏ〜Ｄ３も３
を示すｒｏｏｆｌ」が出力される。例えば＊　Ｉ　ＲＱ
２の割込要求信号による＊■ＲＱが出力しているときＤ
７の３ビツト目が「１」となっているので、３番目、つ
まり＊　Ｉ　ＲＱ２による割込であることがわかる。

なお、優先度制御レジスタ１は、プロセッサ（ＭＰＵ）
５から出力される書込パルス信号＊ＷＰが出力されてい
るときのアドレス信号ＡＯ−Ａ３が記入される。また＊
ＲＤはリード・パルス信号である。

次に、第２図にもとづき実際の割込み処理の１例を説明
する。

最初に優先度制御レジスタ１には、＊ＩＲＱＯ〜Ｉ　Ｒ
Ｑ９のすべてにマスク制御しない優先度選択データ、例
えばオール「１」を記入する。この状態で図示省略した
ＭＰＵがデータ処理を実行中に、例えば＊■ＲＱ３が入
力されると、これにより優先度付加ゲート２から割込要
求信号＊ＩＲＱが出力される。

ＭＰＵ５はこれをみてそれまで処理していたものを、ス
タック６−１に退避する。そしてアドレ大信号ＡＯ〜Ａ
３により割込選択センス・ゲート回路３における＊　Ｉ
ＲＱＯ〜Ｉ　ＲＱ９を順次スキャンして、割込が＊ＩＲ
Ｑ３によるものであることを認識し、Ｄ７の出力の４ビ
ツト目が「１」となる。

これによりＭＰＵ５は、優先度制御レジスタ１にｒｏｏ
ｌｌＪを記入して＊　Ｉ　ＲＱＯ−Ｉ　ＲＱ２を有効と
する状態にして、前記＊ＩＲＱ３による割込要求を処理
する。

このとき＊ＩＲＱ２による割込要求が入力されたとき、
ＭＰＵ５は前記＊ＩＲＱ３の処理状態を、スタック６−
１に退避し、アドレス信号ＡＯ〜Ａ３により割込選択セ
ンス・ゲート回路３の＊ＩＲＱＯ−ＩＲＱ２までを走査
し、＊ＩＲＱ２であることを認識し、優先度制御レジス
タ１を１００１０」に記入して’ｋｌＲＱｏと＊■ＲＱ
１のみを有効状態とする。そして前記＊　ＩＲＱ２によ
る処理を行う。

この＊ＩＲＱ２の処理を終了したとき、ＭＰＵ５はスタ
ック６〜１により前記＊　Ｉ　ＲＱ３の処理継続を遂行
する。このとき優先度制御レジスタ１をｒｏｏｌｌｊに
書替える。そして＊ＩＲＱ３の処理が終了したとき、そ
れまでの割込要求にもとづく処理が終了するので、スタ
ック６〜１より＊Ｉ　ＲＱ３が入力されるまで処理して
いた動作内容を知り、それを継続処理する。なおこのと
き、優先度制御レジスタ１にオール「１」を記入し、す
べての割込要求信号＊　Ｉ　ＲＱＯ−Ｉ　ＲＱ９のいず
れでも有効状態とし、もとに戻る。

ここでＤＯ〜Ｄ３、Ｄ７はＭ　Ｐ　Ｕ　５のデータバス
に接続される。

なお上記説明ではマスク制御可能な割込要求信号数が１
０の例について説明したが、本発明は勿論これに限定さ
れるものではなく、１０以上でも可能であり、１７以上
のときは優先度制御レジスタのピント数をそれに応じて
大とすればよい。

〔発明の効果〕

本発明によれば、割込要求信号数を増加しても、レジス
タサイズをそれほど大きくすることなく構成でき、ハー
ド量を小さくできるので割込拡張が容易であり、ＰＡＬ
素子で実現するのに好適なものとなる。

また優先度制御レジスタのセント・データがセンス・セ
レクト・アドレスと共用できるためビンの節約が可能で
ある。

割込みセンス・ビットが１木のみの割当で割込要求判定
が容易にできる。

またＰＡＬ素子で構成すれば、入カレベルの正／負設定
が可能である。ＰＡＬ素子の場合、ランチ出力が必ず出
力ピンに割当てられてしまうが、優先度制御レジスタを
センス可能なトライステート出力とすることができるた
め、プログラムによるマスクレベルの確認が、割込みセ
ンスと同時に可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例、 第３図は従来例、 第４図はカスケード状態説明図、 １−優先度制御レジスタ ２−優先度付加ゲー１〜 ３−割込選択センスゲ−１・

Claims (1)

【特許請求の範囲】
1. （１）複数の割込要求信号を選択的にマスク制御可能と
   する割込みマスク回路において、 優先度が設定される優先度保持手段（１）と、前記優先
   度保持手段（１）に設定された設定情報により複数の割
   込要求信号に優先度を付加する優先度付加ゲート手段（
   ２）と、 プロセッサからのアドレス情報により割込要求信号のい
   ずれが伝達されているのかを検出する割込選択センス手
   段（３）を具備し、 割込要求信号の優先度設定をプロセッサからのアドレス
   情報により行うとともに、入力された割込要求信号の識
   別をアドレス情報にもとづき走査して行うようにしたこ
   とを特徴とする割込みマスク回路。