JPH0744470A - データバス監視装置 - Google Patents
データバス監視装置Info
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- JPH0744470A JPH0744470A JP5189723A JP18972393A JPH0744470A JP H0744470 A JPH0744470 A JP H0744470A JP 5189723 A JP5189723 A JP 5189723A JP 18972393 A JP18972393 A JP 18972393A JP H0744470 A JPH0744470 A JP H0744470A
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Abstract
(57)【要約】
【目的】ＤＭＡ転送中及びその他のデータ転送中でも、
データバスの異常を正確に認識する。 【構成】内部データバス１６上のデータと外部データバ
ス１２上のデータとを比較して、その２つのデータが一
致しないときに出力信号がハイレベルに変化する比較回
路１５と、ＣＰＵ１１の制御信号及びＤＭＡＣ１７の制
御信号の変化により変化する信号を出力するＯＲ回路２
０と、このＯＲ回路２０からの出力信号のタイミングで
比較回路１５からの出力信号をＣＰＵ１１の割込信号入
力端子へ出力するフリップフロップ回路２１とを設けた
もの。
データバスの異常を正確に認識する。 【構成】内部データバス１６上のデータと外部データバ
ス１２上のデータとを比較して、その２つのデータが一
致しないときに出力信号がハイレベルに変化する比較回
路１５と、ＣＰＵ１１の制御信号及びＤＭＡＣ１７の制
御信号の変化により変化する信号を出力するＯＲ回路２
０と、このＯＲ回路２０からの出力信号のタイミングで
比較回路１５からの出力信号をＣＰＵ１１の割込信号入
力端子へ出力するフリップフロップ回路２１とを設けた
もの。
Description
【０００１】
【産業上の利用分野】この発明は、内部データバスと外
部データバスを監視して、データバス異常の発生時に中
央処理装置に報知するデータバス監視装置に関する。
部データバスを監視して、データバス異常の発生時に中
央処理装置に報知するデータバス監視装置に関する。
【０００２】
【従来の技術】従来の電子機器においては、内部データ
バスと外部データバスとを監視して、データバス異常の
発生を中央処理装置に報知するデータバス監視装置に相
当する機能を持つ回路は設けていなかった。
バスと外部データバスとを監視して、データバス異常の
発生を中央処理装置に報知するデータバス監視装置に相
当する機能を持つ回路は設けていなかった。
【０００３】従って、従来の電子機器は、例えば図２に
示すように構成されていた。すなわち、制御部本体を構
成するＣＰＵ（central processing unit ）１は、外部
データバス（共通バス）２を介して、データの書込み及
び読取りが行われるＲＡＭ（random access memory）３
及び双方向バッファ４と接続されている。
示すように構成されていた。すなわち、制御部本体を構
成するＣＰＵ（central processing unit ）１は、外部
データバス（共通バス）２を介して、データの書込み及
び読取りが行われるＲＡＭ（random access memory）３
及び双方向バッファ４と接続されている。
【０００４】前記双方向バッファ４は、Ａと識別される
データ入力端子に前記外部データバス２を接続し、Ｂと
識別されるデータ入力端子に内部データバス５を接続し
ている。
データ入力端子に前記外部データバス２を接続し、Ｂと
識別されるデータ入力端子に内部データバス５を接続し
ている。
【０００５】また、前記ＣＰＵ１は、前記ＲＡＭ３及び
前記双方向バッファ４と共に、前記ＣＰＵ１の制御から
離れてデータの転送を行うＤＭＡ（direct memory acce
ss、ダイレクト・メモリ・アクセス）転送を制御するＤ
ＭＡＣ（ direct memory ac-cess controller ）６と、
図示しないがアドレスバスやコントロールバス等を介し
て接続されて、各種制御を行うようになっている。
前記双方向バッファ４と共に、前記ＣＰＵ１の制御から
離れてデータの転送を行うＤＭＡ（direct memory acce
ss、ダイレクト・メモリ・アクセス）転送を制御するＤ
ＭＡＣ（ direct memory ac-cess controller ）６と、
図示しないがアドレスバスやコントロールバス等を介し
て接続されて、各種制御を行うようになっている。
【０００６】前記ＤＭＡＣ６のＤＡＣＫ出力端子（ＤＭ
Ａ転送を承認する信号の出力端子）は、共に第１のＡＮ
Ｄ回路７及び第２のＡＮＤ回路８の一方の入力端子に接
続されており、前記第１のＡＮＤ回路７の残る一方の入
力端子は、前記ＣＰＵ１のＲＤ出力端子（読み出しスト
ローブ信号の出力端子）に接続され、前記第２のＡＮＤ
回路８の残る一方の入力端子は、前記ＣＰＵ１のＣＳ出
力端子（デバイス選択信号の出力端子）に接続されてい
る。さらに、前記第１のＡＮＤ回路７の出力端子は、前
記双方向バッファ４のＤＩＲ入力端子に接続され、前記
第２のＡＮＤ回路８の出力端子は、前記双方向バッファ
４のＯＣ入力端子に接続されている。
Ａ転送を承認する信号の出力端子）は、共に第１のＡＮ
Ｄ回路７及び第２のＡＮＤ回路８の一方の入力端子に接
続されており、前記第１のＡＮＤ回路７の残る一方の入
力端子は、前記ＣＰＵ１のＲＤ出力端子（読み出しスト
ローブ信号の出力端子）に接続され、前記第２のＡＮＤ
回路８の残る一方の入力端子は、前記ＣＰＵ１のＣＳ出
力端子（デバイス選択信号の出力端子）に接続されてい
る。さらに、前記第１のＡＮＤ回路７の出力端子は、前
記双方向バッファ４のＤＩＲ入力端子に接続され、前記
第２のＡＮＤ回路８の出力端子は、前記双方向バッファ
４のＯＣ入力端子に接続されている。
【０００７】ここで例えば、ＤＭＡ転送により、内部デ
ータバス５から双方向バッファ４及び外部データバス２
を介してＲＡＭ３にプログラムデータを書き込む場合、
ＣＰＵ１は、ＤＭＡＣ６に対してＤＭＡ要求を行い、Ｒ
Ｄ出力端子から読み出しストローブ信号を出力し、その
ＣＳ出力端子からデバイス選択信号を出力する。
ータバス５から双方向バッファ４及び外部データバス２
を介してＲＡＭ３にプログラムデータを書き込む場合、
ＣＰＵ１は、ＤＭＡＣ６に対してＤＭＡ要求を行い、Ｒ
Ｄ出力端子から読み出しストローブ信号を出力し、その
ＣＳ出力端子からデバイス選択信号を出力する。
【０００８】また、ＤＭＡＣ６は、ＣＰＵ１からのＤＭ
Ａ要求の信号に応じて、ＤＡＣＫ出力端子からＤＭＡ転
送を承認する信号を出力する。
Ａ要求の信号に応じて、ＤＡＣＫ出力端子からＤＭＡ転
送を承認する信号を出力する。
【０００９】従って、第１のＡＮＤ回路７は、読出しス
トローブ信号とＤＭＡ転送を承認する信号とのＡＮＤ論
理をとって、そのＡＮＤ論理の結果を双方向バッファ４
のＤＩＲ入力端子に入力する。そのため、双方向バッフ
ァ４はＢからＡへ向かう方向にデータが転送されるよう
になる。
トローブ信号とＤＭＡ転送を承認する信号とのＡＮＤ論
理をとって、そのＡＮＤ論理の結果を双方向バッファ４
のＤＩＲ入力端子に入力する。そのため、双方向バッフ
ァ４はＢからＡへ向かう方向にデータが転送されるよう
になる。
【００１０】第２のＡＮＤ回路８は、デバイス選択信号
とＤＭＡ転送を承認する信号とのＡＮＤ論理をとって、
そのＡＮＤ論理の結果を双方向バッファ４のＯＣ入力端
子に入力する。そのため、内部データバス５上のデータ
は外部データバス２へと転送されて、ＲＡＭ３に書込ま
れることになる。
とＤＭＡ転送を承認する信号とのＡＮＤ論理をとって、
そのＡＮＤ論理の結果を双方向バッファ４のＯＣ入力端
子に入力する。そのため、内部データバス５上のデータ
は外部データバス２へと転送されて、ＲＡＭ３に書込ま
れることになる。
【００１１】ところで、例えばＲＡＭ３へのＤＭＡ転送
中に、データバスに異常が発生した場合に、ＣＰＵ１
は、ＤＭＡ転送が終了した後、ＲＡＭ３に書込まれたデ
ータのチェックを行って、そのデータの異常からデータ
バスに異常が発生したことを認識することになる。ある
いは、転送したデータがプログラムデータならば、その
転送されたプログラムデータを実際に実行して、異常が
発生するとデータバスに異常が発生していたことを認識
する。
中に、データバスに異常が発生した場合に、ＣＰＵ１
は、ＤＭＡ転送が終了した後、ＲＡＭ３に書込まれたデ
ータのチェックを行って、そのデータの異常からデータ
バスに異常が発生したことを認識することになる。ある
いは、転送したデータがプログラムデータならば、その
転送されたプログラムデータを実際に実行して、異常が
発生するとデータバスに異常が発生していたことを認識
する。
【００１２】
【発明が解決しようとする課題】上述したように、従来
の電子機器では、ＤＭＡ転送が終了してから、ＤＭＡ転
送したデータをチェックするか、又は、転送したプログ
ラムを実行した処理結果により異常であることを認識す
ることになる。しかし、転送するデータがプログラムの
場合には、その転送したプログラムを実行したときにプ
ログラムが暴走する虞がある。
の電子機器では、ＤＭＡ転送が終了してから、ＤＭＡ転
送したデータをチェックするか、又は、転送したプログ
ラムを実行した処理結果により異常であることを認識す
ることになる。しかし、転送するデータがプログラムの
場合には、その転送したプログラムを実行したときにプ
ログラムが暴走する虞がある。
【００１３】従って、ＤＭＡ転送中でも、データバスに
異常が発生したときには、そのデータバスの異常を認識
できることが要望される。
異常が発生したときには、そのデータバスの異常を認識
できることが要望される。
【００１４】そこでこの発明は、ＤＭＡ転送中及びその
他のデータ転送中でも、データバスの異常を正確に認識
することができるデータバス監視装置を提供することを
目的とする。
他のデータ転送中でも、データバスの異常を正確に認識
することができるデータバス監視装置を提供することを
目的とする。
【００１５】
【課題を解決するための手段】この発明は、内部データ
バス上のデータと外部データバス上のデータとを比較し
て、内部データバス上のデータと外部データバス上のデ
ータとが一致していないときに不一致信号を出力する比
較回路と、内部データバス及び外部データバスのうちの
共通データバスに接続された複数のバスマスタのうちの
中央処理装置等のデータ転送制御装置から出力された制
御信号により動作タイミング信号を生成して出力するタ
イミング回路と、比較回路から不一致信号が出力された
ときに、動作タイミング信号に基づいて、中央処理装置
にデータバス異常を報知する割込信号を出力する割込回
路とを設けたものである。
バス上のデータと外部データバス上のデータとを比較し
て、内部データバス上のデータと外部データバス上のデ
ータとが一致していないときに不一致信号を出力する比
較回路と、内部データバス及び外部データバスのうちの
共通データバスに接続された複数のバスマスタのうちの
中央処理装置等のデータ転送制御装置から出力された制
御信号により動作タイミング信号を生成して出力するタ
イミング回路と、比較回路から不一致信号が出力された
ときに、動作タイミング信号に基づいて、中央処理装置
にデータバス異常を報知する割込信号を出力する割込回
路とを設けたものである。
【００１６】
【作用】このような構成の本発明において、比較回路に
より、内部データバス上のデータと外部データバス上の
データとが比較される。
より、内部データバス上のデータと外部データバス上の
データとが比較される。
【００１７】中央処理装置等のデータ転送制御装置から
出力されたデータ転送に関する制御信号により、動作タ
イミング信号がタイミング回路により生成され出力され
る。
出力されたデータ転送に関する制御信号により、動作タ
イミング信号がタイミング回路により生成され出力され
る。
【００１８】ここで、内部データバス上のデータと外部
データバス上のデータとが一致しない場合、すなわち、
内部データバス及び外部データバスの少なくとも一方に
異常が発生した場合、比較回路から不一致信号が出力さ
れる。従って、割込回路により、動作タイミング信号に
基づいて、中央処理装置へデータバス異常を報知する割
込信号が出力される。
データバス上のデータとが一致しない場合、すなわち、
内部データバス及び外部データバスの少なくとも一方に
異常が発生した場合、比較回路から不一致信号が出力さ
れる。従って、割込回路により、動作タイミング信号に
基づいて、中央処理装置へデータバス異常を報知する割
込信号が出力される。
【００１９】その結果、中央処理装置は、動作タイミン
グ信号のタイミングで、データバス異常を認識すること
ができる。
グ信号のタイミングで、データバス異常を認識すること
ができる。
【００２０】
【実施例】以下、この発明の一実施例を図面を参照して
説明する。
説明する。
【００２１】図１において、１１は制御部本体を構成す
ると共にデータ転送制御装置としてのＣＰＵ（central
processing unit ）である。このＣＰＵ１１は、外部デ
ータバス（共通バス）１２を介して、データの書込及び
読取りが行われるＲＡＭ（random access memory）１
３、双方向バッファ１４及び比較回路１５と接続されて
いる。
ると共にデータ転送制御装置としてのＣＰＵ（central
processing unit ）である。このＣＰＵ１１は、外部デ
ータバス（共通バス）１２を介して、データの書込及び
読取りが行われるＲＡＭ（random access memory）１
３、双方向バッファ１４及び比較回路１５と接続されて
いる。
【００２２】前記双方向バッファ１４は、Ａで識別され
るデータ入力端子に前記外部データバス１２を接続し、
Ｂで識別されるデータ入力端子に内部データバス１６を
接続している。
るデータ入力端子に前記外部データバス１２を接続し、
Ｂで識別されるデータ入力端子に内部データバス１６を
接続している。
【００２３】前記比較回路１５は、Ｐで識別されるデー
タ入出力端子に前記内部データバス１６を接続し、Ｑで
識別されるデータ入出力端子に前記外部データバス１２
を接続している。前記比較回路１５は、そのＰのデータ
入出力端子から入力されたデータとそのＱのデータ入出
力端子から入力されたデータとを比較して、この２つの
データが一致していないときには、Ｐ＝Ｑ負論理出力端
子から不一致信号としてハイレベルの出力信号を出力
し、その２つのデータが一致したときには、Ｐ＝Ｑ負論
理出力端子からローレベルの出力信号を出力するように
なっている。
タ入出力端子に前記内部データバス１６を接続し、Ｑで
識別されるデータ入出力端子に前記外部データバス１２
を接続している。前記比較回路１５は、そのＰのデータ
入出力端子から入力されたデータとそのＱのデータ入出
力端子から入力されたデータとを比較して、この２つの
データが一致していないときには、Ｐ＝Ｑ負論理出力端
子から不一致信号としてハイレベルの出力信号を出力
し、その２つのデータが一致したときには、Ｐ＝Ｑ負論
理出力端子からローレベルの出力信号を出力するように
なっている。
【００２４】また、前記ＣＰＵ１１は、前記ＲＡＭ１
３、前記双方向バッファ１４及び前記比較回路１５と共
に、前記ＣＰＵ１１の制御から離れてデータの転送を行
うＤＭＡ（direct memory access、ダイレクト・メモリ
・アクセス）転送を制御するデータ転送制御装置として
のＤＭＡＣ（direct memory access controler）１７
と、図示しないが、アドレスバスやコントロールバス等
を介して接続されて、各種制御を行うようになってい
る。
３、前記双方向バッファ１４及び前記比較回路１５と共
に、前記ＣＰＵ１１の制御から離れてデータの転送を行
うＤＭＡ（direct memory access、ダイレクト・メモリ
・アクセス）転送を制御するデータ転送制御装置として
のＤＭＡＣ（direct memory access controler）１７
と、図示しないが、アドレスバスやコントロールバス等
を介して接続されて、各種制御を行うようになってい
る。
【００２５】前記ＤＭＡＣ１７のＤＡＣＫ出力端子（Ｄ
ＭＡ転送を承認する信号の出力端子）は、共に第１のＡ
ＮＤ回路１８及び第２のＡＮＤ回路１９の一方の入力端
子に接続されており、前記第１のＡＮＤ回路１８の残る
一方の入力端子は、前記ＣＰＵ１１のＲＤ出力端子（読
み出しストローブ信号の出力端子）に接続され、前記第
２のＡＮＤ回路１９の残る一方の入力端子は、前記ＣＰ
Ｕ１１のＣＳ出力端子（デバイス選択信号の出力端子）
に接続されている。さらに、前記第１のＡＮＤ回路１８
の出力端子は、前記双方向バッファ１４のＤＩＲ入力端
子に接続されていると共にタイミング回路としてのＯＲ
回路２０の一方の入力端子に接続されている。また、前
記第２のＡＮＤ回路１９の出力端子は、前記双方向バッ
ファ１４のＯＣ入力端子に接続されていると共に前記Ｏ
Ｒ回路２０の残る一方の入力端子に接続されている。
ＭＡ転送を承認する信号の出力端子）は、共に第１のＡ
ＮＤ回路１８及び第２のＡＮＤ回路１９の一方の入力端
子に接続されており、前記第１のＡＮＤ回路１８の残る
一方の入力端子は、前記ＣＰＵ１１のＲＤ出力端子（読
み出しストローブ信号の出力端子）に接続され、前記第
２のＡＮＤ回路１９の残る一方の入力端子は、前記ＣＰ
Ｕ１１のＣＳ出力端子（デバイス選択信号の出力端子）
に接続されている。さらに、前記第１のＡＮＤ回路１８
の出力端子は、前記双方向バッファ１４のＤＩＲ入力端
子に接続されていると共にタイミング回路としてのＯＲ
回路２０の一方の入力端子に接続されている。また、前
記第２のＡＮＤ回路１９の出力端子は、前記双方向バッ
ファ１４のＯＣ入力端子に接続されていると共に前記Ｏ
Ｒ回路２０の残る一方の入力端子に接続されている。
【００２６】前記ＯＲ回路２０の出力端子は、前記比較
回路１５のリセット入力端子（Ｇ）に接続されていると
共に、割込回路としてのフリップフロップ回路２１のク
ロック端子に接続されている。
回路１５のリセット入力端子（Ｇ）に接続されていると
共に、割込回路としてのフリップフロップ回路２１のク
ロック端子に接続されている。
【００２７】前記フリップフロップ回路２１のデータ入
力端子（Ｄ）には、前記比較回路１５の前記Ｐ＝Ｑ負論
理出力端子が接続され、前記フリップフロップ回路２１
のデータ出力端子（Ｑ）は、前記ＣＰＵ１１の割込信号
入力端子（ＩＮＴ）に接続されている。
力端子（Ｄ）には、前記比較回路１５の前記Ｐ＝Ｑ負論
理出力端子が接続され、前記フリップフロップ回路２１
のデータ出力端子（Ｑ）は、前記ＣＰＵ１１の割込信号
入力端子（ＩＮＴ）に接続されている。
【００２８】このような構成の本実施例においては、例
えば、ＤＭＡ転送により、内部データバス１６から双方
向バッファ１４及び外部データバス１２を介してＲＡＭ
１３にプログラムデータを書き込む場合、ＣＰＵ１１
は、ＤＭＡＣ１７に対してＤＭＡ要求を行い、ＲＤ出力
端子から読み出しストローブ信号を出力し、そのＣＳ出
力端子からデバイス選択信号を出力する。
えば、ＤＭＡ転送により、内部データバス１６から双方
向バッファ１４及び外部データバス１２を介してＲＡＭ
１３にプログラムデータを書き込む場合、ＣＰＵ１１
は、ＤＭＡＣ１７に対してＤＭＡ要求を行い、ＲＤ出力
端子から読み出しストローブ信号を出力し、そのＣＳ出
力端子からデバイス選択信号を出力する。
【００２９】また、ＤＭＡＣ１７は、ＣＰＵ１１からの
ＤＭＡ要求の信号に応じて、ＤＡＣＫ出力端子からＤＭ
Ａ転送を承認する信号を出力する。
ＤＭＡ要求の信号に応じて、ＤＡＣＫ出力端子からＤＭ
Ａ転送を承認する信号を出力する。
【００３０】従って、第１のＡＮＤ回路１８は、読出し
ストローブ信号とＤＭＡ転送を承認する信号とのＡＮＤ
論理をとって、そのＡＮＤ論理の結果を双方向バッファ
１４のＤＩＲ入力端子に入力する。そのため、双方向バ
ッファ１４はＢからＡへ向かう方向にデータが転送され
るようになる。また、上記第１のＡＮＤ回路１８の出力
信号は、ＯＲ回路２０の一方の入力端子に入力される。
ストローブ信号とＤＭＡ転送を承認する信号とのＡＮＤ
論理をとって、そのＡＮＤ論理の結果を双方向バッファ
１４のＤＩＲ入力端子に入力する。そのため、双方向バ
ッファ１４はＢからＡへ向かう方向にデータが転送され
るようになる。また、上記第１のＡＮＤ回路１８の出力
信号は、ＯＲ回路２０の一方の入力端子に入力される。
【００３１】第２のＡＮＤ回路１９は、デバイス選択信
号とＤＭＡ転送を承認する信号とのＡＮＤ論理をとっ
て、そのＡＮＤ論理の結果を双方向バッファ１４のＯＣ
入力端子に入力する。そのため、内部データバス１６上
のデータは外部データバス１２へと転送されて、ＲＡＭ
１３に書込まれることになる。また、上記第２のＡＮＤ
回路１９の出力信号は、ＯＲ回路２０の残る一方の入力
端子に入力される。
号とＤＭＡ転送を承認する信号とのＡＮＤ論理をとっ
て、そのＡＮＤ論理の結果を双方向バッファ１４のＯＣ
入力端子に入力する。そのため、内部データバス１６上
のデータは外部データバス１２へと転送されて、ＲＡＭ
１３に書込まれることになる。また、上記第２のＡＮＤ
回路１９の出力信号は、ＯＲ回路２０の残る一方の入力
端子に入力される。
【００３２】このとき、比較回路１５は、外部データバ
ス１２上のデータと内部データバス１６上のデータとを
比較して、この２つのデータが一致している限り、Ｐ＝
Ｑ負論理出力端子からローレベルの信号を出力し、その
２つのデータが一致しないときがあると、ハイレベルの
信号を出力して保持する。
ス１２上のデータと内部データバス１６上のデータとを
比較して、この２つのデータが一致している限り、Ｐ＝
Ｑ負論理出力端子からローレベルの信号を出力し、その
２つのデータが一致しないときがあると、ハイレベルの
信号を出力して保持する。
【００３３】フリップフロップ回路２１は、比較回路１
５のＰ＝Ｑ負論理出力端子の出力信号を、ＯＲ回路２０
の出力信号（動作タイミング信号）のタイミング（例え
ば立ち上りがのタイミング）でＣＰＵ１１の割込信号入
力端子（ＩＮＴ）に出力する。
５のＰ＝Ｑ負論理出力端子の出力信号を、ＯＲ回路２０
の出力信号（動作タイミング信号）のタイミング（例え
ば立ち上りがのタイミング）でＣＰＵ１１の割込信号入
力端子（ＩＮＴ）に出力する。
【００３４】また、ＯＲ回路２０の出力信号のタイミン
グ（例えば立ち下がりのタイミング）で、比較回路１５
のＰ＝Ｑ負論理出力端子の出力は、ローレベルにリセッ
トされる。
グ（例えば立ち下がりのタイミング）で、比較回路１５
のＰ＝Ｑ負論理出力端子の出力は、ローレベルにリセッ
トされる。
【００３５】従って、外部データバス１２又は内部デー
タバス１６の少なくとも一方にデータバス異常が発生す
ると、まず、比較回路１５のＰ＝Ｑ負論理出力端子の出
力信号がハイレベルになる。
タバス１６の少なくとも一方にデータバス異常が発生す
ると、まず、比較回路１５のＰ＝Ｑ負論理出力端子の出
力信号がハイレベルになる。
【００３６】次に、ＣＰＵ１１の制御サイクル、すなわ
ち読み出しストローブ信号（ＲＤ）又はデバイス選択信
号（ＣＳ）の信号変化により、あるいはＤＭＡＣ１７の
ＤＭＡサイクル、すなわちＤＭＡ転送を承認する信号
（ＤＡＣＫ）の信号変化により、ＯＲ回路２０の出力が
変化（例えばハイレベルに変化）して、比較回路１５の
Ｐ＝Ｑ負論理出力端子のハイレベルの出力信号が、フリ
ップフロップ２１のＱ出力端子からＣＰＵ１１の割込信
号入力端子（ＩＮＴ）に出力される。
ち読み出しストローブ信号（ＲＤ）又はデバイス選択信
号（ＣＳ）の信号変化により、あるいはＤＭＡＣ１７の
ＤＭＡサイクル、すなわちＤＭＡ転送を承認する信号
（ＤＡＣＫ）の信号変化により、ＯＲ回路２０の出力が
変化（例えばハイレベルに変化）して、比較回路１５の
Ｐ＝Ｑ負論理出力端子のハイレベルの出力信号が、フリ
ップフロップ２１のＱ出力端子からＣＰＵ１１の割込信
号入力端子（ＩＮＴ）に出力される。
【００３７】その結果、ＣＰＵ１１はデータバス異常の
発生を認識する。
発生を認識する。
【００３８】このように本実施例によれば、内部データ
バス１６上のデータと外部データバス１２上のデータと
を比較して、この２つのデータが一致しないときに出力
信号がハイレベルに変化する比較回路１５と、ＣＰＵ１
１の制御信号及びＤＭＡＣ１７の制御信号の変化により
変化する信号を出力するＯＲ回路２０と、このＯＲ回路
２０からの出力信号のタイミングで比較回路１５からの
出力信号をＣＰＵ１１の割込信号入力端子へ出力するフ
リップフロップ回路２１とを設けたことにより、ＣＰＵ
１１の制御サイクル及びＤＭＡＣ１７の制御サイクル
で、外部データバス１２と内部データバス１６とを監視
することができ、異常があったときには、ＣＰＵ１１に
割込みを発生することができるので、ＣＰＵ１１は、外
部データバス１２及び内部データバス１６の異常を正確
に認識することができる。
バス１６上のデータと外部データバス１２上のデータと
を比較して、この２つのデータが一致しないときに出力
信号がハイレベルに変化する比較回路１５と、ＣＰＵ１
１の制御信号及びＤＭＡＣ１７の制御信号の変化により
変化する信号を出力するＯＲ回路２０と、このＯＲ回路
２０からの出力信号のタイミングで比較回路１５からの
出力信号をＣＰＵ１１の割込信号入力端子へ出力するフ
リップフロップ回路２１とを設けたことにより、ＣＰＵ
１１の制御サイクル及びＤＭＡＣ１７の制御サイクル
で、外部データバス１２と内部データバス１６とを監視
することができ、異常があったときには、ＣＰＵ１１に
割込みを発生することができるので、ＣＰＵ１１は、外
部データバス１２及び内部データバス１６の異常を正確
に認識することができる。
【００３９】さらにこの実施例では、ＣＰＵ１１及びＤ
ＭＡＣ１７の制御サイクルで、外部データバス１２と内
部データバス１６とを監視して、データバス異常が発生
したときには、ＣＰＵ１１に割込みを発生させるので、
データバス異常の発生に対して素早く対応をとることが
でき、転送プログラムの暴走等の危険を防止することが
できる。さらに、プログラム作成において、プログラム
転送時のデータバス異常等に対応するプログラムを考慮
する必要がなく、ソフトウエア開発における工数を削減
するという効果を得ることができる。
ＭＡＣ１７の制御サイクルで、外部データバス１２と内
部データバス１６とを監視して、データバス異常が発生
したときには、ＣＰＵ１１に割込みを発生させるので、
データバス異常の発生に対して素早く対応をとることが
でき、転送プログラムの暴走等の危険を防止することが
できる。さらに、プログラム作成において、プログラム
転送時のデータバス異常等に対応するプログラムを考慮
する必要がなく、ソフトウエア開発における工数を削減
するという効果を得ることができる。
【００４０】なお、この実施例では比較回路１５の出力
信号をＣＰＵ１１の割込信号入力端子に出力するタイミ
ングを、ＣＰＵ１１の読み出しストローブ信号（ＲＤ）
とデバイス選択信号（ＣＳ）及びＤＭＡＣ１７のＤＭＡ
転送を承認する信号（ＤＡＣＫ）のタイミングでＯＲ回
路２０により発生するようになっていたが、この発明は
これに限定されるものではなく、ＣＰＵ１１の書込みス
トローブ信号等の他の制御信号や他のデータ転送に関す
る回路からの制御タイミングで、外部データバス又は内
部データバスに異常があったときには、ＣＰＵ１１に割
込みを発生させてデータバス異常を報知するものでも良
い。
信号をＣＰＵ１１の割込信号入力端子に出力するタイミ
ングを、ＣＰＵ１１の読み出しストローブ信号（ＲＤ）
とデバイス選択信号（ＣＳ）及びＤＭＡＣ１７のＤＭＡ
転送を承認する信号（ＤＡＣＫ）のタイミングでＯＲ回
路２０により発生するようになっていたが、この発明は
これに限定されるものではなく、ＣＰＵ１１の書込みス
トローブ信号等の他の制御信号や他のデータ転送に関す
る回路からの制御タイミングで、外部データバス又は内
部データバスに異常があったときには、ＣＰＵ１１に割
込みを発生させてデータバス異常を報知するものでも良
い。
【００４１】
【発明の効果】以上詳述したようにこの発明によれば、
ＤＭＡ転送中及びその他のデータ転送中でも、データバ
スの異常を正確に認識することができるデータバス監視
装置を提供できる。
ＤＭＡ転送中及びその他のデータ転送中でも、データバ
スの異常を正確に認識することができるデータバス監視
装置を提供できる。
【図１】この発明の一実施例の要部回路構成を示すブロ
ック図。
ック図。
【図２】従来の電子機器の要部回路構成の例を示すブロ
ック図。
ック図。
１１…ＣＰＵ、１２…外部データバス（共通バス）、１
５…比較回路、１６…内部データバス、１７…ＤＭＡ
Ｃ、２０…ＡＮＤ回路、２１…フリップフロップ回路。
５…比較回路、１６…内部データバス、１７…ＤＭＡ
Ｃ、２０…ＡＮＤ回路、２１…フリップフロップ回路。
Claims (1)
- 【請求項１】 内部データバス上のデータと外部データ
バス上のデータとを比較して、前記内部データバス上の
データと前記外部データバス上のデータとが一致してい
ないときに不一致信号を出力する比較回路と、内部デー
タバス及び外部データバスのうちの共通データバスに接
続された複数のバスマスタのうちの中央処理装置等のデ
ータ転送制御装置から出力された制御信号により動作タ
イミング信号を生成して出力するタイミング回路と、前
記比較回路から不一致信号が出力されたときに、前記動
作タイミング信号に基づいて、前記中央処理装置にデー
タバス異常を報知する割込信号を出力する割込回路とを
設けたことを特徴とするデータバス監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189723A JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189723A JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744470A true JPH0744470A (ja) | 1995-02-14 |
Family
ID=16246117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189723A Pending JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
| US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
| CN112713938A (zh) * | 2020-12-15 | 2021-04-27 | 锐捷网络股份有限公司 | 光模块控制方法、装置和设备 |
-
1993
- 1993-07-30 JP JP5189723A patent/JPH0744470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
| US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
| CN112713938A (zh) * | 2020-12-15 | 2021-04-27 | 锐捷网络股份有限公司 | 光模块控制方法、装置和设备 |
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