JPH0744470A - データバス監視装置 - Google Patents
データバス監視装置Info
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- JPH0744470A JPH0744470A JP5189723A JP18972393A JPH0744470A JP H0744470 A JPH0744470 A JP H0744470A JP 5189723 A JP5189723 A JP 5189723A JP 18972393 A JP18972393 A JP 18972393A JP H0744470 A JPH0744470 A JP H0744470A
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- data
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Abstract
(57)【要約】
【目的】DMA転送中及びその他のデータ転送中でも、
データバスの異常を正確に認識する。 【構成】内部データバス16上のデータと外部データバ
ス12上のデータとを比較して、その2つのデータが一
致しないときに出力信号がハイレベルに変化する比較回
路15と、CPU11の制御信号及びDMAC17の制
御信号の変化により変化する信号を出力するOR回路2
0と、このOR回路20からの出力信号のタイミングで
比較回路15からの出力信号をCPU11の割込信号入
力端子へ出力するフリップフロップ回路21とを設けた
もの。
データバスの異常を正確に認識する。 【構成】内部データバス16上のデータと外部データバ
ス12上のデータとを比較して、その2つのデータが一
致しないときに出力信号がハイレベルに変化する比較回
路15と、CPU11の制御信号及びDMAC17の制
御信号の変化により変化する信号を出力するOR回路2
0と、このOR回路20からの出力信号のタイミングで
比較回路15からの出力信号をCPU11の割込信号入
力端子へ出力するフリップフロップ回路21とを設けた
もの。
Description
【0001】
【産業上の利用分野】この発明は、内部データバスと外
部データバスを監視して、データバス異常の発生時に中
央処理装置に報知するデータバス監視装置に関する。
部データバスを監視して、データバス異常の発生時に中
央処理装置に報知するデータバス監視装置に関する。
【0002】
【従来の技術】従来の電子機器においては、内部データ
バスと外部データバスとを監視して、データバス異常の
発生を中央処理装置に報知するデータバス監視装置に相
当する機能を持つ回路は設けていなかった。
バスと外部データバスとを監視して、データバス異常の
発生を中央処理装置に報知するデータバス監視装置に相
当する機能を持つ回路は設けていなかった。
【0003】従って、従来の電子機器は、例えば図2に
示すように構成されていた。すなわち、制御部本体を構
成するCPU(central processing unit )1は、外部
データバス(共通バス)2を介して、データの書込み及
び読取りが行われるRAM(random access memory)3
及び双方向バッファ4と接続されている。
示すように構成されていた。すなわち、制御部本体を構
成するCPU(central processing unit )1は、外部
データバス(共通バス)2を介して、データの書込み及
び読取りが行われるRAM(random access memory)3
及び双方向バッファ4と接続されている。
【0004】前記双方向バッファ4は、Aと識別される
データ入力端子に前記外部データバス2を接続し、Bと
識別されるデータ入力端子に内部データバス5を接続し
ている。
データ入力端子に前記外部データバス2を接続し、Bと
識別されるデータ入力端子に内部データバス5を接続し
ている。
【0005】また、前記CPU1は、前記RAM3及び
前記双方向バッファ4と共に、前記CPU1の制御から
離れてデータの転送を行うDMA(direct memory acce
ss、ダイレクト・メモリ・アクセス)転送を制御するD
MAC( direct memory ac-cess controller )6と、
図示しないがアドレスバスやコントロールバス等を介し
て接続されて、各種制御を行うようになっている。
前記双方向バッファ4と共に、前記CPU1の制御から
離れてデータの転送を行うDMA(direct memory acce
ss、ダイレクト・メモリ・アクセス)転送を制御するD
MAC( direct memory ac-cess controller )6と、
図示しないがアドレスバスやコントロールバス等を介し
て接続されて、各種制御を行うようになっている。
【0006】前記DMAC6のDACK出力端子(DM
A転送を承認する信号の出力端子)は、共に第1のAN
D回路7及び第2のAND回路8の一方の入力端子に接
続されており、前記第1のAND回路7の残る一方の入
力端子は、前記CPU1のRD出力端子(読み出しスト
ローブ信号の出力端子)に接続され、前記第2のAND
回路8の残る一方の入力端子は、前記CPU1のCS出
力端子(デバイス選択信号の出力端子)に接続されてい
る。さらに、前記第1のAND回路7の出力端子は、前
記双方向バッファ4のDIR入力端子に接続され、前記
第2のAND回路8の出力端子は、前記双方向バッファ
4のOC入力端子に接続されている。
A転送を承認する信号の出力端子)は、共に第1のAN
D回路7及び第2のAND回路8の一方の入力端子に接
続されており、前記第1のAND回路7の残る一方の入
力端子は、前記CPU1のRD出力端子(読み出しスト
ローブ信号の出力端子)に接続され、前記第2のAND
回路8の残る一方の入力端子は、前記CPU1のCS出
力端子(デバイス選択信号の出力端子)に接続されてい
る。さらに、前記第1のAND回路7の出力端子は、前
記双方向バッファ4のDIR入力端子に接続され、前記
第2のAND回路8の出力端子は、前記双方向バッファ
4のOC入力端子に接続されている。
【0007】ここで例えば、DMA転送により、内部デ
ータバス5から双方向バッファ4及び外部データバス2
を介してRAM3にプログラムデータを書き込む場合、
CPU1は、DMAC6に対してDMA要求を行い、R
D出力端子から読み出しストローブ信号を出力し、その
CS出力端子からデバイス選択信号を出力する。
ータバス5から双方向バッファ4及び外部データバス2
を介してRAM3にプログラムデータを書き込む場合、
CPU1は、DMAC6に対してDMA要求を行い、R
D出力端子から読み出しストローブ信号を出力し、その
CS出力端子からデバイス選択信号を出力する。
【0008】また、DMAC6は、CPU1からのDM
A要求の信号に応じて、DACK出力端子からDMA転
送を承認する信号を出力する。
A要求の信号に応じて、DACK出力端子からDMA転
送を承認する信号を出力する。
【0009】従って、第1のAND回路7は、読出しス
トローブ信号とDMA転送を承認する信号とのAND論
理をとって、そのAND論理の結果を双方向バッファ4
のDIR入力端子に入力する。そのため、双方向バッフ
ァ4はBからAへ向かう方向にデータが転送されるよう
になる。
トローブ信号とDMA転送を承認する信号とのAND論
理をとって、そのAND論理の結果を双方向バッファ4
のDIR入力端子に入力する。そのため、双方向バッフ
ァ4はBからAへ向かう方向にデータが転送されるよう
になる。
【0010】第2のAND回路8は、デバイス選択信号
とDMA転送を承認する信号とのAND論理をとって、
そのAND論理の結果を双方向バッファ4のOC入力端
子に入力する。そのため、内部データバス5上のデータ
は外部データバス2へと転送されて、RAM3に書込ま
れることになる。
とDMA転送を承認する信号とのAND論理をとって、
そのAND論理の結果を双方向バッファ4のOC入力端
子に入力する。そのため、内部データバス5上のデータ
は外部データバス2へと転送されて、RAM3に書込ま
れることになる。
【0011】ところで、例えばRAM3へのDMA転送
中に、データバスに異常が発生した場合に、CPU1
は、DMA転送が終了した後、RAM3に書込まれたデ
ータのチェックを行って、そのデータの異常からデータ
バスに異常が発生したことを認識することになる。ある
いは、転送したデータがプログラムデータならば、その
転送されたプログラムデータを実際に実行して、異常が
発生するとデータバスに異常が発生していたことを認識
する。
中に、データバスに異常が発生した場合に、CPU1
は、DMA転送が終了した後、RAM3に書込まれたデ
ータのチェックを行って、そのデータの異常からデータ
バスに異常が発生したことを認識することになる。ある
いは、転送したデータがプログラムデータならば、その
転送されたプログラムデータを実際に実行して、異常が
発生するとデータバスに異常が発生していたことを認識
する。
【0012】
【発明が解決しようとする課題】上述したように、従来
の電子機器では、DMA転送が終了してから、DMA転
送したデータをチェックするか、又は、転送したプログ
ラムを実行した処理結果により異常であることを認識す
ることになる。しかし、転送するデータがプログラムの
場合には、その転送したプログラムを実行したときにプ
ログラムが暴走する虞がある。
の電子機器では、DMA転送が終了してから、DMA転
送したデータをチェックするか、又は、転送したプログ
ラムを実行した処理結果により異常であることを認識す
ることになる。しかし、転送するデータがプログラムの
場合には、その転送したプログラムを実行したときにプ
ログラムが暴走する虞がある。
【0013】従って、DMA転送中でも、データバスに
異常が発生したときには、そのデータバスの異常を認識
できることが要望される。
異常が発生したときには、そのデータバスの異常を認識
できることが要望される。
【0014】そこでこの発明は、DMA転送中及びその
他のデータ転送中でも、データバスの異常を正確に認識
することができるデータバス監視装置を提供することを
目的とする。
他のデータ転送中でも、データバスの異常を正確に認識
することができるデータバス監視装置を提供することを
目的とする。
【0015】
【課題を解決するための手段】この発明は、内部データ
バス上のデータと外部データバス上のデータとを比較し
て、内部データバス上のデータと外部データバス上のデ
ータとが一致していないときに不一致信号を出力する比
較回路と、内部データバス及び外部データバスのうちの
共通データバスに接続された複数のバスマスタのうちの
中央処理装置等のデータ転送制御装置から出力された制
御信号により動作タイミング信号を生成して出力するタ
イミング回路と、比較回路から不一致信号が出力された
ときに、動作タイミング信号に基づいて、中央処理装置
にデータバス異常を報知する割込信号を出力する割込回
路とを設けたものである。
バス上のデータと外部データバス上のデータとを比較し
て、内部データバス上のデータと外部データバス上のデ
ータとが一致していないときに不一致信号を出力する比
較回路と、内部データバス及び外部データバスのうちの
共通データバスに接続された複数のバスマスタのうちの
中央処理装置等のデータ転送制御装置から出力された制
御信号により動作タイミング信号を生成して出力するタ
イミング回路と、比較回路から不一致信号が出力された
ときに、動作タイミング信号に基づいて、中央処理装置
にデータバス異常を報知する割込信号を出力する割込回
路とを設けたものである。
【0016】
【作用】このような構成の本発明において、比較回路に
より、内部データバス上のデータと外部データバス上の
データとが比較される。
より、内部データバス上のデータと外部データバス上の
データとが比較される。
【0017】中央処理装置等のデータ転送制御装置から
出力されたデータ転送に関する制御信号により、動作タ
イミング信号がタイミング回路により生成され出力され
る。
出力されたデータ転送に関する制御信号により、動作タ
イミング信号がタイミング回路により生成され出力され
る。
【0018】ここで、内部データバス上のデータと外部
データバス上のデータとが一致しない場合、すなわち、
内部データバス及び外部データバスの少なくとも一方に
異常が発生した場合、比較回路から不一致信号が出力さ
れる。従って、割込回路により、動作タイミング信号に
基づいて、中央処理装置へデータバス異常を報知する割
込信号が出力される。
データバス上のデータとが一致しない場合、すなわち、
内部データバス及び外部データバスの少なくとも一方に
異常が発生した場合、比較回路から不一致信号が出力さ
れる。従って、割込回路により、動作タイミング信号に
基づいて、中央処理装置へデータバス異常を報知する割
込信号が出力される。
【0019】その結果、中央処理装置は、動作タイミン
グ信号のタイミングで、データバス異常を認識すること
ができる。
グ信号のタイミングで、データバス異常を認識すること
ができる。
【0020】
【実施例】以下、この発明の一実施例を図面を参照して
説明する。
説明する。
【0021】図1において、11は制御部本体を構成す
ると共にデータ転送制御装置としてのCPU(central
processing unit )である。このCPU11は、外部デ
ータバス(共通バス)12を介して、データの書込及び
読取りが行われるRAM(random access memory)1
3、双方向バッファ14及び比較回路15と接続されて
いる。
ると共にデータ転送制御装置としてのCPU(central
processing unit )である。このCPU11は、外部デ
ータバス(共通バス)12を介して、データの書込及び
読取りが行われるRAM(random access memory)1
3、双方向バッファ14及び比較回路15と接続されて
いる。
【0022】前記双方向バッファ14は、Aで識別され
るデータ入力端子に前記外部データバス12を接続し、
Bで識別されるデータ入力端子に内部データバス16を
接続している。
るデータ入力端子に前記外部データバス12を接続し、
Bで識別されるデータ入力端子に内部データバス16を
接続している。
【0023】前記比較回路15は、Pで識別されるデー
タ入出力端子に前記内部データバス16を接続し、Qで
識別されるデータ入出力端子に前記外部データバス12
を接続している。前記比較回路15は、そのPのデータ
入出力端子から入力されたデータとそのQのデータ入出
力端子から入力されたデータとを比較して、この2つの
データが一致していないときには、P=Q負論理出力端
子から不一致信号としてハイレベルの出力信号を出力
し、その2つのデータが一致したときには、P=Q負論
理出力端子からローレベルの出力信号を出力するように
なっている。
タ入出力端子に前記内部データバス16を接続し、Qで
識別されるデータ入出力端子に前記外部データバス12
を接続している。前記比較回路15は、そのPのデータ
入出力端子から入力されたデータとそのQのデータ入出
力端子から入力されたデータとを比較して、この2つの
データが一致していないときには、P=Q負論理出力端
子から不一致信号としてハイレベルの出力信号を出力
し、その2つのデータが一致したときには、P=Q負論
理出力端子からローレベルの出力信号を出力するように
なっている。
【0024】また、前記CPU11は、前記RAM1
3、前記双方向バッファ14及び前記比較回路15と共
に、前記CPU11の制御から離れてデータの転送を行
うDMA(direct memory access、ダイレクト・メモリ
・アクセス)転送を制御するデータ転送制御装置として
のDMAC(direct memory access controler)17
と、図示しないが、アドレスバスやコントロールバス等
を介して接続されて、各種制御を行うようになってい
る。
3、前記双方向バッファ14及び前記比較回路15と共
に、前記CPU11の制御から離れてデータの転送を行
うDMA(direct memory access、ダイレクト・メモリ
・アクセス)転送を制御するデータ転送制御装置として
のDMAC(direct memory access controler)17
と、図示しないが、アドレスバスやコントロールバス等
を介して接続されて、各種制御を行うようになってい
る。
【0025】前記DMAC17のDACK出力端子(D
MA転送を承認する信号の出力端子)は、共に第1のA
ND回路18及び第2のAND回路19の一方の入力端
子に接続されており、前記第1のAND回路18の残る
一方の入力端子は、前記CPU11のRD出力端子(読
み出しストローブ信号の出力端子)に接続され、前記第
2のAND回路19の残る一方の入力端子は、前記CP
U11のCS出力端子(デバイス選択信号の出力端子)
に接続されている。さらに、前記第1のAND回路18
の出力端子は、前記双方向バッファ14のDIR入力端
子に接続されていると共にタイミング回路としてのOR
回路20の一方の入力端子に接続されている。また、前
記第2のAND回路19の出力端子は、前記双方向バッ
ファ14のOC入力端子に接続されていると共に前記O
R回路20の残る一方の入力端子に接続されている。
MA転送を承認する信号の出力端子)は、共に第1のA
ND回路18及び第2のAND回路19の一方の入力端
子に接続されており、前記第1のAND回路18の残る
一方の入力端子は、前記CPU11のRD出力端子(読
み出しストローブ信号の出力端子)に接続され、前記第
2のAND回路19の残る一方の入力端子は、前記CP
U11のCS出力端子(デバイス選択信号の出力端子)
に接続されている。さらに、前記第1のAND回路18
の出力端子は、前記双方向バッファ14のDIR入力端
子に接続されていると共にタイミング回路としてのOR
回路20の一方の入力端子に接続されている。また、前
記第2のAND回路19の出力端子は、前記双方向バッ
ファ14のOC入力端子に接続されていると共に前記O
R回路20の残る一方の入力端子に接続されている。
【0026】前記OR回路20の出力端子は、前記比較
回路15のリセット入力端子(G)に接続されていると
共に、割込回路としてのフリップフロップ回路21のク
ロック端子に接続されている。
回路15のリセット入力端子(G)に接続されていると
共に、割込回路としてのフリップフロップ回路21のク
ロック端子に接続されている。
【0027】前記フリップフロップ回路21のデータ入
力端子(D)には、前記比較回路15の前記P=Q負論
理出力端子が接続され、前記フリップフロップ回路21
のデータ出力端子(Q)は、前記CPU11の割込信号
入力端子(INT)に接続されている。
力端子(D)には、前記比較回路15の前記P=Q負論
理出力端子が接続され、前記フリップフロップ回路21
のデータ出力端子(Q)は、前記CPU11の割込信号
入力端子(INT)に接続されている。
【0028】このような構成の本実施例においては、例
えば、DMA転送により、内部データバス16から双方
向バッファ14及び外部データバス12を介してRAM
13にプログラムデータを書き込む場合、CPU11
は、DMAC17に対してDMA要求を行い、RD出力
端子から読み出しストローブ信号を出力し、そのCS出
力端子からデバイス選択信号を出力する。
えば、DMA転送により、内部データバス16から双方
向バッファ14及び外部データバス12を介してRAM
13にプログラムデータを書き込む場合、CPU11
は、DMAC17に対してDMA要求を行い、RD出力
端子から読み出しストローブ信号を出力し、そのCS出
力端子からデバイス選択信号を出力する。
【0029】また、DMAC17は、CPU11からの
DMA要求の信号に応じて、DACK出力端子からDM
A転送を承認する信号を出力する。
DMA要求の信号に応じて、DACK出力端子からDM
A転送を承認する信号を出力する。
【0030】従って、第1のAND回路18は、読出し
ストローブ信号とDMA転送を承認する信号とのAND
論理をとって、そのAND論理の結果を双方向バッファ
14のDIR入力端子に入力する。そのため、双方向バ
ッファ14はBからAへ向かう方向にデータが転送され
るようになる。また、上記第1のAND回路18の出力
信号は、OR回路20の一方の入力端子に入力される。
ストローブ信号とDMA転送を承認する信号とのAND
論理をとって、そのAND論理の結果を双方向バッファ
14のDIR入力端子に入力する。そのため、双方向バ
ッファ14はBからAへ向かう方向にデータが転送され
るようになる。また、上記第1のAND回路18の出力
信号は、OR回路20の一方の入力端子に入力される。
【0031】第2のAND回路19は、デバイス選択信
号とDMA転送を承認する信号とのAND論理をとっ
て、そのAND論理の結果を双方向バッファ14のOC
入力端子に入力する。そのため、内部データバス16上
のデータは外部データバス12へと転送されて、RAM
13に書込まれることになる。また、上記第2のAND
回路19の出力信号は、OR回路20の残る一方の入力
端子に入力される。
号とDMA転送を承認する信号とのAND論理をとっ
て、そのAND論理の結果を双方向バッファ14のOC
入力端子に入力する。そのため、内部データバス16上
のデータは外部データバス12へと転送されて、RAM
13に書込まれることになる。また、上記第2のAND
回路19の出力信号は、OR回路20の残る一方の入力
端子に入力される。
【0032】このとき、比較回路15は、外部データバ
ス12上のデータと内部データバス16上のデータとを
比較して、この2つのデータが一致している限り、P=
Q負論理出力端子からローレベルの信号を出力し、その
2つのデータが一致しないときがあると、ハイレベルの
信号を出力して保持する。
ス12上のデータと内部データバス16上のデータとを
比較して、この2つのデータが一致している限り、P=
Q負論理出力端子からローレベルの信号を出力し、その
2つのデータが一致しないときがあると、ハイレベルの
信号を出力して保持する。
【0033】フリップフロップ回路21は、比較回路1
5のP=Q負論理出力端子の出力信号を、OR回路20
の出力信号(動作タイミング信号)のタイミング(例え
ば立ち上りがのタイミング)でCPU11の割込信号入
力端子(INT)に出力する。
5のP=Q負論理出力端子の出力信号を、OR回路20
の出力信号(動作タイミング信号)のタイミング(例え
ば立ち上りがのタイミング)でCPU11の割込信号入
力端子(INT)に出力する。
【0034】また、OR回路20の出力信号のタイミン
グ(例えば立ち下がりのタイミング)で、比較回路15
のP=Q負論理出力端子の出力は、ローレベルにリセッ
トされる。
グ(例えば立ち下がりのタイミング)で、比較回路15
のP=Q負論理出力端子の出力は、ローレベルにリセッ
トされる。
【0035】従って、外部データバス12又は内部デー
タバス16の少なくとも一方にデータバス異常が発生す
ると、まず、比較回路15のP=Q負論理出力端子の出
力信号がハイレベルになる。
タバス16の少なくとも一方にデータバス異常が発生す
ると、まず、比較回路15のP=Q負論理出力端子の出
力信号がハイレベルになる。
【0036】次に、CPU11の制御サイクル、すなわ
ち読み出しストローブ信号(RD)又はデバイス選択信
号(CS)の信号変化により、あるいはDMAC17の
DMAサイクル、すなわちDMA転送を承認する信号
(DACK)の信号変化により、OR回路20の出力が
変化(例えばハイレベルに変化)して、比較回路15の
P=Q負論理出力端子のハイレベルの出力信号が、フリ
ップフロップ21のQ出力端子からCPU11の割込信
号入力端子(INT)に出力される。
ち読み出しストローブ信号(RD)又はデバイス選択信
号(CS)の信号変化により、あるいはDMAC17の
DMAサイクル、すなわちDMA転送を承認する信号
(DACK)の信号変化により、OR回路20の出力が
変化(例えばハイレベルに変化)して、比較回路15の
P=Q負論理出力端子のハイレベルの出力信号が、フリ
ップフロップ21のQ出力端子からCPU11の割込信
号入力端子(INT)に出力される。
【0037】その結果、CPU11はデータバス異常の
発生を認識する。
発生を認識する。
【0038】このように本実施例によれば、内部データ
バス16上のデータと外部データバス12上のデータと
を比較して、この2つのデータが一致しないときに出力
信号がハイレベルに変化する比較回路15と、CPU1
1の制御信号及びDMAC17の制御信号の変化により
変化する信号を出力するOR回路20と、このOR回路
20からの出力信号のタイミングで比較回路15からの
出力信号をCPU11の割込信号入力端子へ出力するフ
リップフロップ回路21とを設けたことにより、CPU
11の制御サイクル及びDMAC17の制御サイクル
で、外部データバス12と内部データバス16とを監視
することができ、異常があったときには、CPU11に
割込みを発生することができるので、CPU11は、外
部データバス12及び内部データバス16の異常を正確
に認識することができる。
バス16上のデータと外部データバス12上のデータと
を比較して、この2つのデータが一致しないときに出力
信号がハイレベルに変化する比較回路15と、CPU1
1の制御信号及びDMAC17の制御信号の変化により
変化する信号を出力するOR回路20と、このOR回路
20からの出力信号のタイミングで比較回路15からの
出力信号をCPU11の割込信号入力端子へ出力するフ
リップフロップ回路21とを設けたことにより、CPU
11の制御サイクル及びDMAC17の制御サイクル
で、外部データバス12と内部データバス16とを監視
することができ、異常があったときには、CPU11に
割込みを発生することができるので、CPU11は、外
部データバス12及び内部データバス16の異常を正確
に認識することができる。
【0039】さらにこの実施例では、CPU11及びD
MAC17の制御サイクルで、外部データバス12と内
部データバス16とを監視して、データバス異常が発生
したときには、CPU11に割込みを発生させるので、
データバス異常の発生に対して素早く対応をとることが
でき、転送プログラムの暴走等の危険を防止することが
できる。さらに、プログラム作成において、プログラム
転送時のデータバス異常等に対応するプログラムを考慮
する必要がなく、ソフトウエア開発における工数を削減
するという効果を得ることができる。
MAC17の制御サイクルで、外部データバス12と内
部データバス16とを監視して、データバス異常が発生
したときには、CPU11に割込みを発生させるので、
データバス異常の発生に対して素早く対応をとることが
でき、転送プログラムの暴走等の危険を防止することが
できる。さらに、プログラム作成において、プログラム
転送時のデータバス異常等に対応するプログラムを考慮
する必要がなく、ソフトウエア開発における工数を削減
するという効果を得ることができる。
【0040】なお、この実施例では比較回路15の出力
信号をCPU11の割込信号入力端子に出力するタイミ
ングを、CPU11の読み出しストローブ信号(RD)
とデバイス選択信号(CS)及びDMAC17のDMA
転送を承認する信号(DACK)のタイミングでOR回
路20により発生するようになっていたが、この発明は
これに限定されるものではなく、CPU11の書込みス
トローブ信号等の他の制御信号や他のデータ転送に関す
る回路からの制御タイミングで、外部データバス又は内
部データバスに異常があったときには、CPU11に割
込みを発生させてデータバス異常を報知するものでも良
い。
信号をCPU11の割込信号入力端子に出力するタイミ
ングを、CPU11の読み出しストローブ信号(RD)
とデバイス選択信号(CS)及びDMAC17のDMA
転送を承認する信号(DACK)のタイミングでOR回
路20により発生するようになっていたが、この発明は
これに限定されるものではなく、CPU11の書込みス
トローブ信号等の他の制御信号や他のデータ転送に関す
る回路からの制御タイミングで、外部データバス又は内
部データバスに異常があったときには、CPU11に割
込みを発生させてデータバス異常を報知するものでも良
い。
【0041】
【発明の効果】以上詳述したようにこの発明によれば、
DMA転送中及びその他のデータ転送中でも、データバ
スの異常を正確に認識することができるデータバス監視
装置を提供できる。
DMA転送中及びその他のデータ転送中でも、データバ
スの異常を正確に認識することができるデータバス監視
装置を提供できる。
【図1】この発明の一実施例の要部回路構成を示すブロ
ック図。
ック図。
【図2】従来の電子機器の要部回路構成の例を示すブロ
ック図。
ック図。
11…CPU、12…外部データバス(共通バス)、1
5…比較回路、16…内部データバス、17…DMA
C、20…AND回路、21…フリップフロップ回路。
5…比較回路、16…内部データバス、17…DMA
C、20…AND回路、21…フリップフロップ回路。
Claims (1)
- 【請求項1】 内部データバス上のデータと外部データ
バス上のデータとを比較して、前記内部データバス上の
データと前記外部データバス上のデータとが一致してい
ないときに不一致信号を出力する比較回路と、内部デー
タバス及び外部データバスのうちの共通データバスに接
続された複数のバスマスタのうちの中央処理装置等のデ
ータ転送制御装置から出力された制御信号により動作タ
イミング信号を生成して出力するタイミング回路と、前
記比較回路から不一致信号が出力されたときに、前記動
作タイミング信号に基づいて、前記中央処理装置にデー
タバス異常を報知する割込信号を出力する割込回路とを
設けたことを特徴とするデータバス監視装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5189723A JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5189723A JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0744470A true JPH0744470A (ja) | 1995-02-14 |
Family
ID=16246117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5189723A Pending JPH0744470A (ja) | 1993-07-30 | 1993-07-30 | データバス監視装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744470A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
CN112713938A (zh) * | 2020-12-15 | 2021-04-27 | 锐捷网络股份有限公司 | 光模块控制方法、装置和设备 |
-
1993
- 1993-07-30 JP JP5189723A patent/JPH0744470A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
CN112713938A (zh) * | 2020-12-15 | 2021-04-27 | 锐捷网络股份有限公司 | 光模块控制方法、装置和设备 |
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