JPH06119195A - プロセッサ装置 - Google Patents
プロセッサ装置Info
- Publication number
- JPH06119195A JPH06119195A JP4293921A JP29392192A JPH06119195A JP H06119195 A JPH06119195 A JP H06119195A JP 4293921 A JP4293921 A JP 4293921A JP 29392192 A JP29392192 A JP 29392192A JP H06119195 A JPH06119195 A JP H06119195A
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- Japan
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- signal
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Abstract
(57)【要約】
【目的】 ＣＰＵのエラー処理のオーバヘッドを減少さ
せる。 【構成】 一致検出回路２１により、下位アドレスまで
アドレス一致をとるようにして、マイクロプロセッサ１
１と外部のＣＰＵとのデータの通信を行うためのＤ・ポ
ートＲＡＭ１５の特定のアドレスのみについてＩＯエラ
ーをＣＰＵに知らせるＩＯＥＲ＊信号の出力を可能にす
る。 【効果】 ＩＯエラーを検出するアドレスを特定化する
ことで、ＩＯエラーの発生頻度が大巾に抑えられる。
せる。 【構成】 一致検出回路２１により、下位アドレスまで
アドレス一致をとるようにして、マイクロプロセッサ１
１と外部のＣＰＵとのデータの通信を行うためのＤ・ポ
ートＲＡＭ１５の特定のアドレスのみについてＩＯエラ
ーをＣＰＵに知らせるＩＯＥＲ＊信号の出力を可能にす
る。 【効果】 ＩＯエラーを検出するアドレスを特定化する
ことで、ＩＯエラーの発生頻度が大巾に抑えられる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タシステムに用いられるインテリジェントＩＯカード等
のプロセッサ装置に関するものである。
タシステムに用いられるインテリジェントＩＯカード等
のプロセッサ装置に関するものである。
【０００２】
【従来の技術】図３は従来のマイクロコンピュータシス
テム全体を表わすブロック図であり、図において、１は
ＣＰＵカード、２はメモリカード、３はＣＰＵ１から出
るアドレスバス、４はデータバス、５は制御信号バス、
６はディジタル入力・出力、アナログ入力・出力等を行
う通常のＩＯカード、７は通信等を司どるインテリジェ
ントＩＯカードである。ＩＯカード６、インテリジェン
トＩＯカード７はシステムの規模に応じて多数枚のカー
ドになるのが通常である。
テム全体を表わすブロック図であり、図において、１は
ＣＰＵカード、２はメモリカード、３はＣＰＵ１から出
るアドレスバス、４はデータバス、５は制御信号バス、
６はディジタル入力・出力、アナログ入力・出力等を行
う通常のＩＯカード、７は通信等を司どるインテリジェ
ントＩＯカードである。ＩＯカード６、インテリジェン
トＩＯカード７はシステムの規模に応じて多数枚のカー
ドになるのが通常である。
【０００３】図４は従来のインテリジェントＩＯカード
７を示すブロック図である。図において、１１は通信等
の各種機能を担当するマイクロプロセッサ（以下、μＰ
と言う）。１２はメモリ、１３はμＰ１１とつながる内
部バス、１４はウオッチドッグタイマエラー検出部（以
下ＷＤＴと言う）、１５はμＰ１１とＣＰＵ１とが会話
するためのＤｕａｌ−ｐｏｒｔメモリ（以下、Ｄ・ポー
トＲＡＭと言う）、１６は双方向バッファ、１７はパリ
ティチェッカー・ジェネレータ（以下、ＰＣＧと言
う）、１８は単方向バッファ、１９はアドレス一致検出
回路、２０は各種のタイミング生成回路である。
７を示すブロック図である。図において、１１は通信等
の各種機能を担当するマイクロプロセッサ（以下、μＰ
と言う）。１２はメモリ、１３はμＰ１１とつながる内
部バス、１４はウオッチドッグタイマエラー検出部（以
下ＷＤＴと言う）、１５はμＰ１１とＣＰＵ１とが会話
するためのＤｕａｌ−ｐｏｒｔメモリ（以下、Ｄ・ポー
トＲＡＭと言う）、１６は双方向バッファ、１７はパリ
ティチェッカー・ジェネレータ（以下、ＰＣＧと言
う）、１８は単方向バッファ、１９はアドレス一致検出
回路、２０は各種のタイミング生成回路である。
【０００４】次に動作について説明する。 （１）ＣＰＵ１からみた書込動作（正常時） ＣＰＵ１は、所定のアドレス、データ、パリティビッ
トを出力し、ＷＲＴ＊信号をＬ（ＷＲＩＴＥ指示）に
し、ＳＴＢ＊信号（ストローブ信号）をアクティブ（Ｈ
からＬ）にする。 インテリジェントカード７はアドレス一致検出回路１
９で本カードが選択されたことを知り、またＰＣＧ１７
はＷＲＴ＊信号がＬであることからパリティチェック回
路として働き、パリティチェック正常であれば、タイミ
ング生成回路２０はＤ・ポートＲＡＭ１５に対してＷ＊
信号をアクティブにする。 Ｄ・ポートＲＡＭ１５は書込可能状態になれば、ＲＥ
ＡＤＹ＊信号をアクティブにするとともに単方向バッフ
ァ１８からの下位アドレスで指定された番地に、所定の
データを書込む動作をする。 タイミング生成回路２０はＡＣＫ＊信号をアクティブ
にして正常書込したことをＣＰＵ１に知らせる。 ＣＰＵ１はＳＴＢ＊信号をインアクティブ（Ｌから
Ｈ）にする。 タイミング生成回路２０はＷ＊信号、ＡＣＫ＊信号を
インアクティブにする。
トを出力し、ＷＲＴ＊信号をＬ（ＷＲＩＴＥ指示）に
し、ＳＴＢ＊信号（ストローブ信号）をアクティブ（Ｈ
からＬ）にする。 インテリジェントカード７はアドレス一致検出回路１
９で本カードが選択されたことを知り、またＰＣＧ１７
はＷＲＴ＊信号がＬであることからパリティチェック回
路として働き、パリティチェック正常であれば、タイミ
ング生成回路２０はＤ・ポートＲＡＭ１５に対してＷ＊
信号をアクティブにする。 Ｄ・ポートＲＡＭ１５は書込可能状態になれば、ＲＥ
ＡＤＹ＊信号をアクティブにするとともに単方向バッフ
ァ１８からの下位アドレスで指定された番地に、所定の
データを書込む動作をする。 タイミング生成回路２０はＡＣＫ＊信号をアクティブ
にして正常書込したことをＣＰＵ１に知らせる。 ＣＰＵ１はＳＴＢ＊信号をインアクティブ（Ｌから
Ｈ）にする。 タイミング生成回路２０はＷ＊信号、ＡＣＫ＊信号を
インアクティブにする。
【０００５】（２）ＣＰＵ１から見た読出し動作（正常
時） ＣＰＵ１は所定のアドレスを出力し、ＷＲＴ＊信号を
ＨにしてＳＴＢ＊信号をアクティブにする。 アドレス一致検出回路１９でアドレス一致が検出さ
れ、タイミング生成回路２０はＲ＊信号をアクティブに
する。 Ｄ・ポートＲＡＭ１５は読出し可能状態になれば、デ
ータを出力するとともに、ＲＥＡＤＹ＊信号をアクティ
ブにする。 ＰＣＧ１７はパリティジェネレータとして働き、デー
タに応じたパリティビットを生成してＣＰＵ１に出力す
る。タイミング生成回路２０はＡＣＫ＊信号をアクティ
ブにする。 ＣＰＵ１はデータを読み込み、ＳＴＢ＊信号をインア
クティブにする。 タイミング生成回路２０はＡＣＫ＊、Ｒ＊信号をイン
アクティブにするとともに、双方向バッファ１６を閉じ
る。
時） ＣＰＵ１は所定のアドレスを出力し、ＷＲＴ＊信号を
ＨにしてＳＴＢ＊信号をアクティブにする。 アドレス一致検出回路１９でアドレス一致が検出さ
れ、タイミング生成回路２０はＲ＊信号をアクティブに
する。 Ｄ・ポートＲＡＭ１５は読出し可能状態になれば、デ
ータを出力するとともに、ＲＥＡＤＹ＊信号をアクティ
ブにする。 ＰＣＧ１７はパリティジェネレータとして働き、デー
タに応じたパリティビットを生成してＣＰＵ１に出力す
る。タイミング生成回路２０はＡＣＫ＊信号をアクティ
ブにする。 ＣＰＵ１はデータを読み込み、ＳＴＢ＊信号をインア
クティブにする。 タイミング生成回路２０はＡＣＫ＊、Ｒ＊信号をイン
アクティブにするとともに、双方向バッファ１６を閉じ
る。
【０００６】（３）エラー動作 μＰ１１が何らかの原因で異常をきたし、ＷＤＴ１４が
異常を検出して処理が停止したときの動作について説明
する。なお、ＣＰＵ１がライトでもリードでも同様な動
作をするので読出し動作のときについて述べる。 ，，は上記の正常読出し動作の，，と同じ
である。 ＰＣＧ１７はパリティビットを出力し、タイミング生
成回路２０はＡＣＫ＊信号とともに、ＩＯＥＲ＊信号を
アクティブにする。 ＣＰＵ１はデータを取り込み、ＳＴＢ＊信号をインア
クティブにする。 タイミング生成回路２０はＡＣＫ＊，ＩＯＥＲ＊，Ｒ
＊信号をインアクティブにするとともに、双方向バッフ
ァ１６を閉じる。 ＣＰＵはＩＯＥＲ＊信号によってインテリジェントＩ
Ｏカード７の異常を知り、エラー処理ルーチンを実行す
る。ＣＰＵ１はＩＯの異常であるのでストップしないも
のとする。なお、パリティエラーについても同様な動作
が行われる。
異常を検出して処理が停止したときの動作について説明
する。なお、ＣＰＵ１がライトでもリードでも同様な動
作をするので読出し動作のときについて述べる。 ，，は上記の正常読出し動作の，，と同じ
である。 ＰＣＧ１７はパリティビットを出力し、タイミング生
成回路２０はＡＣＫ＊信号とともに、ＩＯＥＲ＊信号を
アクティブにする。 ＣＰＵ１はデータを取り込み、ＳＴＢ＊信号をインア
クティブにする。 タイミング生成回路２０はＡＣＫ＊，ＩＯＥＲ＊，Ｒ
＊信号をインアクティブにするとともに、双方向バッフ
ァ１６を閉じる。 ＣＰＵはＩＯＥＲ＊信号によってインテリジェントＩ
Ｏカード７の異常を知り、エラー処理ルーチンを実行す
る。ＣＰＵ１はＩＯの異常であるのでストップしないも
のとする。なお、パリティエラーについても同様な動作
が行われる。
【０００７】上述した従来のマイクロコンピュータシス
テムにおいて、インテリジェントＩＯカード７における
Ｄ・ポートＲＡＭ１５の容量が例えば１ｋＷ（ワード）
あるとする。通信等のアプリケーションの場合連続して
アクセスする場合が多いため、例えば１ｋＷをブロック
でリードするとすれば、１０００回連続してＩＯＥＲ＊
信号が発生することとなる。つまりエラー処理ルーチン
を１０００回実行することとなり、ＣＰＵ１のオーバヘ
ッドは膨大なものとなる。
テムにおいて、インテリジェントＩＯカード７における
Ｄ・ポートＲＡＭ１５の容量が例えば１ｋＷ（ワード）
あるとする。通信等のアプリケーションの場合連続して
アクセスする場合が多いため、例えば１ｋＷをブロック
でリードするとすれば、１０００回連続してＩＯＥＲ＊
信号が発生することとなる。つまりエラー処理ルーチン
を１０００回実行することとなり、ＣＰＵ１のオーバヘ
ッドは膨大なものとなる。
【０００８】
【発明が解決しようとする課題】従来のプロセッサ装置
は以上のように構成されているので、エラーが連続発生
した場合、ＣＰＵ１のオーバヘッドが膨大になるという
問題点があった。
は以上のように構成されているので、エラーが連続発生
した場合、ＣＰＵ１のオーバヘッドが膨大になるという
問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ＣＰＵのオーバヘッドを大幅に
低減できるインテリジェントＩＯカード等プロセッサ装
置を得ることを目的とする。
ためになされたもので、ＣＰＵのオーバヘッドを大幅に
低減できるインテリジェントＩＯカード等プロセッサ装
置を得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明に係るプ
ロセッサ装置は、記憶部における特定のアドレスのデー
タエラーに関してのみＩＯＥＲ＊信号をＣＰＵに送るよ
うにしたものである。
ロセッサ装置は、記憶部における特定のアドレスのデー
タエラーに関してのみＩＯＥＲ＊信号をＣＰＵに送るよ
うにしたものである。
【００１１】請求項２の発明に係るプロセッサ装置は、
ＩＯＥＲ＊信号の発生回数を限定するようにしたもので
ある。
ＩＯＥＲ＊信号の発生回数を限定するようにしたもので
ある。
【００１２】
【作用】請求項１，２の発明におけるプロセッサ装置
は、ＩＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッド
が大幅に低減される。
は、ＩＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッド
が大幅に低減される。
【００１３】
【実施例】以下、請求項１の発明の一実施例を図につい
て説明する。図１においては図４と対応する部分には同
一符号を付して説明を省略する。図１において、２１は
一致検出回路であり、単方向バッファ１８からの下位ア
ドレスとＤ・ポートＲＡＭ１５のアドレスとの一致を検
出してタイミング生成回路２０に知らせるものである。
て説明する。図１においては図４と対応する部分には同
一符号を付して説明を省略する。図１において、２１は
一致検出回路であり、単方向バッファ１８からの下位ア
ドレスとＤ・ポートＲＡＭ１５のアドレスとの一致を検
出してタイミング生成回路２０に知らせるものである。
【００１４】なお、インテリジェントＩＯカード７はプ
ロセッサ装置とし、Ｄ・ポートＲＡＭ１５を記憶部とす
る。また、単方向バッファ１８と一致検出回路２１とで
検出手段を構成する。また、ＩＯＥＲ＊信号はＣＰＵ１
にエラーを知らせる信号である。
ロセッサ装置とし、Ｄ・ポートＲＡＭ１５を記憶部とす
る。また、単方向バッファ１８と一致検出回路２１とで
検出手段を構成する。また、ＩＯＥＲ＊信号はＣＰＵ１
にエラーを知らせる信号である。
【００１５】次に動作について説明する。正常動作時、
パリティエラー時の動作は従来と全く同一である。μＰ
１１がウォッチドックタイマエラーとなったときは、Ｄ
・ポートＲＡＭ１５のどの番地をアクセスに行ったとき
でもＩＯＥＲ＊信号の発生となることは明らかであるの
で、その発生回数を抑さえるための手段が設けられてい
る。
パリティエラー時の動作は従来と全く同一である。μＰ
１１がウォッチドックタイマエラーとなったときは、Ｄ
・ポートＲＡＭ１５のどの番地をアクセスに行ったとき
でもＩＯＥＲ＊信号の発生となることは明らかであるの
で、その発生回数を抑さえるための手段が設けられてい
る。
【００１６】（１）先ず、ＩＯエラー時の動作について
説明する。 ＣＰＵ１は所定のアドレス、ＳＴＢ＊信号を出力す
る。 アドレス一致検出回路１９でアドレス一致が検出さ
れ、一致検出回路２１で下位アドレスと特定アドレスと
が不一致であったとする。このときＤ・ポートＲＡＭ１
５に対する動作は従来と同じである。 Ｄ・ポートＲＡＭ１５はＲＥＡＤＹ＊信号をアクティ
ブにする（従来通り）。 従来はＩＯＥＲ＊信号をアクティブにしていたが、一
致検出回路２１で不一致検出のためアクティブにしな
い。 は従来と同一動作である。つまりＣＰＵ１には正常
動作を感じることになる。
説明する。 ＣＰＵ１は所定のアドレス、ＳＴＢ＊信号を出力す
る。 アドレス一致検出回路１９でアドレス一致が検出さ
れ、一致検出回路２１で下位アドレスと特定アドレスと
が不一致であったとする。このときＤ・ポートＲＡＭ１
５に対する動作は従来と同じである。 Ｄ・ポートＲＡＭ１５はＲＥＡＤＹ＊信号をアクティ
ブにする（従来通り）。 従来はＩＯＥＲ＊信号をアクティブにしていたが、一
致検出回路２１で不一致検出のためアクティブにしな
い。 は従来と同一動作である。つまりＣＰＵ１には正常
動作を感じることになる。
【００１７】次に上記で一致検出回路２１により下位
アドレス一致であったとする。次のは従来通り行われ
る。 一致検出回路２１による一致検出とＷＤＴ１４のＷＤ
ＴＥＲアクティブとを見てタイミング生成回路２０はＩ
ＯＥＲ＊信号をアクティブにする。 ＣＰＵ１はＩＯエラーを検出してエラー処理ルーチ
ンを実行する。
アドレス一致であったとする。次のは従来通り行われ
る。 一致検出回路２１による一致検出とＷＤＴ１４のＷＤ
ＴＥＲアクティブとを見てタイミング生成回路２０はＩ
ＯＥＲ＊信号をアクティブにする。 ＣＰＵ１はＩＯエラーを検出してエラー処理ルーチ
ンを実行する。
【００１８】以上のように、この実施例によれば、特定
アドレスをアクセスしたときしかＩＯエラーとならない
ようにすることによって不必要なＩＯエラー検出を抑え
ることができる。
アドレスをアクセスしたときしかＩＯエラーとならない
ようにすることによって不必要なＩＯエラー検出を抑え
ることができる。
【００１９】実施例２．図２は請求項２の発明の一実施
例を示す。図２において、２２はＤ形フリップフロップ
であり、タイミング生成回路２０からのＩＯＥＲ＊信号
によりトリガされると共にＤ入力はＨとなっており、ま
た、ＣＰＵ１からのＥＲＳＴ＊信号によりリセットされ
るように成されている。２３はトランジスタのオープン
コレクタ出力を用いたオアゲートであり、タイミング生
成回路２０からのＩＯＥＲ＊信号とＤ形フリップフロッ
プ２２のＱ出力とが加えられる。なお、Ｄ形フリップフ
ロップ２２とオアゲート２３とにより禁止手段が構成さ
れる。
例を示す。図２において、２２はＤ形フリップフロップ
であり、タイミング生成回路２０からのＩＯＥＲ＊信号
によりトリガされると共にＤ入力はＨとなっており、ま
た、ＣＰＵ１からのＥＲＳＴ＊信号によりリセットされ
るように成されている。２３はトランジスタのオープン
コレクタ出力を用いたオアゲートであり、タイミング生
成回路２０からのＩＯＥＲ＊信号とＤ形フリップフロッ
プ２２のＱ出力とが加えられる。なお、Ｄ形フリップフ
ロップ２２とオアゲート２３とにより禁止手段が構成さ
れる。
【００２０】次に動作について説明する。上記構成によ
れば、最初、Ｄ形フリップフロップ２２がリセット状態
のときに、タイミング生成回路２０より１度ＩＯＥＲ＊
信号を出力するとＤ形フリップフロップ２２はＩＯＥＲ
＊信号の立上りでセットされるので、オアゲート２３か
らアクティブのＩＯＥＲ＊信号が出力される。その後、
Ｄ形フリップフロップ２２はセット状態が保持されるの
で、次回以降は、オアゲート２３からＩＯＥＲ＊信号は
アクティブにならない。
れば、最初、Ｄ形フリップフロップ２２がリセット状態
のときに、タイミング生成回路２０より１度ＩＯＥＲ＊
信号を出力するとＤ形フリップフロップ２２はＩＯＥＲ
＊信号の立上りでセットされるので、オアゲート２３か
らアクティブのＩＯＥＲ＊信号が出力される。その後、
Ｄ形フリップフロップ２２はセット状態が保持されるの
で、次回以降は、オアゲート２３からＩＯＥＲ＊信号は
アクティブにならない。
【００２１】次にオアゲート２３からのＩＯＥＲ＊信号
の出力を可能ならしめるのはＣＰＵ１からのＥＲＳＴ＊
信号による。このＥＲＳＴ＊信号のタイミングはマニュ
アル又は一定周期等色々なやり方がある。この実施例２
によってもＩＯＥＲ＊信号発生が飛躍的に減少すること
は明らかである。なお、この実施例２は、保有番地の少
ないプロセッサ装置としての通常のＩＯカード６に用い
ても有効である。
の出力を可能ならしめるのはＣＰＵ１からのＥＲＳＴ＊
信号による。このＥＲＳＴ＊信号のタイミングはマニュ
アル又は一定周期等色々なやり方がある。この実施例２
によってもＩＯＥＲ＊信号発生が飛躍的に減少すること
は明らかである。なお、この実施例２は、保有番地の少
ないプロセッサ装置としての通常のＩＯカード６に用い
ても有効である。
【００２２】
【発明の効果】以上のように、請求項１の発明は、記憶
部における特定のアドレスのデータエラーに関してのみ
ＩＯＥＲ＊信号をＣＰＵに送るように構成したので、Ｉ
ＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッドを大幅
に低減できる効果がある。
部における特定のアドレスのデータエラーに関してのみ
ＩＯＥＲ＊信号をＣＰＵに送るように構成したので、Ｉ
ＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッドを大幅
に低減できる効果がある。
【００２３】また、請求項２の発明は、ＩＯＥＲ＊信号
が所定回数以上出力されるのを禁止するように構成した
ので、ＩＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッ
ドを大幅に低減できる効果がある。
が所定回数以上出力されるのを禁止するように構成した
ので、ＩＯＥＲ＊信号の発生に伴うＣＰＵのオーバヘッ
ドを大幅に低減できる効果がある。
【図１】請求項１の発明の実施例を示すブロック図であ
る。
る。
【図２】請求項２の発明の実施例を示すブロック図であ
る。
る。
【図３】従来のマイクロコンピュータシステムを示すブ
ロック図である。
ロック図である。
【図４】従来のインテリジェントＩＯカードを示すブロ
ック図である。
ック図である。
１ ＣＰＵ ６ ＩＯカード（プロセッサ装置） ７ インテリジェントＩＯカード（プロセッサ装置） １１ マイクロプロセッサ １５ Ｄ・ポートＲＡＭ（記憶部） １８ 単方向バッファ（検出手段） ２０ タイミング生成回路 ２１ 一致検出回路（検出手段） ２２ Ｄ形フリップフロップ（禁止手段） ２３ オアゲート（禁止手段） ＩＯＥＲ＊ エラーを知らせる信号
Claims (2)
- 【請求項１】 内部に設けたマイクロプロセッサと外部
のＣＰＵとが内部に設けた所定の容量を有する記憶部を
介してデータの通信を行うと共に、データエラーが検出
されたとき、上記ＣＰＵに対してエラーを知らせる信号
ＩＯＥＲ＊を送るように成されたプロセッサ装置におい
て、上記記憶部における上記データが格納されるアドレ
スのうちの所定のアドレスと上記ＣＰＵから送られてく
るアドレスとの一致を検出する検出手段と、上記検出手
段の検出に応じて上記エラーを知らせる信号を出力する
タイミング生成回路とを設けたことを特徴とするプロセ
ッサ装置。 - 【請求項２】 内部に設けたマイクロプロセッサと外部
のＣＰＵとが内部に設けた所定の容量を有する記憶部を
介してデータの通信を行うと共に、データエラーが検出
されたとき、上記ＣＰＵに対してエラーを知らせる信号
を送るように成されたプロセッサ装置において、上記エ
ラーを知らせる信号が所定回数以上出力されることを禁
止する禁止手段を設けたことを特徴とするプロセッサ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293921A JPH06119195A (ja) | 1992-10-08 | 1992-10-08 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293921A JPH06119195A (ja) | 1992-10-08 | 1992-10-08 | プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119195A true JPH06119195A (ja) | 1994-04-28 |
Family
ID=17800887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293921A Pending JPH06119195A (ja) | 1992-10-08 | 1992-10-08 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119195A (ja) |
-
1992
- 1992-10-08 JP JP4293921A patent/JPH06119195A/ja active Pending
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