JPH0346054A - マルチプロセッサ - Google Patents
マルチプロセッサInfo
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- JPH0346054A JPH0346054A JP1180263A JP18026389A JPH0346054A JP H0346054 A JPH0346054 A JP H0346054A JP 1180263 A JP1180263 A JP 1180263A JP 18026389 A JP18026389 A JP 18026389A JP H0346054 A JPH0346054 A JP H0346054A
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- data
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- 238000012360 testing method Methods 0.000 claims abstract description 56
- 230000015654 memory Effects 0.000 claims abstract description 15
- 230000009977 dual effect Effects 0.000 abstract description 18
- 238000000034 method Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサに係わり、特に２つのアクセ
スポートを有するメモリを介して行われる２つのＣＰＵ
間におけるデータ転送の試験を行うことができるマルチ
プロセッサに関する。
スポートを有するメモリを介して行われる２つのＣＰＵ
間におけるデータ転送の試験を行うことができるマルチ
プロセッサに関する。
通常のマイクロコンピュータは、１つのＣＰＵ（中央処
理装置）で種々の制御や処理を行うが、処理速度の向上
など性能の向上のためにＣＰＵを２つ用いるマルチプロ
セッサがある。このような２つのＣＰＵは、−ＩＩに互
いに独立したタイミングでデータの処理が行われている
。このためデータの転送はこれら２つのＣＰＵと別々の
ボートで接続されたデュアル・ボート・ラム等のメモリ
を介して行われている。
理装置）で種々の制御や処理を行うが、処理速度の向上
など性能の向上のためにＣＰＵを２つ用いるマルチプロ
セッサがある。このような２つのＣＰＵは、−ＩＩに互
いに独立したタイミングでデータの処理が行われている
。このためデータの転送はこれら２つのＣＰＵと別々の
ボートで接続されたデュアル・ボート・ラム等のメモリ
を介して行われている。
例えば、第１のＣＰＵはデュアル・ボート・ラムに転送
するデータの書き込みが完了すると、割込完了信号を割
込制御回路に供給する。割込制御回路は書込完了信号を
受信すると、これを第２のＣＰＵにその処理タイミング
で供給する。第２のＣＰＵは、現在行っている処理に対
する割込信号として書込完了信号を受信し、デュアル・
ポート・ラムに書き込まれたデータを読み出してデータ
の転送を終了する。
するデータの書き込みが完了すると、割込完了信号を割
込制御回路に供給する。割込制御回路は書込完了信号を
受信すると、これを第２のＣＰＵにその処理タイミング
で供給する。第２のＣＰＵは、現在行っている処理に対
する割込信号として書込完了信号を受信し、デュアル・
ポート・ラムに書き込まれたデータを読み出してデータ
の転送を終了する。
従来のこのようなマルチプロセッサは、例えばその処理
の開始時にデータ転送の試験が行われる場合がある。そ
の試験は、一方のＣＰＵがメモリに試験用のデータの書
き込みと読み出しを行い、これら書き込んだデータと読
み出したデータとが一致しているか否かを検出すること
によって行われている。
の開始時にデータ転送の試験が行われる場合がある。そ
の試験は、一方のＣＰＵがメモリに試験用のデータの書
き込みと読み出しを行い、これら書き込んだデータと読
み出したデータとが一致しているか否かを検出すること
によって行われている。
このような従来のデータ転送の試験は、一方のＣＰＵが
独立して行っているにすぎなかった。すなわち、一方の
ＣＰＵから転送するデータをメモリに書き込み、このデ
ータを他方のＣＰＵが読み取るというデータの転送に対
応した試験が行われていなかった。このため転送に必要
な全ての要素、例えば割込制御装置による書込完了信号
の供給タイミングについて試験をすることができないと
いう欠点があった。
独立して行っているにすぎなかった。すなわち、一方の
ＣＰＵから転送するデータをメモリに書き込み、このデ
ータを他方のＣＰＵが読み取るというデータの転送に対
応した試験が行われていなかった。このため転送に必要
な全ての要素、例えば割込制御装置による書込完了信号
の供給タイミングについて試験をすることができないと
いう欠点があった。
そこで本発明の目的は、メモリを介して２つのＣＰＵｖ
Ｕで行われるデータの転送に対応した試験を行うことが
できるマルチプロセッサを提供することにある。
Ｕで行われるデータの転送に対応した試験を行うことが
できるマルチプロセッサを提供することにある。
本発明のマルチプロセッサは、（ｉ）第１のバスライン
と、（ｉｉ）第２のバスラインと、（ｉｉｉ ）２つの
アクセスポートを有し、その一方が第１のバスラインと
接続され他方が第２のバスラインと接続されたメモリと
、（ｉｖ＞予め定められた試験用データを出力する試験
用データ出力手段と、（ｖ）試験用のモードで、試験用
データ出力手段から出力された試験用データを第１のバ
スラインを通じてメモリに書き込むと共に書込完了信号
を出力する第１のＣＰＵと、（ｖｉ）試験用のモードで
、書込完了信号の供給を受けてメモリに書き込まれてい
るデータを第２のバスラインを通じて読み出し、このデ
ータが予め定められた試験用データと一致するか否かを
検査する第２のＣＰＵとを備えている。
と、（ｉｉ）第２のバスラインと、（ｉｉｉ ）２つの
アクセスポートを有し、その一方が第１のバスラインと
接続され他方が第２のバスラインと接続されたメモリと
、（ｉｖ＞予め定められた試験用データを出力する試験
用データ出力手段と、（ｖ）試験用のモードで、試験用
データ出力手段から出力された試験用データを第１のバ
スラインを通じてメモリに書き込むと共に書込完了信号
を出力する第１のＣＰＵと、（ｖｉ）試験用のモードで
、書込完了信号の供給を受けてメモリに書き込まれてい
るデータを第２のバスラインを通じて読み出し、このデ
ータが予め定められた試験用データと一致するか否かを
検査する第２のＣＰＵとを備えている。
すなわち本発明のマルチプロセッサは、第１のＣＰＵで
試験用データをデュアル・ポート・ラムに書き込み、こ
れと別の第２のＣＰＵでこのデータを読み出し、その結
果を検査するようにしたものである。
試験用データをデュアル・ポート・ラムに書き込み、こ
れと別の第２のＣＰＵでこのデータを読み出し、その結
果を検査するようにしたものである。
以下、実施例につき本発明の詳細な説明する。
第１図は、本発明の一実施例におけるマルチプロセッサ
の構成を示したものである。
の構成を示したものである。
マルチプロセッサ１１は、互いに独立してデータの制御
を行う第１のＣＰＵ１２と第２のＣＰＵ１３を備えてい
る。第１のＣＰＵＬ２はデータバス等の第１のバスライ
ン１４を通じて図示しないＲＡＭ （ランダム・アクセ
ス・メモリ〉やＲＯＭ（リード・オンリ・メモリ〉等の
各部と接続されている。第２のＣＰ Ｕ １ ’３はデ
ータバス等の第２のバスライン１６を通じて図示しない
別のＲＡＭやＲＯＭと接続されている。
を行う第１のＣＰＵ１２と第２のＣＰＵ１３を備えてい
る。第１のＣＰＵＬ２はデータバス等の第１のバスライ
ン１４を通じて図示しないＲＡＭ （ランダム・アクセ
ス・メモリ〉やＲＯＭ（リード・オンリ・メモリ〉等の
各部と接続されている。第２のＣＰ Ｕ １ ’３はデ
ータバス等の第２のバスライン１６を通じて図示しない
別のＲＡＭやＲＯＭと接続されている。
マルチプロセッサ１１はデュアル・ポート・ラム１７を
備えている。デュアル・ポート・ラム１７は２つのアク
セスポートを備えたランダム・アクセス・メモリである
。デュアル・ポート・ラム１７の一方のアクセスポート
は、第１のバスライン１４を介して第１のＣＰ Ｕ ［
２と接続されている。デュアル・ポート・ラム１７の他
方のアクセスポートは、第２のバスライン１６を介して
第２のＣＰＵ１３と接続されている。
備えている。デュアル・ポート・ラム１７は２つのアク
セスポートを備えたランダム・アクセス・メモリである
。デュアル・ポート・ラム１７の一方のアクセスポート
は、第１のバスライン１４を介して第１のＣＰ Ｕ ［
２と接続されている。デュアル・ポート・ラム１７の他
方のアクセスポートは、第２のバスライン１６を介して
第２のＣＰＵ１３と接続されている。
マルチプロセッサ１１は割込制御回路１８を備えている
。割込制御回路１８は、回線１９を介して第１のＣＰＵ
１２と接続され、回線２１を介して第２のＣＰＵ１３と
接続されている。割込制御回路１８は、第１のＣＰＵ１
２、第２のＣＰＵ １３からデュアル・ポート・ラムへ
のアクセスの競合を避けるために書き込み、読み出しの
タイミングを制御する信号を出力するようになっている
。
。割込制御回路１８は、回線１９を介して第１のＣＰＵ
１２と接続され、回線２１を介して第２のＣＰＵ１３と
接続されている。割込制御回路１８は、第１のＣＰＵ１
２、第２のＣＰＵ １３からデュアル・ポート・ラムへ
のアクセスの競合を避けるために書き込み、読み出しの
タイミングを制御する信号を出力するようになっている
。
第３図は、このように構成されたマルチプロセッサ１１
のデータ転送試験を行う際の流れについて示したもので
ある。
のデータ転送試験を行う際の流れについて示したもので
ある。
マルチプロセッサ１１は、例えば電源の投入による処理
の開始時や図示しないスイッチの投入時に試験用のモー
ドに設定される。試験用のモードに設定されると第１の
ＣＰＵ１２は、試験用データＡを所定のプログラムに従
って発生させ、これを第１のバスライン１４を通じてデ
ュアル・ポート・ラム１７の全てのメモリ領域に書き込
む（ステップ■）。本実施例でこの試験用データＡは予
め設定されたデータであり、全て“０″で構成されてい
るものとする。第１のＣＰＵ１２は、試験用データＡの
書き込みが完了すると、割込制御回路１８に回線１９を
介して書込完了信号を出力しくステップ■）、第２のＣ
ＰＵ１３で出力される書込完了通知が割込制御装置１８
から供給されるのを待つ（ステップ■）。
の開始時や図示しないスイッチの投入時に試験用のモー
ドに設定される。試験用のモードに設定されると第１の
ＣＰＵ１２は、試験用データＡを所定のプログラムに従
って発生させ、これを第１のバスライン１４を通じてデ
ュアル・ポート・ラム１７の全てのメモリ領域に書き込
む（ステップ■）。本実施例でこの試験用データＡは予
め設定されたデータであり、全て“０″で構成されてい
るものとする。第１のＣＰＵ１２は、試験用データＡの
書き込みが完了すると、割込制御回路１８に回線１９を
介して書込完了信号を出力しくステップ■）、第２のＣ
ＰＵ１３で出力される書込完了通知が割込制御装置１８
から供給されるのを待つ（ステップ■）。
割込制御装置１８は、第１のＣＰＵ１２から書込完了信
号を受信すると、第２のＣＰＵ１３に対してその処理タ
イミングに従って書込完了信号を供給する。第２のＣＰ
Ｕ１３は、試験用のモードに設定された後、割込制御回
路１８から書込完了信号が供給されるまで待機している
（ステップ■・Ｎ）。第２のＣＰＵ１３は、割込制御回
路１８から回線２１を通じて書込完了信号を受信すると
くステップ■；Ｙ〉、デュアル・ポート・ラム１７に書
き込まれたデータを第２のバスライン１６を介して読み
出すくステップ■）。第２のＣＰＵ１３は、読み出した
このデータが予め設定されている試験用データＡと一致
しているか否かを検査する（ステップ■）。すなわち第
２のＣＰＵｌ３は、デュアル・ポート・ラム１７から読
み出したこのデータが全て“０”となっているか否かを
チエツクする。デュアル・ポート・ラム１７から読み出
したデータが試験用データＡと一致しないときくステッ
プ■；Ｎ）、第２のＣＰＵ１３は図示しない装置に対し
て異常を表示して（ステップ■）、第１のＣＰＵ１２と
共に処理を終了する。
号を受信すると、第２のＣＰＵ１３に対してその処理タ
イミングに従って書込完了信号を供給する。第２のＣＰ
Ｕ１３は、試験用のモードに設定された後、割込制御回
路１８から書込完了信号が供給されるまで待機している
（ステップ■・Ｎ）。第２のＣＰＵ１３は、割込制御回
路１８から回線２１を通じて書込完了信号を受信すると
くステップ■；Ｙ〉、デュアル・ポート・ラム１７に書
き込まれたデータを第２のバスライン１６を介して読み
出すくステップ■）。第２のＣＰＵ１３は、読み出した
このデータが予め設定されている試験用データＡと一致
しているか否かを検査する（ステップ■）。すなわち第
２のＣＰＵｌ３は、デュアル・ポート・ラム１７から読
み出したこのデータが全て“０”となっているか否かを
チエツクする。デュアル・ポート・ラム１７から読み出
したデータが試験用データＡと一致しないときくステッ
プ■；Ｎ）、第２のＣＰＵ１３は図示しない装置に対し
て異常を表示して（ステップ■）、第１のＣＰＵ１２と
共に処理を終了する。
一方、試験用データＡと一致した場合（ステップ■；Ｙ
）、第２のＣＰＵの１３は予め設定された別の試験用デ
ータＢを所定のプログラムに従って発生させる。本実施
例でこの試験用データＡは予め設定されたデータであり
、全て“１”で構成されているものとする。第２のＣＰ
Ｕ１３はこの試験用データＢを第２のバスライン１６を
通じてデュアル・ポート・ラム１７の全てのメモリ領域
に書き込む（ステップ■）。第２のＣＰＵ１３は、試験
用データＢの書き込みが完了すると、割込制御回路１８
に回線２１を通じて書込完了信号を供給しくステップ■
〉、処理を終了する。 。
）、第２のＣＰＵの１３は予め設定された別の試験用デ
ータＢを所定のプログラムに従って発生させる。本実施
例でこの試験用データＡは予め設定されたデータであり
、全て“１”で構成されているものとする。第２のＣＰ
Ｕ１３はこの試験用データＢを第２のバスライン１６を
通じてデュアル・ポート・ラム１７の全てのメモリ領域
に書き込む（ステップ■）。第２のＣＰＵ１３は、試験
用データＢの書き込みが完了すると、割込制御回路１８
に回線２１を通じて書込完了信号を供給しくステップ■
〉、処理を終了する。 。
割込制御装置１８は、第２のＣＰＵ１３から書込完了信
号を受信すると、第１０ＣＰＵ１２に対してその処理タ
イミングに従って書込完了信号を供給する。第１のＣＰ
Ｕ １２は、割込制御回路１８から回線１９を通じて書
込完了信号を受信するとくステップ■；Ｙ）、デスアル
・ポート・ラム１７に書き込まれたデータを第１のバス
ライン１４を介して読み出すくステップ＠）。第１のＣ
ＰＵ１２は、読み出したデータが予め設定されている試
験用データＢと一致しているか否かを検査する（ステッ
プ■）。すなわち第１のＣＰＵＩ ２は、テ゛ユアル・
ポート・ラム１７から読み出したこのデータが全て“１
″となっているか否かをチエツクする。デュアル・ポー
ト・ラム１７から読み出したデータが試験用データＢと
一致しないときくステップ０；Ｎ〉、第１のＣＰＵ１２
は異常を表示して（ステップ■〉、処理を終了する。一
方、試験用データＢと一致する場合（ステップ０；Ｙ）
、第１のＣＰＵ１２は試験用のモードの処理を終了する
。
号を受信すると、第１０ＣＰＵ１２に対してその処理タ
イミングに従って書込完了信号を供給する。第１のＣＰ
Ｕ １２は、割込制御回路１８から回線１９を通じて書
込完了信号を受信するとくステップ■；Ｙ）、デスアル
・ポート・ラム１７に書き込まれたデータを第１のバス
ライン１４を介して読み出すくステップ＠）。第１のＣ
ＰＵ１２は、読み出したデータが予め設定されている試
験用データＢと一致しているか否かを検査する（ステッ
プ■）。すなわち第１のＣＰＵＩ ２は、テ゛ユアル・
ポート・ラム１７から読み出したこのデータが全て“１
″となっているか否かをチエツクする。デュアル・ポー
ト・ラム１７から読み出したデータが試験用データＢと
一致しないときくステップ０；Ｎ〉、第１のＣＰＵ１２
は異常を表示して（ステップ■〉、処理を終了する。一
方、試験用データＢと一致する場合（ステップ０；Ｙ）
、第１のＣＰＵ１２は試験用のモードの処理を終了する
。
試験用のモードの処理が異常と判断されずに終了した後
は、第１のＣＰＵ１２、第２のＣＰＵｌ３は各々独立し
たデータの処理、および割込制御回路１８の制御のもと
てデータ転送を行う。
は、第１のＣＰＵ１２、第２のＣＰＵｌ３は各々独立し
たデータの処理、および割込制御回路１８の制御のもと
てデータ転送を行う。
以上説明した実施例では、第１のＣＰＵから第２のＣＰ
Ｕへのデータ転送試験だけでなく、その逆の試験も行っ
ているので、データ転送時の信頼度がより向上する。
Ｕへのデータ転送試験だけでなく、その逆の試験も行っ
ているので、データ転送時の信頼度がより向上する。
以上説明した実施例ではデュアル・ポートラムの全ての
領域に試験用データの書き込みを行ったが、本発明では
必ずしもこれに限られるものではなく、例えば共有する
メモリ領域のみについて書き込みを行ってもよい。
領域に試験用データの書き込みを行ったが、本発明では
必ずしもこれに限られるものではなく、例えば共有する
メモリ領域のみについて書き込みを行ってもよい。
また、以上説明した実施例では、試験用データとして“
０″と“１”の２種類について説明したが、これに限ら
れるものではなく、任意のデータについて試験を繰り返
すことが可能である。
０″と“１”の２種類について説明したが、これに限ら
れるものではなく、任意のデータについて試験を繰り返
すことが可能である。
このように本発明によれば、マルチプロセッサの２つの
ＣＰＵ間で行われるデータ転送に対応した試験を行うの
で、メモリの試験だけでなく割込制御回路の試験も行う
ことができる。従って、マルチプロセッサの信頼性を向
上させることができる。
ＣＰＵ間で行われるデータ転送に対応した試験を行うの
で、メモリの試験だけでなく割込制御回路の試験も行う
ことができる。従って、マルチプロセッサの信頼性を向
上させることができる。
図面は本発明の一実施例を説明するためのものであり、
このうち第１図はマルチプロセッサの概略構Ｆ＆図、第
２図は試験用のモードにおけるマルチプロセッサの処理
動作の流れ図である。 １１・・・・・・マルチプロセッサ、 １２・・・・・・第１のＣＰＵ、１３・・・・・・第２
のＣＰＵ。 １４・・・・・・第１のバスライン、 １６・・・・・・第２のバスライン、 １８・・・・・・割込制御回路。
このうち第１図はマルチプロセッサの概略構Ｆ＆図、第
２図は試験用のモードにおけるマルチプロセッサの処理
動作の流れ図である。 １１・・・・・・マルチプロセッサ、 １２・・・・・・第１のＣＰＵ、１３・・・・・・第２
のＣＰＵ。 １４・・・・・・第１のバスライン、 １６・・・・・・第２のバスライン、 １８・・・・・・割込制御回路。
Claims (1)
- 【特許請求の範囲】 第１のバスラインと、 第２のバスラインと、 ２つのアクセスポートを有し、その一方が前記第１のバ
スラインと接続され他方が前記第２のバスラインと接続
されたメモリと、 予め定められた試験用データを出力する試験用データ出
力手段と、 試験用のモードで、前記試験用データ出力手段から出力
された試験用データを前記第１のバスラインを通じて前
記メモリに書き込むと共に書込完了信号を出力する第１
のＣＰＵと、 試験用のモードで、書込完了信号の供給を受けて前記メ
モリに書き込まれているデータを前記第２のバスライン
を通じて読み出し、このデータが前記予め定められた試
験用データと一致するか否かを検査する第２のＣＰＵ とを具備することを特徴とするマルチプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180263A JPH0346054A (ja) | 1989-07-14 | 1989-07-14 | マルチプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180263A JPH0346054A (ja) | 1989-07-14 | 1989-07-14 | マルチプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346054A true JPH0346054A (ja) | 1991-02-27 |
Family
ID=16080193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180263A Pending JPH0346054A (ja) | 1989-07-14 | 1989-07-14 | マルチプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143151A (ja) * | 1985-12-18 | 1987-06-26 | Oki Electric Ind Co Ltd | 共有メモリの診断方式 |
| JPS6481065A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Dispersion controller |
-
1989
- 1989-07-14 JP JP1180263A patent/JPH0346054A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143151A (ja) * | 1985-12-18 | 1987-06-26 | Oki Electric Ind Co Ltd | 共有メモリの診断方式 |
| JPS6481065A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Dispersion controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
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