JP2539352B2 - 階層型多重計算機システム - Google Patents
階層型多重計算機システムInfo
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- JP2539352B2 JP2539352B2 JP59125120A JP12512084A JP2539352B2 JP 2539352 B2 JP2539352 B2 JP 2539352B2 JP 59125120 A JP59125120 A JP 59125120A JP 12512084 A JP12512084 A JP 12512084A JP 2539352 B2 JP2539352 B2 JP 2539352B2
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- JP
- Japan
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- cpu
- supervisor
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- processing
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、主記憶装置を複数の処理装置（CPU）で共
有する多重計算機システムに関する。
有する多重計算機システムに関する。
〔発明の背景〕 周知のように、計算機システムは、システムの持つ資
源（リソース）を有効に活用し、計算機システム全体を
効率良く運用するため、オペレーティングシステム（O
S）を備えている。しかしながら、従来の多重計算機シ
ステムでは、OSの構造がローカルな資源（あるCPUが処
理中の場合には、他CPUからのアクセスが禁止されるハ
ードウェア、ソフトウェア装置）を扱う部分とグローバ
ルな資源（すべてのCPUから同時にアクセスが可能なハ
ードウェア、ソフトウェア資源）を扱う部分とに明確に
区分されていなかったために、次のような欠点があっ
た。
源（リソース）を有効に活用し、計算機システム全体を
効率良く運用するため、オペレーティングシステム（O
S）を備えている。しかしながら、従来の多重計算機シ
ステムでは、OSの構造がローカルな資源（あるCPUが処
理中の場合には、他CPUからのアクセスが禁止されるハ
ードウェア、ソフトウェア装置）を扱う部分とグローバ
ルな資源（すべてのCPUから同時にアクセスが可能なハ
ードウェア、ソフトウェア資源）を扱う部分とに明確に
区分されていなかったために、次のような欠点があっ
た。
（１）他CPUからのアクセスを禁止するためのロック制
御が複雑化し、OSの保守性を著しく損ねる。
御が複雑化し、OSの保守性を著しく損ねる。
（２）ロックの確保、解放を頻繁に行わなくてはなら
ず、OSオーバヘッドの増加を招く。
ず、OSオーバヘッドの増加を招く。
（３）ロックの競合により、CPU台数を増やしても性能
向上が期待できない。
向上が期待できない。
本発明の目的は、CPU台数が増加してもOSの設計・保
守が容易で、かつCPU間の競合を極力排除した多重計算
機システムを提供することにある。
守が容易で、かつCPU間の競合を極力排除した多重計算
機システムを提供することにある。
本発明は、OSをローカル資源を扱うローカルス−パバ
イザと、グローバルな資源を扱うグローバルス−パバイ
ザの２階層に分け、その各々を別個のプロセッサ群で受
持たせる。ローカルス−パバイザを受持つプロセッサを
ローカルCPU、グローバルス−パバイザを受持つプロセ
ッサをグローバルCPUと呼ぶ。この場合、ローカルス−
パバイザは他CPUの存在を意識する必要がないため、ロ
ックの確保・解放も不要となり、多重計算機（マルチプ
ロセッサ）機能を持たないOSと同等の容易さで設計・保
守が行える。また、グローバルス−パバイザへの依存性
を極力抑えることにより他CPUとの競合を極小化できる
ため（エーザプログラム及びローカルス−パバイザは、
他CPUからの干渉を一切排除した形で動作する）、ロー
カルCPUの台数に比例した形でシステム性能の向上が図
れる。
イザと、グローバルな資源を扱うグローバルス−パバイ
ザの２階層に分け、その各々を別個のプロセッサ群で受
持たせる。ローカルス−パバイザを受持つプロセッサを
ローカルCPU、グローバルス−パバイザを受持つプロセ
ッサをグローバルCPUと呼ぶ。この場合、ローカルス−
パバイザは他CPUの存在を意識する必要がないため、ロ
ックの確保・解放も不要となり、多重計算機（マルチプ
ロセッサ）機能を持たないOSと同等の容易さで設計・保
守が行える。また、グローバルス−パバイザへの依存性
を極力抑えることにより他CPUとの競合を極小化できる
ため（エーザプログラム及びローカルス−パバイザは、
他CPUからの干渉を一切排除した形で動作する）、ロー
カルCPUの台数に比例した形でシステム性能の向上が図
れる。
第１図は本発明の一実施例のブロック図で、OSの２階
層化とCPUとの対応を示す図である。第１図において、
１は主記憶装置、２はローカルCPU（Ｌ−CPU）、３はグ
ローバルCPU（Ｇ−CPU）である。主記憶装置１のアドレ
ス空間は共通部11とそれ以外の固有部12,13に分かれ、
グローバルス−パバイザ（Ｇ−SPV）とそれの扱うグロ
ーバル資源を共通部11に、ローカルス−パバイザ（Ｌ−
SPV）とそれを扱うアドレス空間（AS）をユーザ対応に
それぞれ固有部12,13に配置する。この場合、Ｌ−CPU群
２は主記憶装置１の固有部12,13のみアクセスし、共通
部11はアクセスしないものとする。一方、Ｇ−CPU群３
は主記憶装置１の共通部11、固有部12,13の双方をアク
セスできるものとするが、Ｇ−CPU群３が固有部12,13を
アクセスする場合には、当該アドレス空間をアクセスす
るＬ−CPUが存在することのないように制御するものと
する。同様に、一つのアドレス空間内に同時に複数のＬ
−CPUが入り込まないようにＧ−SPVがスケジューリング
制御を行うものとすれば、Ｌ−CPUの動作は他CPUからの
干渉を完全に排除した形で進行することになる。
層化とCPUとの対応を示す図である。第１図において、
１は主記憶装置、２はローカルCPU（Ｌ−CPU）、３はグ
ローバルCPU（Ｇ−CPU）である。主記憶装置１のアドレ
ス空間は共通部11とそれ以外の固有部12,13に分かれ、
グローバルス−パバイザ（Ｇ−SPV）とそれの扱うグロ
ーバル資源を共通部11に、ローカルス−パバイザ（Ｌ−
SPV）とそれを扱うアドレス空間（AS）をユーザ対応に
それぞれ固有部12,13に配置する。この場合、Ｌ−CPU群
２は主記憶装置１の固有部12,13のみアクセスし、共通
部11はアクセスしないものとする。一方、Ｇ−CPU群３
は主記憶装置１の共通部11、固有部12,13の双方をアク
セスできるものとするが、Ｇ−CPU群３が固有部12,13を
アクセスする場合には、当該アドレス空間をアクセスす
るＬ−CPUが存在することのないように制御するものと
する。同様に、一つのアドレス空間内に同時に複数のＬ
−CPUが入り込まないようにＧ−SPVがスケジューリング
制御を行うものとすれば、Ｌ−CPUの動作は他CPUからの
干渉を完全に排除した形で進行することになる。
第２図は、第１図の横状とした場合のＬ−CPUとＧ−C
PU間の情報の授受関係を示したものである。Ｌ−CPU2か
らＧ−SPVへの処理の依頼が必要となった場合、Ｌ−CPU
2とＧ−CPU3の間で制御信号の送受信が行われる。主記
憶装置１が共有されているため、Ｌ−CPU2とＧ−CPU3の
間で直接データの転送が行われることはない。
PU間の情報の授受関係を示したものである。Ｌ−CPU2か
らＧ−SPVへの処理の依頼が必要となった場合、Ｌ−CPU
2とＧ−CPU3の間で制御信号の送受信が行われる。主記
憶装置１が共有されているため、Ｌ−CPU2とＧ−CPU3の
間で直接データの転送が行われることはない。
第３図はＬ−CPUからＧ−CPUに処理が切り替わる場合
のフロー図である。Ｌ−CPU2は主記憶装置１のAS1を処
理中にＧ−SPVへの処理依頼を必要になると、該AS1内の
グローバル処理をＧ−CPU3に依頼する（ステップ10
1）。その後、Ｌ−CPU2は他AS中に処理待ちのタスクが
あるかどうかを調べ（ステップ102）、あると該ASの使
用権を確立し（ステップ103）、アドレス空間をスイッ
チングして該当ASのローカル処理を開始する（ステップ
104）、使用権の確立は、該当ASのＬ−SPVを使用中にす
ることで行う。なお、ステップ103において、他のＬ−C
PUにより該当ASがすでに使用中等になっている場合はス
テップ102にもどり、他のASを調べる。一方、Ｇ−CPU3
はＬ−CPU2からAS1内のグローバル処理の依頼を受ける
と、Ｌ−SVP1の内容によりＬ−CPU2が該AS1を解放した
かどうか判定する（ステップ201）。Ｌ−CPU2がAS1を出
たことを確認して、Ｇ−CPU3はアドレス空間をスイッチ
ングし、AS1内のグローバル処理を実行する（ステップ2
02）。そして、該AS1に対するグローバル処理が終了す
ると、Ｇ−CPU3はAS1を解放する（ステップ203）。
のフロー図である。Ｌ−CPU2は主記憶装置１のAS1を処
理中にＧ−SPVへの処理依頼を必要になると、該AS1内の
グローバル処理をＧ−CPU3に依頼する（ステップ10
1）。その後、Ｌ−CPU2は他AS中に処理待ちのタスクが
あるかどうかを調べ（ステップ102）、あると該ASの使
用権を確立し（ステップ103）、アドレス空間をスイッ
チングして該当ASのローカル処理を開始する（ステップ
104）、使用権の確立は、該当ASのＬ−SPVを使用中にす
ることで行う。なお、ステップ103において、他のＬ−C
PUにより該当ASがすでに使用中等になっている場合はス
テップ102にもどり、他のASを調べる。一方、Ｇ−CPU3
はＬ−CPU2からAS1内のグローバル処理の依頼を受ける
と、Ｌ−SVP1の内容によりＬ−CPU2が該AS1を解放した
かどうか判定する（ステップ201）。Ｌ−CPU2がAS1を出
たことを確認して、Ｇ−CPU3はアドレス空間をスイッチ
ングし、AS1内のグローバル処理を実行する（ステップ2
02）。そして、該AS1に対するグローバル処理が終了す
ると、Ｇ−CPU3はAS1を解放する（ステップ203）。
第４図はＧ−CPUからＬ−CPUに処理が替わる場合のフ
ロー図で、割込みの種類により切り替わる例である。Ｇ
−CPU3は１次割込み（例えば入出力割込み）を受け取る
と、それがＬ−CPU2で処理すべき割込みかどうか判定し
（ステップ30）、Ｌ−CPUで処理すべき割込みの場合、
該ASに対し割込み（２次割込み）をセットする（ステッ
プ302）。一方、Ｌ−CPU2は該AS内のローカル処理を実
行中に割込みを検出すると、その割込み処理を実行する
（ステップ401）。
ロー図で、割込みの種類により切り替わる例である。Ｇ
−CPU3は１次割込み（例えば入出力割込み）を受け取る
と、それがＬ−CPU2で処理すべき割込みかどうか判定し
（ステップ30）、Ｌ−CPUで処理すべき割込みの場合、
該ASに対し割込み（２次割込み）をセットする（ステッ
プ302）。一方、Ｌ−CPU2は該AS内のローカル処理を実
行中に割込みを検出すると、その割込み処理を実行する
（ステップ401）。
本発明によれば、OSの一部（ローカルス−パバイザ）
が多重計算機構造を意識せずに設計できるため、OSの開
発・保守の容易化といった面で効果がある。また、グロ
ーバルス−パバイザへの依存度をミニマムにすることに
よって、並行処理の度合いを高めることができるので、
例えば10台以上のCPUを含んだ大規模多重計算機システ
ムの実現に効果がある。
が多重計算機構造を意識せずに設計できるため、OSの開
発・保守の容易化といった面で効果がある。また、グロ
ーバルス−パバイザへの依存度をミニマムにすることに
よって、並行処理の度合いを高めることができるので、
例えば10台以上のCPUを含んだ大規模多重計算機システ
ムの実現に効果がある。
第１図は本発明の一実施例のブロック図、第２図はプロ
セッサ間の情報の授受関係を示す図、第３図及び第４図
は本発明による処理フローの一例を示す図である。
セッサ間の情報の授受関係を示す図、第３図及び第４図
は本発明による処理フローの一例を示す図である。
Claims (1)
- 【請求項１】主記憶装置とそれを共用する複数の処理装
置を具備してなる多重計算機システムにおいて、オペレ
ーティングシステムをグローバルな資源を扱うグローバ
ルス−パバイザとローカルな資源を扱うローカルス−パ
バイザの２階層とし、前記複数の処理装置を、前記ロー
カルス−パバイザで動作する第１の処理装置群と、前記
ローカルス−パバイザと前記グローバルスーパバイザと
で動作する第２の処理装置群とに分けたことを特徴とす
る階層型多重計算機システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125120A JP2539352B2 (ja) | 1984-06-20 | 1984-06-20 | 階層型多重計算機システム |
| US06/748,870 US4945470A (en) | 1984-06-20 | 1985-06-20 | Hierarchy multi-processor system and control method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125120A JP2539352B2 (ja) | 1984-06-20 | 1984-06-20 | 階層型多重計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616741A JPS616741A (ja) | 1986-01-13 |
| JP2539352B2 true JP2539352B2 (ja) | 1996-10-02 |
Family
ID=14902338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125120A Expired - Lifetime JP2539352B2 (ja) | 1984-06-20 | 1984-06-20 | 階層型多重計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4945470A (ja) |
| JP (1) | JP2539352B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| US5062040A (en) * | 1986-12-22 | 1991-10-29 | At&T Bell Laboratories | Handling of notification of asynchronous events by user and stub processes of a distributed process executing on a plurality of processors of a multi-processor system |
| JPH0636965B2 (ja) * | 1987-01-27 | 1994-05-18 | 三菱重工業株式会社 | ベルト式連続鋳造機 |
| US5201040A (en) * | 1987-06-22 | 1993-04-06 | Hitachi, Ltd. | Multiprocessor system having subsystems which are loosely coupled through a random access storage and which each include a tightly coupled multiprocessor |
| US5113500A (en) * | 1989-08-23 | 1992-05-12 | Unisys Corporation | Multiple cooperating and concurrently operating processors using individually dedicated memories |
| US5708810A (en) * | 1989-10-10 | 1998-01-13 | Unisys Corporation | Image-based document processing system having a platform architecture |
| JP3118855B2 (ja) * | 1991-04-10 | 2000-12-18 | 株式会社日立製作所 | マルチプロセッサシステム |
| US5321825A (en) * | 1991-06-18 | 1994-06-14 | Advanced Micro Devices, Inc. | Processing system with lock spaces for providing critical section access |
| US5367695A (en) * | 1991-09-27 | 1994-11-22 | Sun Microsystems, Inc. | Bus-to-bus interface for preventing data incoherence in a multiple processor computer system |
| JPH05324583A (ja) * | 1992-05-26 | 1993-12-07 | Dainippon Screen Mfg Co Ltd | 画像データ処理装置 |
| GB2273800A (en) * | 1992-12-24 | 1994-06-29 | Ibm | Distributed data processing system |
| JP2671804B2 (ja) * | 1994-05-27 | 1997-11-05 | 日本電気株式会社 | 階層型資源管理方法 |
| US6148325A (en) * | 1994-06-30 | 2000-11-14 | Microsoft Corporation | Method and system for protecting shared code and data in a multitasking operating system |
| JP5220974B2 (ja) | 1999-10-14 | 2013-06-26 | ブルアーク ユーケー リミテッド | ハードウェア実行又はオペレーティングシステム機能の加速のための装置及び方法 |
| US7328314B2 (en) * | 2002-06-19 | 2008-02-05 | Alcatel-Lucent Canada Inc. | Multiprocessor computing device having shared program memory |
| US8041735B1 (en) | 2002-11-01 | 2011-10-18 | Bluearc Uk Limited | Distributed file system and method |
| US7457822B1 (en) | 2002-11-01 | 2008-11-25 | Bluearc Uk Limited | Apparatus and method for hardware-based file system |
| DE102011088814A1 (de) | 2011-12-16 | 2013-06-20 | Evonik Industries Ag | Verfahren zur Herstellung von Trisilylamin aus Monochlorsilan und Ammoniak unter Verwendung von inertem Lösungsmittel |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4073005A (en) * | 1974-01-21 | 1978-02-07 | Control Data Corporation | Multi-processor computer system |
| US4123794A (en) * | 1974-02-15 | 1978-10-31 | Tokyo Shibaura Electric Co., Limited | Multi-computer system |
| JPS54111726A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Control unit for multiplex virtual memory |
| US4253144A (en) * | 1978-12-21 | 1981-02-24 | Burroughs Corporation | Multi-processor communication network |
| US4240143A (en) * | 1978-12-22 | 1980-12-16 | Burroughs Corporation | Hierarchical multi-processor network for memory sharing |
| JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
| US4414624A (en) * | 1980-11-19 | 1983-11-08 | The United States Of America As Represented By The Secretary Of The Navy | Multiple-microcomputer processing |
| US4412285A (en) * | 1981-04-01 | 1983-10-25 | Teradata Corporation | Multiprocessor intercommunication system and method |
| JPS57164340A (en) * | 1981-04-03 | 1982-10-08 | Hitachi Ltd | Information processing method |
-
1984
- 1984-06-20 JP JP59125120A patent/JP2539352B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-20 US US06/748,870 patent/US4945470A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616741A (ja) | 1986-01-13 |
| US4945470A (en) | 1990-07-31 |
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