JPS5839342B2 - マルチプロセツサシステムニオケル ワリコミシヨリホウシキ - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロプロセッサ装置で構成したマルチプ
ロセッサシステムにおける割込処理方式一般にマルチプ
ロセッサシステムとは、２台以上の独立したプロセッサ
装置をもちそれらの間の情報交換が自動的に行なえるよ
うに構成されており、したがって一つのシステムで同時
刻に独立した二つ以上のプログラム処理を行なえ、ある
いはまた一つのプログラムをいくつかの部分にわけて同
時に処理することもできる。

そして、このようなマルチプロセッサシステムを一チツ
プ化されたマイクロプロセッサ装置（以下、プロセッサ
あるいはＣＰＵと略記する。

）によって構成する場合、ミニコンあるいは通常の大型
計算機によるシステムとは異なり、主メモリを共用する
ようにしなげればならない。

これは、互いに相関のあるジョブを各プロセッサが実行
するために、ジョブ相互を管理するプログラムが存在す
るからである。

このように系統的に組織されたマイクロプロセッサ群に
よるマルチプロセッサシステムにおいては、各プロセッ
サ間の優先順位（プライオリティ）がある程度ハードウ
ェア上で決定されていることによって上記管理プログラ
ムの作製やそれによる運営を円滑に行なえるようにでき
る。

プロセッサ自体のプライオリティは、たとえばプロセッ
サのプログラムステータスワードＰＳＷ中に何ら、かの
指標部（フラグビット）を設けることによって設定する
ことは可能であるが、割込処理に関しても、割込発生後
に実行されるジョブは各プロセッサのプライオリティに
よって異なる割込レベルの選択が行なわれるはずであっ
て、こうした割込処理をすべて管理プログラムにおける
ソフトウェア上の課題とすることは、プログラム制御が
いたずらに複数になるという欠点をもたらす。

この発明は上記の点に鑑みなされたもので、割込発生時
にマルチプロセッサシステムの各プロセッサが同一のエ
ントリアドレスに受付けられてしまう混乱を防止すると
ともに、そのプライオリテイによって割込エントリアド
レスを区別するうえで有効なマルチプロセッサシステム
における割込処理方式を提供することを目的としている
。

以下、図面を参照してこの発明の一実施例を説明する。

第１図は複数台たとえば４台のプロセッサにより共有さ
れたメインメモリ１のアドレススペースの割り付は状態
の一例を示している。

最初のａワードすなわちアドレス０からａ−１までのス
ペースは、各プロセッサの内部のゼネラルレジスタに割
当てられ、とくにＯ番地はプログラムカウンタ、１番地
はプログラムステータスワードＰＳＷとして使用される
。

このアドレスＯからａ−１までのａフードの記憶部分は
４台のプロセッサ内にそれぞれ独立して設けられている
。

次のｎソードすなわちアドレスａ〜（ａ＋ｎ−１）はｎ
レベルの割込サービスルーチンへのリンケージ情報が記
憶される場所として使用され、同様にアドレスａ＋ｎ〜
（ａ＋２ｎ−１）、アドレス（ａ＋２ｎ）〜（ａ＋３ｎ
−１）、アドレス（ａ＋３ｎ）〜（ａ＋４ｎ−１）にも
それぞれｎレベルの割込エントリアドレスがリンケージ
情報として記憶されている。

このように、外部のメインメモリ１内にはｎレベルの割
込エントリアドレスの格納エリアをプロセッサの台数に
対応して４個設けるようにしたものである。

そしてたとえばあるプロセッサに外部から割込みがかか
り、その割込要求ＩＬＲが第１番目の優先度をもつ入出
力装置からの割込である場合には、次に説明するＰＳＷ
内の特定ビットＸ１．Ｘ２により決るプロセッサの優先
順位に応じて、アドレスａ＋ｉ、ａ＋ｎ＋ｉ、ａ ＋
２ ｎ ＋ ｉあるいはａ ＋３ ｎ ＋ ｉのいずれ
かにジャンプする。

第２図は上記４台のプロセッサの各ＰＳＷのデータ構成
を示す図である。

ＰＳＷは１ワード長であるとし、そこにはプロセッサの
各割込要求線に対する割込応答をマスクするため割込要
求マスクビットがあり、割込レベルの決定をプログラム
上で設定するようになっており、また演算処理等の処理
動作によってセットされ後続する命令へのブランチ等を
決定するコンデジョンコードとともにプロセッサ自体の
優先順位決定用のビットＸ１ 。

Ｘ２が設けられている。

このビットＸ１．Ｘ２のレベル設定によって、４台のプ
ロセッサでは次の表に示す如く４レベルの優先順位をそ
れぞれ決定できる。

そして前記メインメモリ１に格納されたエントリアドレ
スに対しては、割込が受けつげられたプロセッサの優先
順位が「１」のときアドレスａ＋ｉに、優先順位「２」
のときアドレスａ ＋ ｎ ＋ ｉに、・・・・・・・
・・という具合にプロセッサの優先順位に応じてエント
リアドレスが指定される。

このように同じ割込レベルｉに対するエントリアドレス
は、プロセッサの台数に応じて上記実施例では４通りに
区分されることになり、実質的に固定したエントリアド
レスを４倍に拡張することが可能となる。

これは、たとえば割込順位ｉ番目の入出力装置がどのプ
ログラム実行中の状態にあるかによって前記ビットＸ１
．Ｘ２のデータを変更すれば、処理すべきジョブを複数
に分岐させることができるからであって、特定の入出力
装置からは常に一定した割込処理だけが要求されるわけ
ではないからである。

すなわち、４台のプロセッサでは、そのＰＳＷ内のビッ
トＸ１．Ｘ２のデータを変更して優先順位を変更するこ
とによって、前記４個の割込エントリアドレスの格納エ
リアを共用できるようにしたものである。

したがって、とくに従来のマイクロプロセッサシステム
では割込要求線に限度があって、一本の線つまり同じ割
込レベルに複数の入出力装置を割あてるようにしており
、こうしたシステムにおける割込処理のプログラム制御
は上記方式によって著しく容易となる。

なお、一般に割込みは通常のプログラムルーチンの実行
より高い優先度が与えられており、マルチプロセッサシ
ステムでは管理プログラムで各プログラムルーチンの調
整を行なうことが容易ではなく、とくに他のプロセッサ
からの割込処理のプログラム制御が困難とされていたが
、プロセッサ間の優先順位を決定し割込エントリアドレ
スの多重化を行なうことによって、必要に応じてプログ
ラムルーチンを割込ルーチンよりも高い優先順位とする
ことが可能となる。

以上述べた様にこの発明によれば、プロセッサ中のＰＳ
Ｗの特定ビットを用いてプロセッサの優先順位を決定で
きるようにし、かつ同一レベルの割込要求を上記特定ビ
ットにより異なる割込エントリアドレスに分岐させて実
質的に割込サービスルーチンをコールするためのリンケ
ージ情報の記憶領域を拡張せしめ、多重プロセッサの割
込受付・処理を効率的に行ないうるマルチプロセッサシ
ステムにおける割込処理方式を提供できる。

【図面の簡単な説明】

第１図、第２図はこの発明の一実施例を示す図である。 １・・・・・・メインメモリ、ＰＳＷ・・・・・ツログ
ラムステータスワード。

Claims (1)

【特許請求の範囲】
1. １ 複数のマイクロプロセッサ装置およびこれらマイク
   ロプロセッサ装置に対して共用されるメモリを備え、上
   記各マイクロプロセッサ装置内のプログラムステータス
   フードにはそれぞれのマイクロプロセッサ装置の優先順
   位決定用の情報を記憶させるための特定ビットを設け、
   上記メモリには種々の優先順位を持つ割込要求のエント
   リアドレスを記憶するための記憶領域を上記マイクロプ
   ロセッサ装置に対応した数だけ設け、上記各プログラム
   ステータスワード内の特定ビットに記憶される情報を変
   更することにより上記エントリアドレス記憶用の各記憶
   領域を複数のマイクロプロセッサ装置で共用できるよう
   に構成したことを特徴とするマルチプロセッサシステム
   における割込処理方式。