JP2564321B2 - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JP2564321B2 JP2564321B2 JP22985487A JP22985487A JP2564321B2 JP 2564321 B2 JP2564321 B2 JP 2564321B2 JP 22985487 A JP22985487 A JP 22985487A JP 22985487 A JP22985487 A JP 22985487A JP 2564321 B2 JP2564321 B2 JP 2564321B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- priority
- lock signal
- processors
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は１本のシステムバスに複数のプロセッサ、チ
ャネル、メモリが接続されるマルチプロセッサ構成のバ
ス制御方式に関し、 バスロック信号が送出されていても、チャネルのバス
アクセスは前記バスロック信号とは無関係に許可される
ようにして、バスロックによるDMA転送の遅延を防止
し、システム性能の向上を図ることを目的とし、 本発明は、前記プロセッサにはバス使用の低い優先度
を与え、前記チャネルには前記プロセッサよりもバス使
用の高い優先度を与え、かつ、前記バスロック信号は前
記プロセッサのみに送出され、前記チャネルによるバス
アクセスは、前記バスロック信号とは無関係に許可する
ことにより、バスロック中であってもチャネルによるDM
A転送が前記優先度に基づいて行なわれるように構成す
る。
ャネル、メモリが接続されるマルチプロセッサ構成のバ
ス制御方式に関し、 バスロック信号が送出されていても、チャネルのバス
アクセスは前記バスロック信号とは無関係に許可される
ようにして、バスロックによるDMA転送の遅延を防止
し、システム性能の向上を図ることを目的とし、 本発明は、前記プロセッサにはバス使用の低い優先度
を与え、前記チャネルには前記プロセッサよりもバス使
用の高い優先度を与え、かつ、前記バスロック信号は前
記プロセッサのみに送出され、前記チャネルによるバス
アクセスは、前記バスロック信号とは無関係に許可する
ことにより、バスロック中であってもチャネルによるDM
A転送が前記優先度に基づいて行なわれるように構成す
る。
本発明はバス制御方式に関し、特に１本のシステムバ
スに複数のプロセッサ、チャネル、メモリ等が接続され
るマルチプロセッサ構成の電算機システムにおけるバス
制御方式に関する。
スに複数のプロセッサ、チャネル、メモリ等が接続され
るマルチプロセッサ構成の電算機システムにおけるバス
制御方式に関する。
マルチプロセッサ構成をとるシステムでは、プロセッ
サ間の排他制御のために、１つがバスロック信号を使用
してシステムバスへの他のバスアクセスを禁止する方式
がとられる。一般に、排他制御は１つの資源を複数で利
用するときに１つがシステムバスを専有して他の使用を
排除する制御を云い、通常、バスロック信号によって行
なわれる。この場合、バスロック信号によって、システ
ムバスに接続された複数個のチャネルとメモリとの間の
DMA（ダイレクトメモリアクセス）動作は、バスロック
が解除されるまで待機させられることになる。
サ間の排他制御のために、１つがバスロック信号を使用
してシステムバスへの他のバスアクセスを禁止する方式
がとられる。一般に、排他制御は１つの資源を複数で利
用するときに１つがシステムバスを専有して他の使用を
排除する制御を云い、通常、バスロック信号によって行
なわれる。この場合、バスロック信号によって、システ
ムバスに接続された複数個のチャネルとメモリとの間の
DMA（ダイレクトメモリアクセス）動作は、バスロック
が解除されるまで待機させられることになる。
第４図は従来のバス制御方式を説明する図である。図
に示すように、システムバスＢには複数のプロセッサCP
U1〜CPUnと、チャネルCHP1〜CHPnが接続され、各ユニッ
トはシステムバスＢを介してメモリＭをアクセスするこ
とができる。この場合、各ユニットはシステムバスの使
用権を獲得するために、バス使用要求信号を送出し、こ
れらの要求信号には優先度が附与されている。各ユニッ
トは自己のバス使用要求と他のユニットから出力される
バス使用要求信号とを比較し、優先順位を比較して自己
の要求が最も優先度が高い場合にのみシステムバスを使
用することができる。また、このシステムバスにはプロ
セッサ間の排他制御のために１本のバスロック信号LOCK
が出力され、このバスロック信号は各ユニットに備えら
れたバス使用要求を判定する優先度判定回路（図示な
し）に禁止条件として入力される。このバスロック信号
によって一旦バスがロックされると、解除されるまでバ
スロック信号を出力しているCPU以外はCHPも含めて一律
にシステムバスの使用が禁止される。従って、バスロッ
ク中はCHPもシステムバスをアクセスすることができな
いので、バスロックの頻度が高くなるにつれてこれらCH
PのDMA転送が長時間待機させられる状態となり、DMA転
送が遅れるばかりかシステム全体の性能低下を来たすと
いう問題がある。
に示すように、システムバスＢには複数のプロセッサCP
U1〜CPUnと、チャネルCHP1〜CHPnが接続され、各ユニッ
トはシステムバスＢを介してメモリＭをアクセスするこ
とができる。この場合、各ユニットはシステムバスの使
用権を獲得するために、バス使用要求信号を送出し、こ
れらの要求信号には優先度が附与されている。各ユニッ
トは自己のバス使用要求と他のユニットから出力される
バス使用要求信号とを比較し、優先順位を比較して自己
の要求が最も優先度が高い場合にのみシステムバスを使
用することができる。また、このシステムバスにはプロ
セッサ間の排他制御のために１本のバスロック信号LOCK
が出力され、このバスロック信号は各ユニットに備えら
れたバス使用要求を判定する優先度判定回路（図示な
し）に禁止条件として入力される。このバスロック信号
によって一旦バスがロックされると、解除されるまでバ
スロック信号を出力しているCPU以外はCHPも含めて一律
にシステムバスの使用が禁止される。従って、バスロッ
ク中はCHPもシステムバスをアクセスすることができな
いので、バスロックの頻度が高くなるにつれてこれらCH
PのDMA転送が長時間待機させられる状態となり、DMA転
送が遅れるばかりかシステム全体の性能低下を来たすと
いう問題がある。
本発明の目的は、プロセッサ間の排他制御のためにバ
スロック信号を使用するシステムにおいて、バスロック
とは無関係にシステムバスの使用を可能とし、DMA転送
を待機することなく可能ならしめ、システムの性能向上
を図ることにある。
スロック信号を使用するシステムにおいて、バスロック
とは無関係にシステムバスの使用を可能とし、DMA転送
を待機することなく可能ならしめ、システムの性能向上
を図ることにある。
第１図は本発明によるバス制御方式の基本構成図であ
る。図において、前述と同様にシステムバスＢには複数
のプロセッサCPU1〜CPUnと、チャネルCHP1〜CHPnが接続
され、各ユニットはシステムバスＢを介してメモリＭを
アクセスすることができる。本発明の構成では各ユニッ
トをプロセッサCPU1〜CPUnはバス使用優先度の低いグル
ープ、チャネルCHP1〜CHPnはバス使用優先度の高いグル
ープに分ける。さらに、各グループのバス使用優先度に
優先度を与えるものとする。
る。図において、前述と同様にシステムバスＢには複数
のプロセッサCPU1〜CPUnと、チャネルCHP1〜CHPnが接続
され、各ユニットはシステムバスＢを介してメモリＭを
アクセスすることができる。本発明の構成では各ユニッ
トをプロセッサCPU1〜CPUnはバス使用優先度の低いグル
ープ、チャネルCHP1〜CHPnはバス使用優先度の高いグル
ープに分ける。さらに、各グループのバス使用優先度に
優先度を与えるものとする。
この場合、バスロック信号LOCKは各ユニットに備えら
れたバス使用要求を判定する優先度判定回路（図示せ
ず）に入力されるが、上述の如くチャネルCHP側にバス
使用優先度の高いレベルを予め割付け、かつこれらには
図に示すようにバスロック信号の入力を禁止するように
する。従って、より低いレベルにあるプロセッサ間にて
システムバスをロックしている間でも、優先度のより高
いレベルにあるチャネルCHPはバスロックとは無関係に
必要な時点でバス使用要求信号を出力することができ
る。従ってバスロック機構はプロセッサ間でのみ有効で
ありチャネルCHPはバスロックとは無関係に動作可能と
なり、これによってDMA転送の遅れによるシステム性能
の低下を防止できる。
れたバス使用要求を判定する優先度判定回路（図示せ
ず）に入力されるが、上述の如くチャネルCHP側にバス
使用優先度の高いレベルを予め割付け、かつこれらには
図に示すようにバスロック信号の入力を禁止するように
する。従って、より低いレベルにあるプロセッサ間にて
システムバスをロックしている間でも、優先度のより高
いレベルにあるチャネルCHPはバスロックとは無関係に
必要な時点でバス使用要求信号を出力することができ
る。従ってバスロック機構はプロセッサ間でのみ有効で
ありチャネルCHPはバスロックとは無関係に動作可能と
なり、これによってDMA転送の遅れによるシステム性能
の低下を防止できる。
第２図は本発明に係るバス制御方式の一実施例構成図
である。図に示すように、本実施例では４台のプロセッ
サCPU1〜CPU4と４台のチャネルCHP1〜CHP4がシステムバ
スＢに接続されている。前述の如くプロセッサCPU1〜CP
U4はバス使用優先度の低いグループ、チャネルCHP1〜CH
P4はバス使用優先度の高いグループに分ける。各ユニッ
トは第３図に示すように優先度の与えられたバス使用要
求信号REQ1〜REQ8をシステムバスＢに出力することによ
りバス使用権を得る。バスロック信号はCPUに対しての
み対象となり、CPU1〜CPU4のいずれかから他のCPUへ出
力され、この信号が出力されている間は他のCPUはバス
使用要求信号の出力を禁止される。
である。図に示すように、本実施例では４台のプロセッ
サCPU1〜CPU4と４台のチャネルCHP1〜CHP4がシステムバ
スＢに接続されている。前述の如くプロセッサCPU1〜CP
U4はバス使用優先度の低いグループ、チャネルCHP1〜CH
P4はバス使用優先度の高いグループに分ける。各ユニッ
トは第３図に示すように優先度の与えられたバス使用要
求信号REQ1〜REQ8をシステムバスＢに出力することによ
りバス使用権を得る。バスロック信号はCPUに対しての
み対象となり、CPU1〜CPU4のいずれかから他のCPUへ出
力され、この信号が出力されている間は他のCPUはバス
使用要求信号の出力を禁止される。
第３図は各ユニットへの優先度の割付けを示してい
る。図に示すように、バス使用要求信号REQ1の優先度は
最も低いレベルにあり、REQ8の優先度は最も高いレベル
にある。そして、REQ1はプロセッサCPU1に、REQ2はプロ
セッサCPU2に、以下同様にしてREQ8はチャネルCHP4に割
付けられる。このように設定すると、CHP1〜CHP4はバス
ロック信号が出力されていてもバス使用要求信号を出力
し、優先度に従ってバスの使用が可能であり、バスロッ
クの対象とはならないのでいつでもDMA転送をおこなう
ことができる。一方、CPU1〜CPU4はいずれかのCPUから
バスロック信号が出力されている間はバス使用要求信号
の出力は禁止され、他のCPUのみがバスロックの対象と
なる。
る。図に示すように、バス使用要求信号REQ1の優先度は
最も低いレベルにあり、REQ8の優先度は最も高いレベル
にある。そして、REQ1はプロセッサCPU1に、REQ2はプロ
セッサCPU2に、以下同様にしてREQ8はチャネルCHP4に割
付けられる。このように設定すると、CHP1〜CHP4はバス
ロック信号が出力されていてもバス使用要求信号を出力
し、優先度に従ってバスの使用が可能であり、バスロッ
クの対象とはならないのでいつでもDMA転送をおこなう
ことができる。一方、CPU1〜CPU4はいずれかのCPUから
バスロック信号が出力されている間はバス使用要求信号
の出力は禁止され、他のCPUのみがバスロックの対象と
なる。
以上説明したように、従来のバス制御方式ではバスロ
ック信号によって、バスロック信号を送出している自身
のユニットを除いて、チャネルCHPも含めてシステムバ
スに接続されるすべてのユニットが一律にバス使用要求
信号の出力を禁止していた。しかし本発明では、バスに
接続されるユニットのバス使用要求信号の優先度に対応
して各ユニットを優先度の高いグループと低いグループ
に分類し、チャネルに対しては優先度の高いグループに
割付け、かつこれらの優先度の高いグループはバスロッ
ク信号とは無関係にバス使用要求信号の出力を可能とし
ている。
ック信号によって、バスロック信号を送出している自身
のユニットを除いて、チャネルCHPも含めてシステムバ
スに接続されるすべてのユニットが一律にバス使用要求
信号の出力を禁止していた。しかし本発明では、バスに
接続されるユニットのバス使用要求信号の優先度に対応
して各ユニットを優先度の高いグループと低いグループ
に分類し、チャネルに対しては優先度の高いグループに
割付け、かつこれらの優先度の高いグループはバスロッ
ク信号とは無関係にバス使用要求信号の出力を可能とし
ている。
以上のように、本発明のバス制御方式では、プロセッ
サ間で排他制御を実行中でもチャネル側のDMA動作を待
機させることはなく、システム性能を著しく向上させる
ことができる。
サ間で排他制御を実行中でもチャネル側のDMA動作を待
機させることはなく、システム性能を著しく向上させる
ことができる。
第１図は本発明に係るバス制御方式の基本構成図、 第２図は本発明の一実施例構成図、 第３図はバス使用要求信号の優先度の割付けを説明する
図、および 第４図は従来の構成図である。 （符号の説明） CPU1〜CPU4……プロセッサ、CHP1〜CHP4……チャネル、
Ｍ……メモリ、Ｂ……システムバス、REQ1〜REQ8……バ
ス使用要求信号、LOCK……バスロック信号。
図、および 第４図は従来の構成図である。 （符号の説明） CPU1〜CPU4……プロセッサ、CHP1〜CHP4……チャネル、
Ｍ……メモリ、Ｂ……システムバス、REQ1〜REQ8……バ
ス使用要求信号、LOCK……バスロック信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片倉 修 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内 (72)発明者 盛山 修 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内 (72)発明者 菅原 英幸 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内
Claims (1)
- 【請求項１】１本のシステムバスに複数のプロセッサ、
チャネル、メモリ等が接続されるマルチプロセッサ構成
をとり、プロセッサ間の排他制御のためにシステムバス
のバスロック信号によってバスアクセスを禁止するシス
テムにおいて、 前記プロセッサにはバス使用の低い優先度を与え、 前記チャネルには前記プロセッサよりもバス使用の高い
優先度を与え、 かつ、前記バスロック信号は前記プロセッサのみに送出
され、 前記チャネルによるバスアクセスは、前記バスロック信
号とは無関係に許可することにより、バスロック中であ
ってもチャネルによるDMA転送が前記優先度に基づいて
行なわれるようにしたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22985487A JP2564321B2 (ja) | 1987-09-16 | 1987-09-16 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22985487A JP2564321B2 (ja) | 1987-09-16 | 1987-09-16 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473443A JPS6473443A (en) | 1989-03-17 |
| JP2564321B2 true JP2564321B2 (ja) | 1996-12-18 |
Family
ID=16898727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22985487A Expired - Lifetime JP2564321B2 (ja) | 1987-09-16 | 1987-09-16 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564321B2 (ja) |
-
1987
- 1987-09-16 JP JP22985487A patent/JP2564321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473443A (en) | 1989-03-17 |
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