JPH04262447A - バス調停制御方式 - Google Patents
バス調停制御方式Info
- Publication number
- JPH04262447A JPH04262447A JP2254991A JP2254991A JPH04262447A JP H04262447 A JPH04262447 A JP H04262447A JP 2254991 A JP2254991 A JP 2254991A JP 2254991 A JP2254991 A JP 2254991A JP H04262447 A JPH04262447 A JP H04262447A
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- JP
- Japan
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- cpu
- bus
- group
- speed
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- Pending
Links
- 238000000034 method Methods 0.000 title description 4
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000000593 degrading effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムにおけ
るバス調停制御方式に関する。
るバス調停制御方式に関する。
【０００２】
【従来の技術】図２は従来のバス調停制御方式の一例を
示すブロック図である。
示すブロック図である。
【０００３】複数の中央処理装置（以下ＣＰＵ）２０１
からなるＣＰＵ群及び複数の周辺制御装置（以下ＰＣＵ
）２０２からなるＰＣＵ群共にその実行速度を低下させ
ないときは、ＣＰＵ速度変数値２１１に遅延時間無しを
意味する“０”をバス調停制御装置２０３上にあるＣＰ
Ｕ速度変数格納部２０４に設定する。ＣＰＵ速度遅延制
御部２０５はＣＰＵ速度変数値２１１が“０”であるの
で、ＣＰＵ・バス使用要求信号２０７を遅延せずに、遅
延ＣＰＵバス使用要求信号２０８に渡し、優先順位決定
部２０６は他のＣＰＵに関しては同様に生成された遅延
ＣＰＵ・バス使用要求信号２０８とＰＣＵ・バス使用要
求信号２０９群とからバス使用順序を決定し、バス使用
応答信号２１０によってＣＰＵ２０１またはＰＣＵ２０
２にバス使用許可を指示する。
からなるＣＰＵ群及び複数の周辺制御装置（以下ＰＣＵ
）２０２からなるＰＣＵ群共にその実行速度を低下させ
ないときは、ＣＰＵ速度変数値２１１に遅延時間無しを
意味する“０”をバス調停制御装置２０３上にあるＣＰ
Ｕ速度変数格納部２０４に設定する。ＣＰＵ速度遅延制
御部２０５はＣＰＵ速度変数値２１１が“０”であるの
で、ＣＰＵ・バス使用要求信号２０７を遅延せずに、遅
延ＣＰＵバス使用要求信号２０８に渡し、優先順位決定
部２０６は他のＣＰＵに関しては同様に生成された遅延
ＣＰＵ・バス使用要求信号２０８とＰＣＵ・バス使用要
求信号２０９群とからバス使用順序を決定し、バス使用
応答信号２１０によってＣＰＵ２０１またはＰＣＵ２０
２にバス使用許可を指示する。
【０００４】また、ＰＣＵ２０２系の実行速度は変えず
にＣＰＵ２０１系のみの実行速度を低下させるためには
、低下させる分の遅延計数クロック２１２の数ＮをＣＰ
Ｕ速度変数格納部２０４に設定し、ＣＰＵ速度変換格納
部２０４内のＣＰＵ速度変数値２１１をＣＰＵ速度遅延
制御部２０５に渡しておき、ＣＰＵ・バス使用要求信号
２０７をＣＰＵ速度遅延制御部２０５に受けた時点から
、遅延計数クロック２１２によってＣＰＵ速度変数値２
１１をカウントした後、遅延ＣＰＵ・バス使用要求信号
２０８を出力し、優先順位決定部２０６は他のＣＰＵに
関して同様に生成された遅延ＣＰＵ・バス使用要求信号
２０８と、ＰＣＵ・バス使用要求信号２０９とからバス
使用順序を決定し、バス使用応答信号２１０でＣＰＵ２
０１またはＰＣＵ２０２にバス使用許可を指示するとい
うようにしてＣＰＵ２０１系の実行速度を低下できる。
にＣＰＵ２０１系のみの実行速度を低下させるためには
、低下させる分の遅延計数クロック２１２の数ＮをＣＰ
Ｕ速度変数格納部２０４に設定し、ＣＰＵ速度変換格納
部２０４内のＣＰＵ速度変数値２１１をＣＰＵ速度遅延
制御部２０５に渡しておき、ＣＰＵ・バス使用要求信号
２０７をＣＰＵ速度遅延制御部２０５に受けた時点から
、遅延計数クロック２１２によってＣＰＵ速度変数値２
１１をカウントした後、遅延ＣＰＵ・バス使用要求信号
２０８を出力し、優先順位決定部２０６は他のＣＰＵに
関して同様に生成された遅延ＣＰＵ・バス使用要求信号
２０８と、ＰＣＵ・バス使用要求信号２０９とからバス
使用順序を決定し、バス使用応答信号２１０でＣＰＵ２
０１またはＰＣＵ２０２にバス使用許可を指示するとい
うようにしてＣＰＵ２０１系の実行速度を低下できる。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理システムでは、システム立ち上げ時のシステム初期化
中もＣＰＵ実行速度変数値に従ってＣＰＵ速度が低下す
るため、システム立ち上げ時間も低下してしまう欠点が
ある。
理システムでは、システム立ち上げ時のシステム初期化
中もＣＰＵ実行速度変数値に従ってＣＰＵ速度が低下す
るため、システム立ち上げ時間も低下してしまう欠点が
ある。
【０００６】
【課題を解決するための手段】本発明のバス調停制御方
式は、複数のＣＰＵからなるＣＰＵ群と、複数のＰＣＵ
からなるＰＣＵ群と、バス調停制御装置とを備え、前記
バス調停制御装置は情報処理システム上に設定可能なＣ
ＰＵ速度変数値を格納するＣＰＵ速度変数格納部と、前
記ＣＰＵ群からＣＰＵ・バス使用要求信号を前記ＣＰＵ
速度変数値に比例した時間だけ遅延させるように制御す
るＣＰＵ速度遅延制御部と、このＣＰＵ速度遅延制御部
が生成出力する遅延ＣＰＵバス使用要求信号群及び前記
ＰＣＵ群からのＰＣＵ・バス使用要求信号群のバス使用
順序決定を行う優先順位決定部とからなり、前記優先順
位決定部は前記ＣＰＵ群及びＰＣＵ群にバス使用応答信
号によってバスの使用許可を通知し、前記ＣＰＵ速度遅
延制御部は前記ＣＰＵからのシステム初期化中信号がオ
フの時は前記ＣＰＵ速度変数値を可変して出力しオンの
時は前記ＣＰＵ速度変数値によらずに前記ＣＰＵ・バス
使用要求信号を遅延しないで出力することを特徴とする
。
式は、複数のＣＰＵからなるＣＰＵ群と、複数のＰＣＵ
からなるＰＣＵ群と、バス調停制御装置とを備え、前記
バス調停制御装置は情報処理システム上に設定可能なＣ
ＰＵ速度変数値を格納するＣＰＵ速度変数格納部と、前
記ＣＰＵ群からＣＰＵ・バス使用要求信号を前記ＣＰＵ
速度変数値に比例した時間だけ遅延させるように制御す
るＣＰＵ速度遅延制御部と、このＣＰＵ速度遅延制御部
が生成出力する遅延ＣＰＵバス使用要求信号群及び前記
ＰＣＵ群からのＰＣＵ・バス使用要求信号群のバス使用
順序決定を行う優先順位決定部とからなり、前記優先順
位決定部は前記ＣＰＵ群及びＰＣＵ群にバス使用応答信
号によってバスの使用許可を通知し、前記ＣＰＵ速度遅
延制御部は前記ＣＰＵからのシステム初期化中信号がオ
フの時は前記ＣＰＵ速度変数値を可変して出力しオンの
時は前記ＣＰＵ速度変数値によらずに前記ＣＰＵ・バス
使用要求信号を遅延しないで出力することを特徴とする
。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明のバス調停制御方式の一実施例を示すブ
ロック図である。
。図１は本発明のバス調停制御方式の一実施例を示すブ
ロック図である。
【０００８】本実施例の情報処理システムは複数のＣＰ
Ｕ１０１からなるＣＰＵ群と、ＰＣＵ１０２からなるＰ
ＣＵ群と、バス調停制御装置１０３とを備え、バス調停
制御装置１０３は情報処理システム上に設定可能なＣＰ
Ｕ速度変数値１１１を格納するＣＰＵ速度変数格納部１
０４と、ＣＰＵ群からＣＰＵ・バス使用要求信号をＣＰ
Ｕ速度変数値１１１に比例した時間だけ遅延させるよう
に制御するＣＰＵ速度遅延制御部１０５と、ＣＰＵ速度
遅延制御部１０５が生成出力する遅延ＣＰＵ・バス使用
要求信号１０８群及びＰＣＵ群からのＰＣＵ・バス使用
要求信号１０９群のバス使用順序決定を行う優先順位決
定部１０６とからなり、優先順位決定部１０６はＣＰＵ
群及びＰＣＵ群にバス使用応答信号１１０によってバス
の使用許可を通知する。またＣＰＵ群の全ＣＰＵ１０１
からはＣＰＵ速度遅延制御部１０５にシステム初期化中
信号１１３が送出される。
Ｕ１０１からなるＣＰＵ群と、ＰＣＵ１０２からなるＰ
ＣＵ群と、バス調停制御装置１０３とを備え、バス調停
制御装置１０３は情報処理システム上に設定可能なＣＰ
Ｕ速度変数値１１１を格納するＣＰＵ速度変数格納部１
０４と、ＣＰＵ群からＣＰＵ・バス使用要求信号をＣＰ
Ｕ速度変数値１１１に比例した時間だけ遅延させるよう
に制御するＣＰＵ速度遅延制御部１０５と、ＣＰＵ速度
遅延制御部１０５が生成出力する遅延ＣＰＵ・バス使用
要求信号１０８群及びＰＣＵ群からのＰＣＵ・バス使用
要求信号１０９群のバス使用順序決定を行う優先順位決
定部１０６とからなり、優先順位決定部１０６はＣＰＵ
群及びＰＣＵ群にバス使用応答信号１１０によってバス
の使用許可を通知する。またＣＰＵ群の全ＣＰＵ１０１
からはＣＰＵ速度遅延制御部１０５にシステム初期化中
信号１１３が送出される。
【０００９】このように構成した本実施例では、従来例
（図２に図示）と同様の動作を行うが、システム初期化
中信号１１３がオフの時はＣＰＵ速度変数格納部１０４
の内容のＣＰＵ速度変数値１１１を可変することにより
ＰＣＵ１０２の実行速度を低下させずにＣＰＵ群のみの
実行速度を変えることができ、またシステム初期化中信
号１１３がオンの時はＣＰＵ速度変数格納部１０４の内
容によらずにＣＰＵ・バス使用要求信号１０７を遅延し
ないで遅延ＣＰＵ・バス使用要求信号１０８を出力する
ように動作する。
（図２に図示）と同様の動作を行うが、システム初期化
中信号１１３がオフの時はＣＰＵ速度変数格納部１０４
の内容のＣＰＵ速度変数値１１１を可変することにより
ＰＣＵ１０２の実行速度を低下させずにＣＰＵ群のみの
実行速度を変えることができ、またシステム初期化中信
号１１３がオンの時はＣＰＵ速度変数格納部１０４の内
容によらずにＣＰＵ・バス使用要求信号１０７を遅延し
ないで遅延ＣＰＵ・バス使用要求信号１０８を出力する
ように動作する。
【００１０】
【発明の効果】以上説明したように本発明によれば、情
報処理システムにおいてＣＰＵの実行速度を低下させて
も、システム立ち上げ時の初期化はＣＰＵの持つ最高速
度で実行できる。
報処理システムにおいてＣＰＵの実行速度を低下させて
も、システム立ち上げ時の初期化はＣＰＵの持つ最高速
度で実行できる。
【図１】本発明のバス調停制御方式の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来のバス調停制御方式の一例を示すブロック
図である。
図である。
１０１，２０１ 中央処理装置（ＣＰＵ）１０２
，２０２ 周辺制御装置（ＰＣＵ）１０３，２０
３ バス調停制御装置１０４，２０４ Ｃ
ＰＵ速度変数格納部１０５，２０５ ＣＰＵ速度
遅延制御部１０６，２０６ 優先順位決定部１０
７，２０７ ＣＰＵ・バス使用要求信号１０８，
２０８ 遅延ＣＰＵ・バス使用要求信号１０９，
２０９ ＰＣＵ・バス使用要求信号１１０，２１
０ バス使用応答信号１１１，２１１ Ｃ
ＰＵ速度変数値１１２，２１２ 遅延計数クロッ
ク１１３ システム初期化中信号
，２０２ 周辺制御装置（ＰＣＵ）１０３，２０
３ バス調停制御装置１０４，２０４ Ｃ
ＰＵ速度変数格納部１０５，２０５ ＣＰＵ速度
遅延制御部１０６，２０６ 優先順位決定部１０
７，２０７ ＣＰＵ・バス使用要求信号１０８，
２０８ 遅延ＣＰＵ・バス使用要求信号１０９，
２０９ ＰＣＵ・バス使用要求信号１１０，２１
０ バス使用応答信号１１１，２１１ Ｃ
ＰＵ速度変数値１１２，２１２ 遅延計数クロッ
ク１１３ システム初期化中信号
Claims (1)
- 【請求項１】 複数の中央処理装置（ＣＰＵ）からな
るＣＰＵ群と、複数の周辺制御装置（ＰＣＵ）からなる
ＰＣＵ群と、バス調停制御装置とを備え、前記バス調停
制御装置は情報処理システム上に設定可能なＣＰＵ速度
変数値を格納するＣＰＵ速度変数格納部と、前記ＣＰＵ
群からＣＰＵ・バス使用要求信号を前記ＣＰＵ速度変数
値に比例した時間だけ遅延させるように制御するＣＰＵ
速度遅延制御部と、このＣＰＵ速度遅延制御部が生成出
力する遅延ＣＰＵバス使用要求信号群及び前記ＰＣＵ群
からのＰＣＵ・バス使用要求信号群のバス使用順序決定
を行う優先順位決定部とからなり、前記優先順位決定部
は前記ＣＰＵ群及びＰＣＵ群にバス使用応答信号によっ
てバスの使用許可を通知し、前記ＣＰＵ速度遅延制御部
は前記ＣＰＵからのシステム初期化中信号がオフの時は
前記ＣＰＵ速度変数値を可変して出力しオンの時は前記
ＣＰＵ速度変数値によらずに前記ＣＰＵ・バス使用要求
信号を遅延しないで出力することを特徴とするバス調停
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254991A JPH04262447A (ja) | 1991-02-18 | 1991-02-18 | バス調停制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254991A JPH04262447A (ja) | 1991-02-18 | 1991-02-18 | バス調停制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262447A true JPH04262447A (ja) | 1992-09-17 |
Family
ID=12085922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254991A Pending JPH04262447A (ja) | 1991-02-18 | 1991-02-18 | バス調停制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262447A (ja) |
-
1991
- 1991-02-18 JP JP2254991A patent/JPH04262447A/ja active Pending
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