JPH08171528A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08171528A JPH08171528A JP31437794A JP31437794A JPH08171528A JP H08171528 A JPH08171528 A JP H08171528A JP 31437794 A JP31437794 A JP 31437794A JP 31437794 A JP31437794 A JP 31437794A JP H08171528 A JPH08171528 A JP H08171528A
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- Japan
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- interruption
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- dma transfer
- processor
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Abstract
(57)【要約】
【目的】 プロセッサの要求により、実行中のＤＭＡ転
送を中断できるようにする。 【構成】 プロセッサ１６が中断要求信号を緊急信号ラ
イン１９によりバス調停回路１７に送信すると、このバ
ス調停回路１７は中断指令信号を指令信号ライン２０に
よりＤＭＡＣ１８に送信するので、このＤＭＡＣ１８は
ＤＭＡ転送を中断する。
送を中断できるようにする。 【構成】 プロセッサ１６が中断要求信号を緊急信号ラ
イン１９によりバス調停回路１７に送信すると、このバ
ス調停回路１７は中断指令信号を指令信号ライン２０に
よりＤＭＡＣ１８に送信するので、このＤＭＡＣ１８は
ＤＭＡ転送を中断する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ転送を実行する
データ処理装置に関する。
データ処理装置に関する。
【０００２】
【従来の技術】現在、バスに複数のデバイスを接続した
データ処理装置において、ＤＭＡ転送によりデータ転送
を高速化すると共にプロセッサの負担を軽減することが
行なわれている。
データ処理装置において、ＤＭＡ転送によりデータ転送
を高速化すると共にプロセッサの負担を軽減することが
行なわれている。
【０００３】このようなデータ処理装置の一従来例を図
２に基づいて以下に説明する。まず、このデータ処理装
置１は、バスとしてシステムバス２を有している。この
システムバス２には、メモリであるＲＡＭ(Random Acce
ss Memory)等のメインメモリ３、プロセッサであるＣＰ
Ｕ(Central Processing Unit）４、バス調停回路５、Ｄ
ＭＡＣ６が接続されており、このＤＭＡＣ６には、複数
のＩ／Ｏ(Input／Output）７が各々専用の信号ライン８
により接続されている。
２に基づいて以下に説明する。まず、このデータ処理装
置１は、バスとしてシステムバス２を有している。この
システムバス２には、メモリであるＲＡＭ(Random Acce
ss Memory)等のメインメモリ３、プロセッサであるＣＰ
Ｕ(Central Processing Unit）４、バス調停回路５、Ｄ
ＭＡＣ６が接続されており、このＤＭＡＣ６には、複数
のＩ／Ｏ(Input／Output）７が各々専用の信号ライン８
により接続されている。
【０００４】前記システムバス２は、データライトとコ
ントロールラインとを有しており、データラインにより
各種データを転送し、コントロールラインにより、アド
レスやリードやライトなどの各種のコントロール信号を
転送する。
ントロールラインとを有しており、データラインにより
各種データを転送し、コントロールラインにより、アド
レスやリードやライトなどの各種のコントロール信号を
転送する。
【０００５】前記ＤＭＡＣ６は、ＤＭＡ転送を実行する
コントローラであり、メモリアドレスレジスタ、転送バ
イトカウンタ、コントロールレジスタ（何れも図示せ
ず）等、ＤＭＡ転送の実行に必要な各種機構を有してい
る。前記ＣＰＵ４は、各種のデータ処理を実行するプロ
セッサであり、各種の命令やデータを保持するキャッシ
ュメモリ（図示せず）を有している。
コントローラであり、メモリアドレスレジスタ、転送バ
イトカウンタ、コントロールレジスタ（何れも図示せ
ず）等、ＤＭＡ転送の実行に必要な各種機構を有してい
る。前記ＣＰＵ４は、各種のデータ処理を実行するプロ
セッサであり、各種の命令やデータを保持するキャッシ
ュメモリ（図示せず）を有している。
【０００６】また、前記ＣＰＵ４と前記バス調停回路５
とには、要求信号ライン９と応答信号ライン１０とが接
続されており、前記バス調停回路５と前記ＤＭＡＣ６と
にも、要求信号ライン１１と応答信号ライン１２とが接
続されている。前記ＣＰＵ４と前記ＤＭＡＣ６とには、
割込信号ライン１３が接続されており、前記ＣＰＵ４と
前記バス調停回路５と前記ＤＭＡＣ６とには、コントロ
ール信号ライン１４が接続されている。
とには、要求信号ライン９と応答信号ライン１０とが接
続されており、前記バス調停回路５と前記ＤＭＡＣ６と
にも、要求信号ライン１１と応答信号ライン１２とが接
続されている。前記ＣＰＵ４と前記ＤＭＡＣ６とには、
割込信号ライン１３が接続されており、前記ＣＰＵ４と
前記バス調停回路５と前記ＤＭＡＣ６とには、コントロ
ール信号ライン１４が接続されている。
【０００７】前記信号ライン８は、ＤＭＡ転送の実行を
要求する要求信号や、これに対する応答信号など、ＤＭ
Ａ転送の実行に必要な各種の信号を転送する。前記要求
信号ライン９，１１は、ＤＭＡ転送の実行を要求する要
求信号を転送し、前記応答信号ライン１０，１２は、各
種の応答信号を転送する。前記割込信号ライン１３は、
ＤＭＡ転送の終了を示す割込信号を転送し、前記コント
ロール信号ライン１４は、前記システムバス２の占有状
態を示すバスビジー信号を転送する。
要求する要求信号や、これに対する応答信号など、ＤＭ
Ａ転送の実行に必要な各種の信号を転送する。前記要求
信号ライン９，１１は、ＤＭＡ転送の実行を要求する要
求信号を転送し、前記応答信号ライン１０，１２は、各
種の応答信号を転送する。前記割込信号ライン１３は、
ＤＭＡ転送の終了を示す割込信号を転送し、前記コント
ロール信号ライン１４は、前記システムバス２の占有状
態を示すバスビジー信号を転送する。
【０００８】このような構成において、Ｉ／Ｏ７からＤ
ＭＡＣ６にＤＭＡ転送が要求されると、ＤＭＡＣ６はバ
ス調停回路５にＤＭＡ転送の要求信号を出力する。する
と、このバス調停回路５は、システムバス２をＣＰＵ４
から切り離してＤＭＡＣ６に占有させるので、この状態
でＤＭＡＣ６はメインメモリ３とＩ／Ｏ７とで各種デー
タのＤＭＡ転送を実行する。
ＭＡＣ６にＤＭＡ転送が要求されると、ＤＭＡＣ６はバ
ス調停回路５にＤＭＡ転送の要求信号を出力する。する
と、このバス調停回路５は、システムバス２をＣＰＵ４
から切り離してＤＭＡＣ６に占有させるので、この状態
でＤＭＡＣ６はメインメモリ３とＩ／Ｏ７とで各種デー
タのＤＭＡ転送を実行する。
【０００９】ＣＰＵ４は、上述のようなＤＭＡ転送の実
行中はシステムバス２を使用できないが、ＤＭＡ転送の
開始以前に内部のキャッシュメモリに命令やデータを保
持していた場合は、この命令やデータによりデータ処理
を内部で実行することはできる。
行中はシステムバス２を使用できないが、ＤＭＡ転送の
開始以前に内部のキャッシュメモリに命令やデータを保
持していた場合は、この命令やデータによりデータ処理
を内部で実行することはできる。
【００１０】つまり、ＣＰＵ４が関与することなくメイ
ンメモリ３とＩ／Ｏ７とでデータ転送が高速に実行さ
れ、これと並列してＣＰＵ４によるデータ処理が実行さ
れるので、ＣＰＵ４の負担を増加させることなくデータ
処理とデータ転送とが高速に実行される。
ンメモリ３とＩ／Ｏ７とでデータ転送が高速に実行さ
れ、これと並列してＣＰＵ４によるデータ処理が実行さ
れるので、ＣＰＵ４の負担を増加させることなくデータ
処理とデータ転送とが高速に実行される。
【００１１】
【発明が解決しようとする課題】上述したデータ処理装
置１は、ＤＭＡ転送によりデータ転送とデータ処理とを
高速化することができる。
置１は、ＤＭＡ転送によりデータ転送とデータ処理とを
高速化することができる。
【００１２】しかし、上述のようにＤＭＡ転送と並列に
ＣＰＵ４が内部でデータ処理を実行する場合、このデー
タ処理にメインメモリ３の記憶データが必要となって
も、ＣＰＵ４はＤＭＡ転送が終了するまでシステムバス
２からメインメモリ３にアクセスすることができないの
でデータ処理が遅滞する。
ＣＰＵ４が内部でデータ処理を実行する場合、このデー
タ処理にメインメモリ３の記憶データが必要となって
も、ＣＰＵ４はＤＭＡ転送が終了するまでシステムバス
２からメインメモリ３にアクセスすることができないの
でデータ処理が遅滞する。
【００１３】このような課題の解決を目的としたデータ
処理装置が、特開平6-175966号公報に開示されている。
このデータ処理装置は、各々ＣＰＵやメモリやＤＭＡＣ
を有する複数のモジュールが共通バスに接続されてお
り、これらのモジュールが共通バスを通じてＤＭＡ転送
を実行する。この時、ＤＭＡ転送を実行しているモジュ
ールのＣＰＵがＤＭＡＣに中断要求信号を転送すると、
実行中のＤＭＡ転送が中断される。
処理装置が、特開平6-175966号公報に開示されている。
このデータ処理装置は、各々ＣＰＵやメモリやＤＭＡＣ
を有する複数のモジュールが共通バスに接続されてお
り、これらのモジュールが共通バスを通じてＤＭＡ転送
を実行する。この時、ＤＭＡ転送を実行しているモジュ
ールのＣＰＵがＤＭＡＣに中断要求信号を転送すると、
実行中のＤＭＡ転送が中断される。
【００１４】しかし、上記公報に開示されたデータ処理
装置では、モジュールは他のモジュール間のＤＭＡ転送
を中断することはできない。
装置では、モジュールは他のモジュール間のＤＭＡ転送
を中断することはできない。
【００１５】また、このようなデータ処理装置をプリン
タ装置に利用し、メインメモリに一時記憶した画像デー
タを印刷機構にＤＭＡ転送するような場合、このＤＭＡ
転送を中断すると印刷機構の印刷動作も中断される。し
かし、印刷機構の連続的な印刷動作を中断させると画像
ズレなどが発生するので、このような場合にはＤＭＡ転
送を中断しないことが望ましい。
タ装置に利用し、メインメモリに一時記憶した画像デー
タを印刷機構にＤＭＡ転送するような場合、このＤＭＡ
転送を中断すると印刷機構の印刷動作も中断される。し
かし、印刷機構の連続的な印刷動作を中断させると画像
ズレなどが発生するので、このような場合にはＤＭＡ転
送を中断しないことが望ましい。
【００１６】しかし、このようなことに対処する用意
も、上記公報のデータ処理装置にはない。
も、上記公報のデータ処理装置にはない。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
バスにメモリとプロセッサとバス調停回路とＤＭＡＣと
を接続し、前記バス調停回路が前記バスを前記プロセッ
サや前記ＤＭＡＣなどに選択的に占有させることによ
り、前記プロセッサが前記バスを占有して前記メモリに
アクセスすることや、前記ＤＭＡＣが前記バスを占有し
て前記プロセッサを介することなく前記メモリと外部と
でＤＭＡ転送を実行することを行なうデータ処理装置に
おいて、ＤＭＡ転送の中断を要求する中断要求信号を専
用の緊急信号ラインにより前記バス調停回路に送信する
中断要求手段を前記プロセッサに設け、中断要求信号を
受信すると中断指令信号を専用の指令信号ラインにより
前記ＤＭＡＣに送信する中断指令手段を前記バス調停回
路に設け、中断指令信号を受信するとＤＭＡ転送を中断
するＤＭＡ中断手段を前記ＤＭＡＣに設け、このＤＭＡ
ＣがＤＭＡ転送を中断すると前記プロセッサに前記バス
を占有させる緊急制御手段を前記バス調停回路に設け
た。
バスにメモリとプロセッサとバス調停回路とＤＭＡＣと
を接続し、前記バス調停回路が前記バスを前記プロセッ
サや前記ＤＭＡＣなどに選択的に占有させることによ
り、前記プロセッサが前記バスを占有して前記メモリに
アクセスすることや、前記ＤＭＡＣが前記バスを占有し
て前記プロセッサを介することなく前記メモリと外部と
でＤＭＡ転送を実行することを行なうデータ処理装置に
おいて、ＤＭＡ転送の中断を要求する中断要求信号を専
用の緊急信号ラインにより前記バス調停回路に送信する
中断要求手段を前記プロセッサに設け、中断要求信号を
受信すると中断指令信号を専用の指令信号ラインにより
前記ＤＭＡＣに送信する中断指令手段を前記バス調停回
路に設け、中断指令信号を受信するとＤＭＡ転送を中断
するＤＭＡ中断手段を前記ＤＭＡＣに設け、このＤＭＡ
ＣがＤＭＡ転送を中断すると前記プロセッサに前記バス
を占有させる緊急制御手段を前記バス調停回路に設け
た。
【００１８】請求項２記載の発明は、請求項１記載の発
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、このＤＭＡＣは中断指令信号を受信し
ても中断ステータスが不可能であるとＤＭＡ転送を継続
する。
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、このＤＭＡＣは中断指令信号を受信し
ても中断ステータスが不可能であるとＤＭＡ転送を継続
する。
【００１９】請求項３記載の発明は、請求項２記載の発
明において、中断判断手段がＤＭＡ転送の実行中に中断
が可能か不可能かを逐次判断して中断ステータスを順次
更新する。
明において、中断判断手段がＤＭＡ転送の実行中に中断
が可能か不可能かを逐次判断して中断ステータスを順次
更新する。
【００２０】請求項４記載の発明は、請求項１記載の発
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、中断ステータスを専用のステータスラ
インによりバス調停回路に送信するステータス送信手段
を前記ＤＭＡＣに設け、前記バス調停回路は中断要求信
号を受信しても中断ステータスが不可能であると中断指
令手段による中断指令信号の送信を中止する。
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、中断ステータスを専用のステータスラ
インによりバス調停回路に送信するステータス送信手段
を前記ＤＭＡＣに設け、前記バス調停回路は中断要求信
号を受信しても中断ステータスが不可能であると中断指
令手段による中断指令信号の送信を中止する。
【００２１】請求項５記載の発明は、請求項４記載の発
明において、複数レベルの中断要求信号を複数の緊急信
号ラインによりバス調停回路に個々に送信する中断要求
手段をプロセッサに設け、実行中のＤＭＡ転送の中断が
可能か不可能かを複数レベルに判断して複数レベルの中
断ステータスを出力する中断判断手段をＤＭＡＣに設
け、複数レベルの中断ステータスを複数のステータスラ
インにより前記バス調停回路に個々に送信するステータ
ス送信手段を前記ＤＭＡＣに設け、前記バス調停回路は
中断要求信号が中断ステータスより高レベルならば中断
指令手段による中断指令信号の送信を実行する。
明において、複数レベルの中断要求信号を複数の緊急信
号ラインによりバス調停回路に個々に送信する中断要求
手段をプロセッサに設け、実行中のＤＭＡ転送の中断が
可能か不可能かを複数レベルに判断して複数レベルの中
断ステータスを出力する中断判断手段をＤＭＡＣに設
け、複数レベルの中断ステータスを複数のステータスラ
インにより前記バス調停回路に個々に送信するステータ
ス送信手段を前記ＤＭＡＣに設け、前記バス調停回路は
中断要求信号が中断ステータスより高レベルならば中断
指令手段による中断指令信号の送信を実行する。
【００２２】請求項６記載の発明は、請求項１記載の発
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、中断ステータスを専用のステータスラ
インによりプロセッサに送信するステータス送信手段を
前記ＤＭＡＣに設け、前記プロセッサは中断ステータス
が不可能ならば中断要求手段による中断要求信号の送信
を中止する。
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを判断して中断ステータスを出力する中断判断手段を
ＤＭＡＣに設け、中断ステータスを専用のステータスラ
インによりプロセッサに送信するステータス送信手段を
前記ＤＭＡＣに設け、前記プロセッサは中断ステータス
が不可能ならば中断要求手段による中断要求信号の送信
を中止する。
【００２３】請求項７記載の発明は、請求項６記載の発
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを複数レベルに判断して複数レベルの中断ステータス
を出力する中断判断手段をＤＭＡＣに設け、複数レベル
の中断ステータスを複数のステータスラインによりプロ
セッサに個々に送信するステータス送信手段を前記ＤＭ
ＡＣに設け、前記プロセッサは自身の中断要求が中断ス
テータスより高レベルならば中断要求手段による中断要
求信号の送信を実行する。
明において、実行中のＤＭＡ転送の中断が可能か不可能
かを複数レベルに判断して複数レベルの中断ステータス
を出力する中断判断手段をＤＭＡＣに設け、複数レベル
の中断ステータスを複数のステータスラインによりプロ
セッサに個々に送信するステータス送信手段を前記ＤＭ
ＡＣに設け、前記プロセッサは自身の中断要求が中断ス
テータスより高レベルならば中断要求手段による中断要
求信号の送信を実行する。
【００２４】なお、本発明で云うプロセッサとは、各種
のデータ処理を実行する処理回路であり、いわゆるＣＰ
ＵやＭＰＵ(Microprocessor Unit）などの回路部品に相
当する。
のデータ処理を実行する処理回路であり、いわゆるＣＰ
ＵやＭＰＵ(Microprocessor Unit）などの回路部品に相
当する。
【００２５】
【作用】請求項１記載の発明では、プロセッサの中断要
求手段がＤＭＡ転送の中断を要求する中断要求信号を専
用の緊急信号ラインによりバス調停回路に送信すると、
このバス調停回路の中断指令手段が中断指令信号を専用
の指令信号ラインによりＤＭＡＣに送信する。このＤＭ
ＡＣが、ＤＭＡ中断手段によりＤＭＡ転送を中断する
と、バス調停回路の緊急制御手段がプロセッサにバスを
占有させるので、プロセッサはバスを占有してメモリな
どにアクセスできる。
求手段がＤＭＡ転送の中断を要求する中断要求信号を専
用の緊急信号ラインによりバス調停回路に送信すると、
このバス調停回路の中断指令手段が中断指令信号を専用
の指令信号ラインによりＤＭＡＣに送信する。このＤＭ
ＡＣが、ＤＭＡ中断手段によりＤＭＡ転送を中断する
と、バス調停回路の緊急制御手段がプロセッサにバスを
占有させるので、プロセッサはバスを占有してメモリな
どにアクセスできる。
【００２６】請求項２記載の発明では、ＤＭＡＣにおい
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力すると、この
中断ステータスが不可能の場合は中断指令信号を受信し
てもＤＭＡ転送を継続するので、中断不可能なＤＭＡ転
送が強制的に中断されることがない。
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力すると、この
中断ステータスが不可能の場合は中断指令信号を受信し
てもＤＭＡ転送を継続するので、中断不可能なＤＭＡ転
送が強制的に中断されることがない。
【００２７】請求項３記載の発明では、ＤＭＡＣがＤＭ
Ａ転送の実行中、その中断が可能か不可能かを中断判断
手段が逐次判断して中断ステータスを順次更新するの
で、ＤＭＡ転送の中断が適切なタイミングで実行され
る。
Ａ転送の実行中、その中断が可能か不可能かを中断判断
手段が逐次判断して中断ステータスを順次更新するの
で、ＤＭＡ転送の中断が適切なタイミングで実行され
る。
【００２８】請求項４記載の発明では、ＤＭＡＣにおい
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力し、この中断
ステータスをステータス送信手段が専用のステータスラ
インによりバス調停回路に送信する。このバス調停回路
は、中断要求信号を受信しても中断ステータスが不可能
であると中断指令手段による中断指令信号の送信を中止
するので、中断指令信号がＤＭＡ転送の中断に適切なタ
イミングで送信される。
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力し、この中断
ステータスをステータス送信手段が専用のステータスラ
インによりバス調停回路に送信する。このバス調停回路
は、中断要求信号を受信しても中断ステータスが不可能
であると中断指令手段による中断指令信号の送信を中止
するので、中断指令信号がＤＭＡ転送の中断に適切なタ
イミングで送信される。
【００２９】請求項５記載の発明では、プロセッサにお
いて、中断要求手段が複数レベルの中断要求信号を複数
の緊急信号ラインによりバス調停回路に個々に送信し、
ＤＭＡＣにおいて、中断判断手段が出力した複数レベル
の中断ステータスを、ステータス送信手段が複数のステ
ータスラインによりバス調停回路に個々に送信する。バ
ス調停回路は中断ステータスが不可能でも中断要求信号
が中断ステータスより高レベルならば中断指令手段によ
る中断指令信号の送信を実行するので、中断指令信号の
送信が、ＤＭＡ転送の中断と継続との要求のバランスに
対応して実行される。
いて、中断要求手段が複数レベルの中断要求信号を複数
の緊急信号ラインによりバス調停回路に個々に送信し、
ＤＭＡＣにおいて、中断判断手段が出力した複数レベル
の中断ステータスを、ステータス送信手段が複数のステ
ータスラインによりバス調停回路に個々に送信する。バ
ス調停回路は中断ステータスが不可能でも中断要求信号
が中断ステータスより高レベルならば中断指令手段によ
る中断指令信号の送信を実行するので、中断指令信号の
送信が、ＤＭＡ転送の中断と継続との要求のバランスに
対応して実行される。
【００３０】請求項６記載の発明では、ＤＭＡＣにおい
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力し、この中断
ステータスをステータス送信手段が専用のステータスラ
インによりプロセッサに送信する。このプロセッサは、
中断ステータスが不可能ならば中断要求手段による中断
要求信号の送信を中止するので、中断要求信号がＤＭＡ
転送の中断に適切なタイミングで送信される。
て、実行中のＤＭＡ転送の中断が可能か不可能かを中断
判断手段が判断して中断ステータスを出力し、この中断
ステータスをステータス送信手段が専用のステータスラ
インによりプロセッサに送信する。このプロセッサは、
中断ステータスが不可能ならば中断要求手段による中断
要求信号の送信を中止するので、中断要求信号がＤＭＡ
転送の中断に適切なタイミングで送信される。
【００３１】請求項７記載の発明では、ＤＭＡＣにおい
て、中断判断手段が出力した複数レベルの中断ステータ
スを、ステータス送信手段が複数のステータスラインに
よりプロセッサに個々に送信する。このプロセッサは、
中断ステータスが不可能でも自身の中断要求が中断ステ
ータスより高レベルならば中断要求手段による中断要求
信号の送信を実行するので、中断要求信号の送信が、Ｄ
ＭＡ転送の中断と継続との要求のバランスに対応して実
行される。
て、中断判断手段が出力した複数レベルの中断ステータ
スを、ステータス送信手段が複数のステータスラインに
よりプロセッサに個々に送信する。このプロセッサは、
中断ステータスが不可能でも自身の中断要求が中断ステ
ータスより高レベルならば中断要求手段による中断要求
信号の送信を実行するので、中断要求信号の送信が、Ｄ
ＭＡ転送の中断と継続との要求のバランスに対応して実
行される。
【００３２】
【実施例】本発明の一実施例を図１に基づいて以下に説
明する。なお、本実施例で示すデータ処理装置１５に関
し、一従来例として前述したデータ処理装置１と同一の
部分は、同一の名称及び符号を利用して詳細な説明は省
略する。
明する。なお、本実施例で示すデータ処理装置１５に関
し、一従来例として前述したデータ処理装置１と同一の
部分は、同一の名称及び符号を利用して詳細な説明は省
略する。
【００３３】まず、本実施例のデータ処理装置１５も、
システムバス２に、メインメモリ３、プロセッサである
ＣＰＵ１６、バス調停回路１７、ＤＭＡＣ１８が接続さ
れており、このＤＭＡＣ１８に、複数のＩ／Ｏ７が信号
ライン８により接続されている。
システムバス２に、メインメモリ３、プロセッサである
ＣＰＵ１６、バス調停回路１７、ＤＭＡＣ１８が接続さ
れており、このＤＭＡＣ１８に、複数のＩ／Ｏ７が信号
ライン８により接続されている。
【００３４】そして、前記ＣＰＵ１６と前記バス調停回
路１７とには、要求信号ライン９と応答信号ライン１０
との他、緊急信号ライン１９が接続されており、前記バ
ス調停回路１７と前記ＤＭＡＣ１８とには、要求信号ラ
イン１１と応答信号ライン１２との他、指令信号ライン
２０が接続されている。
路１７とには、要求信号ライン９と応答信号ライン１０
との他、緊急信号ライン１９が接続されており、前記バ
ス調停回路１７と前記ＤＭＡＣ１８とには、要求信号ラ
イン１１と応答信号ライン１２との他、指令信号ライン
２０が接続されている。
【００３５】前記ＣＰＵ１６には、中断要求手段が設け
られており、この中断要求手段は、ＤＭＡ転送の中断を
要求する中断要求信号を前記緊急信号ライン１９により
バス調停回路１７に送信する。このバス調停回路１７に
は、中断指令手段が設けられており、この中断指令手段
は、中断要求信号を受信すると中断指令信号を前記指令
信号ライン２０によりＤＭＡＣ１８に送信する。このＤ
ＭＡＣ１８には、ＤＭＡ中断手段が設けられており、こ
のＤＭＡ中断手段は、中断指令信号を受信するとＤＭＡ
転送を中断する。前記バス調停回路１７には、緊急制御
手段が設けられており、この緊急制御手段は、前記ＤＭ
ＡＣ１８がＤＭＡ転送を中断すると前記ＣＰＵ１６に前
記システムバス２を占有させる。
られており、この中断要求手段は、ＤＭＡ転送の中断を
要求する中断要求信号を前記緊急信号ライン１９により
バス調停回路１７に送信する。このバス調停回路１７に
は、中断指令手段が設けられており、この中断指令手段
は、中断要求信号を受信すると中断指令信号を前記指令
信号ライン２０によりＤＭＡＣ１８に送信する。このＤ
ＭＡＣ１８には、ＤＭＡ中断手段が設けられており、こ
のＤＭＡ中断手段は、中断指令信号を受信するとＤＭＡ
転送を中断する。前記バス調停回路１７には、緊急制御
手段が設けられており、この緊急制御手段は、前記ＤＭ
ＡＣ１８がＤＭＡ転送を中断すると前記ＣＰＵ１６に前
記システムバス２を占有させる。
【００３６】また、本実施例のデータ処理装置１５で
は、前記ＤＭＡＣ１８に中断判断手段も設けられてお
り、この中断判断手段は、実行中のＤＭＡ転送の中断が
可能か不可能かを判断して中断ステータスを出力する。
そして、前記ＤＭＡＣ１８は、上述のように前記バス調
停回路１７から中断指令信号を受信しても、前記中断判
断手段が処理する中断ステータスが不可能の場合は、Ｄ
ＭＡ転送を前記ＤＭＡ中断手段により中断することなく
継続する。なお、前記中断判断手段は、ＤＭＡ転送の中
断が可能か不可能かを逐次判断して中断ステータスを順
次更新するので、中断指令信号を受信した前記ＤＭＡ中
断手段によるＤＭＡ転送の中断は、中断ステータスが可
能となった時点で実行される。
は、前記ＤＭＡＣ１８に中断判断手段も設けられてお
り、この中断判断手段は、実行中のＤＭＡ転送の中断が
可能か不可能かを判断して中断ステータスを出力する。
そして、前記ＤＭＡＣ１８は、上述のように前記バス調
停回路１７から中断指令信号を受信しても、前記中断判
断手段が処理する中断ステータスが不可能の場合は、Ｄ
ＭＡ転送を前記ＤＭＡ中断手段により中断することなく
継続する。なお、前記中断判断手段は、ＤＭＡ転送の中
断が可能か不可能かを逐次判断して中断ステータスを順
次更新するので、中断指令信号を受信した前記ＤＭＡ中
断手段によるＤＭＡ転送の中断は、中断ステータスが可
能となった時点で実行される。
【００３７】このような構成において、本実施例のデー
タ処理装置１５は、一従来例のデータ処理装置１と同様
に、バス調停回路１７の制御によりＤＭＡＣ１８がシス
テムバス２を占有した状態でメインメモリ３とＩ／Ｏ７
とによるＤＭＡ転送を実行することができ、この状態で
もＣＰＵ１６は、内蔵のキャッシュメモリを利用してデ
ータ処理を内部で実行することができる。
タ処理装置１５は、一従来例のデータ処理装置１と同様
に、バス調停回路１７の制御によりＤＭＡＣ１８がシス
テムバス２を占有した状態でメインメモリ３とＩ／Ｏ７
とによるＤＭＡ転送を実行することができ、この状態で
もＣＰＵ１６は、内蔵のキャッシュメモリを利用してデ
ータ処理を内部で実行することができる。
【００３８】そして、上述のような状態において、ＤＭ
Ａ転送の実行中にＣＰＵ１６のデータ処理にメインメモ
リ３の記憶データが必要となった場合、ＣＰＵ１６は、
コントロール信号ライン１４からバスビジー信号を検出
してＤＭＡ転送が実行中であることを認識すると、通常
は非アクティブにネゲートされている緊急信号ライン１
９の中断要求信号をアサートしてアクティブにすること
により、ＤＭＡ転送の中断を要求する中断要求信号をバ
ス調停回路１７に送信する。この中断要求信号を受信し
たバス調停回路１７は、通常は非アクティブにネゲート
されている指令信号ライン２０の中断指令信号をアサー
トしてアクティブにすることにより、ＤＭＡ転送の中断
を指令する中断指令信号をＤＭＡＣ１８に送信するの
で、この中断指令信号を受信したＤＭＡＣ１８は実行中
のＤＭＡ転送を中断する。
Ａ転送の実行中にＣＰＵ１６のデータ処理にメインメモ
リ３の記憶データが必要となった場合、ＣＰＵ１６は、
コントロール信号ライン１４からバスビジー信号を検出
してＤＭＡ転送が実行中であることを認識すると、通常
は非アクティブにネゲートされている緊急信号ライン１
９の中断要求信号をアサートしてアクティブにすること
により、ＤＭＡ転送の中断を要求する中断要求信号をバ
ス調停回路１７に送信する。この中断要求信号を受信し
たバス調停回路１７は、通常は非アクティブにネゲート
されている指令信号ライン２０の中断指令信号をアサー
トしてアクティブにすることにより、ＤＭＡ転送の中断
を指令する中断指令信号をＤＭＡＣ１８に送信するの
で、この中断指令信号を受信したＤＭＡＣ１８は実行中
のＤＭＡ転送を中断する。
【００３９】より詳細には、ＤＭＡ転送を実行している
ＤＭＡＣ１８では、実行中のＤＭＡ転送の中断が可能か
不可能かが逐次判断されて中断ステータスが順次更新さ
れているので、中断指令信号を受信した時点で中断ステ
ータスが可能か不可能かが判断される。この判断結果と
して、中断ステータスが可能の場合は直ちにＤＭＡ転送
が中断されるが、中断ステータスが不可能の場合は、こ
の時点ではＤＭＡ転送は中断されることなく継続され、
中断ステータスが可能となった時点で中断される。
ＤＭＡＣ１８では、実行中のＤＭＡ転送の中断が可能か
不可能かが逐次判断されて中断ステータスが順次更新さ
れているので、中断指令信号を受信した時点で中断ステ
ータスが可能か不可能かが判断される。この判断結果と
して、中断ステータスが可能の場合は直ちにＤＭＡ転送
が中断されるが、中断ステータスが不可能の場合は、こ
の時点ではＤＭＡ転送は中断されることなく継続され、
中断ステータスが可能となった時点で中断される。
【００４０】このようにＤＭＡ転送を中断したＤＭＡＣ
１８は、コントロール信号ライン１４のバスビジー信号
を非アクティブにネゲートするので、これを検知したバ
ス調停回路１７が応答信号ライン１０の応答信号をアサ
ートしてアクティブにすることによりＣＰＵ１６に応答
信号を出力する。この応答信号によりＣＰＵ１６はシス
テムバス２を使用できる状態となるので、このＣＰＵ１
６は、コントロール信号ライン１４のバスビジー信号を
アサートしてアクティブにし、システムバス２からメイ
ンメモリ３にアクセスしてデータ処理を実行する。
１８は、コントロール信号ライン１４のバスビジー信号
を非アクティブにネゲートするので、これを検知したバ
ス調停回路１７が応答信号ライン１０の応答信号をアサ
ートしてアクティブにすることによりＣＰＵ１６に応答
信号を出力する。この応答信号によりＣＰＵ１６はシス
テムバス２を使用できる状態となるので、このＣＰＵ１
６は、コントロール信号ライン１４のバスビジー信号を
アサートしてアクティブにし、システムバス２からメイ
ンメモリ３にアクセスしてデータ処理を実行する。
【００４１】この時、ＤＭＡＣ１８は、中断されたＤＭ
Ａ転送を再開するために要求信号ライン１１の要求信号
をアサートしてアクティブにすることにより、要求信号
をバス調停回路１７に出力しているので、ＣＰＵ１６が
データ処理を完了してコントロール信号ライン１４のバ
スビジー信号を非アクティブにネゲートすると、これを
検知したバス調停回路１７は応答信号ライン１２の応答
信号をアサートしてアクティブにすることにより、応答
信号をＤＭＡＣ１８に出力する。この応答信号を検知し
たＤＭＡＣ１８は、コントロール信号ライン１４のバス
ビジー信号をアサートしてアクティブにし、システムバ
ス２を占有してＤＭＡ転送を再開する。
Ａ転送を再開するために要求信号ライン１１の要求信号
をアサートしてアクティブにすることにより、要求信号
をバス調停回路１７に出力しているので、ＣＰＵ１６が
データ処理を完了してコントロール信号ライン１４のバ
スビジー信号を非アクティブにネゲートすると、これを
検知したバス調停回路１７は応答信号ライン１２の応答
信号をアサートしてアクティブにすることにより、応答
信号をＤＭＡＣ１８に出力する。この応答信号を検知し
たＤＭＡＣ１８は、コントロール信号ライン１４のバス
ビジー信号をアサートしてアクティブにし、システムバ
ス２を占有してＤＭＡ転送を再開する。
【００４２】上述のように、本実施例のデータ処理装置
１５は、ＣＰＵ１６がＤＭＡ転送の最中でもシステムバ
ス２を一時的に使用できるので、ＣＰＵ１６のデータ処
理が遅滞することを防止できる。このため、ＣＰＵ１６
のデータ処理とＤＭＡＣ１８のＤＭＡ転送とが並行処理
される割合が向上し、データ処理装置１５の作業能率が
改善される。また、データ処理装置１５がリアルタイム
にデータ処理を実行する場合、デッドラインを満たすよ
うにＣＰＵ１６をスケジューリングできる確率も向上す
るので、データ処理装置１５のリアルタイム性を保証し
やすい。
１５は、ＣＰＵ１６がＤＭＡ転送の最中でもシステムバ
ス２を一時的に使用できるので、ＣＰＵ１６のデータ処
理が遅滞することを防止できる。このため、ＣＰＵ１６
のデータ処理とＤＭＡＣ１８のＤＭＡ転送とが並行処理
される割合が向上し、データ処理装置１５の作業能率が
改善される。また、データ処理装置１５がリアルタイム
にデータ処理を実行する場合、デッドラインを満たすよ
うにＣＰＵ１６をスケジューリングできる確率も向上す
るので、データ処理装置１５のリアルタイム性を保証し
やすい。
【００４３】しかも、Ｉ／Ｏ７の状態などのためにＤＭ
Ａ転送の中断が不可能な場合は、中断ステータスが不可
能とされることによりＤＭＡ転送の中断が中止されるの
で、中断不可能なＤＭＡ転送が強制的に中断されるよう
なことがない。さらに、このようにＤＭＡ転送の中断が
不可能の中断ステータスにより中止されても、この中断
ステータスはＤＭＡ転送の状態に従って順次更新される
ので、ＤＭＡ転送は適正なタイミングで中断される。
Ａ転送の中断が不可能な場合は、中断ステータスが不可
能とされることによりＤＭＡ転送の中断が中止されるの
で、中断不可能なＤＭＡ転送が強制的に中断されるよう
なことがない。さらに、このようにＤＭＡ転送の中断が
不可能の中断ステータスにより中止されても、この中断
ステータスはＤＭＡ転送の状態に従って順次更新される
ので、ＤＭＡ転送は適正なタイミングで中断される。
【００４４】なお、前述した特開平6-175966号公報のデ
ータ処理装置と同様に、本実施例のデータ処理装置１を
モジュール化し、複数のモジュールを一つのシステムバ
ス２に接続することも可能である。この場合、一個のモ
ジュールをＣＰＵ１６とＤＭＡＣ１８とにより形成し、
複数のモジュールが一個のバス調停回路１７を共有する
構成となる。このようなデータ処理装置では、一個のモ
ジュールがＤＭＡ転送を実行している最中でも、他のモ
ジュールのＣＰＵ１６がバス調停回路１７に中断要求信
号を送信してＤＭＡ転送を中断させることができる。
ータ処理装置と同様に、本実施例のデータ処理装置１を
モジュール化し、複数のモジュールを一つのシステムバ
ス２に接続することも可能である。この場合、一個のモ
ジュールをＣＰＵ１６とＤＭＡＣ１８とにより形成し、
複数のモジュールが一個のバス調停回路１７を共有する
構成となる。このようなデータ処理装置では、一個のモ
ジュールがＤＭＡ転送を実行している最中でも、他のモ
ジュールのＣＰＵ１６がバス調停回路１７に中断要求信
号を送信してＤＭＡ転送を中断させることができる。
【００４５】また、本実施例のデータ処理装置１では、
ＤＭＡＣ１８が中断ステータスによりＤＭＡ転送の中断
の可否を判断して実行することを例示したが、本発明は
上記実施例に限定されるものではなく、ＤＭＡＣ１８に
ステータス送信手段を設け、バス調停回路１７に中断指
令手段を設け、ＤＭＡＣ１８とバス調停回路１７とにス
テータスライン２１を接続することも可能である。この
場合、ＤＭＡＣ１８のステータス送信手段は、中断ステ
ータスをステータスライン２１により前記バス調停回路
１７に送信するので、このバス調停回路１７は、受信し
たステータス信号が不可能ならば中断要求信号を受信し
ても中断指令手段による中断指令信号の送信を中止す
る。
ＤＭＡＣ１８が中断ステータスによりＤＭＡ転送の中断
の可否を判断して実行することを例示したが、本発明は
上記実施例に限定されるものではなく、ＤＭＡＣ１８に
ステータス送信手段を設け、バス調停回路１７に中断指
令手段を設け、ＤＭＡＣ１８とバス調停回路１７とにス
テータスライン２１を接続することも可能である。この
場合、ＤＭＡＣ１８のステータス送信手段は、中断ステ
ータスをステータスライン２１により前記バス調停回路
１７に送信するので、このバス調停回路１７は、受信し
たステータス信号が不可能ならば中断要求信号を受信し
ても中断指令手段による中断指令信号の送信を中止す
る。
【００４６】さらに、ＤＭＡ転送の中断を、ＣＰＵ１６
の中断要求とＤＭＡＣ１８の継続要求とのバランスに従
って制御することも可能である。この場合、ＣＰＵ１６
の中断要求手段が複数レベルの中断要求信号を出力する
ようにし、ＣＰＵ１６とバス調停回路１７とに複数の緊
急信号ライン１９を接続して複数レベルの中断要求信号
を個々に送信させる。同様に、ＤＭＡＣ１８の中断判断
手段が複数レベルの中断ステータスを出力するように
し、ＤＭＡＣ１８とバス調停回路１７とに複数のステー
タスライン２１を接続して複数レベルの中断ステータス
を個々に送信させる。
の中断要求とＤＭＡＣ１８の継続要求とのバランスに従
って制御することも可能である。この場合、ＣＰＵ１６
の中断要求手段が複数レベルの中断要求信号を出力する
ようにし、ＣＰＵ１６とバス調停回路１７とに複数の緊
急信号ライン１９を接続して複数レベルの中断要求信号
を個々に送信させる。同様に、ＤＭＡＣ１８の中断判断
手段が複数レベルの中断ステータスを出力するように
し、ＤＭＡＣ１８とバス調停回路１７とに複数のステー
タスライン２１を接続して複数レベルの中断ステータス
を個々に送信させる。
【００４７】そして、バス調停回路１７は、ＣＰＵ１６
から中断要求信号を受信するとＤＭＡＣ１８から受信す
る中断ステータスが可能か不可能かを判断し、これが可
能ならば、中断指令手段による中断指令信号の送信を実
行する。また、中断ステータスが不可能の場合は、中断
要求信号と中断ステータスとのレベルを比較し、中断要
求信号が中断ステータスより低レベルならば、中断指令
手段による中断指令信号の送信を中止し、中断要求信号
が中断ステータスより高レベルならば、中断指令手段に
よる中断指令信号の送信を実行する。
から中断要求信号を受信するとＤＭＡＣ１８から受信す
る中断ステータスが可能か不可能かを判断し、これが可
能ならば、中断指令手段による中断指令信号の送信を実
行する。また、中断ステータスが不可能の場合は、中断
要求信号と中断ステータスとのレベルを比較し、中断要
求信号が中断ステータスより低レベルならば、中断指令
手段による中断指令信号の送信を中止し、中断要求信号
が中断ステータスより高レベルならば、中断指令手段に
よる中断指令信号の送信を実行する。
【００４８】この場合、ＤＭＡ転送の中断がＣＰＵ１６
の中断要求とＤＭＡＣ１８の継続要求とのバランスに従
って制御されるので、重要な処理を優先させることがで
きる。
の中断要求とＤＭＡＣ１８の継続要求とのバランスに従
って制御されるので、重要な処理を優先させることがで
きる。
【００４９】なお、可能の中断ステータスを、中断要求
信号より常に低レベルとなる最低レベルの不可能の中断
ステータスとして設定すれば、中断ステータスが可能か
不可能かを判断する処理は不用となり、最初から中断要
求信号と中断ステータスとのレベルを比較すれば良いこ
とになる。
信号より常に低レベルとなる最低レベルの不可能の中断
ステータスとして設定すれば、中断ステータスが可能か
不可能かを判断する処理は不用となり、最初から中断要
求信号と中断ステータスとのレベルを比較すれば良いこ
とになる。
【００５０】上述した変形例と同様に、ステータスライ
ン２１をＣＰＵ１６に接続し、このＣＰＵ１６が、中断
ステータスが不可能ならば中断要求手段による中断要求
信号の送信を中止することも可能である。さらに、ＤＭ
ＡＣ１８の中断判断手段が複数レベルの中断ステータス
を出力するようにし、ＤＭＡＣ１８とＣＰＵ１６とを接
続するステータスライン２１を複数とし、このＣＰＵ１
６が、中断ステータスが不可能でも自身の中断要求が中
断ステータスより高レベルならば中断要求手段による中
断要求信号の送信を実行することも可能である。
ン２１をＣＰＵ１６に接続し、このＣＰＵ１６が、中断
ステータスが不可能ならば中断要求手段による中断要求
信号の送信を中止することも可能である。さらに、ＤＭ
ＡＣ１８の中断判断手段が複数レベルの中断ステータス
を出力するようにし、ＤＭＡＣ１８とＣＰＵ１６とを接
続するステータスライン２１を複数とし、このＣＰＵ１
６が、中断ステータスが不可能でも自身の中断要求が中
断ステータスより高レベルならば中断要求手段による中
断要求信号の送信を実行することも可能である。
【００５１】
【発明の効果】請求項１記載の発明は、ＤＭＡ転送の中
断を要求する中断要求信号を専用の緊急信号ラインによ
りバス調停回路に送信する中断要求手段をプロセッサに
設け、中断要求信号を受信すると中断指令信号を専用の
指令信号ラインによりＤＭＡＣに送信する中断指令手段
をバス調停回路に設け、中断指令信号を受信するとＤＭ
Ａ転送を中断するＤＭＡ中断手段をＤＭＡＣに設け、こ
のＤＭＡＣがＤＭＡ転送を中断するとプロセッサにバス
を占有させる緊急制御手段をバス調停回路に設けたこと
により、プロセッサの要求により実行中のＤＭＡ転送を
中断することができるので、ＤＭＡ転送の最中にプロセ
ッサがバスを使用してデータ処理を実行することがで
き、プロセッサによるデータ処理とＤＭＡＣによるＤＭ
Ａ転送の並行処理の割合が向上するので、作業能率を改
善することができる。
断を要求する中断要求信号を専用の緊急信号ラインによ
りバス調停回路に送信する中断要求手段をプロセッサに
設け、中断要求信号を受信すると中断指令信号を専用の
指令信号ラインによりＤＭＡＣに送信する中断指令手段
をバス調停回路に設け、中断指令信号を受信するとＤＭ
Ａ転送を中断するＤＭＡ中断手段をＤＭＡＣに設け、こ
のＤＭＡＣがＤＭＡ転送を中断するとプロセッサにバス
を占有させる緊急制御手段をバス調停回路に設けたこと
により、プロセッサの要求により実行中のＤＭＡ転送を
中断することができるので、ＤＭＡ転送の最中にプロセ
ッサがバスを使用してデータ処理を実行することがで
き、プロセッサによるデータ処理とＤＭＡＣによるＤＭ
Ａ転送の並行処理の割合が向上するので、作業能率を改
善することができる。
【００５２】請求項２記載の発明は、実行中のＤＭＡ転
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、このＤＭＡＣ
は中断指令信号を受信しても中断ステータスが不可能で
あるとＤＭＡ転送を継続することにより、ＤＭＡ転送が
中断不可能なタイミングで強制的に中断されることを防
止できる。
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、このＤＭＡＣ
は中断指令信号を受信しても中断ステータスが不可能で
あるとＤＭＡ転送を継続することにより、ＤＭＡ転送が
中断不可能なタイミングで強制的に中断されることを防
止できる。
【００５３】請求項３記載の発明は、中断判断手段がＤ
ＭＡ転送の実行中に中断が可能か不可能かを逐次判断し
て中断ステータスを順次更新することにより、ＤＭＡ転
送が中断不可能として中断されなくとも、このＤＭＡ転
送が中断可能となった時点で中断されるので、ＤＭＡ転
送を最適なタイミングで中断することができる。
ＭＡ転送の実行中に中断が可能か不可能かを逐次判断し
て中断ステータスを順次更新することにより、ＤＭＡ転
送が中断不可能として中断されなくとも、このＤＭＡ転
送が中断可能となった時点で中断されるので、ＤＭＡ転
送を最適なタイミングで中断することができる。
【００５４】請求項４記載の発明は、実行中のＤＭＡ転
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、中断ステータ
スを専用のステータスラインによりバス調停回路に送信
するステータス送信手段をＤＭＡＣに設け、バス調停回
路は中断要求信号を受信しても中断ステータスが不可能
であると中断指令手段による中断指令信号の送信を中止
することにより、ＤＭＡ転送が中断不可能なタイミング
で強制的に中断されることを防止できる。
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、中断ステータ
スを専用のステータスラインによりバス調停回路に送信
するステータス送信手段をＤＭＡＣに設け、バス調停回
路は中断要求信号を受信しても中断ステータスが不可能
であると中断指令手段による中断指令信号の送信を中止
することにより、ＤＭＡ転送が中断不可能なタイミング
で強制的に中断されることを防止できる。
【００５５】請求項５記載の発明は、複数レベルの中断
要求信号を複数の緊急信号ラインによりバス調停回路に
個々に送信する中断要求手段をプロセッサに設け、実行
中のＤＭＡ転送の中断が可能か不可能かを複数レベルに
判断して複数レベルの中断ステータスを出力する中断判
断手段をＤＭＡＣに設け、複数レベルの中断ステータス
を複数のステータスラインによりバス調停回路に個々に
送信するステータス送信手段をＤＭＡＣに設け、バス調
停回路は中断要求信号が中断ステータスより高レベルな
らば中断指令手段による中断指令信号の送信を実行する
ことにより、プロセッサによるＤＭＡ転送の中断要求の
レベルと、ＤＭＡＣによるＤＭＡ転送の継続要求のレベ
ルとに対応して、ＤＭＡ転送の中断が制御されるので、
重要な処理を優先させることができる。
要求信号を複数の緊急信号ラインによりバス調停回路に
個々に送信する中断要求手段をプロセッサに設け、実行
中のＤＭＡ転送の中断が可能か不可能かを複数レベルに
判断して複数レベルの中断ステータスを出力する中断判
断手段をＤＭＡＣに設け、複数レベルの中断ステータス
を複数のステータスラインによりバス調停回路に個々に
送信するステータス送信手段をＤＭＡＣに設け、バス調
停回路は中断要求信号が中断ステータスより高レベルな
らば中断指令手段による中断指令信号の送信を実行する
ことにより、プロセッサによるＤＭＡ転送の中断要求の
レベルと、ＤＭＡＣによるＤＭＡ転送の継続要求のレベ
ルとに対応して、ＤＭＡ転送の中断が制御されるので、
重要な処理を優先させることができる。
【００５６】請求項６記載の発明は、実行中のＤＭＡ転
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、中断ステータ
スを専用のステータスラインによりプロセッサに送信す
るステータス送信手段をＤＭＡＣに設け、プロセッサは
中断ステータスが不可能ならば中断要求手段による中断
要求信号の送信を中止することにより、ＤＭＡ転送が中
断不可能なタイミングで強制的に中断されることを防止
できる。
送の中断が可能か不可能かを判断して中断ステータスを
出力する中断判断手段をＤＭＡＣに設け、中断ステータ
スを専用のステータスラインによりプロセッサに送信す
るステータス送信手段をＤＭＡＣに設け、プロセッサは
中断ステータスが不可能ならば中断要求手段による中断
要求信号の送信を中止することにより、ＤＭＡ転送が中
断不可能なタイミングで強制的に中断されることを防止
できる。
【００５７】請求項７記載の発明は、実行中のＤＭＡ転
送の中断が可能か不可能かを複数レベルに判断して複数
レベルの中断ステータスを出力する中断判断手段をＤＭ
ＡＣに設け、複数レベルの中断ステータスを複数のステ
ータスラインによりプロセッサに個々に送信するステー
タス送信手段をＤＭＡＣに設け、プロセッサは自身の中
断要求が中断ステータスより高レベルならば中断要求手
段による中断要求信号の送信を実行することにより、プ
ロセッサによるＤＭＡ転送の中断要求のレベルと、ＤＭ
ＡＣによるＤＭＡ転送の継続要求のレベルとに対応し
て、ＤＭＡ転送の中断が制御されるので、重要な処理を
優先させることができる。
送の中断が可能か不可能かを複数レベルに判断して複数
レベルの中断ステータスを出力する中断判断手段をＤＭ
ＡＣに設け、複数レベルの中断ステータスを複数のステ
ータスラインによりプロセッサに個々に送信するステー
タス送信手段をＤＭＡＣに設け、プロセッサは自身の中
断要求が中断ステータスより高レベルならば中断要求手
段による中断要求信号の送信を実行することにより、プ
ロセッサによるＤＭＡ転送の中断要求のレベルと、ＤＭ
ＡＣによるＤＭＡ転送の継続要求のレベルとに対応し
て、ＤＭＡ転送の中断が制御されるので、重要な処理を
優先させることができる。
【図１】本発明のデータ処理装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】データ処理装置の一従来例を示すブロック図で
ある。
ある。
２ バス ３ メモリ １５ データ処理装置 １６ プロセッサ １７ バス調停回路 １８ ＤＭＡＣ １９ 緊急信号ライン ２０ 指令信号ライン ２１ ステータス信号ライン
Claims (7)
- 【請求項１】 バスにメモリとプロセッサとバス調停回
路とＤＭＡＣ(Direct Memory Access Controller）とを
接続し、前記バス調停回路が前記バスを前記プロセッサ
や前記ＤＭＡＣなどに選択的に占有させることにより、
前記プロセッサが前記バスを占有して前記メモリにアク
セスすることや、前記ＤＭＡＣが前記バスを占有して前
記プロセッサを介することなく前記メモリと外部とでＤ
ＭＡ転送を実行することを行なうデータ処理装置におい
て、ＤＭＡ転送の中断を要求する中断要求信号を専用の
緊急信号ラインにより前記バス調停回路に送信する中断
要求手段を前記プロセッサに設け、中断要求信号を受信
すると中断指令信号を専用の指令信号ラインにより前記
ＤＭＡＣに送信する中断指令手段を前記バス調停回路に
設け、中断指令信号を受信するとＤＭＡ転送を中断する
ＤＭＡ中断手段を前記ＤＭＡＣに設け、このＤＭＡＣが
ＤＭＡ転送を中断すると前記プロセッサに前記バスを占
有させる緊急制御手段を前記バス調停回路に設けたこと
を特徴とするデータ処理装置。 - 【請求項２】 実行中のＤＭＡ転送の中断が可能か不可
能かを判断して中断ステータスを出力する中断判断手段
をＤＭＡＣに設け、このＤＭＡＣは中断指令信号を受信
しても中断ステータスが不可能であるとＤＭＡ転送を継
続することを特徴とする請求項１記載のデータ処理装
置。 - 【請求項３】 中断判断手段がＤＭＡ転送の実行中に中
断が可能か不可能かを逐次判断して中断ステータスを順
次更新することを特徴とする請求項２記載のデータ処理
装置。 - 【請求項４】 実行中のＤＭＡ転送の中断が可能か不可
能かを判断して中断ステータスを出力する中断判断手段
をＤＭＡＣに設け、中断ステータスを専用のステータス
ラインによりバス調停回路に送信するステータス送信手
段を前記ＤＭＡＣに設け、前記バス調停回路は中断要求
信号を受信しても中断ステータスが不可能であると中断
指令手段による中断指令信号の送信を中止することを特
徴とする請求項１記載のデータ処理装置。 - 【請求項５】 複数レベルの中断要求信号を複数の緊急
信号ラインによりバス調停回路に個々に送信する中断要
求手段をプロセッサに設け、実行中のＤＭＡ転送の中断
が可能か不可能かを複数レベルに判断して複数レベルの
中断ステータスを出力する中断判断手段をＤＭＡＣに設
け、複数レベルの中断ステータスを複数のステータスラ
インにより前記バス調停回路に個々に送信するステータ
ス送信手段を前記ＤＭＡＣに設け、前記バス調停回路は
中断要求信号が中断ステータスより高レベルならば中断
指令手段による中断指令信号の送信を実行することを特
徴とする請求項４記載のデータ処理装置。 - 【請求項６】 実行中のＤＭＡ転送の中断が可能か不可
能かを判断して中断ステータスを出力する中断判断手段
をＤＭＡＣに設け、中断ステータスを専用のステータス
ラインによりプロセッサに送信するステータス送信手段
を前記ＤＭＡＣに設け、前記プロセッサは中断ステータ
スが不可能ならば中断要求手段による中断要求信号の送
信を中止することを特徴とする請求項１記載のデータ処
理装置。 - 【請求項７】 実行中のＤＭＡ転送の中断が可能か不可
能かを複数レベルに判断して複数レベルの中断ステータ
スを出力する中断判断手段をＤＭＡＣに設け、複数レベ
ルの中断ステータスを複数のステータスラインによりプ
ロセッサに個々に送信するステータス送信手段を前記Ｄ
ＭＡＣに設け、前記プロセッサは自身の中断要求が中断
ステータスより高レベルならば中断要求手段による中断
要求信号の送信を実行することを特徴とする請求項６記
載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31437794A JPH08171528A (ja) | 1994-12-19 | 1994-12-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31437794A JPH08171528A (ja) | 1994-12-19 | 1994-12-19 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171528A true JPH08171528A (ja) | 1996-07-02 |
Family
ID=18052617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31437794A Pending JPH08171528A (ja) | 1994-12-19 | 1994-12-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08171528A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389030B1 (ko) * | 2001-06-21 | 2003-06-25 | 삼성전자주식회사 | 다중 채널을 가진 고속 직접 메모리 억세스 컨트롤러 |
| EP1422628A1 (en) * | 2001-08-02 | 2004-05-26 | Matsushita Electric Industrial Co., Ltd. | Host apparatus, electronic device, and transmission system control method |
| JP2006023808A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | データ転送装置及びデータ転送方法 |
| US7007124B2 (en) | 2000-07-05 | 2006-02-28 | Sharp Kabushiki Kaisha | Image processing system, and semiconductor device and digital still camera apparatus using image processing system |
| JP2007534052A (ja) * | 2004-03-26 | 2007-11-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路及びトランザクション撤回方法 |
| JP2008059155A (ja) * | 2006-08-30 | 2008-03-13 | Toshiba Corp | 情報処理装置及び情報処理方法 |
-
1994
- 1994-12-19 JP JP31437794A patent/JPH08171528A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1422628A4 (en) * | 2001-08-02 | 2006-08-02 | Matsushita Electric Ind Co Ltd | Host device, electronic device and transmission system control method |
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| US7917728B2 (en) | 2004-03-26 | 2011-03-29 | Koninklijke Philips Electronics N.V. | Integrated circuit and method for transaction retraction |
| JP2006023808A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | データ転送装置及びデータ転送方法 |
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