JP2002251368A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JP2002251368A JP2002251368A JP2001049136A JP2001049136A JP2002251368A JP 2002251368 A JP2002251368 A JP 2002251368A JP 2001049136 A JP2001049136 A JP 2001049136A JP 2001049136 A JP2001049136 A JP 2001049136A JP 2002251368 A JP2002251368 A JP 2002251368A
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- JP
- Japan
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- data
- cpu
- data transfer
- controller
- storage device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【課題】 セントロニクスＩ／Ｆコントローラが受信し
たデータをＤＭＡコントローラにより記憶装置に転送す
るデータ転送装置において、ＣＰＵが転送バイト数を示
すレジスタを読む場合、実際に記憶装置に転送されたデ
ータバイト数との不整合が生じることを防止する。 【解決手段】 記憶装置３０への転送バイト数レジスタ
１５に対してReadアクセスをＣＰＵ２０が実行する場
合、まず、ＣＰＵからＤＭＡコントローラ１２に対して
中断フラグをアサートする。これに応じてセントロＩ／
ＦのＢＵＳＹ信号をアサートし、データ転送を中断す
る。バッファに受信データが蓄積されていれば、記憶装
置へデータを転送し、バッファが空になれば、割り込み
やレジスタのフラグで知らせる。次に、ＣＰＵはレジス
タに対してReadアクセスを行う。その後、ＣＰＵからＤ
ＭＡコントローラに対して上記中断フラグをネゲートし
てセントロＩ／ＦのＢＵＳＹ信号をネゲートし、データ
転送を再開する。
たデータをＤＭＡコントローラにより記憶装置に転送す
るデータ転送装置において、ＣＰＵが転送バイト数を示
すレジスタを読む場合、実際に記憶装置に転送されたデ
ータバイト数との不整合が生じることを防止する。 【解決手段】 記憶装置３０への転送バイト数レジスタ
１５に対してReadアクセスをＣＰＵ２０が実行する場
合、まず、ＣＰＵからＤＭＡコントローラ１２に対して
中断フラグをアサートする。これに応じてセントロＩ／
ＦのＢＵＳＹ信号をアサートし、データ転送を中断す
る。バッファに受信データが蓄積されていれば、記憶装
置へデータを転送し、バッファが空になれば、割り込み
やレジスタのフラグで知らせる。次に、ＣＰＵはレジス
タに対してReadアクセスを行う。その後、ＣＰＵからＤ
ＭＡコントローラに対して上記中断フラグをネゲートし
てセントロＩ／ＦのＢＵＳＹ信号をネゲートし、データ
転送を再開する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡコントロー
ラ機能とセントロニクスＩ／Ｆコントローラ機能を有す
るデータ転送制御装置に関する。
ラ機能とセントロニクスＩ／Ｆコントローラ機能を有す
るデータ転送制御装置に関する。
【０００２】
【従来の技術】従来より、セントロニクス（以下、セン
トロと略す）Ｉ／ＦコントローラとＤＭＡコントローラ
とを有し、セントロＩ／Ｆコントローラが受信したデー
タをＤＭＡコントローラにより記憶装置に転送するよう
にしたデータ転送制御装置が知られている。また、特開
平５−１８１６２２号公報には、ＤＭＡの転送バイト数
を読み出しながら、高速転送を行うようにしたプリンタ
のデータ入出力装置が開示されている。
トロと略す）Ｉ／ＦコントローラとＤＭＡコントローラ
とを有し、セントロＩ／Ｆコントローラが受信したデー
タをＤＭＡコントローラにより記憶装置に転送するよう
にしたデータ転送制御装置が知られている。また、特開
平５−１８１６２２号公報には、ＤＭＡの転送バイト数
を読み出しながら、高速転送を行うようにしたプリンタ
のデータ入出力装置が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
データ転送制御装置においては、ＤＭＡコントローラの
転送バイト数を示すレジスタをＣＰＵが読んでいる間に
セントロＩ／Ｆコントローラがデータを受信すると、実
際に記憶装置に転送されたデータバイト数と不整合が生
じてしまうという第１の問題があった。また、ＤＭＡコ
ントローラ内のバッファにセントロデータが蓄積してい
る状態でＤＭＡコントローラの転送バイト数レジスタを
ＣＰＵが読むと、実際に記憶装置に転送されたデータバ
イト数と不整合が生じてしまうという第２の問題があっ
た。
データ転送制御装置においては、ＤＭＡコントローラの
転送バイト数を示すレジスタをＣＰＵが読んでいる間に
セントロＩ／Ｆコントローラがデータを受信すると、実
際に記憶装置に転送されたデータバイト数と不整合が生
じてしまうという第１の問題があった。また、ＤＭＡコ
ントローラ内のバッファにセントロデータが蓄積してい
る状態でＤＭＡコントローラの転送バイト数レジスタを
ＣＰＵが読むと、実際に記憶装置に転送されたデータバ
イト数と不整合が生じてしまうという第２の問題があっ
た。
【０００４】本発明は上記の問題を解決するためになさ
れたもので、ＣＰＵが転送バイト数を示すレジスタを読
む場合、実際に記憶装置に転送されたデータバイト数と
の不整合が生じることを回避することを目的としてい
る。
れたもので、ＣＰＵが転送バイト数を示すレジスタを読
む場合、実際に記憶装置に転送されたデータバイト数と
の不整合が生じることを回避することを目的としてい
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるデータ転送制御装置においては、セ
ントロニクスＩ／ＦコントローラとＤＭＡコントローラ
とを有し、セントロニクスＩ／Ｆコントローラが受信し
たデータをＤＭＡコントローラにより記憶装置に転送す
るようになされるとともに、ＣＰＵがアクセスする転送
バイト数を示すレジスタと受信したデータを蓄積するバ
ッファをＤＭＡコントローラが有するデータ転送制御装
置において、ＤＭＡの中断／再開を制御する制御手段を
ＤＭＡコントローラに設け、制御手段はＣＰＵからのデ
ータ転送中断要求フラグがアサートされたとき、セント
ロＩ／ＦのＢＵＳＹ信号をアサートすることにより、デ
ータの転送を中断させるようにしている。
めに、本発明によるデータ転送制御装置においては、セ
ントロニクスＩ／ＦコントローラとＤＭＡコントローラ
とを有し、セントロニクスＩ／Ｆコントローラが受信し
たデータをＤＭＡコントローラにより記憶装置に転送す
るようになされるとともに、ＣＰＵがアクセスする転送
バイト数を示すレジスタと受信したデータを蓄積するバ
ッファをＤＭＡコントローラが有するデータ転送制御装
置において、ＤＭＡの中断／再開を制御する制御手段を
ＤＭＡコントローラに設け、制御手段はＣＰＵからのデ
ータ転送中断要求フラグがアサートされたとき、セント
ロＩ／ＦのＢＵＳＹ信号をアサートすることにより、デ
ータの転送を中断させるようにしている。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
とともに説明する。本実施の形態においては、上記第１
の問題を解決するために、転送バイトレジスタを読み出
す前にＤＭＡを中断し、セントロＩ／ＦのＢＵＳＹ信号
をアサートすることにより、ホストからのデータ送信を
中断することで上記不整合を回避するようにしている。
また、上記第２の問題を解決するために、バッファ内デ
ータを全て記憶装置へ転送した後、割り込みやレジスタ
のフラグを立てることによりＣＰＵへバッファが空にな
ったことを伝え、ＤＭＡコントローラの転送バイト数レ
ジスタRead可能であることを示し、上記不整合を回避す
るようにしている。
とともに説明する。本実施の形態においては、上記第１
の問題を解決するために、転送バイトレジスタを読み出
す前にＤＭＡを中断し、セントロＩ／ＦのＢＵＳＹ信号
をアサートすることにより、ホストからのデータ送信を
中断することで上記不整合を回避するようにしている。
また、上記第２の問題を解決するために、バッファ内デ
ータを全て記憶装置へ転送した後、割り込みやレジスタ
のフラグを立てることによりＣＰＵへバッファが空にな
ったことを伝え、ＤＭＡコントローラの転送バイト数レ
ジスタRead可能であることを示し、上記不整合を回避す
るようにしている。
【０００７】図１は本発明の実施の形態によるデータ転
送制御装置としてのセントロＩ／Ｆ制御装置１０の構成
を示すブロック図である。本装置１０は、ＣＰＵ２０と
記憶装置３０とのＩ／Ｆコントローラ１１と、ＤＭＡ
（Direct Memory acces)コントローラ１２と、セントロ
Ｉ／Ｆと接続されるセントロＩ／Ｆコントローラ１３と
によりＡＳＩＣの半導体集積回路に構成されている。
送制御装置としてのセントロＩ／Ｆ制御装置１０の構成
を示すブロック図である。本装置１０は、ＣＰＵ２０と
記憶装置３０とのＩ／Ｆコントローラ１１と、ＤＭＡ
（Direct Memory acces)コントローラ１２と、セントロ
Ｉ／Ｆと接続されるセントロＩ／Ｆコントローラ１３と
によりＡＳＩＣの半導体集積回路に構成されている。
【０００８】ＤＭＡコントローラ１２には複数のバッフ
ァ１４が設けられ、セントロＩ／Ｆコントローラ１３で
受信したデータを複数格納し、ある程度蓄積した時点で
記憶装置３０に転送するようになされている。また、Ｄ
ＭＡコントローラ１２はＤＭＡ中断機能を有し、ＣＰＵ
２０からのアクセスによりＤＭＡの中断／再開を制御す
ることにより、セントロＩ／ＦのＢＵＳＹ信号をアサー
ト／ネゲートするようになされている。さらに、ＤＭＡ
コントローラ１２には、転送バイト数を示すレジスタ１
５が設けられている。
ァ１４が設けられ、セントロＩ／Ｆコントローラ１３で
受信したデータを複数格納し、ある程度蓄積した時点で
記憶装置３０に転送するようになされている。また、Ｄ
ＭＡコントローラ１２はＤＭＡ中断機能を有し、ＣＰＵ
２０からのアクセスによりＤＭＡの中断／再開を制御す
ることにより、セントロＩ／ＦのＢＵＳＹ信号をアサー
ト／ネゲートするようになされている。さらに、ＤＭＡ
コントローラ１２には、転送バイト数を示すレジスタ１
５が設けられている。
【０００９】図２はＤＭＡコントローラ１２から記憶装
置３０への転送バイト数を示すレジスタ１５に対してＣ
ＰＵ２０がReadアクセスする場合の制御フローを示す。 ＣＰＵ２０からＤＭＡコントローラ１２に対してＤＭ
Ａ転送中断フラグをアサートする。 セントロＩ／Ｆ制御装置１０は、上記ＤＭＡ転送中断
フラグによる中断要求がきたら、セントロＩ／ＦのＢＵ
ＳＹ信号をアサートし、ホストからのデータ転送を中断
する。
置３０への転送バイト数を示すレジスタ１５に対してＣ
ＰＵ２０がReadアクセスする場合の制御フローを示す。 ＣＰＵ２０からＤＭＡコントローラ１２に対してＤＭ
Ａ転送中断フラグをアサートする。 セントロＩ／Ｆ制御装置１０は、上記ＤＭＡ転送中断
フラグによる中断要求がきたら、セントロＩ／ＦのＢＵ
ＳＹ信号をアサートし、ホストからのデータ転送を中断
する。
【００１０】→ＤＭＡコントローラ１２のバッファ
１４に受信データが蓄積していなければ、バッファ１４
が空であることを割り込みやレジスタのフラグによりＣ
ＰＵ２０に知らせる。 →上記バッファ１４に受信データが蓄積していれ
ば、ＤＭＡコントローラ１２はバッファ１４から記憶装
置３０へデータを転送する。 バッファが空になれば、割り込みやレジスタのフラグ
で知らせる。
１４に受信データが蓄積していなければ、バッファ１４
が空であることを割り込みやレジスタのフラグによりＣ
ＰＵ２０に知らせる。 →上記バッファ１４に受信データが蓄積していれ
ば、ＤＭＡコントローラ１２はバッファ１４から記憶装
置３０へデータを転送する。 バッファが空になれば、割り込みやレジスタのフラグ
で知らせる。
【００１１】ＣＰＵ２０は転送バイト数を示すレジス
タに対してReadアクセスを行う。 ＣＰＵ２０からＤＭＡコントローラ１２に対してＤＭ
Ａ転送中断フラグをネゲートし、ＤＭＡ転送を再開す
る。 セントロＩ／ＦのＢＵＳＹ信号をネゲートし、ホスト
からのデータ転送を可能にする。
タに対してReadアクセスを行う。 ＣＰＵ２０からＤＭＡコントローラ１２に対してＤＭ
Ａ転送中断フラグをネゲートし、ＤＭＡ転送を再開す
る。 セントロＩ／ＦのＢＵＳＹ信号をネゲートし、ホスト
からのデータ転送を可能にする。
【００１２】
【発明の効果】以上説明したように請求項１、４記載の
発明によれば、ＤＭＡコントローラの転送バイト数レジ
スタをＣＰＵが読む時、そのアクセス中はセントロＩ／
ＦコントローラがＢＵＳＹ信号をアサートするので、セ
ントロＩ／Ｆコントローラがデータ受信を中断するた
め、実際に記憶装置に転送されたデータバイト数と不整
合が生じることがないようにすることができる。
発明によれば、ＤＭＡコントローラの転送バイト数レジ
スタをＣＰＵが読む時、そのアクセス中はセントロＩ／
ＦコントローラがＢＵＳＹ信号をアサートするので、セ
ントロＩ／Ｆコントローラがデータ受信を中断するた
め、実際に記憶装置に転送されたデータバイト数と不整
合が生じることがないようにすることができる。
【００１３】また、請求項２、３、４記載の発明によれ
ば、ＤＭＡコントローラ内バッファにおいて蓄積された
セントロのデータが全て記憶装置へ転送されたことを、
割り込みやレジスタのフラグによりＣＰＵに通知するの
で、ＣＰＵはその後ＤＭＡコントローラの転送バイト数
レジスタを読むことにより、実際に記憶装置に転送され
たデータバイト数と不整合が生じることがないようにす
ることができる。
ば、ＤＭＡコントローラ内バッファにおいて蓄積された
セントロのデータが全て記憶装置へ転送されたことを、
割り込みやレジスタのフラグによりＣＰＵに通知するの
で、ＣＰＵはその後ＤＭＡコントローラの転送バイト数
レジスタを読むことにより、実際に記憶装置に転送され
たデータバイト数と不整合が生じることがないようにす
ることができる。
【図１】本発明の実施の形態によるセントロＩ／Ｆ制御
装置を示すブロック図である。
装置を示すブロック図である。
【図２】ＣＰＵから記憶装置への転送バイト数を示すレ
ジスタに対するReadアクセスに関する制御動作を示すフ
ローチャートである。
ジスタに対するReadアクセスに関する制御動作を示すフ
ローチャートである。
１０ セントロＩ／Ｆ制御装置 １１ ＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコントローラ １２ ＤＭＡコントローラ １３ セントロＩ／Ｆコントローラ １４ バッファ １５ 転送バイト数を示すレジスタ
Claims (4)
- 【請求項１】 セントロニクスＩ／ＦコントローラとＤ
ＭＡコントローラとを有し、セントロニクスＩ／Ｆコン
トローラが受信したデータをＤＭＡコントローラにより
記憶装置に転送するようになされるとともに、ＣＰＵが
アクセスする転送バイト数を示すレジスタと受信したデ
ータを蓄積するバッファをＤＭＡコントローラが有する
データ転送制御装置において、 ＤＭＡの中断／再開を制御する制御手段をＤＭＡコント
ローラに設け、この制御手段はＣＰＵからのデータ転送
中断要求フラグがアサートされたとき、セントロＩ／Ｆ
のＢＵＳＹ信号をアサートすることにより、データの転
送を中断させることを特徴とするデータ転送制御装置。 - 【請求項２】 ＤＭＡコントローラがバッファに蓄積さ
れているデータを記憶装置へ転送し、バッファが空にな
ったとき、その旨をＣＰＵに通知する通知手段を設ける
ことを特徴とする請求項１記載のデータ転送制御装置。 - 【請求項３】 前記通知手段は、バッファが空になった
ことを割り込み又はフラグを立てることによりＣＰＵに
通知することを特徴とする請求項２記載のデータ転送制
御装置。 - 【請求項４】 前記制御手段は、データ転送中断要求フ
ラグがネゲートされたとき、セントロＩ／ＦのＢＵＳＹ
信号をネゲートすることにより、データ転送を再開する
ことを特徴とする請求項１から３のいずれか１項に記載
のデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049136A JP2002251368A (ja) | 2001-02-23 | 2001-02-23 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049136A JP2002251368A (ja) | 2001-02-23 | 2001-02-23 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002251368A true JP2002251368A (ja) | 2002-09-06 |
Family
ID=18910285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001049136A Pending JP2002251368A (ja) | 2001-02-23 | 2001-02-23 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002251368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059155A (ja) * | 2006-08-30 | 2008-03-13 | Toshiba Corp | 情報処理装置及び情報処理方法 |
| JP2011530744A (ja) * | 2008-08-06 | 2011-12-22 | アスペン・アクイジション・コーポレーション | 停止可能および再始動可能ｄｍａエンジン |
-
2001
- 2001-02-23 JP JP2001049136A patent/JP2002251368A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059155A (ja) * | 2006-08-30 | 2008-03-13 | Toshiba Corp | 情報処理装置及び情報処理方法 |
| JP2011530744A (ja) * | 2008-08-06 | 2011-12-22 | アスペン・アクイジション・コーポレーション | 停止可能および再始動可能ｄｍａエンジン |
| US8732382B2 (en) | 2008-08-06 | 2014-05-20 | Qualcomm Incorporated | Haltable and restartable DMA engine |
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