JP2002342258A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002342258A JP2002342258A JP2001147717A JP2001147717A JP2002342258A JP 2002342258 A JP2002342258 A JP 2002342258A JP 2001147717 A JP2001147717 A JP 2001147717A JP 2001147717 A JP2001147717 A JP 2001147717A JP 2002342258 A JP2002342258 A JP 2002342258A
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Abstract
(57)【要約】
【課題】本発明は実際の転送データ量とＤＭＡコントロ
ーラの転送バイト数レジスタを読み取ったデータ量との
不整合を回避する半導体集積回路を提供する。 【解決手段】ＡＳＩＣ１は、ＰＣＩＩ／Ｆ１１経由でＣ
ＰＵ１３及び記憶装置１２とアクセスし、セントロＩ／
Ｆ１４を介して外部から受信したデータをＤＭＡコント
ローラ３内の複数のバッファに一旦蓄積した後、記憶装
置１２にＤＭＡ転送する。このとき、バッファから記憶
装置１２へのデータの転送バイト数を示す転送バイト数
レジスタに対してＣＰＵ１３からリードアクセスが開始
されたときに、バッファにデータが蓄積されていると、
セントロＩ／Ｆ１４のＢＵＳＹ信号をアサートする。し
たがって、外部からのデータの受信を停止して、実際に
記憶装置１２に転送されたデータバイト数とＣＰＵ１３
が転送バイト数レジスタから読み取るデータバイト数と
の間で不整合が生じることを回避することができる。
ーラの転送バイト数レジスタを読み取ったデータ量との
不整合を回避する半導体集積回路を提供する。 【解決手段】ＡＳＩＣ１は、ＰＣＩＩ／Ｆ１１経由でＣ
ＰＵ１３及び記憶装置１２とアクセスし、セントロＩ／
Ｆ１４を介して外部から受信したデータをＤＭＡコント
ローラ３内の複数のバッファに一旦蓄積した後、記憶装
置１２にＤＭＡ転送する。このとき、バッファから記憶
装置１２へのデータの転送バイト数を示す転送バイト数
レジスタに対してＣＰＵ１３からリードアクセスが開始
されたときに、バッファにデータが蓄積されていると、
セントロＩ／Ｆ１４のＢＵＳＹ信号をアサートする。し
たがって、外部からのデータの受信を停止して、実際に
記憶装置１２に転送されたデータバイト数とＣＰＵ１３
が転送バイト数レジスタから読み取るデータバイト数と
の間で不整合が生じることを回避することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、詳細には、ＤＭＡコントローラとセントロニクス
コントローラとＰＣＩコントローラ機能を有するＡＳＩ
Ｃで、実際に転送したデータ量とＤＭＡコントローラの
有する転送バイト数レジスタを読み取って取得したデー
タ量との不整合を回避する半導体集積回路に関する。
関し、詳細には、ＤＭＡコントローラとセントロニクス
コントローラとＰＣＩコントローラ機能を有するＡＳＩ
Ｃで、実際に転送したデータ量とＤＭＡコントローラの
有する転送バイト数レジスタを読み取って取得したデー
タ量との不整合を回避する半導体集積回路に関する。
【０００２】
【従来の技術】従来、コンピュ−タ等の情報処理装置の
出力装置としてのプリンタは、一般にレ−ザプリンタの
ような高級機種は高価であり一台のプリンタを複数の情
報処理装置で共用することが多い。また、外部接続機器
としての情報処理装置のＣＰＵに負担をかけないように
プリンタ内部にＣＰＵを搭載して、必要なデータ処理を
行うのが一般的である。そのため、プリンタは、外部機
器とデータ通信を行う機能と、外部機器との間の信号授
受のためのインタフェース回路を有している。
出力装置としてのプリンタは、一般にレ−ザプリンタの
ような高級機種は高価であり一台のプリンタを複数の情
報処理装置で共用することが多い。また、外部接続機器
としての情報処理装置のＣＰＵに負担をかけないように
プリンタ内部にＣＰＵを搭載して、必要なデータ処理を
行うのが一般的である。そのため、プリンタは、外部機
器とデータ通信を行う機能と、外部機器との間の信号授
受のためのインタフェース回路を有している。
【０００３】このインタフェース回路としては、セント
ロニクスＩ／ＦやＲＳ２３２Ｃが一般的に用いられてお
り、データ授受の高速化のために、従来から、例えば、
データ送受信の際のハンドシェイクを速くすることやプ
リンタのコントローラと外部装置のコントローラのメモ
リとの間のアクセスを直接行うＤＭＡ（Direct Memory
Access）方式を採用することが行われている。
ロニクスＩ／ＦやＲＳ２３２Ｃが一般的に用いられてお
り、データ授受の高速化のために、従来から、例えば、
データ送受信の際のハンドシェイクを速くすることやプ
リンタのコントローラと外部装置のコントローラのメモ
リとの間のアクセスを直接行うＤＭＡ（Direct Memory
Access）方式を採用することが行われている。
【０００４】しかしながら、前者の方法では、コントロ
ーラの速度を上げても転送相手先またはデータ送信元の
ハンドシェイクのスピ−ドによる要因が大きく接続する
機器によってスピ−ドが異なるため、大幅なスピ−ドア
ップを望めないことがあった。
ーラの速度を上げても転送相手先またはデータ送信元の
ハンドシェイクのスピ−ドによる要因が大きく接続する
機器によってスピ−ドが異なるため、大幅なスピ−ドア
ップを望めないことがあった。
【０００５】また、後者のＤＭＡ転送方式では、従来、
ポ−リング方式または割り込み方式でコマンド、レスポ
ンスのやりとりでブロック転送のサイズを決定し、その
決定後にＤＭＡ方式に切り換えてブロック転送を行うた
め、双方の同期設定が必要であり、比較的ビット数の多
いブロック転送のみの場合には、高速転送が可能である
が、キャラクタ転送のようにひとつづつのキャラクタ毎
に同期をとる場合には、オ−バ−ヘッドが発生し、かえ
って速度が遅くなるという問題があった。
ポ−リング方式または割り込み方式でコマンド、レスポ
ンスのやりとりでブロック転送のサイズを決定し、その
決定後にＤＭＡ方式に切り換えてブロック転送を行うた
め、双方の同期設定が必要であり、比較的ビット数の多
いブロック転送のみの場合には、高速転送が可能である
が、キャラクタ転送のようにひとつづつのキャラクタ毎
に同期をとる場合には、オ−バ−ヘッドが発生し、かえ
って速度が遅くなるという問題があった。
【０００６】さらに、常に割り込みによるキュ−バッフ
ァを生成し、ホスト側と非同期にアクセスするＤＭＡを
採用しない方式のプリンタでは、キャラクタ転送時には
比較的高速転送が可能であるが、ブロック転送時には割
り込み処理がネックとなってある一定以上の高速化がで
きなかった。
ァを生成し、ホスト側と非同期にアクセスするＤＭＡを
採用しない方式のプリンタでは、キャラクタ転送時には
比較的高速転送が可能であるが、ブロック転送時には割
り込み処理がネックとなってある一定以上の高速化がで
きなかった。
【０００７】そこで、従来、セントロニクスＩ／Ｆを使
用して外部処理装置と通信する手段をもったプリンタに
おいて、受信時にＤＭＡ機能をもち、且つ自動的にＡＣ
Ｋ、ＳＴＲＯＢＥ、ＢＵＳＹ信号の制御を行う手段と、
受信形式としてキュ−バッファを使用し受信時にＤＭＡ
機能をキュ−バッファに対応させることによって外部処
理装置との間の受信データ処理を非同期かつ高速に実行
するプリンタのデータ入出力装置が提案されている（特
開平５−１８１６２２号公報参照）。
用して外部処理装置と通信する手段をもったプリンタに
おいて、受信時にＤＭＡ機能をもち、且つ自動的にＡＣ
Ｋ、ＳＴＲＯＢＥ、ＢＵＳＹ信号の制御を行う手段と、
受信形式としてキュ−バッファを使用し受信時にＤＭＡ
機能をキュ−バッファに対応させることによって外部処
理装置との間の受信データ処理を非同期かつ高速に実行
するプリンタのデータ入出力装置が提案されている（特
開平５−１８１６２２号公報参照）。
【０００８】すなわち、このデータ入出力装置は、ＤＭ
ＡＣ（Direct Memory Access Controler ）の中のＤＭ
Ａ−ＣＵＮＴＥＲ（記憶装置への格納バイト数を示すレ
ジスタ）を読み出しながらキューバッファの残りサイズ
を検出するものである。
ＡＣ（Direct Memory Access Controler ）の中のＤＭ
Ａ−ＣＵＮＴＥＲ（記憶装置への格納バイト数を示すレ
ジスタ）を読み出しながらキューバッファの残りサイズ
を検出するものである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記公
報記載の技術にあっては、ＤＭＡＣの中のＤＭＡ−ＣＵ
ＮＴＥＲを読み出しながらキューバッファの残りサイズ
を検出しているため、検出した転送バイト数と実際に記
憶装置に転送されたデータバイト数との間で不整合が生
じることがり、改良の必要があった。
報記載の技術にあっては、ＤＭＡＣの中のＤＭＡ−ＣＵ
ＮＴＥＲを読み出しながらキューバッファの残りサイズ
を検出しているため、検出した転送バイト数と実際に記
憶装置に転送されたデータバイト数との間で不整合が生
じることがり、改良の必要があった。
【００１０】すなわち、近時、ＤＭＡＣ内部に複数のバ
ッファを有し、記憶装置に対してバースト転送を行うこ
とで、ＤＭＡの転送パフォーマンスを上げるようになっ
てきており、このような場合、ＤＭＡＣ内部にバッファ
を有しているため、バッファにデータが蓄積された状態
で、転送バイト数を示すレジスタを読み取ると、読み取
った転送バイト数と実際に記憶装置に転送されたデータ
バイト数との不整合が生じるという問題があった。
ッファを有し、記憶装置に対してバースト転送を行うこ
とで、ＤＭＡの転送パフォーマンスを上げるようになっ
てきており、このような場合、ＤＭＡＣ内部にバッファ
を有しているため、バッファにデータが蓄積された状態
で、転送バイト数を示すレジスタを読み取ると、読み取
った転送バイト数と実際に記憶装置に転送されたデータ
バイト数との不整合が生じるという問題があった。
【００１１】そこで、請求項１記載の発明は、ＰＣＩイ
ンターフェイスコントローラで制御されるＰＣＩインタ
ーフェイスを経由してＣＰＵ及び記憶装置とアクセスす
るとともに、セントロニクスインターフェイスコントロ
ーラで制御されるセントロニクスインターフェイスを介
して外部から受信した外部データをＤＭＡコントローラ
内部の複数のバッファに一旦蓄積した後、記憶装置にＤ
ＭＡ転送するに際して、ＤＭＡコントローラ内のバッフ
ァから記憶装置へのデータの転送バイト数を示す転送バ
イト数レジスタに対してＣＰＵからリードアクセスが開
始され、ＤＭＡコントローラのバッファにデータが蓄積
されていると、セントロニクスインターフェイスのＢＵ
ＳＹ信号をアサートすることにより、外部からのデータ
の受信を停止して、実際に記憶装置に転送されたデータ
バイト数とＣＰＵが転送バイト数レジスタから読み取る
データバイト数との間で不整合が生じることを回避し、
適切なデータ転送を可能とする半導体集積回路を提供す
ることを目的としている。
ンターフェイスコントローラで制御されるＰＣＩインタ
ーフェイスを経由してＣＰＵ及び記憶装置とアクセスす
るとともに、セントロニクスインターフェイスコントロ
ーラで制御されるセントロニクスインターフェイスを介
して外部から受信した外部データをＤＭＡコントローラ
内部の複数のバッファに一旦蓄積した後、記憶装置にＤ
ＭＡ転送するに際して、ＤＭＡコントローラ内のバッフ
ァから記憶装置へのデータの転送バイト数を示す転送バ
イト数レジスタに対してＣＰＵからリードアクセスが開
始され、ＤＭＡコントローラのバッファにデータが蓄積
されていると、セントロニクスインターフェイスのＢＵ
ＳＹ信号をアサートすることにより、外部からのデータ
の受信を停止して、実際に記憶装置に転送されたデータ
バイト数とＣＰＵが転送バイト数レジスタから読み取る
データバイト数との間で不整合が生じることを回避し、
適切なデータ転送を可能とする半導体集積回路を提供す
ることを目的としている。
【００１２】請求項２記載の発明は、記憶装置にデータ
の転送が完了するまで、ＰＣＩインターフェイスコント
ローラが、ＣＰＵのリードアクセスに対してリトライを
返して、当該リードアクセス要求を拒否することによ
り、リトライを返してリードアクセス要求を拒否してい
る間、ＤＭＡコントローラからＲＥＱ信号を発して、バ
ッファ内のデータを全て記憶装置へ転送し、その後、Ｃ
ＰＵからのＲｅａｄアクセスに応えて、実際に記憶装置
に転送されたデータバイト数と転送バイト数レジスタを
読み取ったバイト数との間で不整合が生じることを回避
し、適切なデータ転送を可能とする半導体集積回路を提
供することを目的としている。
の転送が完了するまで、ＰＣＩインターフェイスコント
ローラが、ＣＰＵのリードアクセスに対してリトライを
返して、当該リードアクセス要求を拒否することによ
り、リトライを返してリードアクセス要求を拒否してい
る間、ＤＭＡコントローラからＲＥＱ信号を発して、バ
ッファ内のデータを全て記憶装置へ転送し、その後、Ｃ
ＰＵからのＲｅａｄアクセスに応えて、実際に記憶装置
に転送されたデータバイト数と転送バイト数レジスタを
読み取ったバイト数との間で不整合が生じることを回避
し、適切なデータ転送を可能とする半導体集積回路を提
供することを目的としている。
【００１３】請求項３記載の発明は、リトライ中に、Ｄ
ＭＡコントローラがリクエストを発行して、ＰＣＩイン
ターフェイスを経由してバッファに蓄積されているデー
タを記憶装置に転送することにより、リトライを返して
リードアクセス要求を拒否している間、ＤＭＡコントロ
ーラからＲＥＱ信号を発して、バッファ内のデータを全
て記憶装置へ転送し、その後、ＣＰＵからのＲｅａｄア
クセスに応えて、実際に記憶装置に転送されたデータバ
イト数と転送バイト数レジスタを読み取ったバイト数と
の間で不整合が生じることを回避し、適切なデータ転送
を可能とする半導体集積回路を提供することを目的とし
ている。
ＭＡコントローラがリクエストを発行して、ＰＣＩイン
ターフェイスを経由してバッファに蓄積されているデー
タを記憶装置に転送することにより、リトライを返して
リードアクセス要求を拒否している間、ＤＭＡコントロ
ーラからＲＥＱ信号を発して、バッファ内のデータを全
て記憶装置へ転送し、その後、ＣＰＵからのＲｅａｄア
クセスに応えて、実際に記憶装置に転送されたデータバ
イト数と転送バイト数レジスタを読み取ったバイト数と
の間で不整合が生じることを回避し、適切なデータ転送
を可能とする半導体集積回路を提供することを目的とし
ている。
【００１４】請求項４記載の発明は、ＣＰＵからのリー
ドアクセス要求に応答すると、セントロニクスインター
フェイスのＢＵＳＹ信号をネゲートすることにより、外
部からのデータの受信を停止して、実際に記憶装置に転
送されたデータバイト数とＣＰＵが転送バイト数レジス
タから読み取るデータバイト数との間で不整合が生じる
ことを回避し、適切なデータ転送を可能とする半導体集
積回路を提供することを目的としている。
ドアクセス要求に応答すると、セントロニクスインター
フェイスのＢＵＳＹ信号をネゲートすることにより、外
部からのデータの受信を停止して、実際に記憶装置に転
送されたデータバイト数とＣＰＵが転送バイト数レジス
タから読み取るデータバイト数との間で不整合が生じる
ことを回避し、適切なデータ転送を可能とする半導体集
積回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】請求項１記載の発明の半
導体集積回路は、ＰＣＩインターフェイスコントローラ
で制御されるＰＣＩインターフェイスを経由してＣＰＵ
及び記憶装置とアクセスするとともに、セントロニクス
インターフェイスコントローラで制御されるセントロニ
クスインターフェイスを介して外部から受信した外部デ
ータをＤＭＡコントローラ内部の複数のバッファに一旦
蓄積した後、前記記憶装置にＤＭＡ転送する半導体集積
回路において、前記ＤＭＡコントローラが、前記バッフ
ァから前記記憶装置へのデータの転送バイト数を示す転
送バイト数レジスタを備え、前記ＣＰＵから当該転送バ
イト数レジスタに対してリードアクセスが開始され、前
記ＤＭＡコントローラのバッファにデータが蓄積されて
いると、前記セントロニクスインターフェイスのＢＵＳ
Ｙ信号をアサートすることにより、上記目的を達成して
いる。
導体集積回路は、ＰＣＩインターフェイスコントローラ
で制御されるＰＣＩインターフェイスを経由してＣＰＵ
及び記憶装置とアクセスするとともに、セントロニクス
インターフェイスコントローラで制御されるセントロニ
クスインターフェイスを介して外部から受信した外部デ
ータをＤＭＡコントローラ内部の複数のバッファに一旦
蓄積した後、前記記憶装置にＤＭＡ転送する半導体集積
回路において、前記ＤＭＡコントローラが、前記バッフ
ァから前記記憶装置へのデータの転送バイト数を示す転
送バイト数レジスタを備え、前記ＣＰＵから当該転送バ
イト数レジスタに対してリードアクセスが開始され、前
記ＤＭＡコントローラのバッファにデータが蓄積されて
いると、前記セントロニクスインターフェイスのＢＵＳ
Ｙ信号をアサートすることにより、上記目的を達成して
いる。
【００１６】上記構成によれば、ＰＣＩインターフェイ
スコントローラで制御されるＰＣＩインターフェイスを
経由してＣＰＵ及び記憶装置とアクセスするとともに、
セントロニクスインターフェイスコントローラで制御さ
れるセントロニクスインターフェイスを介して外部から
受信した外部データをＤＭＡコントローラ内部の複数の
バッファに一旦蓄積した後、記憶装置にＤＭＡ転送する
に際して、ＤＭＡコントローラ内のバッファから記憶装
置へのデータの転送バイト数を示す転送バイト数レジス
タに対してＣＰＵからリードアクセスが開始され、ＤＭ
Ａコントローラのバッファにデータが蓄積されている
と、セントロニクスインターフェイスのＢＵＳＹ信号を
アサートするので、外部からのデータの受信を停止し
て、実際に記憶装置に転送されたデータバイト数とＣＰ
Ｕが転送バイト数レジスタから読み取るデータバイト数
との間で不整合が生じることを回避することができ、適
切なデータ転送を行うことができる。
スコントローラで制御されるＰＣＩインターフェイスを
経由してＣＰＵ及び記憶装置とアクセスするとともに、
セントロニクスインターフェイスコントローラで制御さ
れるセントロニクスインターフェイスを介して外部から
受信した外部データをＤＭＡコントローラ内部の複数の
バッファに一旦蓄積した後、記憶装置にＤＭＡ転送する
に際して、ＤＭＡコントローラ内のバッファから記憶装
置へのデータの転送バイト数を示す転送バイト数レジス
タに対してＣＰＵからリードアクセスが開始され、ＤＭ
Ａコントローラのバッファにデータが蓄積されている
と、セントロニクスインターフェイスのＢＵＳＹ信号を
アサートするので、外部からのデータの受信を停止し
て、実際に記憶装置に転送されたデータバイト数とＣＰ
Ｕが転送バイト数レジスタから読み取るデータバイト数
との間で不整合が生じることを回避することができ、適
切なデータ転送を行うことができる。
【００１７】この場合、例えば、請求項２に記載するよ
うに、前記半導体集積回路は、前記記憶装置にデータの
転送が完了するまで、前記ＰＣＩインターフェイスコン
トローラが、前記ＣＰＵのリードアクセスに対してリト
ライを返して、当該リードアクセス要求を拒否するもの
であってもよい。
うに、前記半導体集積回路は、前記記憶装置にデータの
転送が完了するまで、前記ＰＣＩインターフェイスコン
トローラが、前記ＣＰＵのリードアクセスに対してリト
ライを返して、当該リードアクセス要求を拒否するもの
であってもよい。
【００１８】上記構成によれば、記憶装置にデータの転
送が完了するまで、ＰＣＩインターフェイスコントロー
ラが、ＣＰＵのリードアクセスに対してリトライを返し
て、当該リードアクセス要求を拒否するので、リトライ
を返してリードアクセス要求を拒否している間、ＤＭＡ
コントローラからＲＥＱ信号を発して、バッファ内のデ
ータを全て記憶装置へ転送し、その後、ＣＰＵからのＲ
ｅａｄアクセスに応えて、実際に記憶装置に転送された
データバイト数と転送バイト数レジスタを読み取ったバ
イト数との間で不整合が生じることを回避することがで
き、適切なデータ転送を行うことができる。
送が完了するまで、ＰＣＩインターフェイスコントロー
ラが、ＣＰＵのリードアクセスに対してリトライを返し
て、当該リードアクセス要求を拒否するので、リトライ
を返してリードアクセス要求を拒否している間、ＤＭＡ
コントローラからＲＥＱ信号を発して、バッファ内のデ
ータを全て記憶装置へ転送し、その後、ＣＰＵからのＲ
ｅａｄアクセスに応えて、実際に記憶装置に転送された
データバイト数と転送バイト数レジスタを読み取ったバ
イト数との間で不整合が生じることを回避することがで
き、適切なデータ転送を行うことができる。
【００１９】また、例えば、請求項３に記載するよう
に、前記半導体集積回路は、前記リトライ中に、前記Ｄ
ＭＡコントローラがリクエストを発行して、前記ＰＣＩ
インターフェイスを経由して前記バッファに蓄積されて
いるデータを前記記憶装置に転送するものであってもよ
い。
に、前記半導体集積回路は、前記リトライ中に、前記Ｄ
ＭＡコントローラがリクエストを発行して、前記ＰＣＩ
インターフェイスを経由して前記バッファに蓄積されて
いるデータを前記記憶装置に転送するものであってもよ
い。
【００２０】上記構成によれば、リトライ中に、ＤＭＡ
コントローラがリクエストを発行して、ＰＣＩインター
フェイスを経由してバッファに蓄積されているデータを
記憶装置に転送するので、リトライを返してリードアク
セス要求を拒否している間、ＤＭＡコントローラからＲ
ＥＱ信号を発して、バッファ内のデータを全て記憶装置
へ転送し、その後、ＣＰＵからのＲｅａｄアクセスに応
えて、実際に記憶装置に転送されたデータバイト数と転
送バイト数レジスタを読み取ったバイト数との間で不整
合が生じることを回避することができ、適切なデータ転
送を行うことができる。
コントローラがリクエストを発行して、ＰＣＩインター
フェイスを経由してバッファに蓄積されているデータを
記憶装置に転送するので、リトライを返してリードアク
セス要求を拒否している間、ＤＭＡコントローラからＲ
ＥＱ信号を発して、バッファ内のデータを全て記憶装置
へ転送し、その後、ＣＰＵからのＲｅａｄアクセスに応
えて、実際に記憶装置に転送されたデータバイト数と転
送バイト数レジスタを読み取ったバイト数との間で不整
合が生じることを回避することができ、適切なデータ転
送を行うことができる。
【００２１】さらに、例えば、請求項４に記載するよう
に、前記半導体集積回路は、前記ＣＰＵからのリードア
クセス要求に応答すると、前記セントロニクスインター
フェイスのＢＵＳＹ信号をネゲートするものであっても
よい。
に、前記半導体集積回路は、前記ＣＰＵからのリードア
クセス要求に応答すると、前記セントロニクスインター
フェイスのＢＵＳＹ信号をネゲートするものであっても
よい。
【００２２】上記構成によれば、ＣＰＵからのリードア
クセス要求に応答すると、セントロニクスインターフェ
イスのＢＵＳＹ信号をネゲートするので、外部からのデ
ータの受信を停止して、実際に記憶装置に転送されたデ
ータバイト数とＣＰＵが転送バイト数レジスタから読み
取るデータバイト数との間で不整合が生じることを回避
することができ、適切なデータ転送を行うことができ
る。
クセス要求に応答すると、セントロニクスインターフェ
イスのＢＵＳＹ信号をネゲートするので、外部からのデ
ータの受信を停止して、実際に記憶装置に転送されたデ
ータバイト数とＣＰＵが転送バイト数レジスタから読み
取るデータバイト数との間で不整合が生じることを回避
することができ、適切なデータ転送を行うことができ
る。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００２４】図１及び図２は、本発明の半導体集積回路
の一実施の形態を示す図であり、図１は、本発明の半導
体集積回路の一実施の形態を適用したセントロニクスＩ
／Ｆ制御のＡＳＩＣ１の概略構成図である。
の一実施の形態を示す図であり、図１は、本発明の半導
体集積回路の一実施の形態を適用したセントロニクスＩ
／Ｆ制御のＡＳＩＣ１の概略構成図である。
【００２５】図１において、ＡＳＩＣ（Application Sp
ecific Integrated Circuit）１は、ＰＣＩＩ／Ｆコン
トローラ（ＰＣＩインターフェイスコントローラ）２、
ＤＭＡＣ（ＤＭＡコントローラ）３、セントロニクスＩ
／Ｆコントローラ（セントロニクスインターフェイスコ
ントローラ）４を備えており、ＣＰＵＩ／Ｆ及び記憶装
置Ｉ／Ｆコントローラ１０とＰＣＩＩ／Ｆ（ＰＣＩイン
ターフェイス）１１で接続されている。ＣＰＵＩ／Ｆ及
び記憶装置Ｉ／Ｆコントローラ１０には、ＡＳＩＣ１の
適用されている機器の記憶装置１２とＣＰＵ（Central
Processing Unit ）１３が接続されている。
ecific Integrated Circuit）１は、ＰＣＩＩ／Ｆコン
トローラ（ＰＣＩインターフェイスコントローラ）２、
ＤＭＡＣ（ＤＭＡコントローラ）３、セントロニクスＩ
／Ｆコントローラ（セントロニクスインターフェイスコ
ントローラ）４を備えており、ＣＰＵＩ／Ｆ及び記憶装
置Ｉ／Ｆコントローラ１０とＰＣＩＩ／Ｆ（ＰＣＩイン
ターフェイス）１１で接続されている。ＣＰＵＩ／Ｆ及
び記憶装置Ｉ／Ｆコントローラ１０には、ＡＳＩＣ１の
適用されている機器の記憶装置１２とＣＰＵ（Central
Processing Unit ）１３が接続されている。
【００２６】セントロニクスＩ／Ｆコントローラ４に
は、セントロニクスＩ／Ｆ（セントロニクスインターフ
ェイス）１４を介してホスト、例えば、パーソナルコン
ピュータ等の情報処理装置が接続されており、セントロ
ニクスＩ／Ｆコントローラ４は、セントロニクスＩ／Ｆ
１４を介してホストからセントロニクスデータを受信す
る。
は、セントロニクスＩ／Ｆ（セントロニクスインターフ
ェイス）１４を介してホスト、例えば、パーソナルコン
ピュータ等の情報処理装置が接続されており、セントロ
ニクスＩ／Ｆコントローラ４は、セントロニクスＩ／Ｆ
１４を介してホストからセントロニクスデータを受信す
る。
【００２７】ＤＭＡコントローラ３は、図示しないが複
数のバッファを備えており、セントロニクスＩ／Ｆコン
トローラ４ｎの受信したセントロニクスデータを複数格
納する。ＤＭＡコントローラ３は、バッファに所定量の
セントロニクスデータを蓄積すると、蓄積したセントロ
ニクスデータを記憶装置１２にバースト転送する。ま
た、ＤＭＡコントローラ３は、記憶装置１２へのセント
ロニクスデータの転送バイト数を示す転送バイト数レジ
スタを備えており、ＣＰＵ１３がこの転送バイト数レジ
スタをＲｅａｄすることにより、記憶装置１２に格納さ
れたデータ数を把握することができる。
数のバッファを備えており、セントロニクスＩ／Ｆコン
トローラ４ｎの受信したセントロニクスデータを複数格
納する。ＤＭＡコントローラ３は、バッファに所定量の
セントロニクスデータを蓄積すると、蓄積したセントロ
ニクスデータを記憶装置１２にバースト転送する。ま
た、ＤＭＡコントローラ３は、記憶装置１２へのセント
ロニクスデータの転送バイト数を示す転送バイト数レジ
スタを備えており、ＣＰＵ１３がこの転送バイト数レジ
スタをＲｅａｄすることにより、記憶装置１２に格納さ
れたデータ数を把握することができる。
【００２８】ＰＣＩ（Peripheral Component Interconn
ect ）Ｉ／Ｆコントローラ２は、ＰＣＩＩ／Ｆ１１を介
してＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコントローラ１０
に接続されており、ＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコ
ントローラ１０に接続されている記憶装置１２及びＣＰ
Ｕ１３との間でデータ及びコマンドの授受を行う。
ect ）Ｉ／Ｆコントローラ２は、ＰＣＩＩ／Ｆ１１を介
してＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコントローラ１０
に接続されており、ＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコ
ントローラ１０に接続されている記憶装置１２及びＣＰ
Ｕ１３との間でデータ及びコマンドの授受を行う。
【００２９】次に、本実施の形態の作用を説明する。本
実施の形態の半導体集積回路であるＡＳＩＣ１は、ＣＰ
Ｕ１３がＰＣＩＩ／Ｆ１１を経由してＤＭＡコントロー
ラ３の転送バイト数レジスタを読んでいる間、セントロ
ニクスＩ／Ｆコントローラ４のＢＵＳＹ信号をアサート
することで、実際に転送されたデータ数とＣＰＵ１３が
読み取ったデータ数との整合性を確保している。
実施の形態の半導体集積回路であるＡＳＩＣ１は、ＣＰ
Ｕ１３がＰＣＩＩ／Ｆ１１を経由してＤＭＡコントロー
ラ３の転送バイト数レジスタを読んでいる間、セントロ
ニクスＩ／Ｆコントローラ４のＢＵＳＹ信号をアサート
することで、実際に転送されたデータ数とＣＰＵ１３が
読み取ったデータ数との整合性を確保している。
【００３０】すなわち、ＣＰＵ１３から記憶装置１２へ
の転送バイト数を示すＤＭＡコントローラ３の転送バイ
ト数レジスタへのＲｅａｄアクセスに対する制御フロー
チャートである図２に示すように、まず、記憶装置１２
への転送バイト数を知るために、ＣＰＵ１３がＡＳＩＣ
１に対して、ＤＭＡコントローラ３の転送バイト数を示
す転送バイト数レジスタに対してＲｅａｄアクセスを行
う（ステップＳ１０１）。ＡＳＩＣ１は、Ｒｅａｄ要求
がくると、セントロニクスＩ／Ｆ４のＢＵＳＹ信号をア
サート（ＡＳＳＥＲＴ：信号がアクティブな状態）して
ホストからのデータ転送を中断する（ステップＳ１０
２）。
の転送バイト数を示すＤＭＡコントローラ３の転送バイ
ト数レジスタへのＲｅａｄアクセスに対する制御フロー
チャートである図２に示すように、まず、記憶装置１２
への転送バイト数を知るために、ＣＰＵ１３がＡＳＩＣ
１に対して、ＤＭＡコントローラ３の転送バイト数を示
す転送バイト数レジスタに対してＲｅａｄアクセスを行
う（ステップＳ１０１）。ＡＳＩＣ１は、Ｒｅａｄ要求
がくると、セントロニクスＩ／Ｆ４のＢＵＳＹ信号をア
サート（ＡＳＳＥＲＴ：信号がアクティブな状態）して
ホストからのデータ転送を中断する（ステップＳ１０
２）。
【００３１】次に、ＡＳＩＣ１は、ＤＭＡコントローラ
３のバッファにホストからの受信データ（セントロニク
スデータ）が蓄積しているかチェックし（ステップＳ１
０３）、受信データが蓄積されていないときには、Ｒｅ
ａｄアクセス要求に応え（ステップＳ１０４）、セント
ロニクスＩ／ＦのＢＵＳＹ信号をネゲート（ＮＥＧＡＴ
Ｅ：信号が非アクティブな状態）して、ホストからのデ
ータ転送を可能にして処理を終了する（ステップＳ１０
８）。
３のバッファにホストからの受信データ（セントロニク
スデータ）が蓄積しているかチェックし（ステップＳ１
０３）、受信データが蓄積されていないときには、Ｒｅ
ａｄアクセス要求に応え（ステップＳ１０４）、セント
ロニクスＩ／ＦのＢＵＳＹ信号をネゲート（ＮＥＧＡＴ
Ｅ：信号が非アクティブな状態）して、ホストからのデ
ータ転送を可能にして処理を終了する（ステップＳ１０
８）。
【００３２】ＡＳＩＣ１は、ステップＳ１０３で、受信
データがＤＭＡコントローラ３のバッファに蓄積されて
いると、ＣＰＵ１３からのＲｅａｄ要求に対して、リト
ライを返し（ステップＳ１０５）、その後、ＰＣＩＩ／
Ｆ１１のＲＥＱ信号をアサートして、ＤＭＡコントロー
ラ３のバッファに蓄積された受信データを記憶装置１２
へ転送する（ステップＳ１０６）。
データがＤＭＡコントローラ３のバッファに蓄積されて
いると、ＣＰＵ１３からのＲｅａｄ要求に対して、リト
ライを返し（ステップＳ１０５）、その後、ＰＣＩＩ／
Ｆ１１のＲＥＱ信号をアサートして、ＤＭＡコントロー
ラ３のバッファに蓄積された受信データを記憶装置１２
へ転送する（ステップＳ１０６）。
【００３３】ＡＳＩＣ１は、リトライ後、再度ＣＰＵ１
３からＲｅａｄ要求がくると、当該Ｒｅａｄアクセスに
応え（ステップＳ１０７）、セントロニクスＩ／Ｆ１４
のＢＵＳＹ信号をネゲートして、ホストからのデータ転
送を可能にして処理を終了する（ステップＳ１０８）。
３からＲｅａｄ要求がくると、当該Ｒｅａｄアクセスに
応え（ステップＳ１０７）、セントロニクスＩ／Ｆ１４
のＢＵＳＹ信号をネゲートして、ホストからのデータ転
送を可能にして処理を終了する（ステップＳ１０８）。
【００３４】このように、本実施の形態のＡＳＩＣ１
は、ＰＣＩＩ／Ｆコントローラ２で制御されるＰＣＩＩ
／Ｆ１１を経由してＣＰＵ１３及び記憶装置１２とアク
セスするとともに、セントロＩ／Ｆコントローラ４で制
御されるセントロＩ／Ｆ１４を介して外部（ホスト）か
ら受信した外部データ（セントロニクスデータ）をＤＭ
Ａコントローラ３内部の複数のバッファに一旦蓄積した
後、記憶装置１２にＤＭＡ転送するに際して、ＤＭＡコ
ントローラ３内のバッファから記憶装置１２へのデータ
の転送バイト数を示す転送バイト数レジスタに対してＣ
ＰＵ１３からリードアクセスが開始されたときに、ＤＭ
Ａコントローラ３のバッファにデータが蓄積されている
と、セントロＩ／Ｆ１４のＢＵＳＹ信号をアサートして
いる。
は、ＰＣＩＩ／Ｆコントローラ２で制御されるＰＣＩＩ
／Ｆ１１を経由してＣＰＵ１３及び記憶装置１２とアク
セスするとともに、セントロＩ／Ｆコントローラ４で制
御されるセントロＩ／Ｆ１４を介して外部（ホスト）か
ら受信した外部データ（セントロニクスデータ）をＤＭ
Ａコントローラ３内部の複数のバッファに一旦蓄積した
後、記憶装置１２にＤＭＡ転送するに際して、ＤＭＡコ
ントローラ３内のバッファから記憶装置１２へのデータ
の転送バイト数を示す転送バイト数レジスタに対してＣ
ＰＵ１３からリードアクセスが開始されたときに、ＤＭ
Ａコントローラ３のバッファにデータが蓄積されている
と、セントロＩ／Ｆ１４のＢＵＳＹ信号をアサートして
いる。
【００３５】したがって、外部（ホスト）からのデータ
の受信を停止して、実際に記憶装置１２に転送されたデ
ータバイト数とＣＰＵ１３が転送バイト数レジスタから
読み取るデータバイト数との間で不整合が生じることを
回避することができ、適切なデータ転送を行うことがで
きる。
の受信を停止して、実際に記憶装置１２に転送されたデ
ータバイト数とＣＰＵ１３が転送バイト数レジスタから
読み取るデータバイト数との間で不整合が生じることを
回避することができ、適切なデータ転送を行うことがで
きる。
【００３６】また、本実施の形態のＡＳＩＣ１は、記憶
装置１２にデータの転送が完了するまで、ＰＣＩＩ／Ｆ
コントローラ２が、ＣＰＵ１３のリードアクセスに対し
てリトライを返して、当該リードアクセス要求を拒否し
ている。
装置１２にデータの転送が完了するまで、ＰＣＩＩ／Ｆ
コントローラ２が、ＣＰＵ１３のリードアクセスに対し
てリトライを返して、当該リードアクセス要求を拒否し
ている。
【００３７】したがって、リトライを返してリードアク
セス要求を拒否している間、ＤＭＡコントローラ３から
ＲＥＱ信号を発して、バッファ内のデータを全て記憶装
置１２へ転送し、その後、ＣＰＵ１３からのＲｅａｄア
クセスに応えて、実際に記憶装置１２に転送されたデー
タバイト数と転送バイト数レジスタを読み取ったバイト
数との間で不整合が生じることを回避することができ、
適切なデータ転送を行うことができる。
セス要求を拒否している間、ＤＭＡコントローラ３から
ＲＥＱ信号を発して、バッファ内のデータを全て記憶装
置１２へ転送し、その後、ＣＰＵ１３からのＲｅａｄア
クセスに応えて、実際に記憶装置１２に転送されたデー
タバイト数と転送バイト数レジスタを読み取ったバイト
数との間で不整合が生じることを回避することができ、
適切なデータ転送を行うことができる。
【００３８】さらに、本実施の形態のＡＳＩＣ１は、リ
トライ中に、ＤＭＡコントローラ３がリクエストを発行
して、ＰＣＩＩ／Ｆ１１を経由してバッファに蓄積され
ているデータを記憶装置１２に転送している。
トライ中に、ＤＭＡコントローラ３がリクエストを発行
して、ＰＣＩＩ／Ｆ１１を経由してバッファに蓄積され
ているデータを記憶装置１２に転送している。
【００３９】したがって、リトライを返してリードアク
セス要求を拒否している間、ＤＭＡコントローラ３から
ＲＥＱ信号を発して、バッファ内のデータを全て記憶装
置１２へ転送し、その後、ＣＰＵ１３からのＲｅａｄア
クセスに応えて、実際に記憶装置１２に転送されたデー
タバイト数と転送バイト数レジスタを読み取ったバイト
数との間で不整合が生じることを回避することができ、
適切なデータ転送を行うことができる。
セス要求を拒否している間、ＤＭＡコントローラ３から
ＲＥＱ信号を発して、バッファ内のデータを全て記憶装
置１２へ転送し、その後、ＣＰＵ１３からのＲｅａｄア
クセスに応えて、実際に記憶装置１２に転送されたデー
タバイト数と転送バイト数レジスタを読み取ったバイト
数との間で不整合が生じることを回避することができ、
適切なデータ転送を行うことができる。
【００４０】また、本実施の形態のＡＳＩＣ１は、ＣＰ
Ｕ１３からのリードアクセス要求に応答すると、セント
ロＩ／Ｆ１４のＢＵＳＹ信号をネゲートしている。
Ｕ１３からのリードアクセス要求に応答すると、セント
ロＩ／Ｆ１４のＢＵＳＹ信号をネゲートしている。
【００４１】したがって、外部（ホスト）からのデータ
の受信を停止して、実際に記憶装置１２に転送されたデ
ータバイト数とＣＰＵ１３が転送バイト数レジスタから
読み取るデータバイト数との間で不整合が生じることを
回避することができ、適切なデータ転送を行うことがで
きる。
の受信を停止して、実際に記憶装置１２に転送されたデ
ータバイト数とＣＰＵ１３が転送バイト数レジスタから
読み取るデータバイト数との間で不整合が生じることを
回避することができ、適切なデータ転送を行うことがで
きる。
【００４２】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００４３】
【発明の効果】請求項１記載の発明の半導体集積回路に
よれば、ＰＣＩインターフェイスコントローラで制御さ
れるＰＣＩインターフェイスを経由してＣＰＵ及び記憶
装置とアクセスするとともに、セントロニクスインター
フェイスコントローラで制御されるセントロニクスイン
ターフェイスを介して外部から受信した外部データをＤ
ＭＡコントローラ内部の複数のバッファに一旦蓄積した
後、記憶装置にＤＭＡ転送するに際して、ＤＭＡコント
ローラ内のバッファから記憶装置へのデータの転送バイ
ト数を示す転送バイト数レジスタに対してＣＰＵからリ
ードアクセスが開始され、ＤＭＡコントローラのバッフ
ァにデータが蓄積されていると、セントロニクスインタ
ーフェイスのＢＵＳＹ信号をアサートするので、外部か
らのデータの受信を停止して、実際に記憶装置に転送さ
れたデータバイト数とＣＰＵが転送バイト数レジスタか
ら読み取るデータバイト数との間で不整合が生じること
を回避することができ、適切なデータ転送を行うことが
できる。
よれば、ＰＣＩインターフェイスコントローラで制御さ
れるＰＣＩインターフェイスを経由してＣＰＵ及び記憶
装置とアクセスするとともに、セントロニクスインター
フェイスコントローラで制御されるセントロニクスイン
ターフェイスを介して外部から受信した外部データをＤ
ＭＡコントローラ内部の複数のバッファに一旦蓄積した
後、記憶装置にＤＭＡ転送するに際して、ＤＭＡコント
ローラ内のバッファから記憶装置へのデータの転送バイ
ト数を示す転送バイト数レジスタに対してＣＰＵからリ
ードアクセスが開始され、ＤＭＡコントローラのバッフ
ァにデータが蓄積されていると、セントロニクスインタ
ーフェイスのＢＵＳＹ信号をアサートするので、外部か
らのデータの受信を停止して、実際に記憶装置に転送さ
れたデータバイト数とＣＰＵが転送バイト数レジスタか
ら読み取るデータバイト数との間で不整合が生じること
を回避することができ、適切なデータ転送を行うことが
できる。
【００４４】請求項２記載の発明の半導体集積回路によ
れば、記憶装置にデータの転送が完了するまで、ＰＣＩ
インターフェイスコントローラが、ＣＰＵのリードアク
セスに対してリトライを返して、当該リードアクセス要
求を拒否するので、リトライを返してリードアクセス要
求を拒否している間、ＤＭＡコントローラからＲＥＱ信
号を発して、バッファ内のデータを全て記憶装置へ転送
し、その後、ＣＰＵからのＲｅａｄアクセスに応えて、
実際に記憶装置に転送されたデータバイト数と転送バイ
ト数レジスタを読み取ったバイト数との間で不整合が生
じることを回避することができ、適切なデータ転送を行
うことができる。
れば、記憶装置にデータの転送が完了するまで、ＰＣＩ
インターフェイスコントローラが、ＣＰＵのリードアク
セスに対してリトライを返して、当該リードアクセス要
求を拒否するので、リトライを返してリードアクセス要
求を拒否している間、ＤＭＡコントローラからＲＥＱ信
号を発して、バッファ内のデータを全て記憶装置へ転送
し、その後、ＣＰＵからのＲｅａｄアクセスに応えて、
実際に記憶装置に転送されたデータバイト数と転送バイ
ト数レジスタを読み取ったバイト数との間で不整合が生
じることを回避することができ、適切なデータ転送を行
うことができる。
【００４５】請求項３記載の発明の半導体集積回路によ
れば、リトライ中に、ＤＭＡコントローラがリクエスト
を発行して、ＰＣＩインターフェイスを経由してバッフ
ァに蓄積されているデータを記憶装置に転送するので、
リトライを返してリードアクセス要求を拒否している
間、ＤＭＡコントローラからＲＥＱ信号を発して、バッ
ファ内のデータを全て記憶装置へ転送し、その後、ＣＰ
ＵからのＲｅａｄアクセスに応えて、実際に記憶装置に
転送されたデータバイト数と転送バイト数レジスタを読
み取ったバイト数との間で不整合が生じることを回避す
ることができ、適切なデータ転送を行うことができる。
れば、リトライ中に、ＤＭＡコントローラがリクエスト
を発行して、ＰＣＩインターフェイスを経由してバッフ
ァに蓄積されているデータを記憶装置に転送するので、
リトライを返してリードアクセス要求を拒否している
間、ＤＭＡコントローラからＲＥＱ信号を発して、バッ
ファ内のデータを全て記憶装置へ転送し、その後、ＣＰ
ＵからのＲｅａｄアクセスに応えて、実際に記憶装置に
転送されたデータバイト数と転送バイト数レジスタを読
み取ったバイト数との間で不整合が生じることを回避す
ることができ、適切なデータ転送を行うことができる。
【００４６】請求項４記載の発明の半導体集積回路によ
れば、ＣＰＵからのリードアクセス要求に応答すると、
セントロニクスインターフェイスのＢＵＳＹ信号をネゲ
ートするので、外部からのデータの受信を停止して、実
際に記憶装置に転送されたデータバイト数とＣＰＵが転
送バイト数レジスタから読み取るデータバイト数との間
で不整合が生じることを回避することができ、適切なデ
ータ転送を行うことができる。
れば、ＣＰＵからのリードアクセス要求に応答すると、
セントロニクスインターフェイスのＢＵＳＹ信号をネゲ
ートするので、外部からのデータの受信を停止して、実
際に記憶装置に転送されたデータバイト数とＣＰＵが転
送バイト数レジスタから読み取るデータバイト数との間
で不整合が生じることを回避することができ、適切なデ
ータ転送を行うことができる。
【図１】本発明の半導体集積回路の一実施の形態を適用
したＡＳＩＣの概略構成図。
したＡＳＩＣの概略構成図。
【図２】図１のＡＳＩＣによるＤＭＡコントローラの転
送バイト数レジスタへのＲｅａｄアクセスに対する制御
処理を示すフローチャート。
送バイト数レジスタへのＲｅａｄアクセスに対する制御
処理を示すフローチャート。
１ ＡＳＩＣ ２ ＰＣＩＩ／Ｆコントローラ ３ ＤＭＡコントローラ ４ セントロニクスＩ／Ｆコントローラ １０ ＣＰＵＩ／Ｆ及び記憶装置Ｉ／Ｆコントローラ １１ ＰＣＩＩ／Ｆ １２ 記憶装置 １３ ＣＰＵ １４ セントロニクスＩ／Ｆ
Claims (4)
- 【請求項１】ＰＣＩインターフェイスコントローラで制
御されるＰＣＩインターフェイスを経由してＣＰＵ及び
記憶装置とアクセスするとともに、セントロニクスイン
ターフェイスコントローラで制御されるセントロニクス
インターフェイスを介して外部から受信した外部データ
をＤＭＡコントローラ内部の複数のバッファに一旦蓄積
した後、前記記憶装置にＤＭＡ転送する半導体集積回路
において、前記ＤＭＡコントローラが、前記バッファか
ら前記記憶装置へのデータの転送バイト数を示す転送バ
イト数レジスタを備え、前記ＣＰＵから当該転送バイト
数レジスタに対してリードアクセスが開始され、前記Ｄ
ＭＡコントローラのバッファにデータが蓄積されている
と、前記セントロニクスインターフェイスのＢＵＳＹ信
号をアサートすることを特徴とする半導体集積回路。 - 【請求項２】前記半導体集積回路は、前記記憶装置にデ
ータの転送が完了するまで、前記ＰＣＩインターフェイ
スコントローラが、前記ＣＰＵのリードアクセスに対し
てリトライを返して、当該リードアクセス要求を拒否す
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記半導体集積回路は、前記リトライ中
に、前記ＤＭＡコントローラがリクエストを発行して、
前記ＰＣＩインターフェイスを経由して前記バッファに
蓄積されているデータを前記記憶装置に転送することを
特徴とする請求項２記載の半導体集積回路。 - 【請求項４】前記半導体集積回路は、前記ＣＰＵからの
リードアクセス要求に応答すると、前記セントロニクス
インターフェイスのＢＵＳＹ信号をネゲートすることを
特徴とする請求項１から請求項３のいずれかに記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147717A JP2002342258A (ja) | 2001-05-17 | 2001-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147717A JP2002342258A (ja) | 2001-05-17 | 2001-05-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002342258A true JP2002342258A (ja) | 2002-11-29 |
Family
ID=18993152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147717A Pending JP2002342258A (ja) | 2001-05-17 | 2001-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002342258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2466982A (en) * | 2009-01-16 | 2010-07-21 | Icera Inc | Signaling the receipt of a specific data item in a peripheral interface receive FIFO buffer |
-
2001
- 2001-05-17 JP JP2001147717A patent/JP2002342258A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2466982A (en) * | 2009-01-16 | 2010-07-21 | Icera Inc | Signaling the receipt of a specific data item in a peripheral interface receive FIFO buffer |
| GB2466982B (en) * | 2009-01-16 | 2013-07-17 | Nvidia Technology Uk Ltd | DMA Engine |
| US8527671B2 (en) | 2009-01-16 | 2013-09-03 | Icera Inc. | DMA engine |
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