JP3636158B2 - データ転送制御装置及び電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ転送制御装置及び電子機器に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
HS(High Speed)モードをサポートするUSB(Universal Serial Bus)2.0の市場が順調に拡大しているなか、USB Implementers Forum(USB−IF)によって、USB On−The−Go(OTG)と呼ばれるインターフェース規格が策定された。USB2.0を拡張する形で策定されたOTG規格(OTG1.0)は、USBインターフェースの新たな付加価値を生む可能性を秘めており、その特質を生かしたアプリケーションの登場が待たれている。
【0003】
このOTGによれば、これまでUSBを介してホスト(パーソナルコンピュータ等)に接続されていたペリフェラル(周辺機器)に、ホスト機能を持たせることができる。これにより、ペリフェラル同士をUSBで接続してデータを転送することが可能になり、例えばデジタルカメラとプリンタとをダイレクトに接続して、デジタルカメラの画像を印刷することが可能になる。また、デジタルカメラやデジタルビデオカメラをストレージ装置に接続して、データを保存することが可能になる。
【0004】
しかしながら、OTGによりホスト機能を持たせるペリフェラルには、低性能のCPU(処理部)が組み込まれているのが一般的である。従って、ホスト機能の追加により、ペリフェラルが有するCPU(ファームウェア)の処理負荷が重くなったり、処理が複雑化すると、他の処理に支障が生じたり、機器の設計期間が長期化するなどの問題が生じる。
【0005】
また、OTGによりホスト機能を持たせることで、データ転送制御装置が大規模化してしまうと、データ転送制御装置の高コスト化や、データ転送制御装置が組み込まれる機器(電子機器)の高コスト化等を招く。
【0006】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ホスト動作とペリフェラル動作の両方の動作を可能にしながらも、装置の大規模化を最小限に抑えることができるデータ転送制御装置及び電子機器を提供することにある。
【0007】
【課題を解決するための手段】
本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行うステートコントローラと、物理層回路を含むトランシーバに対してホスト動作時に接続され、ホストとしてのデータ転送を行うホストコントローラと、前記トランシーバに対してペリフェラル動作時に接続され、ペリフェラルとしてのデータ転送を行うペリフェラルコントローラと、ホスト動作時とペリフェラル動作時とで共用される共用レジスタを含むレジスタ部と、前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶し、前記ホストコントローラ、前記ペリフェラルコントローラにより共用されるパケットバッファに対して、アクセス制御を行うバッファコントローラとを含むデータ転送制御装置に関係する。
【0008】
本発明によれば、ステートコントローラにより制御されるステートが、ホスト動作のステートになると、トランシーバにホストコントローラが接続され、ホストコントローラがホストとしてのデータ転送を行う。一方、ステートコントローラにより制御されるステートが、ペリフェラル動作のステートになると、トランシーバにペリフェラルコントローラが接続され、ペリフェラルコントローラがペリフェラルとしてのデータ転送を行う。そして本発明では、ホスト動作時とペリフェラル動作時とで、レジスタ部の共用レジスタと、転送データを行うパケットバッファが共用される。これにより、ホスト動作とペリフェラル動作の両方の動作(デュアルロール・デバイス)を可能にしながらも、レジスタ部やパケットバッファのリソースを節約でき、データ転送制御装置の大規模化を最小限に抑えることが可能になる。なお、レジスタ部の少なくとも一部を各ブロックに分散して設けるようにしてもよい。
【0009】
また本発明では、前記レジスタ部が、データ転送の転送条件情報が各転送条件レジスタに設定される複数の転送条件レジスタを含み、前記転送条件レジスタが、ホスト動作時とペリフェラル動作時とで共用される共用転送条件レジスタと、ホスト動作時に使用されるホスト用転送条件レジスタと、ペリフェラル動作時に使用されるペリフェラル用転送条件レジスタとを含んでもよい。
【0010】
このように共用転送条件レジスタを設けることで、転送条件情報(エンドポイント情報)を記憶するレジスタのリソースを節約できる。また、ホスト用転送条件レジスタやペリフェラル用転送条件レジスタを設けることで、ホスト動作やペリフェラル動作に特有の転送条件を設定できるようになる。
【0011】
また本発明では、前記共用転送条件レジスタに、データの転送方向、データ転送の転送種別、及びマックスパケットサイズが、転送条件情報として設定されるようにしてもよい。
【0012】
このようにすることで、ホストコントローラやペリフェラルコントローラは、共用転送条件レジスタに設定される転送方向、転送種別、マックスパケットサイズを用いて、ホスト動作時、ペリフェラル動作時のデータ転送を行うことが可能になる。なお、エンドポイント番号や、DMA転送(接続)の有無などを、共用転送条件レジスタに設定しもよい。
【0013】
また本発明では、前記ホスト用転送条件レジスタに、インタラプト転送におけるトークン発行周期、複数のパイプ領域間の転送比率情報、エンドポイントのファンクションアドレス、及びエンドポイントとの間で転送されるデータのトータルサイズの少なくとも1つが、転送条件情報として設定されるようにしてもよい。
【0014】
このようにホスト用転送条件レジスタにトークン発行周期を設定することで、2分木構造のディスクリプタ等を用いることなく、インタラプト転送のトークンパケットを自動的に転送できるようになる。また、複数のパイプ領域間の転送比率情報を、ホスト用転送条件レジスタに設定することで、複数のパイプ領域のデータを、任意の転送比率で転送できるようになり、データ転送の効率的なスケジューリングが可能になる。また、転送データのトータルサイズをホスト用転送条件レジスタに設定することで、ホスト動作時に、パケットバッファのバッファ領域(パイプ領域)毎に任意のトータルサイズを設定して、データを転送(送信又は受信)できるようになる。
【0015】
なお、転送比率情報は、パケットバッファに確保されるバッファ領域(パイプ領域)のトランザクションの連続実行回数であってもよい。このようにすれば、例えば、第Kのバッファ領域(パイプ領域)のデータ転送のトランザクションを複数回連続して実行(発生)した後に、第K+1のバッファ領域(パイプ領域)のデータ転送のトランザクションを実行できるようになる。
【0016】
また本発明では、ホスト動作時には、前記ホストコントローラが、前記共用転送条件レジスタと前記ホスト用転送条件レジスタに設定される転送条件情報に基づいて、データを転送し、ペリフェラル動作時には、前記ペリフェラルコントローラが、前記共用転送条件レジスタと前記ペリフェラル用転送条件レジスタに設定される転送条件情報に基づいて、データを転送するようにしてもよい。
【0017】
このようにすれば、共用転送条件レジスタをホストコントローラとペリフェラルコントローラで共用できるため、レジスタ部のリソースを節約できる。また、ホストコントローラ、ペリフェラルコントローラは、ホスト用転送条件レジスタ、ペリフェラル用転送条件レジスタを用いて、ホスト動作やペリフェラル動作に特有の転送条件が設定されたデータ転送を行うことが可能になる。
【0018】
また本発明では、前記レジスタ部が、パケットバッファのアクセス制御レジスタであり、ホスト動作時とペリフェラル動作時で共用される共用アクセス制御レジスタを含み、前記バッファコントローラが、ホスト動作時とペリフェラル動作時において、前記共用アクセス制御レジスタに基づいて、パケットバッファのアクセス制御を行うようにしてもよい。
【0019】
この場合の共用アクセス制御レジスタとしては、例えば、処理部がパケットバッファにアクセスする際のI/Oポート・レジスタや、バッファ領域のフル又はエンプティを知らせるレジスタなどを考えることができる。
【0020】
また本発明では、ホスト動作時とペリフェラル動作時において、処理部による共用レジスタのアクセスアドレスが、同一に設定されるようにしてもよい。
【0021】
このようにすることで、処理部のアドレス管理を簡素化できる。なお、アクセスアドレスで指定される共用レジスタには、ホスト動作時とペリフェラル動作時とで、ほぼ同内容の情報を設定することができる。
【0022】
また本発明では、前記バスとは異なる他のバスとパケットバッファとの間でのデータ転送を行うインターフェース回路を含み、前記バッファコントローラが、ホスト動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ホストコントローラの間のデータ転送経路を設定し、ペリフェラル動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ペリフェラルコントローラの間のデータ転送経路を設定するようにしてもよい。
【0023】
このようにすることで、ホスト動作時とペリフェラル動作時でパケットバッファを共用できるようになる。
【0024】
また本発明では、ホスト動作時には、各エンドポイントとの間で転送されるデータが各パイプ領域に記憶される複数のパイプ領域が、パケットバッファに確保され、前記ホストコントローラが、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、ペリフェラル動作時には、ホストとの間で転送されるデータが各エンドポイント領域に記憶される複数のエンドポイント領域が、パケットバッファに確保され、前記ペリフェラルコントローラが、エンドポイント領域とホストとの間でデータを転送してもよい。
【0025】
このようにすれば、パケットバッファのバッファ領域を、ホスト動作時にはパイプ領域として使用し、ペリフェラル動作時にはエンドポイント領域として使用できるようになる。これにより、パケットバッファのリソースの有効利用や、処理部の処理負荷の軽減化を図れる。
【0026】
なお、バッファ領域(パイプ領域又はエンドポイント領域)のデータの書き込み、読み出しは、各バッファ領域毎に設定される書き込みポインタ、読み出しポインタを用いて実現できる。そして、書き込みポインタ、読み出しポインタのポインタ情報(位置情報)は、各バッファ領域(パイプ領域又はエンドポイント領域)に対応する各共用レジスタに記憶してもよい。また、バスにデータを送信する送信時と、バスからデータを受信する受信時において、バスからのアクセスに対する書き込みポインタ、読み出しポインタの割り当てと、他のバスからのアクセスに対する書き込みポインタ、読み出しポインタの割り当てとを、異ならせてもよい。
【0027】
また本発明では、前記レジスタ部が、データ転送の転送条件情報が各転送条件レジスタに設定される複数の転送条件レジスタを含み、前記転送条件レジスタが、ホスト動作時とペリフェラル動作時とで共用される共用転送条件レジスタと、ホスト動作時に使用されるホスト用転送条件レジスタと、ペリフェラル動作時に使用されるペリフェラル用転送条件レジスタとを含み、ホスト動作時には、前記ホストコントローラが、前記共用転送条件レジスタと前記ホスト用転送条件レジスタに設定される転送条件情報に基づいて、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、ペリフェラル動作時には、前記ペリフェラルコントローラが、前記共用転送条件レジスタと前記ペリフェラル用転送条件レジスタに設定される転送条件情報に基づいて、エンドポイント領域とホストとの間でデータを転送してもよい。
【0028】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行うステートコントローラと、物理層回路を含みバスに接続されるトランシーバに対してホスト動作時に接続され、ホストとしてのデータ転送を行うホストコントローラと、前記トランシーバに対してペリフェラル動作時に接続され、ペリフェラルとしてのデータ転送を行うペリフェラルコントローラと、前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶し、前記ホストコントローラ、前記ペリフェラルコントローラにより共用されるパケットバッファに対して、アクセス制御を行うバッファコントローラとを含み、ホスト動作時には、各エンドポイントとの間で転送されるデータが各パイプ領域に記憶される複数のパイプ領域が、パケットバッファに確保され、前記ホストコントローラが、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、ペリフェラル動作時には、ホストとの間で転送されるデータが各エンドポイント領域に記憶される複数のエンドポイント領域が、パケットバッファに確保され、前記ペリフェラルコントローラが、エンドポイント領域とホストとの間でデータを転送するデータ転送制御装置に関係する。
【0029】
本発明によれば、ホスト動作とペリフェラル動作の両方の動作(デュアルロール・デバイス)を可能にしながらも、パケットバッファのリソースを節約でき、データ転送制御装置の大規模化を最小限に抑えることが可能になる。また、パケットバッファのバッファ領域を、ホスト動作時にはパイプ領域として使用し、ペリフェラル動作時にはエンドポイント領域として使用できるようになる。これにより、パケットバッファのリソースの有効利用や、処理部の処理負荷の軽減化を図れる。
【0030】
また本発明では、USB(Universal Serial Bus)のOTG(On−The−Go)規格に準拠したデータ転送を行うようにしてもよい。
【0031】
また本発明は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、前記データ転送制御装置のデータ転送を制御する処理部とを含む電子機器に関係する。
【0032】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行い、ホスト動作時には、物理層回路を含みバスに接続されるトランシーバにホストコントローラを接続し、前記ホストコントローラを用いてホストとしてのデータ転送を行い、ペリフェラル動作時には、前記トランシーバにペリフェラルコントローラを接続し、前記ペリフェラルコントローラを用いてペリフェラルとしてのデータ転送を行い、レジスタ部が含む共用レジスタを、ホスト動作時とペリフェラル動作時とで共用し、前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶するパケットバッファを、前記ホストコントローラ、前記ペリフェラルコントローラにより共用するデータ転送制御方法に関係する。
【0033】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行い、ホスト動作時には、物理層回路を含みバスに接続されるトランシーバにホストコントローラを接続し、前記ホストコントローラを用いてホストとしてのデータ転送を行い、ペリフェラル動作時には、前記トランシーバにペリフェラルコントローラを接続し、前記ペリフェラルコントローラを用いてペリフェラルとしてのデータ転送を行い、前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶するパケットバッファを、前記ホストコントローラ、前記ペリフェラルコントローラにより共用し、ホスト動作時には、各エンドポイントとの間で転送されるデータが各パイプ領域に記憶される複数のパイプ領域を、パケットバッファに確保し、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、ペリフェラル動作時には、ホストとの間で転送されるデータが各エンドポイント領域に記憶される複数のエンドポイント領域を、パケットバッファに確保し、エンドポイント領域とホストとの間でデータを転送するデータ転送制御方法に関係する。
【0034】
【発明の実施の形態】
以下、本実施形態について説明する。
【0035】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0036】
1.OTG
まず、OTG(USB On−The−Go)について簡単に説明する。
【0037】
1.1 Aデバイス、Bデバイス
OTGでは、コネクタの規格として、図1(A)に示すようなMini-Aプラグ、Mini-Bプラグが定義されている。また、これらのMini-Aプラグ、Mini−Bプラグ(広義にはケーブルの第1、第2のプラグ)の両方を接続できるコネクタとして、Mini-ABレセプタクル(receptacle)が定義されている。
【0038】
そして例えば図1(B)のように、USBケーブルのMini-Aプラグに電子機器Pが接続され、Mini-Bプラグに電子機器Qが接続されると、電子機器PはAデバイスに設定され、電子機器QはBデバイスに設定される。一方、図1(C)に示すように、Mini-Bプラグ、Mini-Aプラグが電子機器P、Qに接続されると、電子機器P、Qは、各々、Bデバイス、Aデバイスに設定される。
【0039】
Mini-Aプラグ内ではIDピンがGNDに接続されており、Mini-Bプラグ内ではIDピンはフローティング状態になっている。電子機器は、内蔵するプルアップ抵抗回路を用いて、このIDピンの電圧レベルを検出することで、自身がMini-Aプラグに接続されたのか、或いはMini-Bプラグに接続されたのかを判断する。
【0040】
OTGでは、Aデバイス(マスター)が、電源(VBUS)を供給する側(供給元)になり、Bデバイス(スレイブ)が、電源の供給を受ける側(供給先)になる。また、Aデバイスは、デフォルトのステートがホストになり、Bデバイスは、デフォルトのステートがペリフェラル(周辺機器)になる。
【0041】
1.2 デュアルロール・デバイス
OTGでは、ホスト(簡易ホスト)としての役割とペリフェラルとしての役割の両方を持つことができるデュアルロール・デバイス(Dual-Role Device)が定義されている。
【0042】
デュアルロール・デバイスは、ホストにもペリフェラルにもなれる。そして、デュアルロール・デバイスに接続された相手が、従来のUSB規格におけるホストやペリフェラルである場合には、デュアルロール・デバイスの役割は一意に定まる。つまり、接続相手がホストであれば、デュアルロール・デバイスはペリフェラルになり、接続相手がペリフェラルであれば、デュアルロール・デバイスはホストになる。
【0043】
一方、接続相手がデュアルロール・デバイスである場合には、両方のデュアルロール・デバイスは、お互いにホストとペリフェラルの役割を交換できる。
【0044】
1.3 SRP、HNP
デュアルロール・デバイスは、図2(A)、(B)に示すようなセッション開始要求手順SRP(Session Request Protocol)やホスト交換手順HNP(Host Negotiation Protocol)の機能を持つ。
【0045】
ここでセッション開始要求手順SRPは、BデバイスがAデバイスに対して、VBUS(電源)の供給を要求するプロトコルである。
【0046】
バスを使用しない場合にOTGでは、AデバイスはVBUSの供給を停止できる。これにより、Aデバイスが例えば小型の携帯機器であった場合に、無駄な電力消費を防止できる。そして、AデバイスがVBUSの供給を停止した後に、BデバイスがVBUSを供給してもらいたい場合には、このSRPを使用して、Aデバイスに対してVBUSの供給の再開を要求する。
【0047】
図2(A)にSRPの流れを示す。図2(A)に示すように、Bデバイスは、データ・ライン・パルシングとVBUSパルシングを行うことで、Aデバイスに対してVBUSの供給を要求する。そして、AデバイスによるVBUSの供給の開始後に、Bデバイスのペリフェラル動作(peripheral operation)と、Aデバイスのホスト動作(host operation)が開始する。
【0048】
図1(A)〜図1(C)で説明したように、デュアルロール・デバイス同士の接続では、Mini-Aプラグが接続された側であるAデバイスがデフォルトのホストとなり、Mini-Bプラグが接続された側であるBデバイスがデフォルトのペリフェラルになる。そして、OTGでは、プラグの抜き差しを行わなくても、ホストとペリフェラルの役割を交換できる。HNPは、このホストとペリフェラルの役割を交換するためのプロトコルである。
【0049】
HNPの流れを図2(B)に示す。デフォルトのホストとして動作するAデバイスが、バスの使用を終了すると、バスがアイドル状態になる。その後に、Bデバイスがデータ信号線DP(D+)のプルアップ抵抗を無効にすると、AデバイスがDPのプルアップ抵抗を有効にする。これにより、Aデバイスの役割はホストからペリフェラルに変わり、ペリフェラルとしての動作を開始する。また、Bデバイスの役割はペリフェラルからホストに変わり、ホストとしての動作を開始する。
【0050】
その後、Bデバイスが、バスの使用を終了し、AデバイスがDPのプルアップ抵抗を無効にすると、Bデバイスが、DPのプルアップ抵抗を有効にする。これにより、Bデバイスの役割はホストからペリフェラルに戻り、ペリフェラルとしての動作を再開する。また、Aデバイスの役割はペリフェラルからホストに戻り、ホストとしての動作を再開する。
【0051】
以上に説明したOTGによれば、携帯電話やデジタルカメラなどの携帯機器をUSBのホストとして動作させ、携帯機器同士をピア・ツー・ピアで接続してデータ転送を行うことが可能になる。これにより、USBインターフェースに新たな付加価値を生むことができ、これまでには存在しなかったアプリケーションを創出できる。
【0052】
2.OHCI
さて、従来のUSBでは、ホストであるパーソナルコンピュータが有するデータ転送制御装置(ホストコントローラ)は、マイクロソフト社が提唱したOHCI(Open Host Controller Interface)や、UHCI(Universal Host Controller Interface)といった規格に準拠していた。また、使用されるOS(Operating System)も、マイクロソフト社のWindowsやアップル社のマッキントッシュのOSなどに限定されていた。
【0053】
しかしながら、OTGのターゲット・アプリケーションである小型携帯機器では、組み込まれるCPUのアーキテクチャや、使用されるOSは千差万別である。更に、パーソナルコンピュータのホストコントローラ向けに規格化されたOHCIやUHCIは、USBホストとしての機能をフルに実装することを前提としており、小型携帯機器への実装に最適であるとは言い難い。
【0054】
例えば、図3(A)に、OHCIで使用されるリスト構造のデスクリプタの一例を示す。
【0055】
図3(A)において、エンドポイントディスクリプタED1、ED2、ED3は、リンクポインタによりリンクされており、エンドポイント1、2、3とのコミュニケーションに必要な情報が含まれている。そして、これらのED1、ED2、ED3には、転送ディスクリプタTD11〜TD13、TD21、TD31〜TD32がリンクポインタにより更にリンクされている。そして、これらの転送ディスクリプタには、エンドポイント1、2、3との間で転送するパケットデータに必要な情報が含まれている。
【0056】
図3(A)のリスト構造のディスクリプタは、図3(B)のCPU610(広義には処理部)上で動作するファームウェア(ホストコントローラ・ドライバ)が作成し、システムメモリ620に書き込む。即ち、ファームウェアは、システム中のエンドポイントに対してエンドポイントディスクリプタを割り当て、エンドポイント情報等に基づいてエンドポイントディスクリプタ、転送ディスクリプタを作成する。そして、これらのディスクリプタをリンクポインタでリンクさせて、システムメモリ620に書き込む。
【0057】
データ転送制御装置600(ホストコントローラ)は、システムメモリ620に書き込まれたリスト構造のディスクリプタを読み出し、エンドポイントディスクリプタや転送ディスクリプタに記述される情報に基づいて、データ転送を実行する。
【0058】
具体的には、データ転送制御装置600(ホストコントローラ)は、ED1に基づいてエンドポイント1の情報を設定し、ED1にリンクされるTD11に基づいて、エンドポイント1との間でデータ転送を行う。次に、ED2に基づいてエンドポイント2の情報を設定し、ED2にリンクされるTD21に基づいて、エンドポイント2との間でデータ転送を行う。同様にして、データ転送制御装置600は、TD31、TD12、TD32、TD13に基づいてデータ転送を実行する。
【0059】
インタラプト転送を行う場合には、CPU610上で動作するファームウェア(ホストコントローラ・ドライバ)は、図4に示すような2分木(binary tree)構造のディスクリプタを作成する。例えば、1ms毎にインタラプト転送のポーリングを行うエンドポイントについては、そのディスクリプタを図4のプレイスホルダ(placeholder)700に設定する。同様に、2ms毎にポーリングを行うエンドポイントについては、そのディスクリプタをプレイスホルダ701、702に設定し、4ms毎にポーリングを行うエンドポインタについては、プレイスホルダ703、704、705、706に設定する。
【0060】
そして、ポーリングを行う際には、インタラプトヘッドポインタのインデックスにしたがって、最下位層のプレイスホルダから順に2分木探索を行う。即ち、図4の経路710に示すように、まずインデックス0について最下位層から2分木探索を行う。次に、経路711に示すように、インデックス1について2分木探索を行う。同様にしてインデックス2〜31について2分木探索を行う。これにより、プレイスホルダ700に対応するエンドポイントについては1ms(1フレーム)毎に、701、702に対応するエンドポイントについては2ms毎に、703〜706に対応するエンドポイントについては4ms毎にインタラプト転送が行われるようになる。
【0061】
以上のように、OHCI準拠のデータ転送制御装置(ホストコントローラ)では、CPU上で動作するファームウェア(ホストコントローラ・ドライバ)が、図3(A)、図4に示すような複雑な構造のディスクリプタを作成しなければならない。従って、CPUの処理負荷が非常に重い。
【0062】
この場合、従来のUSBでは、ホストの役割が割り当てられるのはパーソナルコンピュータだけであり、このパーソナルコンピュータは高性能のCPUを有している。従って、図3(A)、図4に示すような複雑な構造のディスクリプタの作成も、余裕を持って行うことが可能であった。
【0063】
ところが、OTGのターゲットアプリケーションである小型携帯機器(デジタルカメラ、携帯電話等)に組み込まれるCPU(embedded CPU)は、パーソナルコンピュータのCPUに比べて、性能が格段に低いのが一般的である。従って、携帯機器にOTGのホスト動作を行わせると、携帯機器に組み込まれるCPUに過大な負荷がかかり、他の処理に支障が生じたり、データ転送のパフォーマンスが低下するなどの問題が生じる。
【0064】
3.構成例
図5に、以上のような問題を解決できる本実施形態のデータ転送制御装置の構成例を示す。なお、本実施形態のデータ転送制御装置は、図5の全ての回路ブロックを含む必要はなく、その一部の回路ブロックを省略してもよい。
【0065】
トランシーバ10(以下、適宜Xcvrと呼ぶ)は、差動データ信号DP、DMを用いてUSB(広義にはバス)のデータを送受信する回路であり、USBの物理層(PHY)回路12を含む。より具体的にはトランシーバ10は、DP、DMのラインステート(J、K、SE0等)の生成、シリアル/パラレル変換、パラレル/シリアル変換、ビットスタッフィング、ビットアンスタッフィング、NRZIデコード、NRZIエンコードなどを行う。なお、トランシーバ10をデータ転送制御装置の外部に設けるようにしてもよい。
【0066】
OTGコントローラ20(広義にはステートコントローラ。以下、適宜OTGCと呼ぶ)は、OTGのSRP機能やHNP機能(図2(A)、(B)参照)を実現するための種々の処理を行う。即ち、OTGコントローラ20は、ホストの役割として動作するホスト動作のステートや、ペリフェラルの役割として動作するペリフェラル動作のステートなどを含む複数のステートの制御を行う。
【0067】
より具体的には、OTG規格には、デュアルロール・デバイスのAデバイス時(図1(B)、(C)参照)のステート遷移やBデバイス時のステート遷移が定義されている。OTGコントローラ20は、これらのステート遷移を実現するためのステートマシーンを含む。また、OTGコントローラ20は、USBのデータラインステートや、VBUSレベルや、IDピンのステートを検出(監視)する回路を含む。そして、OTGコントローラ20が含むステートマシーンは、これらの検出情報に基づいて、そのステート(例えば、ホスト、ペリフェラル、サスペンド又はアイドルなどのステート)を変化させる。この場合のステートの遷移は、ハードウェア回路により実現してもよいし、ファームウェアがステートコマンドをレジスタに設定することで実現してもよい。そして、ステートが遷移すると、OTGコントローラ20は、遷移後のステートに基づいて、VBUSを制御したり、DP、DMのプルアップ抵抗/プルダウン抵抗の接続/非接続を制御する。また、ホストコントローラ50(以下、適宜HCと呼ぶ)、ペリフェラルコントローラ60(以下、適宜PCと呼ぶ)のイネーブル/ディスエーブルを制御する。
【0068】
HC/PC切り替え回路30(HC/PC・コモン回路)は、トランシーバ10と、ホストコントローラ50又はペリフェラルコントローラ60との間の接続の切り替え制御を行う。また、USBのデータ(DP、DM)のラインステートの生成の指示をトランシーバ10に対して行う。なお、接続の切り替え制御は、HC/PCセレクタ32により実現され、ラインステートの生成指示は、ラインステートコントローラ34により実現される。
【0069】
例えばOTGコントローラ20が、ホスト動作時(ホストステート時)にHCイネーブル信号をアクティブにすると、HC/PC切り替え回路30(HC/PCセレクタ32)は、トランシーバ10とホストコントローラ50を接続する。一方、OTGコントローラ20が、ペリフェラル動作時(ペリフェラルステート時)にPCイネーブル信号をアクティブにすると、HC/PC切り替え回路30は、トランシーバ10とペリフェラルコントローラ60を接続する。このようにすることで、ホストコントローラ50とペリフェラルコントローラ60とを排他的に動作させることが可能になる。
【0070】
転送コントローラ40は、USB(広義にはバス)を介したデータ転送を制御する回路であり、ホストコントローラ50(HC)とペリフェラルコントローラ60(PC)を含む。
【0071】
ここでホストコントローラ50は、ホスト動作時(OTGコントローラ20からのHCイネーブル信号のアクティブ時)に、ホストの役割としてのデータ転送制御を行う回路である。
【0072】
即ち、ホストコントローラ50は、ホスト動作時に、HC/PC切り替え回路30によりトランシーバ10に接続される。そしてホストコントローラ50は、レジスタ部70の転送条件レジスタ部72に設定された転送条件情報に基づいて、エンドポイントに対するトランザクションを自動発生する。そして、パケットバッファ100に確保(allocate)されたパイプ領域(PIPE0〜PIPEe。以下、適宜PIPEと呼ぶ)と、そのパイプ領域に対応するエンドポイントとの間で、データ(パケット)の自動転送(処理部が介在しないハードウェア回路によるデータ転送)を行う。
【0073】
より具体的にはホストコントローラ50は、複数のパイプ転送間の調停、フレームにおける時間管理、転送のスケジューリング、再送の管理などを行う。また、パイプ転送の転送条件情報(オペレーション情報)をレジスタ部70を介して管理する。また、トランザクションの管理を行ったり、パケットを生成/分解したり、サスペンド/レジューム/リセット状態生成の指示を行う。
【0074】
一方、ペリフェラルコントローラ60は、ペリフェラル動作時(OTGコントローラ20からのPCイネーブル信号のアクティブ時)に、ペリフェラルの役割としてのデータ転送制御を行う回路である。
【0075】
即ち、ペリフェラルコントローラ60は、ペリフェラル動作時に、HC/PC切り替え回路30によりトランシーバ10に接続される。そして、レジスタ部70の転送条件レジスタ部72に設定された転送条件情報に基づいて、パケットバッファ100に確保されたエンドポイント領域(EP0〜EPe。以下適宜EPと呼ぶ)とホストとの間でデータを転送する。
【0076】
より具体的には、ペリフェラルコントローラ60は、エンドポイント転送の転送条件情報(オペレーション情報)をレジスタ部70を介して管理する。また、トランザクションの管理を行ったり、パケットを生成/分解したり、リモート・ウェイクアップ信号生成の指示を行う。
【0077】
なお、エンドポイントは、ユニークなアドレスを割り当てることができる、ペリフェラル(デバイス)上のポイント(部分)である。ホストとペリフェラル(デバイス)との間でのデータ転送は、全て、このエンドポイントを経由して行われる。また、トランザクションは、トークンパケットと、オプショナルなデータパケットと、オプショナルなハンドシェークパケットにより構成される。
【0078】
レジスタ部70は、データ転送(パイプ転送、エンドポイント転送)制御、バッファアクセス制御、バッファ管理、割り込み制御、ブロック制御、或いはDMA制御などを行うための種々のレジスタを含む。なお、レジスタ部70が含むレジスタは、RAMなどのメモリにより実現してもよいし、Dフリップフロップなどにより実現してもよい。また、レジスタ部70のレジスタは、1つにまとめずに、各ブロック(HC、PC、OTGC、Xcvr等)に分散して配置してもよい。
【0079】
レジスタ部70は、転送条件レジスタ部72を含む。そして、この転送条件レジスタ部72は、ホスト動作時にパケットバッファ100に確保されるパイプ領域(PIPE0〜PIPEe)とエンドポイントとの間でのデータ転送の転送条件情報(転送制御情報)を記憶するレジスタを含む。これらの各転送条件レジスタは、パケットバッファ100の各パイプ領域に対応して設けられる。
【0080】
なお、ペリフェラル動作時には、パケットバッファ100にはエンドポイント領域(EP0〜EPe)が確保される。そして、転送条件レジスタ部72に設定された転送条件情報に基づいて、データ転送制御装置とホストとの間でのデータ転送が行われる。
【0081】
バッファコントローラ80(FIFOマネージャ)は、パケットバッファ100に対するアクセス(リード/ライト)制御や領域管理を行う。より具体的には、CPU(広義には処理部)、DMA(Direct Memory Access)、USBによるパケットバッファ100へのアクセス・アドレスを生成・管理する。また、CPU、DMA、USBによるパケットバッファ100へのアクセスの調停を行う。
【0082】
例えば、ホスト動作時には、バッファコントローラ80は、インターフェース回路110(CPU又はDMA)とパケットバッファ100の間のデータ転送経路と、パケットバッファ100とホストコントローラ50(USB)の間のデータ転送経路を設定(確立)する。
【0083】
一方、ペリフェラル動作時には、バッファコントローラ80は、インターフェース回路110(CPU又はDMA)とパケットバッファ100の間のデータ転送経路と、パケットバッファ100とペリフェラルコントローラ60(USB)の間のデータ転送経路を設定する。
【0084】
パケットバッファ100(FIFO、パケットメモリ、バッファ)は、USBを介して転送されるデータ(送信データ又は受信データ)を一時的に記憶(バッファリング)するものである。このパケットバッファ100は、例えばRAM(Random Access Memory)などにより構成できる。なお、パケットバッファ100をデータ転送制御装置の外部に設けてもよい(外付けメモリにしてもよい)。
【0085】
ホスト動作時には、パケットバッファ100はパイプ転送用のFIFO(First-In First-Out)として使用される。即ち、パケットバッファ100には、USB(バス)の各エンドポイントに対応するように、パイプ領域PIPE0〜PIPEe(広義にはバッファ領域)が確保される。また、各パイプ領域PIPE0〜PIPEeには、それに対応する各エンドポイントとの間で転送されるデータ(送信データ又は受信データ)が記憶される。
【0086】
一方、ペリフェラル動作時には、パケットバッファ100はエンドポイント転送用のFIFOとして使用される。即ち、パケットバッファ100には、エンドポイント領域EP0〜EPe(広義にはバッファ領域)が確保される。また、各エンドポイント領域EP0〜EPeには、ホストとの間で転送されるデータ(送信データ又は受信データ)が記憶される。
【0087】
なお、パケットバッファ100に確保されるバッファ領域(ホスト動作時にパイプ領域に設定され、ペリフェラル動作時にエンドポイント領域に設定される領域)は、先に入力された情報が先に出力されるような記憶領域(FIFO領域)に設定されている。
【0088】
また、PIPE0は、コントロール転送用のエンドポイント0に専用のパイプ領域であり、PIPEa〜PIPEeは、任意のエンドポイントに割り当て可能な汎用のパイプ領域である。
【0089】
即ち、USBでは、エンドポイント0がコントロール転送に専用のエンドポイントに設定される。従って、本実施形態のようにPIPE0をコントロール転送に専用のパイプ領域にすることで、ユーザが混乱するのを防止できる。また、PIPEa〜PIPEeを、任意のエンドポイントに割り当て可能なパイプ領域にすることで、エンドポイントに対応するパイプ領域を動的に変化させることが可能になる。これにより、パイプ転送のスケジューリングの自由度を向上でき、データ転送の効率化を図れる。
【0090】
なお本実施形態では、バッファ領域(パイプ領域又はエンドポイント領域)は、マックスパケットサイズMaxPktSize(広義にはページサイズ)とページ数BufferPageにより、その領域サイズRSizeが設定される(RSize=MaxPktSize×BufferPage)。このようにすることで、バッファ領域の領域サイズや面数(ページ数)を任意に設定できるようになり、パケットバッファ100のリソースの有効利用を図れる。
【0091】
インターフェース回路110は、USBとは異なる他のバスであるDMA(システムメモリ)バスやCPUバスと、パケットバッファ100との間でのデータ転送を行うための回路である。このインターフェース回路110は、パケットバッファ100と外部のシステムメモリとの間で、DMA転送を行うためのDMAハンドラ回路112を含む。また、パケットバッファ100と外部のCPUとの間で、PIO(Parallel I/O)転送を行うためのCPUインターフェース回路114を含む。なお、CPU(処理部)をデータ転送制御装置に内蔵させてもよい。
【0092】
クロックコントローラ120は、内蔵PLL又は外部入力クロックに基づいて、データ転送制御装置の内部で使用する各種のクロックを生成する。
【0093】
4.パイプ領域
本実施形態では図6(A)に示すように、ホスト動作時に、パケットバッファ100にパイプ領域PIPE0〜PIPEeが確保(allocate)される。そして、この各パイプ領域PIPE0〜PIPEeとペリフェラルの各エンドポイントの間で、データが転送される。
【0094】
ここで、本実施形態のパイプ領域の「パイプ」は、USBで定義される「パイプ」(デバイス上のエンドポイントとホスト上のソフトウェアとの間の関連を表す論理的な抽象化、論理的な経路)とは若干意味合いが異なる。
【0095】
本実施形態のパイプ領域は、図6(A)に示すように、USB(バス)に接続されるペリフェラルが有する各エンドポイントに対応して、パケットバッファ100上に確保される。例えば図6(A)において、パイプ領域PIPEaはペリフェラル1のエンドポイント1(バルクIN)に対応し、PIPEbはペリフェラル1のエンドポイント2(バルクOUT)に対応する。また、PIPEcはペリフェラル2のエンドポイント1(バルクIN)に対応し、PIPEdはペリフェラル2のエンドポイント2(バルクOUT)に対応する。また、PIPEeはペリフェラル3のエンドポイント1(インタラプトIN)に対応する。なお、PIPE0は、コントロール転送のエンドポイント0に専用のパイプ領域である。
【0096】
そして図6(A)の例では、パイプ領域PIPEaとペリフェラル1のエンドポイント1との間でUSBのバルクIN転送が行われ、PIPEbとペリフェラル1のエンドポイント2との間ではバルクOUT転送が行われる。また、PIPEcとペリフェラル2のエンドポイント1との間ではバルクIN転送が行われ、PIPEdとペリフェラル2のエンドポイント2との間ではバルクOUT転送が行われる。また、PIPEeとペリフェラル3のエンドポイント1との間ではインタラプトIN転送が行われる。
【0097】
このように本実施形態では、パイプ領域(汎用)とそれに対応するエンドポイントとの間では、任意のデータ転送(アイソクロナス転送、バルク転送、インタラプト転送)を行うことができる。
【0098】
そして本実施形態では、パイプ領域とそれに対応するエンドポイントの間では、所与のデータ単位(トータルサイズで指定されるデータ単位)のデータが転送される。この場合のデータ単位としては、例えばIRP(I/Oリクエストパケット)により転送要求されるデータ単位又はそれを適当なサイズに分割したデータ単位などを考えることができる。エンドポイントに対するこのデータ単位のデータ転送(一連のトランザクション)を、本実施形態における「パイプ」と呼ぶことができる。そして、そのような「パイプ」のデータ(送信データ、受信データ)を記憶する領域がパイプ領域になる。
【0099】
パイプ領域を用いた所与のデータ単位の転送が終了すると、そのパイプ領域は解放することができる。そして、解放されたパイプ領域は、任意のエンドポイントに割り当てることができる。このように本実施形態では、パイプ領域とエンドポイントとの対応づけを、動的に変化させることができる。
【0100】
また本実施形態では図6(B)に示すように、ペリフェラル動作時には、パケットバッファ100にエンドポイント領域EP0〜EPeが確保(設定)される。そして、この各エンドポイント領域EP0〜EPeとホスト(ホストコントローラ、システムメモリ)との間で、データが転送される。
【0101】
このように本実施形態では、パケットバッファ100のバッファ領域を、ホスト動作時にはパイプ領域に割り当て、ペリフェラル動作時にはエンドポイント領域に割り当てている。これにより、ホスト動作時とペリフェラル動作時とでパケットバッファ100のリソースを共用(兼用)することが可能になり、パケットバッファ100の使用記憶容量を節約できる。
【0102】
なおパイプ領域、エンドポイント領域の個数は6個に限定されず任意である。
【0103】
5.転送条件レジスタ(共用レジスタ)
本実施形態では図7に示すように、ホスト動作時には、パイプ領域PIPE0〜PIPEeとエンドポイントとの間で行われるデータ転送の転送条件情報が、転送条件レジスタTREG0〜TREGeに設定される。即ち、PIPE0、PIPEa、PIPEb、PIPEc、PIPEd、PIPEeの転送条件情報は、各々、TREG0、TREGa、TREGb、TREGc、TREGd、TREGeに設定(記憶)される。この設定は、例えばファームウェア(CPU)により行われる。
【0104】
そしてホストコントローラ50(広義には転送コントローラ)は、転送条件レジスタTREG0〜TREGeに設定された転送条件情報に基づいて、エンドポイントに対するトランザクションを発生する。そして、パイプ領域とそれに対応するエンドポイントとの間で、データ(パケット)を自動転送する。
【0105】
このように本実施形態では、各パイプ領域(バッファ領域)に対応して各転送条件レジスタが設けられ、この各転送条件レジスタに設定された転送条件情報に基づいて、各パイプ領域のパイプ転送(所与のデータ単位の転送)がホストコントローラ50により自動的に行われる。従って、ファームウェア(ドライバ、ソフトウェア)は、転送条件レジスタに転送条件情報を設定した後は、データ転送が完了するまで、データ転送制御に関わらなくて済むようになる。そして、所与のデータ単位のパイプ転送が完了すると割り込みが発生し、転送の完了がファームウェアに伝えられる。これにより、ファームウェア(CPU)の処理負荷を格段に低減できる。
【0106】
なお、本実施形態では図8に示すようにペリフェラル動作時には、エンドポイント領域EP0〜EPeとホストとの間で行われるデータ転送の転送条件情報が、転送条件レジスタTREG0〜TREGeに設定される。そしてペリフェラルコントローラ60(広義には転送コントローラ)は、転送条件レジスタTREG0〜TREGeに設定された転送条件情報に基づいて、エンドポイント領域とホストとの間でのデータ転送を行う。
【0107】
このように本実施形態では、転送条件レジスタTREG0〜TREGeが、ホスト動作時とペリフェラル動作時とで共用(兼用)される。これにより、レジスタ部70のリソースを節約でき、データ転送制御装置を小規模化できる。
【0108】
図9に、レジスタ部70のレジスタ構成例を示す。なお、レジスタ部70のレジスタの一部を、各ブロック(OTGC、HC、PC、Xcvr等)内に含ませてもよい。
【0109】
図9に示すように、レジスタ部70の転送条件レジスタ(TREG0〜TREGeの各々)は、ホスト動作時(HC、PIPE)とペリフェラル動作時(PC、EP)で共用されるHC/PC共用レジスタ(共用転送条件レジスタ)を含む。また、ホスト動作時にのみ使用されるHC(PIPE)用レジスタ(ホスト用転送条件レジスタ)を含む。また、ペリフェラル動作時にのみ使用されるPC(EP)用レジスタ(ペリフェラル用転送条件レジスタ)を含む。また、パケットバッファ(FIFO)のアクセス制御などを行うためのレジスタであり、ホスト動作時とペリフェラル動作時で共用されるアクセス制御レジスタを含む。
【0110】
例えば、デュアルロール・デバイスのホスト動作時に、ホストコントローラ50(HC)は、HC/PC共用レジスタとHC用レジスタに設定される転送条件情報に基づいて、データ(パケット)を転送する。
【0111】
一方、ペリフェラル動作時には、ペリフェラルコントローラ60(PC)は、HC/PC共用レジスタとPC用レジスタに設定される転送条件情報に基づいて、データ(パケット)を転送する。
【0112】
また、ホスト動作時、ペリフェラル動作時の両方において、バッファコントローラ80は、共用アクセス制御レジスタに基づいて、パケットバッファ100へのアクセス制御(リード/ライト・アドレスの発生、データのリード/ライト、アクセスの調停等)を行うことになる。
【0113】
図9のHC/PC共用レジスタには、データの転送方向(IN、OUT又はSETUP等)、転送種別(アイソクロナス、バルク、インタラプト、コントロールなどのトランザクションの種別)、エンドポイント番号(各USBデバイスのエンドポイントに関連づけられる番号)、マックスパケットサイズ(エンドポイントが送信又は受信可能なパケットの最大ペイロードサイズ。ページサイズ)が設定される。また、バッファ領域(パイプ領域、エンドポイント領域)のページ数(バッファ領域の面数)が設定される。また、DMA接続の有無(図5のDMAハンドラ回路112によるDMA転送の使用の有無)を指示する情報が設定される。
【0114】
HC(PIPE)用レジスタには、インタラプト転送のトークン発行周期(インタラプト・トランザクションを起動する周期、インターバル)が設定される。また、トランザクションの連続実行回数(パイプ領域間の転送比率を設定する情報。各パイプ領域のトランザクションの連続実行回数)が設定される。また、ファンクションアドレス(エンドポイントを有するファンクションのUSBアドレス)、転送データのトータルサイズ(各パイプ領域を介して転送されるデータのトータルサイズ。IRPなどのデータ単位)が設定される。また、自動トランザクションの開始指示(ホストコントローラに対する自動トランザクション処理の開始指示)が設定される。また、自動コントロール転送モードの指示(コントロール転送のセットアップステージ、データステージ、ステータスステージのトランザクションを自動発生するモードの指示)が設定される。
【0115】
PC(EP)用レジスタには、エンドポイントイネーブル(エンドポイントのイネーブルやディスエーブルの指示)、ハンドシェーク指定(各トランザクションで行われるハンドシェークの指定)が設定される。
【0116】
パケットバッファ(FIFO)用の共用アクセス制御レジスタには、バッファ・I/Oポート(CPUによりPIO転送を行う場合のI/Oポート)が設定される。また、バッファ・フル/エンプティ(各バッファ領域のフル、エンプティの通知)、バッファ・残りデータサイズ(各バッファ領域の残りデータサイズ)が設定される。
【0117】
レジスタ部70は、インタラプト系レジスタ、ブロック系レジスタ、DMA制御レジスタなども含む。
【0118】
インタラプト系レジスタは、割り込みのステータス(要因)をCPUに対して示すためのインタラプト・ステータスレジスタ、割り込みのイネーブル、ディスエーブル(非マスク、マスク)を設定するインタラプト・イネーブルレジスタを含む。なお、割り込みには、OTGコントローラ20系、ホストコントローラ50系、ペリフェラルコントローラ60系の割り込みがある。
【0119】
ブロック系レジスタは、ブロック間で共用されるブロック間共用レジスタや、各ブロック(Xcvr、OTGC、HC、PC)内で使用されるブロック用レジスタを含む。
【0120】
ブロック間共用レジスタには、各ブロックのリセットを指示するレジスタなどがある。ブロック用レジスタには、トランシーバ10(Xcvr)を制御するためのレジスタや、OTGコントローラ20(OTGC)のステートコマンドレジスタや、ホストコントローラ50(HC)のステートコマンドレジスタや、フレーム番号を設定するレジスタなどがある。
【0121】
以上のように本実施形態では、ホスト動作時とペリフェラル動作時で共用されるレジスタ(HC/PC共用レジスタ、共用アクセス制御レジスタ)をレジスタ部70に設けている。これにより、ホスト動作時用のレジスタとペリフェラル動作時用のレジスタを全く別個に設ける場合に比べて、レジスタ部70を小規模化できる。また、CPU上で動作するファームウェア(ドライバ)から見た共用レジスタのアクセスアドレスを、ホスト動作時とペリフェラル動作時とで同一にできる。従って、ファームウェアは、これらの共用レジスタを同一アドレスで管理できるようになり、ファームウェア処理を簡素化できる。
【0122】
また、HC用レジスタや、PC用レジスタを設けることで、ホスト動作時(PIPE)の転送やペリフェラル動作時(EP)の転送に特有の転送条件を設定できる。例えば、トークン発行周期を設定することで、図4で説明した手法を用いることなく、ホスト動作時にインタラプト転送のトークンを所望の周期で発行することが可能になる。また、連続実行回数を設定することで、ホスト動作時にパイプ領域間の転送比率を任意に設定できる。また、トータルサイズを設定することで、ホスト動作時にパイプ領域を介して自動転送されるデータのサイズを任意に設定できる。またファームウェアは、ホスト動作時に、自動トランザクションの開始を指示したり、自動コントロール転送モードのオン/オフを指示できるようになる。
【0123】
なお、図10に、汎用の転送条件(PIPE/EP)レジスタTREGa〜TREGe(TREGx:x=a〜e)のレジスタマップの詳細例を示し、図11に、コントロール転送用の転送条件レジスタTREG0のレジスタマップの詳細例を示す。また、図12(A)、(B)、図13に、これらの転送条件レジスタの各ビットフィールドに設定される転送条件情報(JoinDMA,FIFOClr,ToggleMode,AutoZeroLen,BufferPage,DirPID,TranType,EPNumber,MaxPktSize等)の概要を示す。
【0124】
例えば図10において、ホスト動作時とペリフェラル動作時とで、共用レジスタxConfig_0,xConfig_1,xMaxPktSize_H,xMaxPktSize_Lのアクセスアドレス0x0,0x1,0x2,0x3は同一になる。またホスト動作時とペリフェラル動作時とで、これらのレジスタには同内容の情報がファームウェアにより設定されることになる。
【0125】
6.自動トランザクション
図14に、ホストコントローラ50の自動トランザクション(IN、OUT)処理時におけるファームウェア処理のフローチャート例を示す。
【0126】
まず、ファームウェア(処理部、ドライバ)は、図9等で説明した転送条件レジスタに転送条件情報(パイプ情報)を設定する(ステップS1)。より具体的には、転送データのトータルサイズ、マックスパケットサイズ(MaxPktSize)、ページ数(BufferPage)、転送方向(IN、OUT又はSETUP)、転送種別(アイソクロナス、バルク、コントロール、インタラプト)、エンドポイント番号、パイプ領域のトランザクションの連続実行回数(転送比率)、インタラプト転送のトークン発行周期などを、転送条件レジスタに設定する。
【0127】
次に、外部のシステムメモリとパケットバッファ100の間に転送経路を設定する(ステップS2)。即ち図5のDMAハンドラ回路112を介したDMA転送経路を設定する。
【0128】
次に、ファームウェアは、DMA転送の開始指示を行う(ステップS3)。即ち、図9のDMA制御レジスタのDMA転送開始指示ビットをアクティブにする。なお、CPUによる転送では、図9のバッファ・I/Oポートにアクセスすることで、パケットバッファ100にアクセスすることが可能になる。
【0129】
次に、ファームウェアは、自動トランザクションの開始指示を行う(ステップS4)。即ち、図9のHC用レジスタ(パイプレジスタ)の自動トランザクション開始指示ビットをアクティブにする。これにより、ホストコントローラ50による、自動トランザクション処理、パケット処理(パケットの生成、分解)、スケジューリング処理が行われる。即ち、ホストコントローラ50は、トータルサイズで指定されるデータを、マックスパケットサイズのペイロードのパケットを用いて、転送方向で指定される方向(IN、OUT)で、自動転送する。
【0130】
なお、ステップS3、S4の処理の順序は問わず、自動トランザクション開始指示の後にDMA転送の開始指示を行ってもよい。
【0131】
次に、ファームウェアは、パイプ転送の完了を知らせる割り込みが発生するのを待つ(ステップS5)。そして、割り込みが発生すると、ファームウェアは、図9のインタラプト系レジスタの割り込みステータス(要因)を調べる。そして、処理が正常完了又はエラー終了する(ステップS6)。
【0132】
このように本実施形態によれば、ファームウェアは、各パイプ領域毎に転送条件情報を設定し(ステップS1)、DMA転送開始の指示(ステップS3)と自動トランザクション開始の指示(ステップS4)を行うだけで、その後のデータ転送処理はホストコントローラ50のハードウェア回路により自動的に行われるようになる。従って、図3(A)、(B)、図4で説明したOHCI準拠の手法に比べて、ファームウェアの処理負荷が軽減され、低性能のCPUが組み込まれる携帯機器に最適なデータ転送制御装置を提供できる。
【0133】
図15、図16に、ホストコントローラ50による自動トランザクション処理時の信号波形例を示す。なお、これらの図において、「H→P」は「ホストからペリフェラルにパケットが転送されること」を表し、「P→H」は「ペリフェラルからホストにパケットが転送されること」を表す。
【0134】
図15は、INトランザクションの場合(転送種別がINの場合)の信号波形例である。
【0135】
図14のステップS4で、ファームウェアが自動トランザクションの開始指示を行うと、図15のC1に示すように、PipeXTranGo(PipeXについてのファームウェアからの転送要求信号)がアクティブになる。これにより、そのPipeX(X=0〜e)についての、ホストコントローラ50による自動トランザクション処理が開始する。
【0136】
そして、C2に示すようにPipeTranGo(ホストコントローラ50内のHCシーケンス管理回路からの転送要求信号)がアクティブになると、C3に示すように、ホストコントローラ50がINトークンパケットを生成して、USBを介してペリフェラルに転送する。そして、C4に示すようにペリフェラルからホストコントローラ50にINデータパケットが転送されると、ホストコントローラ50は、C5に示すようにハンドシェークパケット(ACK)を生成して、ペリフェラルに転送する。これにより、C6に示すようにTranCmpACKがアクティブになる。
【0137】
同様にして、C7に示すようにPipeTranGoがアクティブになると、C8、C9、C10に示すパケット転送が行われ、C11に示すようにTranCmpACKがアクティブになる。そして、C12に示すようにPipeXTranComp(ファームウェアへのIRPのデータ単位の転送終了通知信号)がアクティブになる。このPipeXTranCompによる割り込みにより、ファームウェアは、そのパイプについての転送が完了したことを知ることができる。
【0138】
なお、PipeXTranCompがアクティブになると、C13に示すようにPipeXTranGoが非アクティブになり、そのパイプが非転送状態であることが示されるようになる。
【0139】
図16は、OUTトランザクションの場合(転送種別がOUTの場合)の信号波形例である。
【0140】
ファームウェアが自動トランザクションの開始指示を行うと、E1に示すようにPipeXTranGoがアクティブになり、E2に示すようにPipeTranGoがアクティブになる。すると、ホストコントローラ50は、E3に示すようにOUTトークンパケットをペリフェラルに転送し、E4に示すようにOUTデータパケットを転送する。そして、E5に示すようにペリフェラルからハンドシェークパケット(ACK)が返ってくると、E6に示すようにTranCmpACKがアクティブになる。
【0141】
同様にして、E7に示すようにPipeTranGoがアクティブになると、E8、E9、E10に示すパケット転送が行われ、E11に示すようにTranCmpACKがアクティブになる。そして、E12に示すようにPipeXTranCompがアクティブになる。このPipeXTranCompによる割り込みにより、ファームウェアは、そのパイプについての転送が完了したことを知ることができる。なお、PipeXTranCompがアクティブになると、E13に示すようにPipeXTranGoが非アクティブになる。
【0142】
7.パケットバッファの共用
本実施形態では図17(A)に示すように、ホスト動作時においては、インターフェース回路110(他のバス)とパケットバッファ100の間のデータ転送経路300と、パケットバッファ100とホストコントローラ50の間のデータ転送経路302を設定する。更に、ホストコントローラ50とトランシーバ10(USB)の間のデータ転送経路304を設定する。これにより、パケットバッファ100のパイプ領域PIPE0〜PIPEeを介して、DMAバス又はCPUバス(他のバス)とUSB(バス)の間で、データ転送(送信又は受信)を行うことが可能になる。
【0143】
一方、図17(B)に示すように、ペリフェラル動作時においては、インターフェース回路110(他のバス)とパケットバッファ100の間のデータ転送経路310と、パケットバッファ100とペリフェラルコントローラ60の間のデータ転送経路312を設定する。更に、ペリフェラルコントローラ60とトランシーバ10(USB)の間のデータ転送経路314を設定する。そして、パケットバッファ100のエンドポイント領域EP0〜EPeを介して、DMAバス又はCPUバス(他のバス)とUSB(バス)の間で、データ転送(送信又は受信)を行うことが可能になる。
【0144】
図17(A)、(B)に示すようにデータ転送経路300、302、304、310、312、314を設定して、データ転送を行うことで、パケットバッファ100を、ホスト動作時(ホストコントローラ50)とペリフェラル動作時(ペリフェラルコントローラ60)で共用できるようになる。これにより、ホスト動作(HC)用のパケットバッファとペリフェラル動作(PC)用のパケットバッファを別々に用意する場合に比べて、データ転送制御装置の小規模化を図れる。
【0145】
なお、データ転送経路300、302、310、312の設定(調停)は、OTGコントローラ20からのHC/PCイネーブルに基づき、バッファコントローラ80が行う。一方、データ転送経路304、314の設定(接続)は、OTGコントローラ20からのHC/PCイネーブルに基づき、HC/PC切り替え回路30が行う。
【0146】
8.変形例
図18に、データ転送制御装置の他の構成例を示す。
【0147】
図18では図5とは異なり、転送条件レジスタ部を、ホストコントローラ50(ホスト動作時)とペリフェラルコントローラ60(ペリフェラル動作時)で、共用していない。即ち、図18では、ホスト動作時にホストコントローラ50が使用する転送条件レジスタ部74と、ペリフェラル動作時にペリフェラルコントローラ60が使用する転送条件レジスタ部76を、共用せずに、別個に設けている。
【0148】
図18では、図5とは異なり、転送条件レジスタ部が共用されないため、図5に比べてレジスタ部の回路規模が大きくなってしまう。
【0149】
しかしながら、図18においても、パケットバッファ100については、図17(A)、(B)で説明した手法により、ホストコントローラ50(ホスト動作時)とペリフェラルコントローラ60(ペリフェラル動作時)とで共用される。従って、これにより、データ転送制御装置の回路規模の増加を、パケットバッファ100を共用しない場合に比べて、抑えることが可能になる。
【0150】
なお、ホスト動作時にパケットバッファ100に確保されるパイプ領域と、ペリフェラル動作時にパケットバッファ100に確保されるエンドポイント領域を、別領域に設定する変形実施も可能である。
【0151】
9.各ブロックの詳細な構成例
次に各ブロックの詳細な構成例について説明する。
【0152】
9.1 OTGコントローラ
図19に、OTGコントローラ20の構成例を示す。
【0153】
OTGコントローラ20は、OTGレジスタ部22を含む。このOTGレジスタ部22は、OTGコントローラ20のモニタレジスタや制御レジスタを含む。またファームウェア(CPU)により書き込まれるOTGステートコマンドをデコードする回路を含む。
【0154】
またOTGコントローラ20はOTG制御回路23を含む。そして、このOTG制御回路23は、OTGステートの管理を行うOTG管理回路24、IDピンの電圧レベルを検出するID検出回路25、VBUSの電圧レベルを検出するVBUS検出回路26、DP及びDMのラインステートを検出するラインステート検出回路27を含む。
【0155】
またOTGコントローラ20は、OTGステートの遷移判断条件の1つである時間を計測するタイマ28を含む。
【0156】
OTGステートを遷移させるために検出すべき情報は、ID、VBUSの電圧レベル、DP/DMのラインステートである。本実施形態のOTGコントローラ20は、これらの情報を検出し、モニタレジスタを介してファームウェア(CPU)に伝える。
【0157】
ファームウェアは、これらの検出情報に基づいて自身のステートを遷移させると共に、次に遷移すべきステートを、OTGステートコマンドを用いてOTGコントローラ20に伝える。
【0158】
OTGコントローラ20は、OTGステートコマンドをデコードし、そのデコード結果に基づいて、VBUSのドライブ制御、プルアップ/プルダウン抵抗の接続制御等を行い、図2(A)、(B)で説明したSRPやHNPを実現する。
【0159】
このように本実施形態では、ステート毎のOTG制御はOTGコントローラ20が担当し、ファームウェアはステートの遷移管理に専念できる。この結果、全てのステート制御をファームウェアで実現する場合に比べて、ファームウェア(CPU)の処理負荷を軽減できると共に、効率的なファームウェア開発が可能になる。
【0160】
なお、OTGのステート遷移の判断を、ファームウェアが行わずに、ハードウェア回路が行うようにしてもよい。或いは、OTGコントローラ20のほとんど全ての処理(例えばVBUS制御、プルアップ/プルダウン抵抗制御、ID検出、VBUS検出、ラインステート検出以外の処理)をファームウェア(ソフトウェア)により実現してもよい。
【0161】
9.2 ホストコントローラ、ペリフェラルコントローラ
図20(A)に、ホストコントローラ50の構成例を示す。
【0162】
ホストコントローラ50はHCシーケンス管理回路52を含む。このHCシーケンス管理回路52は、パイプ転送(パイプ領域を用いたデータ転送)の調停、時間管理、パイプ転送のスケジューリング、再送管理などを行う。
【0163】
より具体的にはHCシーケンス管理回路52は、フレーム番号のカウントや、SOF(Start-Of-Frame)パケットの送信指示を行う。また、アイソクロナス転送を各フレームの先頭で優先的に実行するための処理を行ったり、インタラプト転送をアイソクロナス転送の次に優先的に取り扱うための処理を行う。また、パイプ転送の順序にしたがって各パイプ転送を指示する処理を行う。また、トランザクションの連続実行回数を管理したり、残りフレーム時間の確認処理を行う。また、ペリフェラルから返ってきたハンドシェークパケット(ACK、NAK)に対する処理を行う。また、トランザクション実行時のエラー処理を行う。
【0164】
ホストコントローラ50はターゲットパイプ管理回路54を含む。このターゲットパイプ管理回路54は、レジスタ部70の転送条件レジスタに設定された転送条件情報のハンドリング処理などを行う。
【0165】
より具体的にはターゲットパイプ管理回路54は、転送条件情報の選択処理や、割り込み信号の生成処理を行う。また自動トランザクションの開始が指示された場合に、そのパイプ領域の転送データのトータルサイズをロードする。そして、残り転送データサイズのカウント(デクリメント)処理を行う。また、バッファコントローラ80へのデータの送受信の際にバッファ(FIFO)領域の状態を確認する処理を行う。また、トランザクション管理回路56への転送指示を行う。また、予期しないショートパケットの受信の判断処理や、マックスパケットサイズ以上のパケットの受信の判断処理を行う。また、零長パケットを自動転送するモードが設定されている場合には、最後の零長パケットの送信をトランザクション管理回路56に指示する。また、自動コントロール転送モードでのシーケンス管理を行う。
【0166】
ホストコントローラ50はトランザクション管理回路56を含む。このトランザクション管理回路56は、転送パケットの種類や転送順序の管理(トランザクションのシーケンス管理)を行う。また、タイムアウトの監視処理を行う。また、トランザクション終了の通知処理を行う。
【0167】
ホストコントローラ50はパケットハンドラ回路58を含む。このパケットハンドラ回路58は、パケットの生成、分解処理を行う。また、PIDのチェックやCRCのデコード、エンコードを行う。また、バッファ領域のパケットのペイロードのリード、ライト処理や、SOFパケットの送信処理を行う。また、送受信データのカウント処理を行う。
【0168】
図20(B)にペリフェラルコントローラ60の構成例を示す。
【0169】
ペリフェラルコントローラ60は、トランザクション管理回路62、パケットハンドラ回路64を含む。これらのトランザクション管理回路62、パケットハンドラ回路64は、ホストコントローラ50のトランザクション管理回路56、パケットハンドラ回路58とほぼ同様の処理を行う。
【0170】
9.3 バッファコントローラ
図21にバッファコントローラ80の構成例を示す。
【0171】
バッファコントローラ80は領域確保(allocation)回路82を含む。この領域確保回路82は、パケットバッファ100に、バッファ領域(ホスト動作時にパイプ領域に設定され、ペリフェラル動作時にエンドポイント領域に設定される領域)を確保する回路である。
【0172】
領域確保回路82は領域計算回路83を含む。この領域計算回路83は、マックスパケットサイズ(広義にはページサイズ)やページ数に基づいて、バッファ領域の領域サイズ、スタートアドレス、エンドアドレスなどを計算する回路である。
【0173】
例えば図22(A)に示すバッファ領域PIPE0/EP0、PIPEa/EPa、PIPEb/EPb、PIPEc/EPcでは、マックスパケットサイズ(MaxPktSize)が、各々、32、64、64、64バイトに設定され、ページ数(BufferPage)が、各々、1、1、3、2ページに設定されている。領域計算回路83は、これらのマックスパケットサイズ、ページ数などに基づいて、バッファ領域PIPE0/EP0〜PIPEc/EPcの領域サイズ、スタートアドレス、エンドアドレスを計算する。例えば図22(A)において、PIPE0/EP0、PIPEa/EPa、PIPEb/EPb、PIPEc/EPcの領域サイズは、各々、32(=32×1)、64(=64×1)、192(=64×3)、128(=64×2)バイトと計算されることになる。
【0174】
ポインタ割り当て回路84は、各バッファ領域の書き込みポインタWP(WP0、WPa、WPb、WPc)、読み出しポインタRP(RP0、RPa、RPb、RPc)を、DMA用ポインタ、CPU用ポインタ、USB用ポインタに割り当てる回路である。
【0175】
例えば図22(B)に示すように、データ送信時(DMA又はCPUからパケットバッファ100を介してUSB側にデータが転送される時)であり、且つ、DMA転送使用時には、そのバッファ領域の書き込みポインタWPはDMA(DMAアクセス)用のポインタに割り当てられ、読み出しポインタRPはUSB(USBアクセス)用のポインタに割り当てられる。また、データ送信時であり且つCPU(PIO)転送使用時には、そのバッファ領域の書き込みポインタWPはCPU(CPUアクセス)用のポインタに割り当てられ、読み出しポインタRPはUSB用のポインタに割り当てられる。
【0176】
一方、図22(C)に示すように、データ受信時(USBからパケットバッファ100を介してDMA又はCPU側にデータが転送される時)であり、且つ、DMA転送使用時には、そのバッファ領域の書き込みポインタWPはUSB用ポインタに割り当てられ、読み出しポインタRPはDMA用ポインタに割り当てられる。また、データ受信時であり且つCPU転送使用時には、そのバッファ領域の書き込みポインタWPはUSB用ポインタに割り当てられ、読み出しポインタRPはCPU用ポインタに割り当てられる。
【0177】
なお、各バッファ領域の書き込みポインタWP、読み出しポインタRPのポインタ情報(位置情報)は、レジスタ部70の各転送条件レジスタ(PIPE/EPレジスタ)に保持される。
【0178】
ポインタ管理回路86は、ポインタの更新を行いながら、パケットバッファ100にアクセスするための実アドレスを生成する回路である。
【0179】
ポインタ管理回路86は、CPU用アドレス生成回路87、DMA用アドレス生成回路88、USB用アドレス生成回路89を含む。これらの生成回路87、88、89は、各々、ポインタ割り当て回路84により割り当てられたCPU用ポインタ、DMA用ポインタ、USB用ポインタに基づいて、CPU用アドレス、DMA用アドレス、USB用アドレスを生成する。また、CPU(CPUインターフェース回路)、DMA(DMAハンドラ回路)からのアクセス毎に、或いはUSB(HC又はPC)のトランザクション終了(ACK、NAKなどのハンドシェーク送受信)毎に、ポインタを更新する処理を行う。なお、更新後のポインタの情報は、領域確保回路82を介してレジスタ部70の各転送条件レジスタに書き戻される。
【0180】
バッファ管理回路90は、パケットバッファ100へのアクセスを管理する回路である。
【0181】
バッファ管理回路90はバッファインターフェース回路92を含む。このバッファインターフェース回路92は、ポインタ管理回路86からのCPU用アドレス、DMA用アドレス、USB用アドレスなどを受け、パケットバッファ100へのデータの入出力や、アドレス、出力イネーブル、ライトイネーブル、リードイネーブルなどの出力を行う。
【0182】
バッファ管理回路90は調停回路93を含む。この調停回路93は、CPU(CPUインターフェース回路)、DMA(DMAハンドラ回路)、USB(ホストコントローラ又はペリフェラルコントローラ)からのアクセスを調停する回路である。この調停結果に基づいて、CPU用アドレス、DMA用アドレス、USB用アドレスのいずれかが、パケットバッファ100のアクセス・アドレスとして出力され、CPU、DMA又はUSBとパケットバッファ100との間のデータ転送経路が設定される。
【0183】
HC/PCセレクタ94は、バッファ管理回路90(バッファコントローラ80)とホストコントローラ50(HC)又はペリフェラルコントローラ60(PC)との間の接続の切り替え制御を行う。例えばホスト動作時には、ホストコントローラ50とバッファ管理回路90を接続し、ペリフェラル動作時には、ペリフェラルコントローラ60とバッファ管理回路90を接続する。なお、この接続の切り替え制御は、OTGコントローラ20(OTGC)からのHC/PCイネーブル信号に基づいて行う。
【0184】
10.ファームウェアの処理
次に、ファームウェア(処理部)の処理の詳細例について説明する。
【0185】
図23は、ホスト動作時におけるファームウェア処理のフローチャートである。
【0186】
まず、パイプ(バッファ)領域を既に確保しているか否かを確認し(ステップS11)、確保している場合にはパイプ領域のデータクリア指示[FIFOClr]を行う(ステップS12)。
【0187】
次に、エンドポイント(転送条件)情報を転送条件レジスタにセットする(ステップS13)。即ち、エンドポイント番号[EPNumber]、ファンクションアドレス[FuncAddr]、IN/OUT/SETUPなどの転送方向[DirPID]、アイソクロナス、バルク、コントロール、インタラプトなどの転送種別[TranType]、マックスパケットサイズ[MaxPktSize]などをセットする。
【0188】
次に、転送種別[TranType]を判断し(ステップS14)、転送種別がアイソクロナスの場合にはステップS18に移行する。転送種別がインタラプト転送の場合にはトークン発行周期[Interval]を指定すると共にトグルモード[ToggleMode]を指定する(ステップS15、S16)。転送種別が、アイソクロナスでもインタラプトでもない場合(バルク、コントロールの場合)には、HCのスケジューリング[連続実行回数:Continuity]を指定する(ステップS17)。
【0189】
次に、トグルビットの初期値[Toggle]をセットし、転送データのトータルサイズ[TotalSize]をセットする(ステップS18、S19)。なお、アイソクロナス転送の場合はトグルビットの初期値のセットは不要となる。また、ステップS13〜S19の設定順序は任意である。
【0190】
次に、パイプ(バッファ)領域のページ数[BufferPage]をセットし(ステップS20)、パイプ領域確保の指示[SetAllocation]を行う(ステップS21)。
【0191】
次に、DMAを用いるか否かを判断し、用いる場合にはDMAバスの接続指示[JoinDMA]を行う(ステップS22、S23)。また、自動トランザクションの開始指示[TranGo]を行う(ステップS24)。
【0192】
そして、割り込みが発生するのを待ち(ステップS25)、正常完了、STALL返答、ハンドシェーク待ちのタイムアウト処理などを行う(ステップS26)。
【0193】
図24は、ペリフェラル動作時におけるファームウェア処理のフローチャートである。
【0194】
まず、エンドポイント(バッファ)領域のデータクリア指示[FIFOClr]を行う(ステップS31)。そして、トグルビット初期値[Toggle]をセットする(ステップS32)。
【0195】
次にエンドポイント(転送条件)情報をセットする(ステップS33)。即ち、エンドポイント番号[EPNumber]、転送方向[DirPID]、転送種別[TranType]、マックスパケットサイズ[MaxPktSize]などをセットする。
【0196】
次に、エンドポイントイネーブル指示[EnEndPoint]を行う(ステップS34)。そして、転送種別[TranType]を判断し、インタラプト転送の場合にはトグルモード[ToggleMode]を指定する(ステップS35、S36)。
【0197】
次に、エンドポイント(バッファ)領域のページ数[BufferPage]をセットし(ステップS37)、エンドポイント領域確保の指示[SetAllocation]を行う(ステップS38)。
【0198】
次に、DMAを用いるか否かを判断し、DMAを用いる場合にはDMAバスの接続指示[JoinDMA]を行う(ステップS39、S40)。
【0199】
次に、ホストからのトークン受信の持ち状態になる(ステップS41)。そして、割り込みが発生するのを待ち(ステップS42)、正常完了(ACK受信)、NAK返信、STALL返信 、ハンドシェーク待ちのタイムアウト処理などを行う(ステップS43)。
【0200】
11.電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【0201】
例えば図25(A)に電子機器の1つであるプリンタの内部ブロック図を示し、図26(A)にその外観図を示す。CPU510(処理部)はシステム全体の制御などを行う。操作部511はプリンタをユーザが操作するためのものである。ROM516には、制御プログラム、フォントなどが格納され、RAM517(システムメモリ)はCPU510のワーク領域として機能する。DMAC518は、CPU510を介さずにデータ転送を行うためのDMAコントローラである。表示パネル519はプリンタの動作状態をユーザに知らせるためのものである。
【0202】
USBを介してパーソナルコンピュータ、デジタルカメラ、デジタルビデオカメラなどの他の機器から送られてきたシリアルの印刷データ(印字データ、画像データ)は、データ転送制御装置500によりパラレルの印刷データに変換される。そして、変換後のパラレル印刷データは、CPU510又はDMAC518により、印刷処理部(プリンタエンジン)512に送られる。そして、印刷処理部512においてパラレル印刷データに対して所与の処理が施され、プリントヘッダなどからなる印刷部(データの出力処理を行う装置)514により紙に印刷されて出力される。
【0203】
図25(B)に電子機器の1つであるデジタルカメラの内部ブロック図を示し、図26(B)にその外観図を示す。CPU520はシステム全体の制御などを行う。操作部521(シャッターボタン、操作ボタン等)はデジタルカメラをユーザが操作するためのものである。ROM526には制御プログラムなどが格納され、RAM527はCPU520のワーク領域として機能する。DMAC528はDMAコントローラである。
【0204】
CCD、レンズなどからなる撮像部(データの取り込み処理を行う装置)522により画像が撮像され、撮像された画像のデータは画像処理部524により処理される。そして、処理後の画像データは、CPU520又はDMAC528によりデータ転送制御装置500に送られる。データ転送制御装置500は、このパラレルの画像データをシリアルデータに変換し、USBを介してプリンタ、ストレージ装置、パーソナルコンピュータなどの他の機器に送信する。
【0205】
図25(C)に電子機器の1つであるCD−RWドライブ(ストレージ装置)の内部ブロック図を示し、図26(C)にその外観図を示す。CPU530はシステム全体の制御などを行う。操作部531はCD−RWをユーザが操作するためのものである。ROM536には制御プログラムなどが格納され、RAM537はCPU530のワーク領域として機能する。DMAC538はDMAコントローラである。
【0206】
レーザ、モータ、光学系などからなる読み取り&書き込み部(データの取り込み処理を行う装置又はデータの記憶処理を行うための装置)533によりCD−RW532から読み取られたデータは、信号処理部534に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、CPU530又はDMAC538によりデータ転送制御装置500に送られる。データ転送制御装置500は、このパラレルのデータをシリアルデータに変換し、USBを介して他の機器に送信する。
【0207】
一方、USBを介して他の機器から送られてきたシリアルのデータは、データ転送制御装置500によりパラレルのデータに変換される。そして、このパラレルデータは、CPU530又はDMAC538により信号処理部534に送られる。そして、信号処理部534においてこのパラレルデータに対して所与の信号処理が施され、読み取り&書き込み部533によりCD−RW532に記憶される。
【0208】
なお、図25(A)、(B)、(C)において、CPU510、520、530の他に、データ転送制御装置500でのデータ転送制御のためのCPUを別に設けるようにしてもよい。
【0209】
本実施形態のデータ転送制御装置を電子機器に用いれば、OTG機能を有する電子機器を実現できる。即ち、電子機器にホストとしての役割を持たせたり、デバイスとしての役割を持たせることが可能になり、これまでに存在しなかったアプリケーションを創出できる。
【0210】
また本実施形態のデータ転送制御装置を電子機器に用いれば、電子機器に組み込まれるCPU(処理部)の処理負荷が軽減され、安価なCPUを用いることが可能になる。また、CPUが、データ転送制御処理以外の他の処理を余裕を持って行うことが可能になり、電子機器の性能向上や低コスト化を図れる。また、CPU上で動作するファームウェアのプログラムを簡素化でき、電子機器の開発期間の短縮化を図れる。
【0211】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ(CD−ROM、DVD)、光磁気ディスクドライブ(MO)、ハードディスクドライブ、デジタルビデオカメラ、携帯電話、スキャナ、TV、VTR、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、或いはワードプロセッサなど種々のものを考えることができる。
【0212】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0213】
例えば、本発明のデータ転送制御装置の構成は、図5等で説明した構成に限定されるものではなく、種々の変形実施が可能である。
【0214】
また、データ転送制御装置の各ブロック(HC、PC、OTGC等)の構成も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【0215】
また、転送条件レジスタに設定される転送条件情報も、本実施形態で説明した情報に限定されるものではない。
【0216】
また、明細書中の記載において広義な用語(ステートコントローラ、処理部、転送コントローラ、バス、転送比率情報、バッファ領域等)として引用された用語(OTGコントローラ、CPU・ファームウェア、ホストコントローラ・ペリフェラルコントローラ、USB、連続実行回数、パイプ領域・エンドポイント領域等)は、明細書中の他の記載においても広義な用語に置き換えることができる。
【0217】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【0218】
また、本実施形態ではUSBのOTG規格への適用例を説明したが、本発明が適用されるのはOTG規格に限定されない。例えばOTG規格と同様の思想に基づく規格やOTG規格を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図1】図1(A)、(B)、(C)は、USBのOTG規格について説明するための図である。
【図2】図2(A)、(B)は、SRPやHNPの手順について説明するための図である。
【図3】図3(A)、(B)は、OHCIのリスト構造のディスクリプタなどについて説明するための図である。
【図4】OHCIの2分木構造のディスクリプタについて説明するための図である。
【図5】本実施形態のデータ転送制御装置の構成例を示す図である。
【図6】図6(A)、(B)は、パイプ領域、エンドポイント領域について説明するための図である。
【図7】データ転送制御装置のホスト時の動作について説明するための図である。
【図8】データ転送制御装置のペリフェラル時の動作について説明するための図である。
【図9】レジスタ部について説明するための図である。
【図10】汎用転送条件レジスタのレジスタマップの詳細例である。
【図11】コントロール転送用転送条件レジスタのレジスタマップの詳細例である。
【図12】図12(A)、(B)は、転送条件レジスタの各ビットフィールドに設定される転送条件情報の概要について示す図である。
【図13】転送条件レジスタの各ビットフィールドに設定される転送条件情報の概要について示す図である。
【図14】ファームウェアの処理例を説明するためのフローチャートである。
【図15】INトランザクションでの自動トランザクション処理の信号波形例である。
【図16】OUTトランザクションでの自動トランザクション処理の信号波形例である。
【図17】図17(A)、(B)は、データ転送経路の設定手法について説明するための図である。
【図18】データ転送制御装置の他の構成例を示す図である。
【図19】OTGコントローラの詳細な構成例を示す図である。
【図20】図20(A)、(B)は、ホストコントローラ、ペリフェラルコントローラの詳細な構成例を示す図である。
【図21】バッファコントローラの詳細な構成例を示す図である。
【図22】図22(A)、(B)、(C)は、領域確保手法やポインタ割り当て手法について説明するための図である。
【図23】ホスト動作時におけるファームウェアの詳細な処理例を示すフローチャートである。
【図24】ペリフェラル動作時におけるファームウェアの詳細な処理例を示すフローチャートである。
【図25】図25(A)、(B)、(C)は、種々の電子機器の内部ブロック図の例である。
【図26】図26(A)、(B)、(C)は、種々の電子機器の外観図の例である。
【符号の説明】
PIPE0〜PIPEe パイプ(バッファ)領域
EP0〜EPe エンドポイント(バッファ)領域
TREG0〜TREGe 転送条件レジスタ(共用レジスタ)
10 トランシーバ
12 物理層回路
20 OTGコントローラ(ステートコントローラ)
30 HC/PC切り替え回路
32 HC/PCセレクタ
34 ラインステートコントローラ
40 転送コントローラ
50 ホストコントローラ
60 ペリフェラルコントローラ
70 レジスタ部
72 転送条件レジスタ部(共用レジスタ)
80 バッファコントローラ
100 パケットバッファ(FIFO、RAM)
110 インターフェース回路
112 DMAハンドラ回路
114 CPUインターフェース回路
120 クロックコントローラ
Claims (14)
- USB( Universal Serial Bus) を介してデータを送受信するデータ転送制御装置であって、
ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行うステートコントローラと、
物理層回路を含むトランシーバに対してホスト動作時に接続され、ホストとしてのデータ転送を行うホストコントローラと、
前記トランシーバに対してペリフェラル動作時に接続され、ペリフェラルとしてのデータ転送を行うペリフェラルコントローラと、
ホスト動作時とペリフェラル動作時とで共用される共用レジスタを含むレジスタ部と、
前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶し、前記ホストコントローラ、前記ペリフェラルコントローラにより共用されるパケットバッファに対して、アクセス制御を行うバッファコントローラと、
切り替え制御信号に基づいて、前記トランシーバと、前記ホストコントローラ又は前記ペリフェラルコントローラとの間の接続の切り替え制御を行う切り替え回路とを含み、
前記切り替え回路は、
ホスト動作時には前記トランシーバと前記ホストコントローラとを接続し、ペリフェラル動作時には前記トランシーバと前記ペリフェラルコントローラとを接続することを特徴とするデータ転送制御装置。 - 請求項1において、
前記レジスタ部は、
データ転送の転送条件情報が各転送条件レジスタに設定される複数の転送条件レジスタを含み、
前記転送条件レジスタは、
ホスト動作時とペリフェラル動作時とで共用される共用転送条件レジスタと、ホスト動作時に使用されるホスト用転送条件レジスタと、ペリフェラル動作時に使用されるペリフェラル用転送条件レジスタとを含むことを特徴とするデータ転送制御装置。 - 請求項2において、
前記共用転送条件レジスタには、
データの転送方向、データ転送の転送種別、及びマックスパケットサイズが、転送条件情報として設定されることを特徴とするデータ転送制御装置。 - 請求項3において、
前記ホスト用転送条件レジスタには、
インタラプト転送におけるトークン発行周期、複数のパイプ領域間の転送比率情報、エンドポイントのファンクションアドレス、及びエンドポイントとの間で転送されるデータのトータルサイズの少なくとも1つが、転送条件情報として設定されることを特徴とするデータ転送制御装置。 - 請求項2乃至4のいずれかにおいて、
ホスト動作時には、
前記ホストコントローラが、前記共用転送条件レジスタと前記ホスト用転送条件レジスタに設定される転送条件情報に基づいて、データを転送し、
ペリフェラル動作時には、
前記ペリフェラルコントローラが、前記共用転送条件レジスタと前記ペリフェラル用転送条件レジスタに設定される転送条件情報に基づいて、データを転送することを特徴とするデータ転送制御装置。 - 請求項1乃至5のいずれかにおいて、
前記レジスタ部は、
パケットバッファのアクセス制御レジスタであり、ホスト動作時とペリフェラル動作時で共用される共用アクセス制御レジスタを含み、
前記バッファコントローラは、
ホスト動作時とペリフェラル動作時において、前記共用アクセス制御レジスタに基づいて、パケットバッファのアクセス制御を行うことを特徴とするデータ転送制御装置。 - 請求項1乃至6のいずれかにおいて、
ホスト動作時とペリフェラル動作時において、処理部による共用レジスタのアクセスアドレスが、同一に設定されていることを特徴とするデータ転送制御装置。 - 請求項1乃至7のいずれかにおいて、
USBとは異なる他のバスとパケットバッファとの間でのデータ転送を行うインターフェース回路を含み、
前記バッファコントローラは、
ホスト動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ホストコントローラの間のデータ転送経路を設定し、
ペリフェラル動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ペリフェラルコントローラの間のデータ転送経路を設定することを特徴とするデータ転送制御装置。 - 請求項1乃至8のいずれかにおいて、
ホスト動作時には、
各エンドポイントとの間で転送されるデータが各パイプ領域に記憶される複数のパイプ領域が、パケットバッファに確保され、前記ホストコントローラが、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、
ペリフェラル動作時には、
ホストとの間で転送されるデータが各エンドポイント領域に記憶される複数のエンドポイント領域が、パケットバッファに確保され、前記ペリフェラルコントローラが、エンドポイント領域とホストとの間でデータを転送することを特徴とするデータ転送制御装置。 - 請求項9において、
前記レジスタ部は、
データ転送の転送条件情報が各転送条件レジスタに設定される複数の転送条件レジスタを含み、
前記転送条件レジスタは、
ホスト動作時とペリフェラル動作時とで共用される共用転送条件レジスタと、ホスト動作時に使用されるホスト用転送条件レジスタと、ペリフェラル動作時に使用されるペリフェラル用転送条件レジスタとを含み、
ホスト動作時には、
前記ホストコントローラが、前記共用転送条件レジスタと前記ホスト用転送条件レジスタに設定される転送条件情報に基づいて、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、
ペリフェラル動作時には、
前記ペリフェラルコントローラが、前記共用転送条件レジスタと前記ペリフェラル用転送条件レジスタに設定される転送条件情報に基づいて、エンドポイント領域とホストとの間でデータを転送することを特徴とするデータ転送制御装置。 - USB( Universal Serial Bus) を介してデータを送受信するデータ転送制御装置であって、
ホストの役割として動作するホスト動作のステートと、ペリフェラルの役割として動作するペリフェラル動作のステートを含む複数のステートの制御を行うステートコントローラと、
物理層回路を含みUSBに接続されるトランシーバに対してホスト動作時に接続され、ホストとしてのデータ転送を行うホストコントローラと、
前記トランシーバに対してペリフェラル動作時に接続され、ペリフェラルとしてのデータ転送を行うペリフェラルコントローラと、
前記ホストコントローラ、前記ペリフェラルコントローラにより転送されるデータを記憶し、前記ホストコントローラ、前記ペリフェラルコントローラにより共用されるパケットバッファに対して、アクセス制御を行うバッファコントローラと、
切り替え制御信号に基づいて、前記トランシーバと、前記ホストコントローラ又は前記ペリフェラルコントローラとの間の接続の切り替え制御を行う切り替え回路とを含み、
前記切り替え回路は、
ホスト動作時には前記トランシーバと前記ホストコントローラとを接続し、ペリフェラル動作時には前記トランシーバと前記ペリフェラルコントローラとを接続し、
ホスト動作時には、
各エンドポイントとの間で転送されるデータが各パイプ領域に記憶される複数のパイプ領域が、パケットバッファに確保され、前記ホストコントローラが、パイプ領域とそのパイプ領域に対応するエンドポイントとの間でデータを転送し、
ペリフェラル動作時には、
ホストとの間で転送されるデータが各エンドポイント領域に記憶される複数のエンドポイント領域が、パケットバッファに確保され、前記ペリフェラルコントローラが、エンドポイント領域とホストとの間でデータを転送することを特徴とするデータ転送制御装置。 - 請求項11において、
USBとは異なる他のバスとパケットバッファとの間でのデータ転送を行うインターフェース回路を含み、
前記バッファコントローラは、
ホスト動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ホストコントローラの間のデータ転送経路を設定し、
ペリフェラル動作時には、前記インターフェース回路とパケットバッファの間のデータ転送経路と、パケットバッファと前記ペリフェラルコントローラの間のデータ転送経路を設定することを特徴とするデータ転送制御装置。 - 請求項1乃至12のいずれかにおいて、
USB(Universal Serial Bus)のOTG(On−The−Go)規格に準拠したデータ転送を行うことを特徴とするデータ転送制御装置。 - 請求項1乃至13のいずれかのデータ転送制御装置と、
前記データ転送制御装置及びUSBを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
前記データ転送制御装置のデータ転送を制御する処理部と、
を含むことを特徴とする電子機器。
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