JP2003316734A - データ転送制御装置、電子機器及びデータ転送制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ホスト動作とペリフェラル動作の両方を可能
にしながら、装置の大規模化を最小限に抑えることがで
きるデータ転送制御装置等を提供すること。 【解決手段】 データ転送制御装置は、ホスト動作ステ
ートとペリフェラル動作ステートを含む複数のステート
の制御を行うＯＴＧ（ステート）コントローラ２０と、
トランシーバ１０にホスト動作時に接続されるホストコ
ントローラ５０と、トランシーバ１０にペリフェラル動
作時に接続されるペリフェラルコントローラ６０と、ホ
スト動作時とペリフェラル動作時とで共用される転送条
件レジスタを含むレジスタ部７０と、ホストコントロー
ラ５０とペリフェラルコントローラ６０により共用され
るパケットバッファ１００にアクセス制御を行うバッフ
ァコントローラ８０を含む。ホスト動作時にはパケット
バッファ１００にパイプ領域ＰＩＰＥ０〜ＰＩＰＥｅが
確保され、ペリフェラル動作時にはエンドポイント領域
ＥＰ０〜ＥＰｅが確保される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置、電子機器及びデータ転送制御方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】ＨＳ（Hi
gh Speed）モードをサポートするＵＳＢ（Universal Se
rial Bus)２．０の市場が順調に拡大しているなか、Ｕ
ＳＢ Implementers Forum（ＵＳＢ−ＩＦ）によって、
ＵＳＢ Ｏｎ−Ｔｈｅ−Ｇｏ（ＯＴＧ）と呼ばれるイン
ターフェース規格が策定された。ＵＳＢ２．０を拡張す
る形で策定されたＯＴＧ規格（ＯＴＧ１．０）は、ＵＳ
Ｂインターフェースの新たな付加価値を生む可能性を秘
めており、その特質を生かしたアプリケーションの登場
が待たれている。

【０００３】このＯＴＧによれば、これまでＵＳＢを介
してホスト（パーソナルコンピュータ等）に接続されて
いたペリフェラル（周辺機器）に、ホスト機能を持たせ
ることができる。これにより、ペリフェラル同士をＵＳ
Ｂで接続してデータを転送することが可能になり、例え
ばデジタルカメラとプリンタとをダイレクトに接続し
て、デジタルカメラの画像を印刷することが可能にな
る。また、デジタルカメラやデジタルビデオカメラをス
トレージ装置に接続して、データを保存することが可能
になる。

【０００４】しかしながら、ＯＴＧによりホスト機能を
持たせるペリフェラルには、低性能のＣＰＵ（処理部）
が組み込まれているのが一般的である。従って、ホスト
機能の追加により、ペリフェラルが有するＣＰＵ（ファ
ームウェア）の処理負荷が重くなったり、処理が複雑化
すると、他の処理に支障が生じたり、機器の設計期間が
長期化するなどの問題が生じる。

【０００５】また、ＯＴＧによりホスト機能を持たせる
ことで、データ転送制御装置が大規模化してしまうと、
データ転送制御装置の高コスト化や、データ転送制御装
置が組み込まれる機器（電子機器）の高コスト化等を招
く。

【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、ホス
ト動作とペリフェラル動作の両方の動作を可能にしなが
らも、装置の大規模化を最小限に抑えることができるデ
ータ転送制御装置、電子機器及びデータ転送制御方法を
提供することにある。

【０００７】

【課題を解決するための手段】本発明は、バスを介した
データ転送のためのデータ転送制御装置であって、ホス
トの役割として動作するホスト動作のステートと、ペリ
フェラルの役割として動作するペリフェラル動作のステ
ートを含む複数のステートの制御を行うステートコント
ローラと、物理層回路を含むトランシーバに対してホス
ト動作時に接続され、ホストとしてのデータ転送を行う
ホストコントローラと、前記トランシーバに対してペリ
フェラル動作時に接続され、ペリフェラルとしてのデー
タ転送を行うペリフェラルコントローラと、ホスト動作
時とペリフェラル動作時とで共用される共用レジスタを
含むレジスタ部と、前記ホストコントローラ、前記ペリ
フェラルコントローラにより転送されるデータを記憶
し、前記ホストコントローラ、前記ペリフェラルコント
ローラにより共用されるパケットバッファに対して、ア
クセス制御を行うバッファコントローラとを含むデータ
転送制御装置に関係する。

【０００８】本発明によれば、ステートコントローラに
より制御されるステートが、ホスト動作のステートにな
ると、トランシーバにホストコントローラが接続され、
ホストコントローラがホストとしてのデータ転送を行
う。一方、ステートコントローラにより制御されるステ
ートが、ペリフェラル動作のステートになると、トラン
シーバにペリフェラルコントローラが接続され、ペリフ
ェラルコントローラがペリフェラルとしてのデータ転送
を行う。そして本発明では、ホスト動作時とペリフェラ
ル動作時とで、レジスタ部の共用レジスタと、転送デー
タを行うパケットバッファが共用される。これにより、
ホスト動作とペリフェラル動作の両方の動作（デュアル
ロール・デバイス）を可能にしながらも、レジスタ部や
パケットバッファのリソースを節約でき、データ転送制
御装置の大規模化を最小限に抑えることが可能になる。
なお、レジスタ部の少なくとも一部を各ブロックに分散
して設けるようにしてもよい。

【０００９】また本発明では、前記レジスタ部が、デー
タ転送の転送条件情報が各転送条件レジスタに設定され
る複数の転送条件レジスタを含み、前記転送条件レジス
タが、ホスト動作時とペリフェラル動作時とで共用され
る共用転送条件レジスタと、ホスト動作時に使用される
ホスト用転送条件レジスタと、ペリフェラル動作時に使
用されるペリフェラル用転送条件レジスタとを含んでも
よい。

【００１０】このように共用転送条件レジスタを設ける
ことで、転送条件情報（エンドポイント情報）を記憶す
るレジスタのリソースを節約できる。また、ホスト用転
送条件レジスタやペリフェラル用転送条件レジスタを設
けることで、ホスト動作やペリフェラル動作に特有の転
送条件を設定できるようになる。

【００１１】また本発明では、前記共用転送条件レジス
タに、データの転送方向、データ転送の転送種別、及び
マックスパケットサイズが、転送条件情報として設定さ
れるようにしてもよい。

【００１２】このようにすることで、ホストコントロー
ラやペリフェラルコントローラは、共用転送条件レジス
タに設定される転送方向、転送種別、マックスパケット
サイズを用いて、ホスト動作時、ペリフェラル動作時の
データ転送を行うことが可能になる。なお、エンドポイ
ント番号や、ＤＭＡ転送（接続）の有無などを、共用転
送条件レジスタに設定しもよい。

【００１３】また本発明では、前記ホスト用転送条件レ
ジスタに、インタラプト転送におけるトークン発行周
期、複数のパイプ領域間の転送比率情報、エンドポイン
トのファンクションアドレス、及びエンドポイントとの
間で転送されるデータのトータルサイズの少なくとも１
つが、転送条件情報として設定されるようにしてもよ
い。

【００１４】このようにホスト用転送条件レジスタにト
ークン発行周期を設定することで、２分木構造のディス
クリプタ等を用いることなく、インタラプト転送のトー
クンパケットを自動的に転送できるようになる。また、
複数のパイプ領域間の転送比率情報を、ホスト用転送条
件レジスタに設定することで、複数のパイプ領域のデー
タを、任意の転送比率で転送できるようになり、データ
転送の効率的なスケジューリングが可能になる。また、
転送データのトータルサイズをホスト用転送条件レジス
タに設定することで、ホスト動作時に、パケットバッフ
ァのバッファ領域（パイプ領域）毎に任意のトータルサ
イズを設定して、データを転送（送信又は受信）できる
ようになる。

【００１５】なお、転送比率情報は、パケットバッファ
に確保されるバッファ領域（パイプ領域）のトランザク
ションの連続実行回数であってもよい。このようにすれ
ば、例えば、第Ｋのバッファ領域（パイプ領域）のデー
タ転送のトランザクションを複数回連続して実行（発
生）した後に、第Ｋ＋１のバッファ領域（パイプ領域）
のデータ転送のトランザクションを実行できるようにな
る。

【００１６】また本発明では、ホスト動作時には、前記
ホストコントローラが、前記共用転送条件レジスタと前
記ホスト用転送条件レジスタに設定される転送条件情報
に基づいて、データを転送し、ペリフェラル動作時に
は、前記ペリフェラルコントローラが、前記共用転送条
件レジスタと前記ペリフェラル用転送条件レジスタに設
定される転送条件情報に基づいて、データを転送するよ
うにしてもよい。

【００１７】このようにすれば、共用転送条件レジスタ
をホストコントローラとペリフェラルコントローラで共
用できるため、レジスタ部のリソースを節約できる。ま
た、ホストコントローラ、ペリフェラルコントローラ
は、ホスト用転送条件レジスタ、ペリフェラル用転送条
件レジスタを用いて、ホスト動作やペリフェラル動作に
特有の転送条件が設定されたデータ転送を行うことが可
能になる。

【００１８】また本発明では、前記レジスタ部が、パケ
ットバッファのアクセス制御レジスタであり、ホスト動
作時とペリフェラル動作時で共用される共用アクセス制
御レジスタを含み、前記バッファコントローラが、ホス
ト動作時とペリフェラル動作時において、前記共用アク
セス制御レジスタに基づいて、パケットバッファのアク
セス制御を行うようにしてもよい。

【００１９】この場合の共用アクセス制御レジスタとし
ては、例えば、処理部がパケットバッファにアクセスす
る際のＩ／Ｏポート・レジスタや、バッファ領域のフル
又はエンプティを知らせるレジスタなどを考えることが
できる。

【００２０】また本発明では、ホスト動作時とペリフェ
ラル動作時において、処理部による共用レジスタのアク
セスアドレスが、同一に設定されるようにしてもよい。

【００２１】このようにすることで、処理部のアドレス
管理を簡素化できる。なお、アクセスアドレスで指定さ
れる共用レジスタには、ホスト動作時とペリフェラル動
作時とで、ほぼ同内容の情報を設定することができる。

【００２２】また本発明では、前記バスとは異なる他の
バスとパケットバッファとの間でのデータ転送を行うイ
ンターフェース回路を含み、前記バッファコントローラ
が、ホスト動作時には、前記インターフェース回路とパ
ケットバッファの間のデータ転送経路と、パケットバッ
ファと前記ホストコントローラの間のデータ転送経路を
設定し、ペリフェラル動作時には、前記インターフェー
ス回路とパケットバッファの間のデータ転送経路と、パ
ケットバッファと前記ペリフェラルコントローラの間の
データ転送経路を設定するようにしてもよい。

【００２３】このようにすることで、ホスト動作時とペ
リフェラル動作時でパケットバッファを共用できるよう
になる。

【００２４】また本発明では、ホスト動作時には、各エ
ンドポイントとの間で転送されるデータが各パイプ領域
に記憶される複数のパイプ領域が、パケットバッファに
確保され、前記ホストコントローラが、パイプ領域とそ
のパイプ領域に対応するエンドポイントとの間でデータ
を転送し、ペリフェラル動作時には、ホストとの間で転
送されるデータが各エンドポイント領域に記憶される複
数のエンドポイント領域が、パケットバッファに確保さ
れ、前記ペリフェラルコントローラが、エンドポイント
領域とホストとの間でデータを転送してもよい。

【００２５】このようにすれば、パケットバッファのバ
ッファ領域を、ホスト動作時にはパイプ領域として使用
し、ペリフェラル動作時にはエンドポイント領域として
使用できるようになる。これにより、パケットバッファ
のリソースの有効利用や、処理部の処理負荷の軽減化を
図れる。

【００２６】なお、バッファ領域（パイプ領域又はエン
ドポイント領域）のデータの書き込み、読み出しは、各
バッファ領域毎に設定される書き込みポインタ、読み出
しポインタを用いて実現できる。そして、書き込みポイ
ンタ、読み出しポインタのポインタ情報（位置情報）
は、各バッファ領域（パイプ領域又はエンドポイント領
域）に対応する各共用レジスタに記憶してもよい。ま
た、バスにデータを送信する送信時と、バスからデータ
を受信する受信時において、バスからのアクセスに対す
る書き込みポインタ、読み出しポインタの割り当てと、
他のバスからのアクセスに対する書き込みポインタ、読
み出しポインタの割り当てとを、異ならせてもよい。

【００２７】また本発明では、前記レジスタ部が、デー
タ転送の転送条件情報が各転送条件レジスタに設定され
る複数の転送条件レジスタを含み、前記転送条件レジス
タが、ホスト動作時とペリフェラル動作時とで共用され
る共用転送条件レジスタと、ホスト動作時に使用される
ホスト用転送条件レジスタと、ペリフェラル動作時に使
用されるペリフェラル用転送条件レジスタとを含み、ホ
スト動作時には、前記ホストコントローラが、前記共用
転送条件レジスタと前記ホスト用転送条件レジスタに設
定される転送条件情報に基づいて、パイプ領域とそのパ
イプ領域に対応するエンドポイントとの間でデータを転
送し、ペリフェラル動作時には、前記ペリフェラルコン
トローラが、前記共用転送条件レジスタと前記ペリフェ
ラル用転送条件レジスタに設定される転送条件情報に基
づいて、エンドポイント領域とホストとの間でデータを
転送してもよい。

【００２８】また本発明は、バスを介したデータ転送の
ためのデータ転送制御装置であって、ホストの役割とし
て動作するホスト動作のステートと、ペリフェラルの役
割として動作するペリフェラル動作のステートを含む複
数のステートの制御を行うステートコントローラと、物
理層回路を含みバスに接続されるトランシーバに対して
ホスト動作時に接続され、ホストとしてのデータ転送を
行うホストコントローラと、前記トランシーバに対して
ペリフェラル動作時に接続され、ペリフェラルとしての
データ転送を行うペリフェラルコントローラと、前記ホ
ストコントローラ、前記ペリフェラルコントローラによ
り転送されるデータを記憶し、前記ホストコントロー
ラ、前記ペリフェラルコントローラにより共用されるパ
ケットバッファに対して、アクセス制御を行うバッファ
コントローラとを含み、ホスト動作時には、各エンドポ
イントとの間で転送されるデータが各パイプ領域に記憶
される複数のパイプ領域が、パケットバッファに確保さ
れ、前記ホストコントローラが、パイプ領域とそのパイ
プ領域に対応するエンドポイントとの間でデータを転送
し、ペリフェラル動作時には、ホストとの間で転送され
るデータが各エンドポイント領域に記憶される複数のエ
ンドポイント領域が、パケットバッファに確保され、前
記ペリフェラルコントローラが、エンドポイント領域と
ホストとの間でデータを転送するデータ転送制御装置に
関係する。

【００２９】本発明によれば、ホスト動作とペリフェラ
ル動作の両方の動作（デュアルロール・デバイス）を可
能にしながらも、パケットバッファのリソースを節約で
き、データ転送制御装置の大規模化を最小限に抑えるこ
とが可能になる。また、パケットバッファのバッファ領
域を、ホスト動作時にはパイプ領域として使用し、ペリ
フェラル動作時にはエンドポイント領域として使用でき
るようになる。これにより、パケットバッファのリソー
スの有効利用や、処理部の処理負荷の軽減化を図れる。

【００３０】また本発明では、ＵＳＢ（Universal Seri
al Bus)のＯＴＧ（Ｏｎ−Ｔｈｅ−Ｇｏ）規格に準拠し
たデータ転送を行うようにしてもよい。

【００３１】また本発明は、上記のいずれかのデータ転
送制御装置と、前記データ転送制御装置及びバスを介し
て転送されるデータの出力処理又は取り込み処理又は記
憶処理を行う装置と、前記データ転送制御装置のデータ
転送を制御する処理部とを含む電子機器に関係する。

【００３２】また本発明は、バスを介したデータ転送の
ためのデータ転送制御方法であって、ホストの役割とし
て動作するホスト動作のステートと、ペリフェラルの役
割として動作するペリフェラル動作のステートを含む複
数のステートの制御を行い、ホスト動作時には、物理層
回路を含みバスに接続されるトランシーバにホストコン
トローラを接続し、前記ホストコントローラを用いてホ
ストとしてのデータ転送を行い、ペリフェラル動作時に
は、前記トランシーバにペリフェラルコントローラを接
続し、前記ペリフェラルコントローラを用いてペリフェ
ラルとしてのデータ転送を行い、レジスタ部が含む共用
レジスタを、ホスト動作時とペリフェラル動作時とで共
用し、前記ホストコントローラ、前記ペリフェラルコン
トローラにより転送されるデータを記憶するパケットバ
ッファを、前記ホストコントローラ、前記ペリフェラル
コントローラにより共用するデータ転送制御方法に関係
する。

【００３３】また本発明は、バスを介したデータ転送の
ためのデータ転送制御方法であって、ホストの役割とし
て動作するホスト動作のステートと、ペリフェラルの役
割として動作するペリフェラル動作のステートを含む複
数のステートの制御を行い、ホスト動作時には、物理層
回路を含みバスに接続されるトランシーバにホストコン
トローラを接続し、前記ホストコントローラを用いてホ
ストとしてのデータ転送を行い、ペリフェラル動作時に
は、前記トランシーバにペリフェラルコントローラを接
続し、前記ペリフェラルコントローラを用いてペリフェ
ラルとしてのデータ転送を行い、前記ホストコントロー
ラ、前記ペリフェラルコントローラにより転送されるデ
ータを記憶するパケットバッファを、前記ホストコント
ローラ、前記ペリフェラルコントローラにより共用し、
ホスト動作時には、各エンドポイントとの間で転送され
るデータが各パイプ領域に記憶される複数のパイプ領域
を、パケットバッファに確保し、パイプ領域とそのパイ
プ領域に対応するエンドポイントとの間でデータを転送
し、ペリフェラル動作時には、ホストとの間で転送され
るデータが各エンドポイント領域に記憶される複数のエ
ンドポイント領域を、パケットバッファに確保し、エン
ドポイント領域とホストとの間でデータを転送するデー
タ転送制御方法に関係する。

【００３４】

【発明の実施の形態】以下、本実施形態について説明す
る。

【００３５】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を不当に限定する
ものではない。また本実施形態で説明される構成の全て
が本発明の解決手段として必須であるとは限らない。

【００３６】１．ＯＴＧ まず、ＯＴＧ（ＵＳＢ Ｏｎ−Ｔｈｅ−Ｇｏ）について
簡単に説明する。

【００３７】１．１ Ａデバイス、Ｂデバイス ＯＴＧでは、コネクタの規格として、図１（Ａ）に示す
ようなMini-Ａプラグ、Mini-Ｂプラグが定義されてい
る。また、これらのMini-Ａプラグ、Mini−Ｂプラグ
（広義にはケーブルの第１、第２のプラグ）の両方を接
続できるコネクタとして、Mini-ＡＢレセプタクル（rec
eptacle）が定義されている。

【００３８】そして例えば図１（Ｂ）のように、ＵＳＢ
ケーブルのMini-Ａプラグに電子機器Ｐが接続され、Min
i-Ｂプラグに電子機器Ｑが接続されると、電子機器Ｐは
Ａデバイスに設定され、電子機器ＱはＢデバイスに設定
される。一方、図１（Ｃ）に示すように、Mini-Ｂプラ
グ、Mini-Ａプラグが電子機器Ｐ、Ｑに接続されると、
電子機器Ｐ、Ｑは、各々、Ｂデバイス、Ａデバイスに設
定される。

【００３９】Mini-Ａプラグ内ではＩＤピンがＧＮＤに
接続されており、Mini-Ｂプラグ内ではＩＤピンはフロ
ーティング状態になっている。電子機器は、内蔵するプ
ルアップ抵抗回路を用いて、このＩＤピンの電圧レベル
を検出することで、自身がMini-Ａプラグに接続された
のか、或いはMini-Ｂプラグに接続されたのかを判断す
る。

【００４０】ＯＴＧでは、Ａデバイス（マスター）が、
電源（ＶＢＵＳ）を供給する側（供給元）になり、Ｂデ
バイス（スレイブ）が、電源の供給を受ける側（供給
先）になる。また、Ａデバイスは、デフォルトのステー
トがホストになり、Ｂデバイスは、デフォルトのステー
トがペリフェラル（周辺機器）になる。

【００４１】１．２ デュアルロール・デバイス ＯＴＧでは、ホスト（簡易ホスト）としての役割とペリ
フェラルとしての役割の両方を持つことができるデュア
ルロール・デバイス（Dual-Role Device）が定義されて
いる。

【００４２】デュアルロール・デバイスは、ホストにも
ペリフェラルにもなれる。そして、デュアルロール・デ
バイスに接続された相手が、従来のＵＳＢ規格における
ホストやペリフェラルである場合には、デュアルロール
・デバイスの役割は一意に定まる。つまり、接続相手が
ホストであれば、デュアルロール・デバイスはペリフェ
ラルになり、接続相手がペリフェラルであれば、デュア
ルロール・デバイスはホストになる。

【００４３】一方、接続相手がデュアルロール・デバイ
スである場合には、両方のデュアルロール・デバイス
は、お互いにホストとペリフェラルの役割を交換でき
る。

【００４４】１．３ ＳＲＰ、ＨＮＰ デュアルロール・デバイスは、図２（Ａ）、（Ｂ）に示
すようなセッション開始要求手順ＳＲＰ（Session Requ
est Protocol）やホスト交換手順ＨＮＰ（HostNegotiat
ion Protocol）の機能を持つ。

【００４５】ここでセッション開始要求手順ＳＲＰは、
ＢデバイスがＡデバイスに対して、ＶＢＵＳ（電源）の
供給を要求するプロトコルである。

【００４６】バスを使用しない場合にＯＴＧでは、Ａデ
バイスはＶＢＵＳの供給を停止できる。これにより、Ａ
デバイスが例えば小型の携帯機器であった場合に、無駄
な電力消費を防止できる。そして、ＡデバイスがＶＢＵ
Ｓの供給を停止した後に、ＢデバイスがＶＢＵＳを供給
してもらいたい場合には、このＳＲＰを使用して、Ａデ
バイスに対してＶＢＵＳの供給の再開を要求する。

【００４７】図２（Ａ）にＳＲＰの流れを示す。図２
（Ａ）に示すように、Ｂデバイスは、データ・ライン・
パルシングとＶＢＵＳパルシングを行うことで、Ａデバ
イスに対してＶＢＵＳの供給を要求する。そして、Ａデ
バイスによるＶＢＵＳの供給の開始後に、Ｂデバイスの
ペリフェラル動作（peripheral operation）と、Ａデバ
イスのホスト動作（host operation）が開始する。

【００４８】図１（Ａ）〜図１（Ｃ）で説明したよう
に、デュアルロール・デバイス同士の接続では、Mini-
Ａプラグが接続された側であるＡデバイスがデフォルト
のホストとなり、Mini-Ｂプラグが接続された側である
Ｂデバイスがデフォルトのペリフェラルになる。そし
て、ＯＴＧでは、プラグの抜き差しを行わなくても、ホ
ストとペリフェラルの役割を交換できる。ＨＮＰは、こ
のホストとペリフェラルの役割を交換するためのプロト
コルである。

【００４９】ＨＮＰの流れを図２（Ｂ）に示す。デフォ
ルトのホストとして動作するＡデバイスが、バスの使用
を終了すると、バスがアイドル状態になる。その後に、
Ｂデバイスがデータ信号線ＤＰ（Ｄ＋）のプルアップ抵
抗を無効にすると、ＡデバイスがＤＰのプルアップ抵抗
を有効にする。これにより、Ａデバイスの役割はホスト
からペリフェラルに変わり、ペリフェラルとしての動作
を開始する。また、Ｂデバイスの役割はペリフェラルか
らホストに変わり、ホストとしての動作を開始する。

【００５０】その後、Ｂデバイスが、バスの使用を終了
し、ＡデバイスがＤＰのプルアップ抵抗を無効にする
と、Ｂデバイスが、ＤＰのプルアップ抵抗を有効にす
る。これにより、Ｂデバイスの役割はホストからペリフ
ェラルに戻り、ペリフェラルとしての動作を再開する。
また、Ａデバイスの役割はペリフェラルからホストに戻
り、ホストとしての動作を再開する。

【００５１】以上に説明したＯＴＧによれば、携帯電話
やデジタルカメラなどの携帯機器をＵＳＢのホストとし
て動作させ、携帯機器同士をピア・ツー・ピアで接続し
てデータ転送を行うことが可能になる。これにより、Ｕ
ＳＢインターフェースに新たな付加価値を生むことがで
き、これまでには存在しなかったアプリケーションを創
出できる。

【００５２】２．ＯＨＣＩ さて、従来のＵＳＢでは、ホストであるパーソナルコン
ピュータが有するデータ転送制御装置（ホストコントロ
ーラ）は、マイクロソフト社が提唱したＯＨＣＩ（Open
Host Controller Interface）や、ＵＨＣＩ（Universa
l Host Controller Interface）といった規格に準拠し
ていた。また、使用されるＯＳ（Operating System）
も、マイクロソフト社のWindowsやアップル社のマッキ
ントッシュのＯＳなどに限定されていた。

【００５３】しかしながら、ＯＴＧのターゲット・アプ
リケーションである小型携帯機器では、組み込まれるＣ
ＰＵのアーキテクチャや、使用されるＯＳは千差万別で
ある。更に、パーソナルコンピュータのホストコントロ
ーラ向けに規格化されたＯＨＣＩやＵＨＣＩは、ＵＳＢ
ホストとしての機能をフルに実装することを前提として
おり、小型携帯機器への実装に最適であるとは言い難
い。

【００５４】例えば、図３（Ａ）に、ＯＨＣＩで使用さ
れるリスト構造のデスクリプタの一例を示す。

【００５５】図３（Ａ）において、エンドポイントディ
スクリプタＥＤ１、ＥＤ２、ＥＤ３は、リンクポインタ
によりリンクされており、エンドポイント１、２、３と
のコミュニケーションに必要な情報が含まれている。そ
して、これらのＥＤ１、ＥＤ２、ＥＤ３には、転送ディ
スクリプタＴＤ１１〜ＴＤ１３、ＴＤ２１、ＴＤ３１〜
ＴＤ３２がリンクポインタにより更にリンクされてい
る。そして、これらの転送ディスクリプタには、エンド
ポイント１、２、３との間で転送するパケットデータに
必要な情報が含まれている。

【００５６】図３（Ａ）のリスト構造のディスクリプタ
は、図３（Ｂ）のＣＰＵ６１０（広義には処理部）上で
動作するファームウェア（ホストコントローラ・ドライ
バ）が作成し、システムメモリ６２０に書き込む。即
ち、ファームウェアは、システム中のエンドポイントに
対してエンドポイントディスクリプタを割り当て、エン
ドポイント情報等に基づいてエンドポイントディスクリ
プタ、転送ディスクリプタを作成する。そして、これら
のディスクリプタをリンクポインタでリンクさせて、シ
ステムメモリ６２０に書き込む。

【００５７】データ転送制御装置６００（ホストコント
ローラ）は、システムメモリ６２０に書き込まれたリス
ト構造のディスクリプタを読み出し、エンドポイントデ
ィスクリプタや転送ディスクリプタに記述される情報に
基づいて、データ転送を実行する。

【００５８】具体的には、データ転送制御装置６００
（ホストコントローラ）は、ＥＤ１に基づいてエンドポ
イント１の情報を設定し、ＥＤ１にリンクされるＴＤ１
１に基づいて、エンドポイント１との間でデータ転送を
行う。次に、ＥＤ２に基づいてエンドポイント２の情報
を設定し、ＥＤ２にリンクされるＴＤ２１に基づいて、
エンドポイント２との間でデータ転送を行う。同様にし
て、データ転送制御装置６００は、ＴＤ３１、ＴＤ１
２、ＴＤ３２、ＴＤ１３に基づいてデータ転送を実行す
る。

【００５９】インタラプト転送を行う場合には、ＣＰＵ
６１０上で動作するファームウェア（ホストコントロー
ラ・ドライバ）は、図４に示すような２分木（binary t
ree）構造のディスクリプタを作成する。例えば、１ｍ
ｓ毎にインタラプト転送のポーリングを行うエンドポイ
ントについては、そのディスクリプタを図４のプレイス
ホルダ（placeholder）７００に設定する。同様に、２
ｍｓ毎にポーリングを行うエンドポイントについては、
そのディスクリプタをプレイスホルダ７０１、７０２に
設定し、４ｍｓ毎にポーリングを行うエンドポインタに
ついては、プレイスホルダ７０３、７０４、７０５、７
０６に設定する。

【００６０】そして、ポーリングを行う際には、インタ
ラプトヘッドポインタのインデックスにしたがって、最
下位層のプレイスホルダから順に２分木探索を行う。即
ち、図４の経路７１０に示すように、まずインデックス
０について最下位層から２分木探索を行う。次に、経路
７１１に示すように、インデックス１について２分木探
索を行う。同様にしてインデックス２〜３１について２
分木探索を行う。これにより、プレイスホルダ７００に
対応するエンドポイントについては１ｍｓ（１フレー
ム）毎に、７０１、７０２に対応するエンドポイントに
ついては２ｍｓ毎に、７０３〜７０６に対応するエンド
ポイントについては４ｍｓ毎にインタラプト転送が行わ
れるようになる。

【００６１】以上のように、ＯＨＣＩ準拠のデータ転送
制御装置（ホストコントローラ）では、ＣＰＵ上で動作
するファームウェア（ホストコントローラ・ドライバ）
が、図３（Ａ）、図４に示すような複雑な構造のディス
クリプタを作成しなければならない。従って、ＣＰＵの
処理負荷が非常に重い。

【００６２】この場合、従来のＵＳＢでは、ホストの役
割が割り当てられるのはパーソナルコンピュータだけで
あり、このパーソナルコンピュータは高性能のＣＰＵを
有している。従って、図３（Ａ）、図４に示すような複
雑な構造のディスクリプタの作成も、余裕を持って行う
ことが可能であった。

【００６３】ところが、ＯＴＧのターゲットアプリケー
ションである小型携帯機器（デジタルカメラ、携帯電話
等）に組み込まれるＣＰＵ（embedded CPU）は、パーソ
ナルコンピュータのＣＰＵに比べて、性能が格段に低い
のが一般的である。従って、携帯機器にＯＴＧのホスト
動作を行わせると、携帯機器に組み込まれるＣＰＵに過
大な負荷がかかり、他の処理に支障が生じたり、データ
転送のパフォーマンスが低下するなどの問題が生じる。

【００６４】３．構成例 図５に、以上のような問題を解決できる本実施形態のデ
ータ転送制御装置の構成例を示す。なお、本実施形態の
データ転送制御装置は、図５の全ての回路ブロックを含
む必要はなく、その一部の回路ブロックを省略してもよ
い。

【００６５】トランシーバ１０（以下、適宜Ｘｃｖｒと
呼ぶ）は、差動データ信号ＤＰ、ＤＭを用いてＵＳＢ
（広義にはバス）のデータを送受信する回路であり、Ｕ
ＳＢの物理層（ＰＨＹ）回路１２を含む。より具体的に
はトランシーバ１０は、ＤＰ、ＤＭのラインステート
（Ｊ、Ｋ、ＳＥ０等）の生成、シリアル／パラレル変
換、パラレル／シリアル変換、ビットスタッフィング、
ビットアンスタッフィング、ＮＲＺＩデコード、ＮＲＺ
Ｉエンコードなどを行う。なお、トランシーバ１０をデ
ータ転送制御装置の外部に設けるようにしてもよい。

【００６６】ＯＴＧコントローラ２０（広義にはステー
トコントローラ。以下、適宜ＯＴＧＣと呼ぶ）は、ＯＴ
ＧのＳＲＰ機能やＨＮＰ機能（図２（Ａ）、（Ｂ）参
照）を実現するための種々の処理を行う。即ち、ＯＴＧ
コントローラ２０は、ホストの役割として動作するホス
ト動作のステートや、ペリフェラルの役割として動作す
るペリフェラル動作のステートなどを含む複数のステー
トの制御を行う。

【００６７】より具体的には、ＯＴＧ規格には、デュア
ルロール・デバイスのＡデバイス時（図１（Ｂ）、
（Ｃ）参照）のステート遷移やＢデバイス時のステート
遷移が定義されている。ＯＴＧコントローラ２０は、こ
れらのステート遷移を実現するためのステートマシーン
を含む。また、ＯＴＧコントローラ２０は、ＵＳＢのデ
ータラインステートや、ＶＢＵＳレベルや、ＩＤピンの
ステートを検出（監視）する回路を含む。そして、ＯＴ
Ｇコントローラ２０が含むステートマシーンは、これら
の検出情報に基づいて、そのステート（例えば、ホス
ト、ペリフェラル、サスペンド又はアイドルなどのステ
ート）を変化させる。この場合のステートの遷移は、ハ
ードウェア回路により実現してもよいし、ファームウェ
アがステートコマンドをレジスタに設定することで実現
してもよい。そして、ステートが遷移すると、ＯＴＧコ
ントローラ２０は、遷移後のステートに基づいて、ＶＢ
ＵＳを制御したり、ＤＰ、ＤＭのプルアップ抵抗／プル
ダウン抵抗の接続／非接続を制御する。また、ホストコ
ントローラ５０（以下、適宜ＨＣと呼ぶ）、ペリフェラ
ルコントローラ６０（以下、適宜ＰＣと呼ぶ）のイネー
ブル／ディスエーブルを制御する。

【００６８】ＨＣ／ＰＣ切り替え回路３０（ＨＣ／ＰＣ
・コモン回路）は、トランシーバ１０と、ホストコント
ローラ５０又はペリフェラルコントローラ６０との間の
接続の切り替え制御を行う。また、ＵＳＢのデータ（Ｄ
Ｐ、ＤＭ）のラインステートの生成の指示をトランシー
バ１０に対して行う。なお、接続の切り替え制御は、Ｈ
Ｃ／ＰＣセレクタ３２により実現され、ラインステート
の生成指示は、ラインステートコントローラ３４により
実現される。

【００６９】例えばＯＴＧコントローラ２０が、ホスト
動作時（ホストステート時）にＨＣイネーブル信号をア
クティブにすると、ＨＣ／ＰＣ切り替え回路３０（ＨＣ
／ＰＣセレクタ３２）は、トランシーバ１０とホストコ
ントローラ５０を接続する。一方、ＯＴＧコントローラ
２０が、ペリフェラル動作時（ペリフェラルステート
時）にＰＣイネーブル信号をアクティブにすると、ＨＣ
／ＰＣ切り替え回路３０は、トランシーバ１０とペリフ
ェラルコントローラ６０を接続する。このようにするこ
とで、ホストコントローラ５０とペリフェラルコントロ
ーラ６０とを排他的に動作させることが可能になる。

【００７０】転送コントローラ４０は、ＵＳＢ（広義に
はバス）を介したデータ転送を制御する回路であり、ホ
ストコントローラ５０（ＨＣ）とペリフェラルコントロ
ーラ６０（ＰＣ）を含む。

【００７１】ここでホストコントローラ５０は、ホスト
動作時（ＯＴＧコントローラ２０からのＨＣイネーブル
信号のアクティブ時）に、ホストの役割としてのデータ
転送制御を行う回路である。

【００７２】即ち、ホストコントローラ５０は、ホスト
動作時に、ＨＣ／ＰＣ切り替え回路３０によりトランシ
ーバ１０に接続される。そしてホストコントローラ５０
は、レジスタ部７０の転送条件レジスタ部７２に設定さ
れた転送条件情報に基づいて、エンドポイントに対する
トランザクションを自動発生する。そして、パケットバ
ッファ１００に確保（allocate）されたパイプ領域（Ｐ
ＩＰＥ０〜ＰＩＰＥｅ。以下、適宜ＰＩＰＥと呼ぶ）
と、そのパイプ領域に対応するエンドポイントとの間
で、データ（パケット）の自動転送（処理部が介在しな
いハードウェア回路によるデータ転送）を行う。

【００７３】より具体的にはホストコントローラ５０
は、複数のパイプ転送間の調停、フレームにおける時間
管理、転送のスケジューリング、再送の管理などを行
う。また、パイプ転送の転送条件情報（オペレーション
情報）をレジスタ部７０を介して管理する。また、トラ
ンザクションの管理を行ったり、パケットを生成／分解
したり、サスペンド／レジューム／リセット状態生成の
指示を行う。

【００７４】一方、ペリフェラルコントローラ６０は、
ペリフェラル動作時（ＯＴＧコントローラ２０からのＰ
Ｃイネーブル信号のアクティブ時）に、ペリフェラルの
役割としてのデータ転送制御を行う回路である。

【００７５】即ち、ペリフェラルコントローラ６０は、
ペリフェラル動作時に、ＨＣ／ＰＣ切り替え回路３０に
よりトランシーバ１０に接続される。そして、レジスタ
部７０の転送条件レジスタ部７２に設定された転送条件
情報に基づいて、パケットバッファ１００に確保された
エンドポイント領域（ＥＰ０〜ＥＰｅ。以下適宜ＥＰと
呼ぶ）とホストとの間でデータを転送する。

【００７６】より具体的には、ペリフェラルコントロー
ラ６０は、エンドポイント転送の転送条件情報（オペレ
ーション情報）をレジスタ部７０を介して管理する。ま
た、トランザクションの管理を行ったり、パケットを生
成／分解したり、リモート・ウェイクアップ信号生成の
指示を行う。

【００７７】なお、エンドポイントは、ユニークなアド
レスを割り当てることができる、ペリフェラル（デバイ
ス）上のポイント（部分）である。ホストとペリフェラ
ル（デバイス）との間でのデータ転送は、全て、このエ
ンドポイントを経由して行われる。また、トランザクシ
ョンは、トークンパケットと、オプショナルなデータパ
ケットと、オプショナルなハンドシェークパケットによ
り構成される。

【００７８】レジスタ部７０は、データ転送（パイプ転
送、エンドポイント転送）制御、バッファアクセス制
御、バッファ管理、割り込み制御、ブロック制御、或い
はＤＭＡ制御などを行うための種々のレジスタを含む。
なお、レジスタ部７０が含むレジスタは、ＲＡＭなどの
メモリにより実現してもよいし、Ｄフリップフロップな
どにより実現してもよい。また、レジスタ部７０のレジ
スタは、１つにまとめずに、各ブロック（ＨＣ、ＰＣ、
ＯＴＧＣ、Ｘｃｖｒ等）に分散して配置してもよい。

【００７９】レジスタ部７０は、転送条件レジスタ部７
２を含む。そして、この転送条件レジスタ部７２は、ホ
スト動作時にパケットバッファ１００に確保されるパイ
プ領域（ＰＩＰＥ０〜ＰＩＰＥｅ）とエンドポイントと
の間でのデータ転送の転送条件情報（転送制御情報）を
記憶するレジスタを含む。これらの各転送条件レジスタ
は、パケットバッファ１００の各パイプ領域に対応して
設けられる。

【００８０】なお、ペリフェラル動作時には、パケット
バッファ１００にはエンドポイント領域（ＥＰ０〜ＥＰ
ｅ）が確保される。そして、転送条件レジスタ部７２に
設定された転送条件情報に基づいて、データ転送制御装
置とホストとの間でのデータ転送が行われる。

【００８１】バッファコントローラ８０（ＦＩＦＯマネ
ージャ）は、パケットバッファ１００に対するアクセス
（リード／ライト）制御や領域管理を行う。より具体的
には、ＣＰＵ（広義には処理部）、ＤＭＡ（Direct Mem
ory Access）、ＵＳＢによるパケットバッファ１００へ
のアクセス・アドレスを生成・管理する。また、ＣＰ
Ｕ、ＤＭＡ、ＵＳＢによるパケットバッファ１００への
アクセスの調停を行う。

【００８２】例えば、ホスト動作時には、バッファコン
トローラ８０は、インターフェース回路１１０（ＣＰＵ
又はＤＭＡ）とパケットバッファ１００の間のデータ転
送経路と、パケットバッファ１００とホストコントロー
ラ５０（ＵＳＢ）の間のデータ転送経路を設定（確立）
する。

【００８３】一方、ペリフェラル動作時には、バッファ
コントローラ８０は、インターフェース回路１１０（Ｃ
ＰＵ又はＤＭＡ）とパケットバッファ１００の間のデー
タ転送経路と、パケットバッファ１００とペリフェラル
コントローラ６０（ＵＳＢ）の間のデータ転送経路を設
定する。

【００８４】パケットバッファ１００（ＦＩＦＯ、パケ
ットメモリ、バッファ）は、ＵＳＢを介して転送される
データ（送信データ又は受信データ）を一時的に記憶
（バッファリング）するものである。このパケットバッ
ファ１００は、例えばＲＡＭ（Random Access Memory）
などにより構成できる。なお、パケットバッファ１００
をデータ転送制御装置の外部に設けてもよい（外付けメ
モリにしてもよい）。

【００８５】ホスト動作時には、パケットバッファ１０
０はパイプ転送用のＦＩＦＯ（First-In First-Out）と
して使用される。即ち、パケットバッファ１００には、
ＵＳＢ（バス）の各エンドポイントに対応するように、
パイプ領域ＰＩＰＥ０〜ＰＩＰＥｅ（広義にはバッファ
領域）が確保される。また、各パイプ領域ＰＩＰＥ０〜
ＰＩＰＥｅには、それに対応する各エンドポイントとの
間で転送されるデータ（送信データ又は受信データ）が
記憶される。

【００８６】一方、ペリフェラル動作時には、パケット
バッファ１００はエンドポイント転送用のＦＩＦＯとし
て使用される。即ち、パケットバッファ１００には、エ
ンドポイント領域ＥＰ０〜ＥＰｅ（広義にはバッファ領
域）が確保される。また、各エンドポイント領域ＥＰ０
〜ＥＰｅには、ホストとの間で転送されるデータ（送信
データ又は受信データ）が記憶される。

【００８７】なお、パケットバッファ１００に確保され
るバッファ領域（ホスト動作時にパイプ領域に設定さ
れ、ペリフェラル動作時にエンドポイント領域に設定さ
れる領域）は、先に入力された情報が先に出力されるよ
うな記憶領域（ＦＩＦＯ領域）に設定されている。

【００８８】また、ＰＩＰＥ０は、コントロール転送用
のエンドポイント０に専用のパイプ領域であり、ＰＩＰ
Ｅａ〜ＰＩＰＥｅは、任意のエンドポイントに割り当て
可能な汎用のパイプ領域である。

【００８９】即ち、ＵＳＢでは、エンドポイント０がコ
ントロール転送に専用のエンドポイントに設定される。
従って、本実施形態のようにＰＩＰＥ０をコントロール
転送に専用のパイプ領域にすることで、ユーザが混乱す
るのを防止できる。また、ＰＩＰＥａ〜ＰＩＰＥｅを、
任意のエンドポイントに割り当て可能なパイプ領域にす
ることで、エンドポイントに対応するパイプ領域を動的
に変化させることが可能になる。これにより、パイプ転
送のスケジューリングの自由度を向上でき、データ転送
の効率化を図れる。

【００９０】なお本実施形態では、バッファ領域（パイ
プ領域又はエンドポイント領域）は、マックスパケット
サイズMaxPktSize（広義にはページサイズ）とページ数
BufferPageにより、その領域サイズRSizeが設定される
（RSize=MaxPktSize×BufferPage）。このようにするこ
とで、バッファ領域の領域サイズや面数（ページ数）を
任意に設定できるようになり、パケットバッファ１００
のリソースの有効利用を図れる。

【００９１】インターフェース回路１１０は、ＵＳＢと
は異なる他のバスであるＤＭＡ（システムメモリ）バス
やＣＰＵバスと、パケットバッファ１００との間でのデ
ータ転送を行うための回路である。このインターフェー
ス回路１１０は、パケットバッファ１００と外部のシス
テムメモリとの間で、ＤＭＡ転送を行うためのＤＭＡハ
ンドラ回路１１２を含む。また、パケットバッファ１０
０と外部のＣＰＵとの間で、ＰＩＯ（Parallel I/O）転
送を行うためのＣＰＵインターフェース回路１１４を含
む。なお、ＣＰＵ（処理部）をデータ転送制御装置に内
蔵させてもよい。

【００９２】クロックコントローラ１２０は、内蔵ＰＬ
Ｌ又は外部入力クロックに基づいて、データ転送制御装
置の内部で使用する各種のクロックを生成する。

【００９３】４．パイプ領域 本実施形態では図６（Ａ）に示すように、ホスト動作時
に、パケットバッファ１００にパイプ領域ＰＩＰＥ０〜
ＰＩＰＥｅが確保（allocate）される。そして、この各
パイプ領域ＰＩＰＥ０〜ＰＩＰＥｅとペリフェラルの各
エンドポイントの間で、データが転送される。

【００９４】ここで、本実施形態のパイプ領域の「パイ
プ」は、ＵＳＢで定義される「パイプ」（デバイス上の
エンドポイントとホスト上のソフトウェアとの間の関連
を表す論理的な抽象化、論理的な経路）とは若干意味合
いが異なる。

【００９５】本実施形態のパイプ領域は、図６（Ａ）に
示すように、ＵＳＢ（バス）に接続されるペリフェラル
が有する各エンドポイントに対応して、パケットバッフ
ァ１００上に確保される。例えば図６（Ａ）において、
パイプ領域ＰＩＰＥａはペリフェラル１のエンドポイン
ト１（バルクＩＮ）に対応し、ＰＩＰＥｂはペリフェラ
ル１のエンドポイント２（バルクＯＵＴ）に対応する。
また、ＰＩＰＥｃはペリフェラル２のエンドポイント１
（バルクＩＮ）に対応し、ＰＩＰＥｄはペリフェラル２
のエンドポイント２（バルクＯＵＴ）に対応する。ま
た、ＰＩＰＥｅはペリフェラル３のエンドポイント１
（インタラプトＩＮ）に対応する。なお、ＰＩＰＥ０
は、コントロール転送のエンドポイント０に専用のパイ
プ領域である。

【００９６】そして図６（Ａ）の例では、パイプ領域Ｐ
ＩＰＥａとペリフェラル１のエンドポイント１との間で
ＵＳＢのバルクＩＮ転送が行われ、ＰＩＰＥｂとペリフ
ェラル１のエンドポイント２との間ではバルクＯＵＴ転
送が行われる。また、ＰＩＰＥｃとペリフェラル２のエ
ンドポイント１との間ではバルクＩＮ転送が行われ、Ｐ
ＩＰＥｄとペリフェラル２のエンドポイント２との間で
はバルクＯＵＴ転送が行われる。また、ＰＩＰＥｅとペ
リフェラル３のエンドポイント１との間ではインタラプ
トＩＮ転送が行われる。

【００９７】このように本実施形態では、パイプ領域
（汎用）とそれに対応するエンドポイントとの間では、
任意のデータ転送（アイソクロナス転送、バルク転送、
インタラプト転送）を行うことができる。

【００９８】そして本実施形態では、パイプ領域とそれ
に対応するエンドポイントの間では、所与のデータ単位
（トータルサイズで指定されるデータ単位）のデータが
転送される。この場合のデータ単位としては、例えばＩ
ＲＰ（Ｉ／Ｏリクエストパケット）により転送要求され
るデータ単位又はそれを適当なサイズに分割したデータ
単位などを考えることができる。エンドポイントに対す
るこのデータ単位のデータ転送（一連のトランザクショ
ン）を、本実施形態における「パイプ」と呼ぶことがで
きる。そして、そのような「パイプ」のデータ（送信デ
ータ、受信データ）を記憶する領域がパイプ領域にな
る。

【００９９】パイプ領域を用いた所与のデータ単位の転
送が終了すると、そのパイプ領域は解放することができ
る。そして、解放されたパイプ領域は、任意のエンドポ
イントに割り当てることができる。このように本実施形
態では、パイプ領域とエンドポイントとの対応づけを、
動的に変化させることができる。

【０１００】また本実施形態では図６（Ｂ）に示すよう
に、ペリフェラル動作時には、パケットバッファ１００
にエンドポイント領域ＥＰ０〜ＥＰｅが確保（設定）さ
れる。そして、この各エンドポイント領域ＥＰ０〜ＥＰ
ｅとホスト（ホストコントローラ、システムメモリ）と
の間で、データが転送される。

【０１０１】このように本実施形態では、パケットバッ
ファ１００のバッファ領域を、ホスト動作時にはパイプ
領域に割り当て、ペリフェラル動作時にはエンドポイン
ト領域に割り当てている。これにより、ホスト動作時と
ペリフェラル動作時とでパケットバッファ１００のリソ
ースを共用（兼用）することが可能になり、パケットバ
ッファ１００の使用記憶容量を節約できる。

【０１０２】なおパイプ領域、エンドポイント領域の個
数は６個に限定されず任意である。

【０１０３】５．転送条件レジスタ（共用レジスタ） 本実施形態では図７に示すように、ホスト動作時には、
パイプ領域ＰＩＰＥ０〜ＰＩＰＥｅとエンドポイントと
の間で行われるデータ転送の転送条件情報が、転送条件
レジスタＴＲＥＧ０〜ＴＲＥＧｅに設定される。即ち、
ＰＩＰＥ０、ＰＩＰＥａ、ＰＩＰＥｂ、ＰＩＰＥｃ、Ｐ
ＩＰＥｄ、ＰＩＰＥｅの転送条件情報は、各々、ＴＲＥ
Ｇ０、ＴＲＥＧａ、ＴＲＥＧｂ、ＴＲＥＧｃ、ＴＲＥＧ
ｄ、ＴＲＥＧｅに設定（記憶）される。この設定は、例
えばファームウェア（ＣＰＵ）により行われる。

【０１０４】そしてホストコントローラ５０（広義には
転送コントローラ）は、転送条件レジスタＴＲＥＧ０〜
ＴＲＥＧｅに設定された転送条件情報に基づいて、エン
ドポイントに対するトランザクションを発生する。そし
て、パイプ領域とそれに対応するエンドポイントとの間
で、データ（パケット）を自動転送する。

【０１０５】このように本実施形態では、各パイプ領域
（バッファ領域）に対応して各転送条件レジスタが設け
られ、この各転送条件レジスタに設定された転送条件情
報に基づいて、各パイプ領域のパイプ転送（所与のデー
タ単位の転送）がホストコントローラ５０により自動的
に行われる。従って、ファームウェア（ドライバ、ソフ
トウェア）は、転送条件レジスタに転送条件情報を設定
した後は、データ転送が完了するまで、データ転送制御
に関わらなくて済むようになる。そして、所与のデータ
単位のパイプ転送が完了すると割り込みが発生し、転送
の完了がファームウェアに伝えられる。これにより、フ
ァームウェア（ＣＰＵ）の処理負荷を格段に低減でき
る。

【０１０６】なお、本実施形態では図８に示すようにペ
リフェラル動作時には、エンドポイント領域ＥＰ０〜Ｅ
Ｐｅとホストとの間で行われるデータ転送の転送条件情
報が、転送条件レジスタＴＲＥＧ０〜ＴＲＥＧｅに設定
される。そしてペリフェラルコントローラ６０（広義に
は転送コントローラ）は、転送条件レジスタＴＲＥＧ０
〜ＴＲＥＧｅに設定された転送条件情報に基づいて、エ
ンドポイント領域とホストとの間でのデータ転送を行
う。

【０１０７】このように本実施形態では、転送条件レジ
スタＴＲＥＧ０〜ＴＲＥＧｅが、ホスト動作時とペリフ
ェラル動作時とで共用（兼用）される。これにより、レ
ジスタ部７０のリソースを節約でき、データ転送制御装
置を小規模化できる。

【０１０８】図９に、レジスタ部７０のレジスタ構成例
を示す。なお、レジスタ部７０のレジスタの一部を、各
ブロック（ＯＴＧＣ、ＨＣ、ＰＣ、Ｘｃｖｒ等）内に含
ませてもよい。

【０１０９】図９に示すように、レジスタ部７０の転送
条件レジスタ（ＴＲＥＧ０〜ＴＲＥＧｅの各々）は、ホ
スト動作時（ＨＣ、ＰＩＰＥ）とペリフェラル動作時
（ＰＣ、ＥＰ）で共用されるＨＣ／ＰＣ共用レジスタ
（共用転送条件レジスタ）を含む。また、ホスト動作時
にのみ使用されるＨＣ（ＰＩＰＥ）用レジスタ（ホスト
用転送条件レジスタ）を含む。また、ペリフェラル動作
時にのみ使用されるＰＣ（ＥＰ）用レジスタ（ペリフェ
ラル用転送条件レジスタ）を含む。また、パケットバッ
ファ（ＦＩＦＯ）のアクセス制御などを行うためのレジ
スタであり、ホスト動作時とペリフェラル動作時で共用
されるアクセス制御レジスタを含む。

【０１１０】例えば、デュアルロール・デバイスのホス
ト動作時に、ホストコントローラ５０（ＨＣ）は、ＨＣ
／ＰＣ共用レジスタとＨＣ用レジスタに設定される転送
条件情報に基づいて、データ（パケット）を転送する。

【０１１１】一方、ペリフェラル動作時には、ペリフェ
ラルコントローラ６０（ＰＣ）は、ＨＣ／ＰＣ共用レジ
スタとＰＣ用レジスタに設定される転送条件情報に基づ
いて、データ（パケット）を転送する。

【０１１２】また、ホスト動作時、ペリフェラル動作時
の両方において、バッファコントローラ８０は、共用ア
クセス制御レジスタに基づいて、パケットバッファ１０
０へのアクセス制御（リード／ライト・アドレスの発
生、データのリード／ライト、アクセスの調停等）を行
うことになる。

【０１１３】図９のＨＣ／ＰＣ共用レジスタには、デー
タの転送方向（ＩＮ、ＯＵＴ又はＳＥＴＵＰ等）、転送
種別（アイソクロナス、バルク、インタラプト、コント
ロールなどのトランザクションの種別）、エンドポイン
ト番号（各ＵＳＢデバイスのエンドポイントに関連づけ
られる番号）、マックスパケットサイズ（エンドポイン
トが送信又は受信可能なパケットの最大ペイロードサイ
ズ。ページサイズ）が設定される。また、バッファ領域
（パイプ領域、エンドポイント領域）のページ数（バッ
ファ領域の面数）が設定される。また、ＤＭＡ接続の有
無（図５のＤＭＡハンドラ回路１１２によるＤＭＡ転送
の使用の有無）を指示する情報が設定される。

【０１１４】ＨＣ（ＰＩＰＥ）用レジスタには、インタ
ラプト転送のトークン発行周期（インタラプト・トラン
ザクションを起動する周期、インターバル）が設定され
る。また、トランザクションの連続実行回数（パイプ領
域間の転送比率を設定する情報。各パイプ領域のトラン
ザクションの連続実行回数）が設定される。また、ファ
ンクションアドレス（エンドポイントを有するファンク
ションのＵＳＢアドレス）、転送データのトータルサイ
ズ（各パイプ領域を介して転送されるデータのトータル
サイズ。ＩＲＰなどのデータ単位）が設定される。ま
た、自動トランザクションの開始指示（ホストコントロ
ーラに対する自動トランザクション処理の開始指示）が
設定される。また、自動コントロール転送モードの指示
（コントロール転送のセットアップステージ、データス
テージ、ステータスステージのトランザクションを自動
発生するモードの指示）が設定される。

【０１１５】ＰＣ（ＥＰ）用レジスタには、エンドポイ
ントイネーブル（エンドポイントのイネーブルやディス
エーブルの指示）、ハンドシェーク指定（各トランザク
ションで行われるハンドシェークの指定）が設定され
る。

【０１１６】パケットバッファ（ＦＩＦＯ）用の共用ア
クセス制御レジスタには、バッファ・Ｉ／Ｏポート（Ｃ
ＰＵによりＰＩＯ転送を行う場合のＩ／Ｏポート）が設
定される。また、バッファ・フル／エンプティ（各バッ
ファ領域のフル、エンプティの通知）、バッファ・残り
データサイズ（各バッファ領域の残りデータサイズ）が
設定される。

【０１１７】レジスタ部７０は、インタラプト系レジス
タ、ブロック系レジスタ、ＤＭＡ制御レジスタなども含
む。

【０１１８】インタラプト系レジスタは、割り込みのス
テータス（要因）をＣＰＵに対して示すためのインタラ
プト・ステータスレジスタ、割り込みのイネーブル、デ
ィスエーブル（非マスク、マスク）を設定するインタラ
プト・イネーブルレジスタを含む。なお、割り込みに
は、ＯＴＧコントローラ２０系、ホストコントローラ５
０系、ペリフェラルコントローラ６０系の割り込みがあ
る。

【０１１９】ブロック系レジスタは、ブロック間で共用
されるブロック間共用レジスタや、各ブロック（Ｘｃｖ
ｒ、ＯＴＧＣ、ＨＣ、ＰＣ）内で使用されるブロック用
レジスタを含む。

【０１２０】ブロック間共用レジスタには、各ブロック
のリセットを指示するレジスタなどがある。ブロック用
レジスタには、トランシーバ１０（Ｘｃｖｒ）を制御す
るためのレジスタや、ＯＴＧコントローラ２０（ＯＴＧ
Ｃ）のステートコマンドレジスタや、ホストコントロー
ラ５０（ＨＣ）のステートコマンドレジスタや、フレー
ム番号を設定するレジスタなどがある。

【０１２１】以上のように本実施形態では、ホスト動作
時とペリフェラル動作時で共用されるレジスタ（ＨＣ／
ＰＣ共用レジスタ、共用アクセス制御レジスタ）をレジ
スタ部７０に設けている。これにより、ホスト動作時用
のレジスタとペリフェラル動作時用のレジスタを全く別
個に設ける場合に比べて、レジスタ部７０を小規模化で
きる。また、ＣＰＵ上で動作するファームウェア（ドラ
イバ）から見た共用レジスタのアクセスアドレスを、ホ
スト動作時とペリフェラル動作時とで同一にできる。従
って、ファームウェアは、これらの共用レジスタを同一
アドレスで管理できるようになり、ファームウェア処理
を簡素化できる。

【０１２２】また、ＨＣ用レジスタや、ＰＣ用レジスタ
を設けることで、ホスト動作時（ＰＩＰＥ）の転送やペ
リフェラル動作時（ＥＰ）の転送に特有の転送条件を設
定できる。例えば、トークン発行周期を設定すること
で、図４で説明した手法を用いることなく、ホスト動作
時にインタラプト転送のトークンを所望の周期で発行す
ることが可能になる。また、連続実行回数を設定するこ
とで、ホスト動作時にパイプ領域間の転送比率を任意に
設定できる。また、トータルサイズを設定することで、
ホスト動作時にパイプ領域を介して自動転送されるデー
タのサイズを任意に設定できる。またファームウェア
は、ホスト動作時に、自動トランザクションの開始を指
示したり、自動コントロール転送モードのオン／オフを
指示できるようになる。

【０１２３】なお、図１０に、汎用の転送条件（ＰＩＰ
Ｅ／ＥＰ）レジスタＴＲＥＧａ〜ＴＲＥＧｅ（ＴＲＥＧ
ｘ：ｘ＝ａ〜ｅ）のレジスタマップの詳細例を示し、図
１１に、コントロール転送用の転送条件レジスタＴＲＥ
Ｇ０のレジスタマップの詳細例を示す。また、図１２
（Ａ）、（Ｂ）、図１３に、これらの転送条件レジスタ
の各ビットフィールドに設定される転送条件情報（Join
DMA,FIFOClr,ToggleMode,AutoZeroLen,BufferPage,DirP
ID,TranType,EPNumber,MaxPktSize等）の概要を示す。

【０１２４】例えば図１０において、ホスト動作時とペ
リフェラル動作時とで、共用レジスタxConfig_0,xConfi
g_1,xMaxPktSize_H,xMaxPktSize_Lのアクセスアドレス0
x0,0x1,0x2,0x3は同一になる。またホスト動作時とペリ
フェラル動作時とで、これらのレジスタには同内容の情
報がファームウェアにより設定されることになる。

【０１２５】６．自動トランザクション 図１４に、ホストコントローラ５０の自動トランザクシ
ョン（ＩＮ、ＯＵＴ）処理時におけるファームウェア処
理のフローチャート例を示す。

【０１２６】まず、ファームウェア（処理部、ドライ
バ）は、図９等で説明した転送条件レジスタに転送条件
情報（パイプ情報）を設定する（ステップＳ１）。より
具体的には、転送データのトータルサイズ、マックスパ
ケットサイズ（MaxPktSize）、ページ数（BufferPag
e）、転送方向（ＩＮ、ＯＵＴ又はＳＥＴＵＰ）、転送
種別（アイソクロナス、バルク、コントロール、インタ
ラプト）、エンドポイント番号、パイプ領域のトランザ
クションの連続実行回数（転送比率）、インタラプト転
送のトークン発行周期などを、転送条件レジスタに設定
する。

【０１２７】次に、外部のシステムメモリとパケットバ
ッファ１００の間に転送経路を設定する（ステップＳ
２）。即ち図５のＤＭＡハンドラ回路１１２を介したＤ
ＭＡ転送経路を設定する。

【０１２８】次に、ファームウェアは、ＤＭＡ転送の開
始指示を行う（ステップＳ３）。即ち、図９のＤＭＡ制
御レジスタのＤＭＡ転送開始指示ビットをアクティブに
する。なお、ＣＰＵによる転送では、図９のバッファ・
Ｉ／Ｏポートにアクセスすることで、パケットバッファ
１００にアクセスすることが可能になる。

【０１２９】次に、ファームウェアは、自動トランザク
ションの開始指示を行う（ステップＳ４）。即ち、図９
のＨＣ用レジスタ（パイプレジスタ）の自動トランザク
ション開始指示ビットをアクティブにする。これによ
り、ホストコントローラ５０による、自動トランザクシ
ョン処理、パケット処理（パケットの生成、分解）、ス
ケジューリング処理が行われる。即ち、ホストコントロ
ーラ５０は、トータルサイズで指定されるデータを、マ
ックスパケットサイズのペイロードのパケットを用い
て、転送方向で指定される方向（ＩＮ、ＯＵＴ）で、自
動転送する。

【０１３０】なお、ステップＳ３、Ｓ４の処理の順序は
問わず、自動トランザクション開始指示の後にＤＭＡ転
送の開始指示を行ってもよい。

【０１３１】次に、ファームウェアは、パイプ転送の完
了を知らせる割り込みが発生するのを待つ（ステップＳ
５）。そして、割り込みが発生すると、ファームウェア
は、図９のインタラプト系レジスタの割り込みステータ
ス（要因）を調べる。そして、処理が正常完了又はエラ
ー終了する（ステップＳ６）。

【０１３２】このように本実施形態によれば、ファーム
ウェアは、各パイプ領域毎に転送条件情報を設定し（ス
テップＳ１）、ＤＭＡ転送開始の指示（ステップＳ３）
と自動トランザクション開始の指示（ステップＳ４）を
行うだけで、その後のデータ転送処理はホストコントロ
ーラ５０のハードウェア回路により自動的に行われるよ
うになる。従って、図３（Ａ）、（Ｂ）、図４で説明し
たＯＨＣＩ準拠の手法に比べて、ファームウェアの処理
負荷が軽減され、低性能のＣＰＵが組み込まれる携帯機
器に最適なデータ転送制御装置を提供できる。

【０１３３】図１５、図１６に、ホストコントローラ５
０による自動トランザクション処理時の信号波形例を示
す。なお、これらの図において、「Ｈ→Ｐ」は「ホスト
からペリフェラルにパケットが転送されること」を表
し、「Ｐ→Ｈ」は「ペリフェラルからホストにパケット
が転送されること」を表す。

【０１３４】図１５は、ＩＮトランザクションの場合
（転送種別がＩＮの場合）の信号波形例である。

【０１３５】図１４のステップＳ４で、ファームウェア
が自動トランザクションの開始指示を行うと、図１５の
Ｃ１に示すように、PipeXTranGo（PipeXについてのファ
ームウェアからの転送要求信号）がアクティブになる。
これにより、そのPipeX（Ｘ＝０〜ｅ）についての、ホ
ストコントローラ５０による自動トランザクション処理
が開始する。

【０１３６】そして、Ｃ２に示すようにPipeTranGo（ホ
ストコントローラ５０内のＨＣシーケンス管理回路から
の転送要求信号）がアクティブになると、Ｃ３に示すよ
うに、ホストコントローラ５０がＩＮトークンパケット
を生成して、ＵＳＢを介してペリフェラルに転送する。
そして、Ｃ４に示すようにペリフェラルからホストコン
トローラ５０にＩＮデータパケットが転送されると、ホ
ストコントローラ５０は、Ｃ５に示すようにハンドシェ
ークパケット（ＡＣＫ）を生成して、ペリフェラルに転
送する。これにより、Ｃ６に示すようにTranCmpACKがア
クティブになる。

【０１３７】同様にして、Ｃ７に示すようにPipeTranGo
がアクティブになると、Ｃ８、Ｃ９、Ｃ１０に示すパケ
ット転送が行われ、Ｃ１１に示すようにTranCmpACKがア
クティブになる。そして、Ｃ１２に示すようにPipeXTra
nComp（ファームウェアへのＩＲＰのデータ単位の転送
終了通知信号）がアクティブになる。このPipeXTranCom
pによる割り込みにより、ファームウェアは、そのパイ
プについての転送が完了したことを知ることができる。

【０１３８】なお、PipeXTranCompがアクティブになる
と、Ｃ１３に示すようにPipeXTranGoが非アクティブに
なり、そのパイプが非転送状態であることが示されるよ
うになる。

【０１３９】図１６は、ＯＵＴトランザクションの場合
（転送種別がＯＵＴの場合）の信号波形例である。

【０１４０】ファームウェアが自動トランザクションの
開始指示を行うと、Ｅ１に示すようにPipeXTranGoがア
クティブになり、Ｅ２に示すようにPipeTranGoがアクテ
ィブになる。すると、ホストコントローラ５０は、Ｅ３
に示すようにＯＵＴトークンパケットをペリフェラルに
転送し、Ｅ４に示すようにＯＵＴデータパケットを転送
する。そして、Ｅ５に示すようにペリフェラルからハン
ドシェークパケット（ＡＣＫ）が返ってくると、Ｅ６に
示すようにTranCmpACKがアクティブになる。

【０１４１】同様にして、Ｅ７に示すようにPipeTranGo
がアクティブになると、Ｅ８、Ｅ９、Ｅ１０に示すパケ
ット転送が行われ、Ｅ１１に示すようにTranCmpACKがア
クティブになる。そして、Ｅ１２に示すようにPipeXTra
nCompがアクティブになる。このPipeXTranCompによる割
り込みにより、ファームウェアは、そのパイプについて
の転送が完了したことを知ることができる。なお、Pipe
XTranCompがアクティブになると、Ｅ１３に示すようにP
ipeXTranGoが非アクティブになる。

【０１４２】７．パケットバッファの共用 本実施形態では図１７（Ａ）に示すように、ホスト動作
時においては、インターフェース回路１１０（他のバ
ス）とパケットバッファ１００の間のデータ転送経路３
００と、パケットバッファ１００とホストコントローラ
５０の間のデータ転送経路３０２を設定する。更に、ホ
ストコントローラ５０とトランシーバ１０（ＵＳＢ）の
間のデータ転送経路３０４を設定する。これにより、パ
ケットバッファ１００のパイプ領域ＰＩＰＥ０〜ＰＩＰ
Ｅｅを介して、ＤＭＡバス又はＣＰＵバス（他のバス）
とＵＳＢ（バス）の間で、データ転送（送信又は受信）
を行うことが可能になる。

【０１４３】一方、図１７（Ｂ）に示すように、ペリフ
ェラル動作時においては、インターフェース回路１１０
（他のバス）とパケットバッファ１００の間のデータ転
送経路３１０と、パケットバッファ１００とペリフェラ
ルコントローラ６０の間のデータ転送経路３１２を設定
する。更に、ペリフェラルコントローラ６０とトランシ
ーバ１０（ＵＳＢ）の間のデータ転送経路３１４を設定
する。そして、パケットバッファ１００のエンドポイン
ト領域ＥＰ０〜ＥＰｅを介して、ＤＭＡバス又はＣＰＵ
バス（他のバス）とＵＳＢ（バス）の間で、データ転送
（送信又は受信）を行うことが可能になる。

【０１４４】図１７（Ａ）、（Ｂ）に示すようにデータ
転送経路３００、３０２、３０４、３１０、３１２、３
１４を設定して、データ転送を行うことで、パケットバ
ッファ１００を、ホスト動作時（ホストコントローラ５
０）とペリフェラル動作時（ペリフェラルコントローラ
６０）で共用できるようになる。これにより、ホスト動
作（ＨＣ）用のパケットバッファとペリフェラル動作
（ＰＣ）用のパケットバッファを別々に用意する場合に
比べて、データ転送制御装置の小規模化を図れる。

【０１４５】なお、データ転送経路３００、３０２、３
１０、３１２の設定（調停）は、ＯＴＧコントローラ２
０からのＨＣ／ＰＣイネーブルに基づき、バッファコン
トローラ８０が行う。一方、データ転送経路３０４、３
１４の設定（接続）は、ＯＴＧコントローラ２０からの
ＨＣ／ＰＣイネーブルに基づき、ＨＣ／ＰＣ切り替え回
路３０が行う。

【０１４６】８．変形例 図１８に、データ転送制御装置の他の構成例を示す。

【０１４７】図１８では図５とは異なり、転送条件レジ
スタ部を、ホストコントローラ５０（ホスト動作時）と
ペリフェラルコントローラ６０（ペリフェラル動作時）
で、共用していない。即ち、図１８では、ホスト動作時
にホストコントローラ５０が使用する転送条件レジスタ
部７４と、ペリフェラル動作時にペリフェラルコントロ
ーラ６０が使用する転送条件レジスタ部７６を、共用せ
ずに、別個に設けている。

【０１４８】図１８では、図５とは異なり、転送条件レ
ジスタ部が共用されないため、図５に比べてレジスタ部
の回路規模が大きくなってしまう。

【０１４９】しかしながら、図１８においても、パケッ
トバッファ１００については、図１７（Ａ）、（Ｂ）で
説明した手法により、ホストコントローラ５０（ホスト
動作時）とペリフェラルコントローラ６０（ペリフェラ
ル動作時）とで共用される。従って、これにより、デー
タ転送制御装置の回路規模の増加を、パケットバッファ
１００を共用しない場合に比べて、抑えることが可能に
なる。

【０１５０】なお、ホスト動作時にパケットバッファ１
００に確保されるパイプ領域と、ペリフェラル動作時に
パケットバッファ１００に確保されるエンドポイント領
域を、別領域に設定する変形実施も可能である。

【０１５１】９．各ブロックの詳細な構成例 次に各ブロックの詳細な構成例について説明する。

【０１５２】９．１ ＯＴＧコントローラ 図１９に、ＯＴＧコントローラ２０の構成例を示す。

【０１５３】ＯＴＧコントローラ２０は、ＯＴＧレジス
タ部２２を含む。このＯＴＧレジスタ部２２は、ＯＴＧ
コントローラ２０のモニタレジスタや制御レジスタを含
む。またファームウェア（ＣＰＵ）により書き込まれる
ＯＴＧステートコマンドをデコードする回路を含む。

【０１５４】またＯＴＧコントローラ２０はＯＴＧ制御
回路２３を含む。そして、このＯＴＧ制御回路２３は、
ＯＴＧステートの管理を行うＯＴＧ管理回路２４、ＩＤ
ピンの電圧レベルを検出するＩＤ検出回路２５、ＶＢＵ
Ｓの電圧レベルを検出するＶＢＵＳ検出回路２６、ＤＰ
及びＤＭのラインステートを検出するラインステート検
出回路２７を含む。

【０１５５】またＯＴＧコントローラ２０は、ＯＴＧス
テートの遷移判断条件の１つである時間を計測するタイ
マ２８を含む。

【０１５６】ＯＴＧステートを遷移させるために検出す
べき情報は、ＩＤ、ＶＢＵＳの電圧レベル、ＤＰ／ＤＭ
のラインステートである。本実施形態のＯＴＧコントロ
ーラ２０は、これらの情報を検出し、モニタレジスタを
介してファームウェア（ＣＰＵ）に伝える。

【０１５７】ファームウェアは、これらの検出情報に基
づいて自身のステートを遷移させると共に、次に遷移す
べきステートを、ＯＴＧステートコマンドを用いてＯＴ
Ｇコントローラ２０に伝える。

【０１５８】ＯＴＧコントローラ２０は、ＯＴＧステー
トコマンドをデコードし、そのデコード結果に基づい
て、ＶＢＵＳのドライブ制御、プルアップ／プルダウン
抵抗の接続制御等を行い、図２（Ａ）、（Ｂ）で説明し
たＳＲＰやＨＮＰを実現する。

【０１５９】このように本実施形態では、ステート毎の
ＯＴＧ制御はＯＴＧコントローラ２０が担当し、ファー
ムウェアはステートの遷移管理に専念できる。この結
果、全てのステート制御をファームウェアで実現する場
合に比べて、ファームウェア（ＣＰＵ）の処理負荷を軽
減できると共に、効率的なファームウェア開発が可能に
なる。

【０１６０】なお、ＯＴＧのステート遷移の判断を、フ
ァームウェアが行わずに、ハードウェア回路が行うよう
にしてもよい。或いは、ＯＴＧコントローラ２０のほと
んど全ての処理（例えばＶＢＵＳ制御、プルアップ／プ
ルダウン抵抗制御、ＩＤ検出、ＶＢＵＳ検出、ラインス
テート検出以外の処理）をファームウェア（ソフトウェ
ア）により実現してもよい。

【０１６１】９．２ ホストコントローラ、ペリフェラ
ルコントローラ 図２０（Ａ）に、ホストコントローラ５０の構成例を示
す。

【０１６２】ホストコントローラ５０はＨＣシーケンス
管理回路５２を含む。このＨＣシーケンス管理回路５２
は、パイプ転送（パイプ領域を用いたデータ転送）の調
停、時間管理、パイプ転送のスケジューリング、再送管
理などを行う。

【０１６３】より具体的にはＨＣシーケンス管理回路５
２は、フレーム番号のカウントや、ＳＯＦ（Start-Of-F
rame）パケットの送信指示を行う。また、アイソクロナ
ス転送を各フレームの先頭で優先的に実行するための処
理を行ったり、インタラプト転送をアイソクロナス転送
の次に優先的に取り扱うための処理を行う。また、パイ
プ転送の順序にしたがって各パイプ転送を指示する処理
を行う。また、トランザクションの連続実行回数を管理
したり、残りフレーム時間の確認処理を行う。また、ペ
リフェラルから返ってきたハンドシェークパケット（Ａ
ＣＫ、ＮＡＫ）に対する処理を行う。また、トランザク
ション実行時のエラー処理を行う。

【０１６４】ホストコントローラ５０はターゲットパイ
プ管理回路５４を含む。このターゲットパイプ管理回路
５４は、レジスタ部７０の転送条件レジスタに設定され
た転送条件情報のハンドリング処理などを行う。

【０１６５】より具体的にはターゲットパイプ管理回路
５４は、転送条件情報の選択処理や、割り込み信号の生
成処理を行う。また自動トランザクションの開始が指示
された場合に、そのパイプ領域の転送データのトータル
サイズをロードする。そして、残り転送データサイズの
カウント（デクリメント）処理を行う。また、バッファ
コントローラ８０へのデータの送受信の際にバッファ
（ＦＩＦＯ）領域の状態を確認する処理を行う。また、
トランザクション管理回路５６への転送指示を行う。ま
た、予期しないショートパケットの受信の判断処理や、
マックスパケットサイズ以上のパケットの受信の判断処
理を行う。また、零長パケットを自動転送するモードが
設定されている場合には、最後の零長パケットの送信を
トランザクション管理回路５６に指示する。また、自動
コントロール転送モードでのシーケンス管理を行う。

【０１６６】ホストコントローラ５０はトランザクショ
ン管理回路５６を含む。このトランザクション管理回路
５６は、転送パケットの種類や転送順序の管理（トラン
ザクションのシーケンス管理）を行う。また、タイムア
ウトの監視処理を行う。また、トランザクション終了の
通知処理を行う。

【０１６７】ホストコントローラ５０はパケットハンド
ラ回路５８を含む。このパケットハンドラ回路５８は、
パケットの生成、分解処理を行う。また、ＰＩＤのチェ
ックやＣＲＣのデコード、エンコードを行う。また、バ
ッファ領域のパケットのペイロードのリード、ライト処
理や、ＳＯＦパケットの送信処理を行う。また、送受信
データのカウント処理を行う。

【０１６８】図２０（Ｂ）にペリフェラルコントローラ
６０の構成例を示す。

【０１６９】ペリフェラルコントローラ６０は、トラン
ザクション管理回路６２、パケットハンドラ回路６４を
含む。これらのトランザクション管理回路６２、パケッ
トハンドラ回路６４は、ホストコントローラ５０のトラ
ンザクション管理回路５６、パケットハンドラ回路５８
とほぼ同様の処理を行う。

【０１７０】９．３ バッファコントローラ 図２１にバッファコントローラ８０の構成例を示す。

【０１７１】バッファコントローラ８０は領域確保（al
location）回路８２を含む。この領域確保回路８２は、
パケットバッファ１００に、バッファ領域（ホスト動作
時にパイプ領域に設定され、ペリフェラル動作時にエン
ドポイント領域に設定される領域）を確保する回路であ
る。

【０１７２】領域確保回路８２は領域計算回路８３を含
む。この領域計算回路８３は、マックスパケットサイズ
（広義にはページサイズ）やページ数に基づいて、バッ
ファ領域の領域サイズ、スタートアドレス、エンドアド
レスなどを計算する回路である。

【０１７３】例えば図２２（Ａ）に示すバッファ領域Ｐ
ＩＰＥ０／ＥＰ０、ＰＩＰＥａ／ＥＰａ、ＰＩＰＥｂ／
ＥＰｂ、ＰＩＰＥｃ／ＥＰｃでは、マックスパケットサ
イズ（MaxPktSize）が、各々、３２、６４、６４、６４
バイトに設定され、ページ数（BufferPage）が、各々、
１、１、３、２ページに設定されている。領域計算回路
８３は、これらのマックスパケットサイズ、ページ数な
どに基づいて、バッファ領域ＰＩＰＥ０／ＥＰ０〜ＰＩ
ＰＥｃ／ＥＰｃの領域サイズ、スタートアドレス、エン
ドアドレスを計算する。例えば図２２（Ａ）において、
ＰＩＰＥ０／ＥＰ０、ＰＩＰＥａ／ＥＰａ、ＰＩＰＥｂ
／ＥＰｂ、ＰＩＰＥｃ／ＥＰｃの領域サイズは、各々、
３２（＝３２×１）、６４（＝６４×１）、１９２（＝
６４×３）、１２８（＝６４×２）バイトと計算される
ことになる。

【０１７４】ポインタ割り当て回路８４は、各バッファ
領域の書き込みポインタＷＰ（ＷＰ０、ＷＰａ、ＷＰ
ｂ、ＷＰｃ）、読み出しポインタＲＰ（ＲＰ０、ＲＰ
ａ、ＲＰｂ、ＲＰｃ）を、ＤＭＡ用ポインタ、ＣＰＵ用
ポインタ、ＵＳＢ用ポインタに割り当てる回路である。

【０１７５】例えば図２２（Ｂ）に示すように、データ
送信時（ＤＭＡ又はＣＰＵからパケットバッファ１００
を介してＵＳＢ側にデータが転送される時）であり、且
つ、ＤＭＡ転送使用時には、そのバッファ領域の書き込
みポインタＷＰはＤＭＡ（ＤＭＡアクセス）用のポイン
タに割り当てられ、読み出しポインタＲＰはＵＳＢ（Ｕ
ＳＢアクセス）用のポインタに割り当てられる。また、
データ送信時であり且つＣＰＵ（ＰＩＯ）転送使用時に
は、そのバッファ領域の書き込みポインタＷＰはＣＰＵ
（ＣＰＵアクセス）用のポインタに割り当てられ、読み
出しポインタＲＰはＵＳＢ用のポインタに割り当てられ
る。

【０１７６】一方、図２２（Ｃ）に示すように、データ
受信時（ＵＳＢからパケットバッファ１００を介してＤ
ＭＡ又はＣＰＵ側にデータが転送される時）であり、且
つ、ＤＭＡ転送使用時には、そのバッファ領域の書き込
みポインタＷＰはＵＳＢ用ポインタに割り当てられ、読
み出しポインタＲＰはＤＭＡ用ポインタに割り当てられ
る。また、データ受信時であり且つＣＰＵ転送使用時に
は、そのバッファ領域の書き込みポインタＷＰはＵＳＢ
用ポインタに割り当てられ、読み出しポインタＲＰはＣ
ＰＵ用ポインタに割り当てられる。

【０１７７】なお、各バッファ領域の書き込みポインタ
ＷＰ、読み出しポインタＲＰのポインタ情報（位置情
報）は、レジスタ部７０の各転送条件レジスタ（ＰＩＰ
Ｅ／ＥＰレジスタ）に保持される。

【０１７８】ポインタ管理回路８６は、ポインタの更新
を行いながら、パケットバッファ１００にアクセスする
ための実アドレスを生成する回路である。

【０１７９】ポインタ管理回路８６は、ＣＰＵ用アドレ
ス生成回路８７、ＤＭＡ用アドレス生成回路８８、ＵＳ
Ｂ用アドレス生成回路８９を含む。これらの生成回路８
７、８８、８９は、各々、ポインタ割り当て回路８４に
より割り当てられたＣＰＵ用ポインタ、ＤＭＡ用ポイン
タ、ＵＳＢ用ポインタに基づいて、ＣＰＵ用アドレス、
ＤＭＡ用アドレス、ＵＳＢ用アドレスを生成する。ま
た、ＣＰＵ（ＣＰＵインターフェース回路）、ＤＭＡ
（ＤＭＡハンドラ回路）からのアクセス毎に、或いはＵ
ＳＢ（ＨＣ又はＰＣ）のトランザクション終了（ＡＣ
Ｋ、ＮＡＫなどのハンドシェーク送受信）毎に、ポイン
タを更新する処理を行う。なお、更新後のポインタの情
報は、領域確保回路８２を介してレジスタ部７０の各転
送条件レジスタに書き戻される。

【０１８０】バッファ管理回路９０は、パケットバッフ
ァ１００へのアクセスを管理する回路である。

【０１８１】バッファ管理回路９０はバッファインター
フェース回路９２を含む。このバッファインターフェー
ス回路９２は、ポインタ管理回路８６からのＣＰＵ用ア
ドレス、ＤＭＡ用アドレス、ＵＳＢ用アドレスなどを受
け、パケットバッファ１００へのデータの入出力や、ア
ドレス、出力イネーブル、ライトイネーブル、リードイ
ネーブルなどの出力を行う。

【０１８２】バッファ管理回路９０は調停回路９３を含
む。この調停回路９３は、ＣＰＵ（ＣＰＵインターフェ
ース回路）、ＤＭＡ（ＤＭＡハンドラ回路）、ＵＳＢ
（ホストコントローラ又はペリフェラルコントローラ）
からのアクセスを調停する回路である。この調停結果に
基づいて、ＣＰＵ用アドレス、ＤＭＡ用アドレス、ＵＳ
Ｂ用アドレスのいずれかが、パケットバッファ１００の
アクセス・アドレスとして出力され、ＣＰＵ、ＤＭＡ又
はＵＳＢとパケットバッファ１００との間のデータ転送
経路が設定される。

【０１８３】ＨＣ／ＰＣセレクタ９４は、バッファ管理
回路９０（バッファコントローラ８０）とホストコント
ローラ５０（ＨＣ）又はペリフェラルコントローラ６０
（ＰＣ）との間の接続の切り替え制御を行う。例えばホ
スト動作時には、ホストコントローラ５０とバッファ管
理回路９０を接続し、ペリフェラル動作時には、ペリフ
ェラルコントローラ６０とバッファ管理回路９０を接続
する。なお、この接続の切り替え制御は、ＯＴＧコント
ローラ２０（ＯＴＧＣ）からのＨＣ／ＰＣイネーブル信
号に基づいて行う。

【０１８４】１０．ファームウェアの処理 次に、ファームウェア（処理部）の処理の詳細例につい
て説明する。

【０１８５】図２３は、ホスト動作時におけるファーム
ウェア処理のフローチャートである。

【０１８６】まず、パイプ（バッファ）領域を既に確保
しているか否かを確認し（ステップＳ１１）、確保して
いる場合にはパイプ領域のデータクリア指示［FIFOCl
r］を行う（ステップＳ１２）。

【０１８７】次に、エンドポイント（転送条件）情報を
転送条件レジスタにセットする（ステップＳ１３）。即
ち、エンドポイント番号［EPNumber］、ファンクション
アドレス［FuncAddr］、IN/OUT/SETUPなどの転送方向
［DirPID］、アイソクロナス、バルク、コントロール、
インタラプトなどの転送種別［TranType］、マックスパ
ケットサイズ［MaxPktSize］などをセットする。

【０１８８】次に、転送種別［TranType］を判断し（ス
テップＳ１４）、転送種別がアイソクロナスの場合には
ステップＳ１８に移行する。転送種別がインタラプト転
送の場合にはトークン発行周期［Interval］を指定する
と共にトグルモード［ToggleMode］を指定する（ステッ
プＳ１５、Ｓ１６）。転送種別が、アイソクロナスでも
インタラプトでもない場合（バルク、コントロールの場
合）には、ＨＣのスケジューリング［連続実行回数：Co
ntinuity］を指定する（ステップＳ１７）。

【０１８９】次に、トグルビットの初期値［Toggle］を
セットし、転送データのトータルサイズ［TotalSize］
をセットする（ステップＳ１８、Ｓ１９）。なお、アイ
ソクロナス転送の場合はトグルビットの初期値のセット
は不要となる。また、ステップＳ１３〜Ｓ１９の設定順
序は任意である。

【０１９０】次に、パイプ（バッファ）領域のページ数
［BufferPage］をセットし（ステップＳ２０）、パイプ
領域確保の指示［SetAllocation］を行う（ステップＳ
２１）。

【０１９１】次に、ＤＭＡを用いるか否かを判断し、用
いる場合にはＤＭＡバスの接続指示［JoinDMA］を行う
（ステップＳ２２、Ｓ２３）。また、自動トランザクシ
ョンの開始指示［TranGo］を行う（ステップＳ２４）。

【０１９２】そして、割り込みが発生するのを待ち（ス
テップＳ２５）、正常完了、ＳＴＡＬＬ返答、ハンドシ
ェーク待ちのタイムアウト処理などを行う（ステップＳ
２６）。

【０１９３】図２４は、ペリフェラル動作時におけるフ
ァームウェア処理のフローチャートである。

【０１９４】まず、エンドポイント（バッファ）領域の
データクリア指示［FIFOClr］を行う（ステップＳ３
１）。そして、トグルビット初期値［Toggle］をセット
する（ステップＳ３２）。

【０１９５】次にエンドポイント（転送条件）情報をセ
ットする（ステップＳ３３）。即ち、エンドポイント番
号［EPNumber］、転送方向［DirPID］、転送種別［Tran
Type］、マックスパケットサイズ［MaxPktSize］などを
セットする。

【０１９６】次に、エンドポイントイネーブル指示［En
EndPoint］を行う（ステップＳ３４）。そして、転送種
別［TranType］を判断し、インタラプト転送の場合には
トグルモード［ToggleMode］を指定する（ステップＳ３
５、Ｓ３６）。

【０１９７】次に、エンドポイント（バッファ）領域の
ページ数［BufferPage］をセットし（ステップＳ３
７）、エンドポイント領域確保の指示［SetAllocatio
n］を行う（ステップＳ３８）。

【０１９８】次に、ＤＭＡを用いるか否かを判断し、Ｄ
ＭＡを用いる場合にはＤＭＡバスの接続指示［JoinDM
A］を行う（ステップＳ３９、Ｓ４０）。

【０１９９】次に、ホストからのトークン受信の持ち状
態になる（ステップＳ４１）。そして、割り込みが発生
するのを待ち（ステップＳ４２）、正常完了（ＡＣＫ受
信）、ＮＡＫ返信、ＳＴＡＬＬ返信 、ハンドシェーク
待ちのタイムアウト処理などを行う（ステップＳ４
３）。

【０２００】１１．電子機器 次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。

【０２０１】例えば図２５（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図２６（Ａ）にそ
の外観図を示す。ＣＰＵ５１０（処理部）はシステム全
体の制御などを行う。操作部５１１はプリンタをユーザ
が操作するためのものである。ＲＯＭ５１６には、制御
プログラム、フォントなどが格納され、ＲＡＭ５１７
（システムメモリ）はＣＰＵ５１０のワーク領域として
機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずに
データ転送を行うためのＤＭＡコントローラである。表
示パネル５１９はプリンタの動作状態をユーザに知らせ
るためのものである。

【０２０２】ＵＳＢを介してパーソナルコンピュータ、
デジタルカメラ、デジタルビデオカメラなどの他の機器
から送られてきたシリアルの印刷データ（印字データ、
画像データ）は、データ転送制御装置５００によりパラ
レルの印刷データに変換される。そして、変換後のパラ
レル印刷データは、ＣＰＵ５１０又はＤＭＡＣ５１８に
より、印刷処理部（プリンタエンジン）５１２に送られ
る。そして、印刷処理部５１２においてパラレル印刷デ
ータに対して所与の処理が施され、プリントヘッダなど
からなる印刷部（データの出力処理を行う装置）５１４
により紙に印刷されて出力される。

【０２０３】図２５（Ｂ）に電子機器の１つであるデジ
タルカメラの内部ブロック図を示し、図２６（Ｂ）にそ
の外観図を示す。ＣＰＵ５２０はシステム全体の制御な
どを行う。操作部５２１（シャッターボタン、操作ボタ
ン等）はデジタルカメラをユーザが操作するためのもの
である。ＲＯＭ５２６には制御プログラムなどが格納さ
れ、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機
能する。ＤＭＡＣ５２８はＤＭＡコントローラである。

【０２０４】ＣＣＤ、レンズなどからなる撮像部（デー
タの取り込み処理を行う装置）５２２により画像が撮像
され、撮像された画像のデータは画像処理部５２４によ
り処理される。そして、処理後の画像データは、ＣＰＵ
５２０又はＤＭＡＣ５２８によりデータ転送制御装置５
００に送られる。データ転送制御装置５００は、このパ
ラレルの画像データをシリアルデータに変換し、ＵＳＢ
を介してプリンタ、ストレージ装置、パーソナルコンピ
ュータなどの他の機器に送信する。

【０２０５】図２５（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブ（ストレージ装置）の内部ブロック図を
示し、図２６（Ｃ）にその外観図を示す。ＣＰＵ５３０
はシステム全体の制御などを行う。操作部５３１はＣＤ
−ＲＷをユーザが操作するためのものである。ＲＯＭ５
３６には制御プログラムなどが格納され、ＲＡＭ５３７
はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ
５３８はＤＭＡコントローラである。

【０２０６】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データの取り込み処理を行う装置又
はデータの記憶処理を行うための装置）５３３によりＣ
Ｄ−ＲＷ５３２から読み取られたデータは、信号処理部
５３４に入力され、エラー訂正処理などの所与の信号処
理が施される。そして、信号処理が施されたデータが、
ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御
装置５００に送られる。データ転送制御装置５００は、
このパラレルのデータをシリアルデータに変換し、ＵＳ
Ｂを介して他の機器に送信する。

【０２０７】一方、ＵＳＢを介して他の機器から送られ
てきたシリアルのデータは、データ転送制御装置５００
によりパラレルのデータに変換される。そして、このパ
ラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８によ
り信号処理部５３４に送られる。そして、信号処理部５
３４においてこのパラレルデータに対して所与の信号処
理が施され、読み取り＆書き込み部５３３によりＣＤ−
ＲＷ５３２に記憶される。

【０２０８】なお、図２５（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。

【０２０９】本実施形態のデータ転送制御装置を電子機
器に用いれば、ＯＴＧ機能を有する電子機器を実現でき
る。即ち、電子機器にホストとしての役割を持たせた
り、デバイスとしての役割を持たせることが可能にな
り、これまでに存在しなかったアプリケーションを創出
できる。

【０２１０】また本実施形態のデータ転送制御装置を電
子機器に用いれば、電子機器に組み込まれるＣＰＵ（処
理部）の処理負荷が軽減され、安価なＣＰＵを用いるこ
とが可能になる。また、ＣＰＵが、データ転送制御処理
以外の他の処理を余裕を持って行うことが可能になり、
電子機器の性能向上や低コスト化を図れる。また、ＣＰ
Ｕ上で動作するファームウェアのプログラムを簡素化で
き、電子機器の開発期間の短縮化を図れる。

【０２１１】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁
気ディスクドライブ（ＭＯ）、ハードディスクドライ
ブ、デジタルビデオカメラ、携帯電話、スキャナ、Ｔ
Ｖ、ＶＴＲ、オーディオ機器、電話機、プロジェクタ、
パーソナルコンピュータ、電子手帳、或いはワードプロ
セッサなど種々のものを考えることができる。

【０２１２】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０２１３】例えば、本発明のデータ転送制御装置の構
成は、図５等で説明した構成に限定されるものではな
く、種々の変形実施が可能である。

【０２１４】また、データ転送制御装置の各ブロック
（ＨＣ、ＰＣ、ＯＴＧＣ等）の構成も、本実施形態で説
明したものに限定されず、種々の変形実施が可能であ
る。

【０２１５】また、転送条件レジスタに設定される転送
条件情報も、本実施形態で説明した情報に限定されるも
のではない。

【０２１６】また、明細書中の記載において広義な用語
（ステートコントローラ、処理部、転送コントローラ、
バス、転送比率情報、バッファ領域等）として引用され
た用語（ＯＴＧコントローラ、ＣＰＵ・ファームウェ
ア、ホストコントローラ・ペリフェラルコントローラ、
ＵＳＢ、連続実行回数、パイプ領域・エンドポイント領
域等）は、明細書中の他の記載においても広義な用語に
置き換えることができる。

【０２１７】また、本発明のうち従属請求項に係る発明
においては、従属先の請求項の構成要件の一部を省略す
る構成とすることもできる。また、本発明の１の独立請
求項に係る発明の要部を、他の独立請求項に従属させる
こともできる。

【０２１８】また、本実施形態ではＵＳＢのＯＴＧ規格
への適用例を説明したが、本発明が適用されるのはＯＴ
Ｇ規格に限定されない。例えばＯＴＧ規格と同様の思想
に基づく規格やＯＴＧ規格を発展させた規格におけるデ
ータ転送にも本発明は適用できる。

【図面の簡単な説明】

【図１】 図１（Ａ）、（Ｂ）、（Ｃ）は、ＵＳＢのＯ
ＴＧ規格について説明するための図である。

【図２】 図２（Ａ）、（Ｂ）は、ＳＲＰやＨＮＰの手
順について説明するための図である。

【図３】 図３（Ａ）、（Ｂ）は、ＯＨＣＩのリスト構
造のディスクリプタなどについて説明するための図であ
る。

【図４】 ＯＨＣＩの２分木構造のディスクリプタにつ
いて説明するための図である。

【図５】 本実施形態のデータ転送制御装置の構成例を
示す図である。

【図６】 図６（Ａ）、（Ｂ）は、パイプ領域、エンド
ポイント領域について説明するための図である。

【図７】 データ転送制御装置のホスト時の動作につい
て説明するための図である。

【図８】 データ転送制御装置のペリフェラル時の動作
について説明するための図である。

【図９】 レジスタ部について説明するための図であ
る。

【図１０】 汎用転送条件レジスタのレジスタマップの
詳細例である。

【図１１】 コントロール転送用転送条件レジスタのレ
ジスタマップの詳細例である。

【図１２】 図１２（Ａ）、（Ｂ）は、転送条件レジス
タの各ビットフィールドに設定される転送条件情報の概
要について示す図である。

【図１３】 転送条件レジスタの各ビットフィールドに
設定される転送条件情報の概要について示す図である。

【図１４】 ファームウェアの処理例を説明するための
フローチャートである。

【図１５】 ＩＮトランザクションでの自動トランザク
ション処理の信号波形例である。

【図１６】 ＯＵＴトランザクションでの自動トランザ
クション処理の信号波形例である。

【図１７】 図１７（Ａ）、（Ｂ）は、データ転送経路
の設定手法について説明するための図である。

【図１８】 データ転送制御装置の他の構成例を示す図
である。

【図１９】 ＯＴＧコントローラの詳細な構成例を示す
図である。

【図２０】 図２０（Ａ）、（Ｂ）は、ホストコントロ
ーラ、ペリフェラルコントローラの詳細な構成例を示す
図である。

【図２１】 バッファコントローラの詳細な構成例を示
す図である。

【図２２】 図２２（Ａ）、（Ｂ）、（Ｃ）は、領域確
保手法やポインタ割り当て手法について説明するための
図である。

【図２３】 ホスト動作時におけるファームウェアの詳
細な処理例を示すフローチャートである。

【図２４】 ペリフェラル動作時におけるファームウェ
アの詳細な処理例を示すフローチャートである。

【図２５】 図２５（Ａ）、（Ｂ）、（Ｃ）は、種々の
電子機器の内部ブロック図の例である。

【図２６】 図２６（Ａ）、（Ｂ）、（Ｃ）は、種々の
電子機器の外観図の例である。

【符号の説明】

ＰＩＰＥ０〜ＰＩＰＥｅ パイプ（バッファ）領域 ＥＰ０〜ＥＰｅ エンドポイント（バッファ）
領域 ＴＲＥＧ０〜ＴＲＥＧｅ 転送条件レジスタ（共用レジ
スタ） １０ トランシーバ、 １２ 物理層回路、２０ ＯＴ
Ｇコントローラ（ステートコントローラ） ３０ ＨＣ／ＰＣ切り替え回路、 ３２ ＨＣ／ＰＣセ
レクタ、３４ ラインステートコントローラ、 ４０
転送コントローラ、５０ ホストコントローラ、 ６０
ペリフェラルコントローラ、７０ レジスタ部、 ７
２ 転送条件レジスタ部（共用レジスタ）、８０ バッ
ファコントローラ、 １００ パケットバッファ（ＦＩ
ＦＯ、ＲＡＭ）、１１０ インターフェース回路、 １
１２ ＤＭＡハンドラ回路、１１４ ＣＰＵインターフ
ェース回路、 １２０ クロックコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神原 義幸 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 風間 宏信 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5B061 DD09 5B077 AA02 AA13 NN02

Claims (16)

【特許請求の範囲】
1. 【請求項１】 バスを介したデータ転送のためのデータ
   転送制御装置であって、 ホストの役割として動作するホスト動作のステートと、
   ペリフェラルの役割として動作するペリフェラル動作の
   ステートを含む複数のステートの制御を行うステートコ
   ントローラと、 物理層回路を含むトランシーバに対してホスト動作時に
   接続され、ホストとしてのデータ転送を行うホストコン
   トローラと、 前記トランシーバに対してペリフェラル動作時に接続さ
   れ、ペリフェラルとしてのデータ転送を行うペリフェラ
   ルコントローラと、 ホスト動作時とペリフェラル動作時とで共用される共用
   レジスタを含むレジスタ部と、 前記ホストコントローラ、前記ペリフェラルコントロー
   ラにより転送されるデータを記憶し、前記ホストコント
   ローラ、前記ペリフェラルコントローラにより共用され
   るパケットバッファに対して、アクセス制御を行うバッ
   ファコントローラと、 を含むことを特徴とするデータ転送制御装置。
2. 【請求項２】 請求項１において、 前記レジスタ部が、 データ転送の転送条件情報が各転送条件レジスタに設定
   される複数の転送条件レジスタを含み、 前記転送条件レジスタが、 ホスト動作時とペリフェラル動作時とで共用される共用
   転送条件レジスタと、ホスト動作時に使用されるホスト
   用転送条件レジスタと、ペリフェラル動作時に使用され
   るペリフェラル用転送条件レジスタとを含むことを特徴
   とするデータ転送制御装置。
3. 【請求項３】 請求項２において、 前記共用転送条件レジスタには、 データの転送方向、データ転送の転送種別、及びマック
   スパケットサイズが、転送条件情報として設定されるこ
   とを特徴とするデータ転送制御装置。
4. 【請求項４】 請求項３において、 前記ホスト用転送条件レジスタには、 インタラプト転送におけるトークン発行周期、複数のパ
   イプ領域間の転送比率情報、エンドポイントのファンク
   ションアドレス、及びエンドポイントとの間で転送され
   るデータのトータルサイズの少なくとも１つが、転送条
   件情報として設定されることを特徴とするデータ転送制
   御装置。
5. 【請求項５】 請求項２乃至４のいずれかにおいて、 ホスト動作時には、 前記ホストコントローラが、前記共用転送条件レジスタ
   と前記ホスト用転送条件レジスタに設定される転送条件
   情報に基づいて、データを転送し、 ペリフェラル動作時には、 前記ペリフェラルコントローラが、前記共用転送条件レ
   ジスタと前記ペリフェラル用転送条件レジスタに設定さ
   れる転送条件情報に基づいて、データを転送することを
   特徴とするデータ転送制御装置。
6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記レジスタ部が、 パケットバッファのアクセス制御レジスタであり、ホス
   ト動作時とペリフェラル動作時で共用される共用アクセ
   ス制御レジスタを含み、 前記バッファコントローラが、 ホスト動作時とペリフェラル動作時において、前記共用
   アクセス制御レジスタに基づいて、パケットバッファの
   アクセス制御を行うことを特徴とするデータ転送制御装
   置。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 ホスト動作時とペリフェラル動作時において、処理部に
   よる共用レジスタのアクセスアドレスが、同一に設定さ
   れていることを特徴とするデータ転送制御装置。
8. 【請求項８】 請求項１乃至７のいずれかにおいて、 前記バスとは異なる他のバスとパケットバッファとの間
   でのデータ転送を行うインターフェース回路を含み、 前記バッファコントローラが、 ホスト動作時には、前記インターフェース回路とパケッ
   トバッファの間のデータ転送経路と、パケットバッファ
   と前記ホストコントローラの間のデータ転送経路を設定
   し、 ペリフェラル動作時には、前記インターフェース回路と
   パケットバッファの間のデータ転送経路と、パケットバ
   ッファと前記ペリフェラルコントローラの間のデータ転
   送経路を設定することを特徴とするデータ転送制御装
   置。
9. 【請求項９】 請求項１乃至８のいずれかにおいて、 ホスト動作時には、 各エンドポイントとの間で転送されるデータが各パイプ
   領域に記憶される複数のパイプ領域が、パケットバッフ
   ァに確保され、前記ホストコントローラが、パイプ領域
   とそのパイプ領域に対応するエンドポイントとの間でデ
   ータを転送し、 ペリフェラル動作時には、 ホストとの間で転送されるデータが各エンドポイント領
   域に記憶される複数のエンドポイント領域が、パケット
   バッファに確保され、前記ペリフェラルコントローラ
   が、エンドポイント領域とホストとの間でデータを転送
   することを特徴とするデータ転送制御装置。
10. 【請求項１０】 請求項９において、 前記レジスタ部が、 データ転送の転送条件情報が各転送条件レジスタに設定
    される複数の転送条件レジスタを含み、 前記転送条件レジスタが、 ホスト動作時とペリフェラル動作時とで共用される共用
    転送条件レジスタと、ホスト動作時に使用されるホスト
    用転送条件レジスタと、ペリフェラル動作時に使用され
    るペリフェラル用転送条件レジスタとを含み、 ホスト動作時には、 前記ホストコントローラが、前記共用転送条件レジスタ
    と前記ホスト用転送条件レジスタに設定される転送条件
    情報に基づいて、パイプ領域とそのパイプ領域に対応す
    るエンドポイントとの間でデータを転送し、 ペリフェラル動作時には、 前記ペリフェラルコントローラが、前記共用転送条件レ
    ジスタと前記ペリフェラル用転送条件レジスタに設定さ
    れる転送条件情報に基づいて、エンドポイント領域とホ
    ストとの間でデータを転送することを特徴とするデータ
    転送制御装置。
11. 【請求項１１】 バスを介したデータ転送のためのデー
    タ転送制御装置であって、 ホストの役割として動作するホスト動作のステートと、
    ペリフェラルの役割として動作するペリフェラル動作の
    ステートを含む複数のステートの制御を行うステートコ
    ントローラと、 物理層回路を含みバスに接続されるトランシーバに対し
    てホスト動作時に接続され、ホストとしてのデータ転送
    を行うホストコントローラと、 前記トランシーバに対してペリフェラル動作時に接続さ
    れ、ペリフェラルとしてのデータ転送を行うペリフェラ
    ルコントローラと、 前記ホストコントローラ、前記ペリフェラルコントロー
    ラにより転送されるデータを記憶し、前記ホストコント
    ローラ、前記ペリフェラルコントローラにより共用され
    るパケットバッファに対して、アクセス制御を行うバッ
    ファコントローラとを含み、 ホスト動作時には、 各エンドポイントとの間で転送されるデータが各パイプ
    領域に記憶される複数のパイプ領域が、パケットバッフ
    ァに確保され、前記ホストコントローラが、パイプ領域
    とそのパイプ領域に対応するエンドポイントとの間でデ
    ータを転送し、 ペリフェラル動作時には、 ホストとの間で転送されるデータが各エンドポイント領
    域に記憶される複数のエンドポイント領域が、パケット
    バッファに確保され、前記ペリフェラルコントローラ
    が、エンドポイント領域とホストとの間でデータを転送
    することを特徴とするデータ転送制御装置。
12. 【請求項１２】 請求項１１において、 前記バスとは異なる他のバスとパケットバッファとの間
    でのデータ転送を行うインターフェース回路を含み、 前記バッファコントローラが、 ホスト動作時には、前記インターフェース回路とパケッ
    トバッファの間のデータ転送経路と、パケットバッファ
    と前記ホストコントローラの間のデータ転送経路を設定
    し、 ペリフェラル動作時には、前記インターフェース回路と
    パケットバッファの間のデータ転送経路と、パケットバ
    ッファと前記ペリフェラルコントローラの間のデータ転
    送経路を設定することを特徴とするデータ転送制御装
    置。
13. 【請求項１３】 請求項１乃至１２のいずれかにおい
    て、 ＵＳＢ（Universal Serial Bus)のＯＴＧ（Ｏｎ−Ｔｈ
    ｅ−Ｇｏ）規格に準拠したデータ転送を行うことを特徴
    とするデータ転送制御装置。
14. 【請求項１４】 請求項１乃至１３のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及びバスを介して転送されるデ
    ータの出力処理又は取り込み処理又は記憶処理を行う装
    置と、 前記データ転送制御装置のデータ転送を制御する処理部
    と、 を含むことを特徴とする電子機器。
15. 【請求項１５】 バスを介したデータ転送のためのデー
    タ転送制御方法であって、 ホストの役割として動作するホスト動作のステートと、
    ペリフェラルの役割として動作するペリフェラル動作の
    ステートを含む複数のステートの制御を行い、 ホスト動作時には、物理層回路を含みバスに接続される
    トランシーバにホストコントローラを接続し、前記ホス
    トコントローラを用いてホストとしてのデータ転送を行
    い、 ペリフェラル動作時には、前記トランシーバにペリフェ
    ラルコントローラを接続し、前記ペリフェラルコントロ
    ーラを用いてペリフェラルとしてのデータ転送を行い、 レジスタ部が含む共用レジスタを、ホスト動作時とペリ
    フェラル動作時とで共用し、 前記ホストコントローラ、前記ペリフェラルコントロー
    ラにより転送されるデータを記憶するパケットバッファ
    を、前記ホストコントローラ、前記ペリフェラルコント
    ローラにより共用することを特徴とするデータ転送制御
    方法。
16. 【請求項１６】 バスを介したデータ転送のためのデー
    タ転送制御方法であって、 ホストの役割として動作するホスト動作のステートと、
    ペリフェラルの役割として動作するペリフェラル動作の
    ステートを含む複数のステートの制御を行い、 ホスト動作時には、物理層回路を含みバスに接続される
    トランシーバにホストコントローラを接続し、前記ホス
    トコントローラを用いてホストとしてのデータ転送を行
    い、 ペリフェラル動作時には、前記トランシーバにペリフェ
    ラルコントローラを接続し、前記ペリフェラルコントロ
    ーラを用いてペリフェラルとしてのデータ転送を行い、 前記ホストコントローラ、前記ペリフェラルコントロー
    ラにより転送されるデータを記憶するパケットバッファ
    を、前記ホストコントローラ、前記ペリフェラルコント
    ローラにより共用し、 ホスト動作時には、 各エンドポイントとの間で転送されるデータが各パイプ
    領域に記憶される複数のパイプ領域を、パケットバッフ
    ァに確保し、パイプ領域とそのパイプ領域に対応するエ
    ンドポイントとの間でデータを転送し、 ペリフェラル動作時には、 ホストとの間で転送されるデータが各エンドポイント領
    域に記憶される複数のエンドポイント領域を、パケット
    バッファに確保し、エンドポイント領域とホストとの間
    でデータを転送することを特徴とするデータ転送制御方
    法。