JP2002342260A

JP2002342260A - Ｕｓｂ送信制御回路およびその制御方法

Info

Publication number: JP2002342260A
Application number: JP2001152183A
Authority: JP
Inventors: Akihiro Nozaki; 暁弘野崎
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2002-11-29
Also published as: US20020178310A1

Abstract

(57)【要約】【課題】効率よく少ないＦＩＦＯサイズで、ＵＳＢバス
上のアイドル状態を削減し、かつＵＳＢパケット中の実
質データ以外のヘッダ部分、チェックコードの送信回数
を削減し、ＵＳＢバスを効率的に使用する。【解決手段】外部メモリ１０２内のデータと、ＵＳＢ送
信データを生成するブロック１０７，１０９との間のデ
ータ受け渡しを行う手段としてのＦＩＦＯメモリ、バス
・アービタ及びＤＭＡコントローラ１０５と、このＦＩ
ＦＯントローラ１０６により、ＦＩＦＯメモリ１０８に
書き込まれたデータ量とＵＳＢバス上に送出したデータ
量との差分を算出する手段とを有するシステムにおい
て、ＦＩＦＯメモリ１０８にデータを書き込むＤＭＡ要
求に対するバス・アービタ１０３からのバス使用を許可
するアクノリッジ信号２０６により、ＵＳＢバス１２２
上へのデータ送信を開始する送信手段を有することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡコントロー
ラ及びＦＩＦＯメモリを有するＵＳＢ送信制御回路およ
びその送信制御方法に関し、特に、ＵＳＢバスを効率的
に使用する為のデータ転送方式の改良に関する。

【０００２】

【従来の技術】近年、手軽にパソコン周辺機器を接続で
きるという点で、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒ
ｉａｌＢｕｓ）を用いるＵＳＢデバイスが急速に普及
している。これにより、１つのＵＳＢポートに接続され
るデバイスの数も増加する為、接続された複数のデバイ
スに対し、効率よくデータ転送行えるＤＭＡ制御、ＦＩ
ＦＯメモリ制御及び送信スケジューリング管理が要求さ
れている。

【０００３】このＵＳＢデバイスは、現在のＰＣインタ
フェースの統合化や、初心者でも手軽にパソコン周辺機
器を接続でき、パソコンの電源が入った状態で抜き差し
ができるといった点で、また携帯端末及び、ＰＣカード
等の、特に低い消費電力が望まれている分野で、有効で
ある。さらに、Ｂｌｕｅｔｏｏｔｈ無線システムにおい
て、Ｂｌｕｅｔｏｏｔｈハードウェアとホストのインタ
フェースとして、ＵＳＢ、ＵＡＲＴ、ＰＣＭＣＩＡが使
用される事を考えると、低い消費電力でＵＳＢバスを効
率よく使用できる手法として、特に有効である。

【０００４】このＵＳＢを搭載する場合、１）システム
内に、高速アクセスが可能なメモリを搭載し、通信の高
速化をはかるため、消費電力が増加し、コストが高くな
る点、また、システムバスの多ビット化し、通信の高速
化をはかるため、基板面積が拡大し、バスの増加による
消費電力が増加する点、さらに、システムクロックの動
作速度の高速化による消費電力の増加、またＦＩＦＯサ
イズの拡大による、チップサイズの拡大、コストの高く
なる点で問題がある。

【０００５】このようなＵＳＢ送信制御回路は、一般
に、外部メモリ上のデータを回路内部に取り込む為のＤ
ＭＡコントローラ及びＤＭＡにより取り込んだデータを
格納する為のＦＩＦＯメモリを有し、データ転送を実現
するものが殆んどである。

【０００６】これらの要請に応えるために、例えば、特
開平８−７０３５９号公報（従来例１）に開示されてい
るように、送信データを格納する同期式先入先出（以下
ＦＩＦＯメモリという）及び、ＦＩＦＯメモリに書き込
まれたデータ量と、読み出したデータ量の差を算出する
カウンタを備える事で、データ転送を高速に行う方法が
ある。また、また、特開平１１−１３４３９４号公報
（従来例２）に開示されているように、ＤＭＡ制御付き
ＦＩＦＯメモリを搭載し、バースト転送を行う方法が提
案されている。

【０００７】この従来例１のブロック図を図１７に示
す。図１７において、データ受渡し部２は、ＦＩＦＯメ
モリ１１に加え、入出力処理部（入出力処理手段）１か
らＦＩＦＯメモリ１１に書き込まれたデータ量とＦＩＦ
Ｏメモリ１１からデータ処理部３に読み込まれたデータ
量との差を算出するカウンタ（データ量差算出手段）１
２を備え、データ処理部３の側のＣＰＵが任意のタイミ
ングでカウンタ１２の値からＦＩＦＯメモリ１１内のデ
ータ量を検知し、バーストモードにして同期式先入先出
メモリ１１内のデータを連続的に読み込んだり、あるい
はＤＭＡモードにしてＤＭＡコントローラにＦＩＦＯメ
モリ１１内のデータを読み込ませる。

【０００８】この入力処理部１を、外部メモリからのデ
ータをＦＩＦＯ１１に書き込むＤＭＡコントローラ、デ
ータ処理部３をＵＳＢバスへのデータ出力処理部とす
る。データ処理部３、つまりＵＳＢバスデータ処理部
は、任意のタイミングで、ＦＩＦＯ１１内のデータを引
き取りＵＳＢバス上にデータを出力するという動作とな
る。従って、ＵＳＢバスデータ処理部３によっては、
メモリ上の一塊りのデータを、複数回に分割して送信す
る事が考えられる。

【０００９】図１８、図１９は、一般のＵＳＢパケット
の詳細構成を示す配置図である。この場合、パケット
は、トークンフェーズ，データフェーズ，ハンドシェー
クフェーズとからなる。このパケットのヘッダ部分（ト
ークンフェーズ）には、８ビットの同期パターン（ＳＹ
ＮＣ）８ビットの転送タイプ（ＰＩＤ）、送信先のデ
バイスに対する７ビットのアドレス（ＡＤＲ）、デバイ
スのエンドを示す４ビットのエンドポイント（ＥＰ）、
デバイスデータの最後に付加される４ビットのチェック
コード（ＣＲＣ）からなり、データフェーズは、同様の
同期パターン（ＳＹＮＣ）、転送タイプ（ＰＩＤ）、０
〜１０２３バイトの送信データ、１６ビットのチェック
コード（ＣＲＣ）からなり、ハンドシェークフェーズ
は、同期パターン（ＳＹＮＣ）、転送タイプ（ＰＩＤ）
からなる。

【００１０】また、図１９のように、１つのＵＳＢパケ
ットで送信する場合、それぞれ１つのトークンフェー
ズ，データフェーズ，ハンドシェークフェーズからな
り、（８×Ｎ＋８０）ビットタイムを用し、２つのＵＳ
Ｂパケットに分割して送信する場合、（８×Ｎ＋１６
０）ビットタイムを用することになる。なお、これらは
実質データではなく、一塊りのデータを、複数のパケッ
トに分割して送信する事で、実質データ以外のデータ量
が増加し、データ転送効率が低減するという問題があ
る。

【００１１】また、従来例２のブロック図を図２０に示
す。図２０において、一方が３２ｂｉｔデータバス１２
３ａに、他方が１６ｂｉｔデータバス１２２ａに接続さ
れている２つの３２バイトのＦＩＦＯとＤＭＡ制御機能
を含むＦＩＦＯ制御部を持つＤＭＡ制御付ＦＩＦＯ１１
２は、ＤＭＡ要求（ＲＥＱ−Ｂ）により、Ｉ／Ｏデバイ
ス１１３から一方のＦＩＦＯにＤＭＡ転送にてデータを
受信する。他方のＦＩＦＯは、１回のＤＭＡ転送バース
ト長分のデータを受信した後、一方のＦＩＦＯに受信デ
ータをロードする。一方のＦＩＦＯがデータを受け取っ
た後、ＤＭＡ制御付ＦＩＦＯ１１２からのＤＭＡ要求
（ＲＥＱ−Ａ）により、ＤＭＡＣ１０４ａは、一方のＦ
ＩＦＯからＤＭＡ転送にてデータを受信する。一方のＦ
ＩＦＯがＤＭＡＣ１０４ａにデータを送信しているのと
同時に、Ｉ／Ｏデバイス１１３が他方のＦＩＦＯに次の
データを送信する。

【００１２】この場合、Ｉ／Ｏデバイス１１３を外部メ
モリ１０２ａ、システムコントローラ１１１部分をＵＳ
Ｂバス１２２ａへのデータ出力処理部とする。システ
ムコントローラ１３１部分つまりＵＳＢバスデータ処理
部は、外部メモリから１回のＤＭＡ転送バースト長分の
データをＦＩＦＯに書き込むまで、何も処理が行えず、
従って、ＵＳＢバス上には、データ転送を行っていない
アイドル状態が増加し、転送効率が低下するという問題
が発生する。

【００１３】

【発明が解決しようとする課題】このようなＵＳＢ送信
制御は、一般的にＦＩＦＯメモリサイズを大きくし、か
つアクセスタイムがより速い外部メモリを使用する事
で、転送効率を高めていたが、携帯端末及びＰＣカード
等の分野においても同様にＵＳＢデバイスが普及してお
り、低消費電力、少ないＦＩＦＯメモリかつ、実データ
の転送効率がよいＵＳＢシステムを構成することが要求
されている。

【００１４】前述のように従来例１では、この従来技術
をＵＳＢ送信制御部に用いる場合、図１９のように、複
数のパケットに分割して送信する事で、実質データ以外
のデータ量が増加し、データ転送効率が低減するという
問題がある。

【００１５】また、従来例２では、図２１のように、Ｕ
ＳＢバス１２２ａ上には、データ転送を行っていないア
イドル状態が増加し、転送効率が低減するという問題が
発生し、またＵＳＢバスデータ処理部に対し、１回のＤ
ＭＡ転送バースト長分のデータ全てをＦＩＦＯメモリに
書き込む手法を用いる事になり、ＵＳＢの最大データ長
は１０２３バイトとなっているので、この方法を用いる
場合、１０２３バイト以上のＦＩＦＯメモリを内部回路
に持つ必要がある。このため、ＬＳＩのチップサイズの
増加につながるという問題もある。

【００１６】さらには、ＵＳＢバスデータ処理部に対
し、１回のＤＭＡ転送バースト長分のデータ全てをＦＩ
ＦＯメモリに書き込む手法を用いる事になるが、ＵＳＢ
の最大データ長は１０２３バイトとなっているので、こ
の方法を用いる場合、１０２３バイト以上のＦＩＦＯメ
モリを内部回路に持つ必要があり、このため、ＬＳＩの
チップサイズの増加につながるという問題もある。

【００１７】本発明の主な目的は、特にシステム内に、
高速アクセスが可能なメモリを搭載できない、システム
バスの多ビット化が難しく、システムクロックの動作速
度の高速化が望めない、というようなシステム（携帯端
末及び、ＰＣカード等の、特に低い消費電力が望まれて
いる分野）で、いかに効率よく少ないＦＩＦＯサイズ
で、ＵＳＢバス上のアイドル状態を削減し、かつ、ＵＳ
Ｂパケット中の実質データ以外のヘッダ部分、チェック
コードの送信回数を削減し、ＵＳＢバスを効率的に使用
したＵＳＢ送信制御回路を提供することにある。

【００１８】本発明の他の目的は、ＵＳＢバス上のアイ
ドル状態を削減し、かつ、ＵＳＢパケット中の実質デー
タ以外のヘッダ部分、チェックコードの送信回数を削減
してＵＳＢバスを効率的に使用したＵＳＢ送信制御回路
を提供することにある。

【００１９】

【課題を解決するための手段】本発明の構成は、外部メ
モリ内のデータと、ＵＳＢ送信データを生成するブロッ
クとして、送信を指示するＵＳＢ送信スケジューラ回路
およびＵＳＢバスに送信データを出力するＵＳＢデータ
制御部との間のデータ受け渡しを行う手段として、ＦＩ
ＦＯメモリ、ＦＩＦＯコントローラ、バス・アービタお
よびびＤＭＡコントローラを含み、このＦＩＦＯコント
ローラに、前記ＦＩＦＯメモリに書き込まれたデータ量
とＵＳＢバス上に送出したデータ量との差分を算出する
算出手段を有するシステムのＵＳＢ送信制御回路におい
て、前記ＦＩＦＯメモリにデータを書き込むＤＭＡ要求
に対する前記バス・アービタからのバス使用を許可する
アクノリッジ信号により、前記ＵＳＢバス上へのデータ
送信を開始する送信手段を有することを特徴とする。

【００２０】本発明において、ＵＳＢ送信制御がＵＳＢ
ホストシステムの場合に、データ送信を開始する信号
が、ＵＳＢ送信スケジューラ回路からＵＳＢデータ制御
部に出力される送信開始信号であり、また、ＵＳＢ送信
制御がＵＳＢスレーブシステムの場合に、データ送信を
開始する信号が、ＵＳＢデータ制御部からＵＳＢ送信ス
ケジューラ回路に出力される送信開始許可信号であるこ
とができる。

【００２１】さらに、本発明において、ＦＩＦＯコント
ローラにより、ＦＩＦＯメモリに書き込まれたデータ量
とＵＳＢバス上に送出してデータ量の差分の算出結果に
より、アンダーランエラーが発生した場合、ＵＳＢバス
上にビットスタッフエラーを発生させ、送信パケットを
中断して再度送信データを送り直すことにより、前記Ｕ
ＳＢバス上で正常なデータ通信を実施するようにでき、
また、ＦＩＦＯコントローラに、ライトアクセスがあっ
たときカウントアップし、リードアクセスがあったっと
きカウントダウンするアップダウンカウンタを有し、こ
のアップダウンカウンタの出力が負になった時に、アン
ダーランエラー信号が出力されるようにしたできる。

【００２２】本発明の他の構成は、外部メモリ内のデー
タと、ＵＳＢ送信データを生成するブロックとの間のデ
ータ受け渡しを行う手段としてＦＩＦＯメモリ、ＦＩＦ
Ｏコントローラ、バス・アービタおよびＤＭＡコントロ
ーラと、このＦＩＦＯコントローラにより、前記ＦＩＦ
Ｏメモリに書き込まれたデータ量とＵＳＢバス上に送出
したデータ量との差分を算出する手段とを有するＵＳＢ
送信制御回路の制御方法において、前記ＦＩＦＯコント
ローラが、ＦＩＦＯメモリにデータを書き込むＤＭＡ要
求に対する前記バス・アービタからのバス使用を許可す
るアクノリッジ信号により、前記ＵＳＢバス上へのデー
タ送信を開始することを特徴とする。

【００２３】本発明において、ＦＩＦＯコントローラに
より、ＦＩＦＯメモリに書き込まれたデータ量とＵＳＢ
バス上に送出してデータ量の差分の算出結果により、ア
ンダーランエラーが発生した場合、ＵＳＢバス上にビッ
トスタッフエラーを発生させて送信パケットを中断し、
再度送信データを送り直すことにより、前記ＵＳＢバス
上で正常なデータ通信を実施させることが出来る。

【００２４】

【発明の実施の形態】図１は、本発明の一実施形態のブ
ロック図である。図１によるＵＳＢ送信制御の構成は、
従来例２に含まれるＣＰＵ１０１，外部メモリ１０２，
ＤＭＡＣ（コントローラ）１０４，ＦＩＦＯコントロー
ラ１０６，ＦＩＦＯメモリ１０８の他に、バス・アービ
タ１０３，ＵＳＢ送信スケジューラ１０７，ＵＳＢデー
タ制御回路１０９およびＵＳＢ送信以外のＤＭＡ生成部
１０５が含まれている。すなわち、従来のＵＳＢ送信制
御回路構成に対し、本発明に従って、バス・アービタ１
０３からアクノリッジ信号ＡＫ−Ａ２０４を、ＵＳＢ送
信スケジューラ１０７に取り込み、またＦＩＦＯコント
ローラ１０６からのアンダーラン信号２１３を、ＵＳＢ
データ制御回路１０９に取り込むという構成を設けてい
る。

【００２５】このアクノリッジ信号ＡＫ−Ａ２０４は、
システムバスＡ−ＢＵＳ１２１及びＤ−ＢＵＳ１２３の
使用権が、ＣＰＵ１０１からＤＭＡＣ１０４に変わった
事を意味する。この信号を用いて、ＵＳＢ送信スケジュ
ーラ１０７は、ＵＳＢデータ制御部１０９に対し、送信
開始信号２０６をアサートする。これにより、ＵＳＢバ
ス１２２上にデータ送信が開始されるという動作が実行
される。

【００２６】従って、従来、ＣＰＵ１０１からのデータ
送信要求に対し、ＤＭＡＣ１０４によりＦＩＦＯメモリ
１０８にある一定量のデータが書き込まれるまで、ＵＳ
Ｂバス上にデータが出力されないアイドル状態が続いて
いたものが、システムバスＡ−ＢＵＳ１２１及びＤ−Ｂ
ＵＳ１２３の使用権が変わると同時にＵＳＢバス上にデ
ータ送信を開始でき、ＵＳＢバス上のアイドル時間を削
減されるという効果が得られる。

【００２７】ＵＳＢパケットの構成は、前述した図１８
のように、１）トークンフェーズ、２）データフェー
ズ、３）ハンドシェークフェーズという３つのデータで
構成され、１）はデバイス及び送受信のタイプを示し、
２）は実際の送受信データ、３）はデータ転送が正常に
行えたかの確認を行うものである。これより、実際のデ
ータが、ＵＳＢバス上に送信されるまでには、トークン
フェーズ３２ビットタイム、データフェーズ先頭１６ビ
ットタイムの計４８ビットタイム（時間でいうと約４μ
Ｓ）の時間がかかる事がわかる。従って、図１の構成に
おいて、送信ＦＩＦＯメモリ１０８に、送信データが書
き込まれていない場合でも、ＵＳＢバス上にトークンフ
ェーズが開始され、４８ビットタイム経過するまでに送
信ＦＩＦＯメモリ１０８にデータが書き込まれていれ
ば、正常にデータ送信が行える事になる。

【００２８】図１を参照すると、本実施形態のＵＳＢホ
スト側の送信制御回路構成が示されている。本ＵＳＢホ
スト側送信制御回路は、ＵＳＢスケジューラ１０７にア
クノリッジ信号ＡＫ−Ａ２０４、ＵＳＢデータ制御部１
０９にアンダーラン信号２１３が接続されている。こ
のＵＳＢホスト側送信制御の全体の動作フローを図２に
示す。そのフローに従い、図１に示す回路の動作を説明
する。

【００２９】まず、ＣＰＵ１０１は、ＵＳＢバス１２２
上に送出したいデータが外部メモリ１０２に準備できた
ら、ステップＳ１で、ＵＳＢ送信スケジューラ回路１０
７に、送信するデータ長及び、送信起動を指示する。Ｕ
ＳＢ送信スケジューラ回路１０７は、ＵＳＢバス１２２
上のデータの有無を管理している。ＵＳＢバス１２２上
にデータがなければ、ステップＳ２で、ＤＭＡＣ１０４
に、ＤＭＡ要求信号（２０１）ＴＸ−ＲＥＱＵＥＳＴ及
びデータ長ＬＥＮＧＴＨを供給する。これによりＤＭＡ
Ｃ１０４は、ステップＳ３で、バス・アービタ１０３
に、バス使用要求信号ＲＱ−Ａ２０５を供給する。バス
・アービタ１０３は、ステップＳ４で、バス使用要求信
号ＲＱ−Ａ２０５以外のバス使用要求との調停を行い、
バスマスタであるＣＰＵ１０１に対し、バス要求信号Ｈ
ＬＤＲＱ２０２を供給する。

【００３０】ＣＰＵ１０１から、ステップＳ５で、バス
の使用を許可するＨＬＤＡＫ信号２０３を供給し、バス
・アービタ１０３よりＤＭＡＣ１０４及び、ＵＳＢ送信
スケジューラ回路１０７に対し、バスの使用が許可され
た事を示すＡＫ−Ａ信号２０４を供給する（ステップＳ
７，８）。この処理信号に対し、本発明の特徴となるＵ
ＳＢ送信スケジューラ回路１０７は、ステップＳ９で、
ＵＳＢデータ制御部１０９に対し送信開始信号２０６を
供給し、ＵＳＢバス１２２上にデータが送信される。こ
れと平行してＤＭＡＣ１０４は、外部メモリ１０２に書
かれているデータを、ＦＩＦＯメモリ１０８にバースト
転送する。

【００３１】かくして得られたデータは、ＵＳＢデータ
制御部１０９に供給され、ＵＳＢバス１２２上のトーク
ンフェーズ終了後、データフェーズの送信データとして
ＵＳＢバス上に出力される（ステップＳ９）。ＣＰＵ１
０１より設定されたデータ長分の送信終了したら（ステ
ップＳ１０）、ハンドシェークフェーズとなり、次のデ
ータ送信に備える事となる。

【００３２】次に、本実施形態の動作波形を図３のタイ
ミング図を用いて説明する。まず、図１に示すＵＳＢホ
スト送信制御回路において、データバスＤ−ＢＵＳ１２
３のビット幅を１６、ＦＩＦＯメモリ１０８のサイズを
６４バイトアクセスタイム１００ｎｓの外部メモリ１０
２を用いた場合の動作を説明する。まず、ＣＰＵ１０１
が、ＵＳＢ送信スケジューラ回路１０７に対し送信要求
を行う事で、送信動作が開始される。そのタイミング
が、図３のＩＯＷＲ信号２００の変化である。その後、
ＵＳＢ送信スケジューラ１０７からＤＭＡＣ１０４に対
するＤＭＡ要求２０１、バス・アービタ１０３と、ＣＰ
Ｕ１０１のバス使用要求信号２０２及び許可信号２０３
のハンドシェークを経て、バス・アービタ１０３から、
ＤＭＡＣ１０４及びＵＳＢ送信スケジューラ１０７に対
し、バスの使用が許可された事を示すＡＫ−Ａ信号２０
４が出力される。この信号により、ＤＭＡＣ１０４及び
ＦＩＦＯコントローラ１０６により、ＦＩＦＯメモリ１
０８に対し、外部メモリ１０２中のデータが書き込ま
れ、かつこれと平行してＵＳＢ送信スケジューラ１０７
内で、送信開始信号２０６を生成し、ＵＳＢデータ制御
部１０９よりＵＳＢバス１２２上にＵＳＢデータ２０７
が送出される。

【００３３】次に図１のＤＭＡＣ１０４の動作フローを
図４に示す。なお、本ＤＭＡＣ１０４の動作は、当業者
にとってよく知られたもである。まず、ステップＳ１１
で、ＵＳＢ送信スケージューラ１０７からのＤＭＡ起動
要求があり、またＦＩＦＯアンダーランエラーによる再
ＤＭＡ要求があると、ステップＳ１２で、バス・アービ
タ１０３にＲＱ−Ａ信号２０５をアサートする。ステッ
プＳ１３で、バス使用権を示すＡＫ−Ａ信号２０４が供
給されたら、Ａ−ＢＵＳ１２１に外部メモリ１０２に対
するリードアドレス、ＭＲＤにデータリード信号を供給
する。ＤＭＡＣ１０４は、ＦＩＦＯコントローラ１０６
から供給されるＦＩＦＯメモリ１０８内のデータサイズ
を示すＤＳＩＺＥ信号２１２を監視し、ステップＳ１８
で、ＦＩＦＯメモリ１０８のデータが一杯になったら、
一度ＤＭＡ要求信号ＲＱ−Ａ２０５の供給を停止する。

【００３４】ＤＭＡＣ１０４は、スレッシュホルドレベ
ルの設定をしており、ＦＩＦＯメモリ１０８内のデータ
サイズがスレッシュホルドレベル以下となったら（ステ
ップＳ１８）、ステップＳ１２に戻り、再度バス・アー
ビタ１０３に対しＲＱ−Ａ信号２０５を供給し、バス使
用権を示すＡＫ−Ａ信号２０４が供給されたら再度、Ａ
−ＢＵＳ１２１に外部メモリ１０２に対するリードアド
レス、ＭＲＤにデータリード信号を供給するという動作
を繰り返す。ＤＭＡ動作中に、ＵＳＢ送信スケジューラ
１０７より供給されたデータ長分のＤＭＡが終了したら
（ステップＳ１７）、ＲＱ−Ａ信号２０５の供給を停止
する。

【００３５】図１のＦＩＦＯコントローラ１０６の部分
のブロック図を、図５に示す。図５において、ＤＭＡＣ
１０４は、ＦＩＦＯメモリ１０８のライトアドレスを生
成し、ＦＩＦＯへの書込信号ＦＩＦＯＷＲ信号２１０を
検出すると、ライトアドレスをインクリメントするライ
トアドレスカウンタ１３１と、ＦＩＦＯメモリ１０８の
リのリードアドレスを生成し、ＦＩＦＯからの読出信号
ＦＩＦＯＲＤ２１１を検出すると、リードアドレスをイ
ンクリメントするリードアドレスカウンタ１３２と、Ｆ
ＩＦＯ内のデータ数を判断して書込信号ＦＩＦＯＷＲ２
１０を検出するとカウンタ値をインクリメントし、読出
信号ＦＩＦＯＲＤ２１１を検出するとデクリメントする
アップダウンカウンタ１３３と、このアップダウンカウ
ンタ１３３で生成したＦＩＦＯ内のデータ数が、負の値
（ライトデータ数よりリードデータ数が多くなる）にな
った場合アンダーラン信号を２１３をアクティブとする
アンダーラン生成回路１３４とからなり、これらからＦ
ＩＦＯ内のデータ数（ライトデータ数とリードデータ数
の差分）を求める事ができる。

【００３６】図６は図５で示したＦＩＦＯコントローラ
の動作を説明するフロー図で、図７はその動作を説明す
るタイミング図である。まず、ＦＩＦＯへのデータアク
セスが発生（ＦＩＦＯＷＲ信号またはＦＩＦＯＲＤ信
号）した場合（ステップＳ２１）、そのアクセスかライ
トアクセスか否かの判断を行い（ステップＳ２２）、こ
れがライトアクセスの場合、さらにステップＳ２３でリ
ードアクセスか否かの判断を行う。ここでリードアクセ
スのでない場合は、ステップＳ２４のように，ライトア
ドレスカウンタ１３１により、ＦＩＦＯのライトアドレ
スＦＩＦＯＷＲ−Ａ２１４をインクリメントし（ＦＩＦ
ＯＷＲ―Ａ＝ＦＩＦＯＷＲ―Ａ＋１）、かつアップダウ
ンカウンタ１３３の出力信号ＤＳＩＺＥをインクリメン
トする（図７のライトアクセスｔ１）。

【００３７】また、ステップＳ２３で、リードアクセス
である場合は、ライトアクセスとリードアクセスが同時
に発生した場合（ステップＳ２５）となり、ライトアド
レスカウンタ１３１、リードアドレスカウンタ１３２を
カウントアップしてＦＩＦＯＷＲ−Ａ及びＦＩＦＯＲＤ
−Ａをそれぞれインクリメント（＋１）し、アップダウ
ンカウンタ１３３の値は更新しない（図７の同時アクセ
スｔ２）。また、ステップＳ２２で、ＦＩＦＯに対する
ライトアクセスのでない場合は、ステップＳ２６でリー
ドアドレスカウンタ１３２をカウントアップし（ＦＩＦ
ＯＲＤ―Ａ＝ＦＩＦＯＲＤ―Ａ＋１）、アップダウンカ
ウンタ１３３の出力信号ＤＳＩＺＥをデクリメントする
（図７のリードアクセスｔ３）。

【００３８】この処理後、ステップＳ２７で、アップダ
ウンカウンタ１３３のカウント値をＤＭＡＣ１０５な出
力し、アップダウンカウンタ１３３の値ＤＳＩＺＥが負
の数ではないかの判断を行い（ステップＳ２８）、負の
数（ＦＩＦＯがアンダーラン）となった場合（ステップ
Ｓ２９：図７のアンダーランｔ４）には、アンダーラン
生成回路１３４からアンダーラン信号２１３を出力す
る。

【００３９】このようにＵＳＢのパケット送信において
は、一度ＵＳＢバス１２２上にデータ送信を開始する
と、ＵＳＢデータ制御回路２０９から、任意のデータ数
分連続的にデータ要求が発生する。従って、ＦＩＦＯへ
のデータ書き込みを行うＤＭＡが何らかの要因で待たさ
れた場合、ＦＩＦＯへのデータ書き込みが行われていな
いアドレスに対し、ＦＩＦＯのデータリードが発生する
事が考えられ、この状態が起こったことを、ＦＩＦＯ内
のデータ数を示すアップダウンカウンタ１３３のＤＳＩ
ＺＥ２１２が負の数になったことにより認識し、アンダ
ーラン信号を生成する。

【００４０】なお、コントローラ内で生成するＦＩＦＯ
メモリ１０８のアンダーラン信号２１３をＵＳＢデータ
制御回路１０９に供給する事で、アンダーラン信号２１
３が発生した場合に、ＵＳＢバス１２２上にビットスタ
ッフエラーを発生させ、かつＤＭＡＣ１０４に供給する
事で、再度ＤＭＡを行ってＵＳＢデータ送信をやり直し
ている。

【００４１】図１のＵＳＢスケジューラ回路１０７の動
作フローを図８に示す。まず、ステップＳ３１で、ＣＰ
Ｕ１０１は、ＵＳＢスケジューラ回路１０７が有する、
送信データ長、及び送信起動要因のレジスタを、システ
ムバスであるＤ−ＢＵＳ１２３、Ａ−ＢＵＳ１２１及び
ライト信号ＩＯＷＲを用いて設定する。ＵＳＢスケジュ
ーラ回路１０７は、ＵＳＢバス上データの有無を監視す
る機能を有しており、ＵＳＢバス上にデータがなければ
ＤＭＡＣ１０４に対し、ＤＭＡ要求信号ＴＸ−ＲＥＱＵ
ＥＳＴ及びデータ長ＬＥＮＧＴＨを供給する（ステップ
Ｓ３２）。バス・アービタ１０３のバス調停後、ステッ
プＳ３３で、ＤＭＡＣ１０４より、バスの使用を許可す
るＡＫ−Ａ信号が供給されると、ＵＳＢスケジューラ回
路１０７は、ＵＳＢデータ制御１０９に対し送信開始信
号２０６を供給する（ステップＳ３４）。ＡＫ−Ａ信号
により、送信が起動されると、ＵＳＢデータ制御１０９
より送信終了信号が供給されるまで（ステップＳ３
５）、ＵＳＢスケジューラ回路１０７は、次のデータ送
信許可信号をＵＳＢデータ制御部１０９に対し、供給し
ない。

【００４２】図１のＵＳＢデータ制御部１０９は、当業
者にとってよく知られており、詳細な構成は省略する。
このＵＳＢデータ制御部１０９は、ＳＩＥ（Ｓｅｒｉａ
ｌＩｎｔｅｒｆａｃｅＥｎｇｉｎｅ）として、図１８
に示すＵＳＢ送信パケットの生成、及びＵＳＢ受信パケ
ットから制御データ以外の実データを取りだす部分であ
り、送信側の主な機能としては、トークンフェーズの生
成、データ送信、ハンドシェークフェーズの生成、エラ
ー処理等を有し、受信側の主な機能としては、制御デー
タ以外の実データを取り出し、エラー処理等を有してい
る。このＵＳＢデータ制御部１０９中のＵＳＢ送信パケ
ットの生成部においては、送信データ中に、送信パケッ
ト中にエラー（ビットスタッフエラー）を挿入する機能
をもち、このエラーを含んだＵＳＢパケットを受信する
と、受信側のＵＳＢ制御部分ではこの受信パケットを廃
棄する。従って、ＵＳＢ送信制御回路で、送信データを
ＳＩＥマクロに供給する際、何らかのエラーが発生しそ
の送信を中断したい場合は、ＵＳＢデータ制御部１０９
に対し、ビットスタッフエラー発生を要求する事で、送
信を中断する事が可能であり、送信中断後は、再度同じ
データを最初から送信をやり直す。

【００４３】本実施形態では、ＵＳＢ送信開始タイミン
グを、ＵＳＢ送信データをＦＩＦＯ１０８に書き込む為
のＤＭＡ要求に対するバス・アービタ１０３からのアク
ノリッジ信号２０４の検出時としている。このＵＳＢ送
信開始時には、実際にＦＩＦＯ１０８に送信データは書
き込まれていない。

【００４４】バス・アービタ１０３では、ＵＳＢ送信以
外のＤＭＡ生成部１０５による他のＤＭＡ要求との調停
を行っており、ＤＭＡの送信ＤＭＡより、プライオリテ
ィの高いＤＭＡ要因が発生すれば、送信ＤＭＡ中にその
処理を中断し、プライオリティの高いＤＭＡを実行する
場合がある。

【００４５】ＵＳＢデータ制御部（ＳＩＥ）１０９中の
ＵＳＢ送信ブロックにおいては、一度送信動作に起動が
かかると連続的にＦＩＦＯ１０８からデータを読み込み
ＵＳＢパケットを生成し、データを送出する。従って、
何らかの影響で、ＦＩＦＯ１０８へのデータ書き込みが
遅れた場合、ＦＩＦＯ１０８がアンダーランする可能性
があり、このアンダーラン信号２１３をＦＩＦＯコント
ローラ１０６から検出して、ＵＳＢデータ制御部１０９
に供給する。この時に、ＵＳＢデータ制御部１０９の送
信パケット中にエラー（ビットスタッフエラー）を挿入
する機能を使用して、送信パケットを中断し、再度デー
タを送り直すことにより、ＵＳＢバス１２２上で正常な
データ通信を行うことが出来る。

【００４６】本実施形態の特徴を、前述の図３のタイミ
ング図により説明する。これは、従来の送信制御を用い
た場合のＵＳＢバス上のデータと、本実施形態の場合の
比較を行ったものである。図３のアイドル部分２２０
が、ＦＩＦＯメモリ１０８内のデータ書き込み待ちによ
って発生するＵＳＢバスのアイドル状態である。本実施
形態では、従来例のＵＳＢバスのアイドル状態（２２
０）Ｔ１は３．２μｓあることが示され、ＵＳＢバスの
アイドル状態２２０が存在しない事がわかる。

【００４７】更にＵＳＢの１フレーム（１ｍｓ）中に、
どれだけのデータが送信できるか、本実施形態による送
信と、従来例による送信との比較を行ったタイミング図
を図９に示す。この図では、ＵＳＢの１パケットの送信
データ長を６４バイトとし、ＵＳＢバス上のデータ送信
が終了直後に、次の送信が起動された場合の比較を行っ
ている。図９においては、ＵＳＢバスのアイドル状態２
２０、６４バイトのＵＳＢパケット２２１を示してい
る。図９より、本実施形態による送信制御方法を用いた
場合、従来例と比較し、ＵＳＢパケットで２パケット分
多く送信できている事がわかる。

【００４８】次に、本発明の第２の実施例として、その
基本的構成は図１の通りであるが、この実施形態の例と
異なるデータバス幅、または異なるＦＩＦＯメモリサイ
ズを用いた場合、及びＵＳＢスレーブ側（ＵＳＢデバイ
ス側）の送信制御に用いた場合の実施形態を以下に説明
する。

【００４９】図１０は本発明の第２の実施形態として、
ＵＳＢホストシステムにおいて、３２ビットデータバ
ス、または３２バイトＦＩＦＯメモリを用いた場合のタ
イミング図である。まず、図１のＣＰＵ１０１が、ＵＳ
Ｂ送信スケジューラ回路１０７に対し送信要求を行う事
で、送信動作が開始される。そのタイミングが、図１０
のＩＯＷＲ信号２００の変化である。その後、ＵＳＢ送
信スケジューラ１０７からＤＭＡＣに対するＤＭＡ要求
２０１、バス・アービタ１０３とＣＰＵ１０１のバス使
用要求信号２０２及び許可信号２０３のハンドシェーク
を経て、バス・アービタ１０３から、ＤＭＡＣ１０４及
びＵＳＢ送信スケジューラ１０７に対し、バスの使用が
許可された事を示すＡＫ−Ａ２０４が出力される。この
信号により、ＤＭＡＣ１０４及びＦＩＦＯコントローラ
１０６により、ＦＩＦＯメモリ１０８に対し、外部メモ
リ１０２中のデータが書き込まれ、かつこれと平行して
ＵＳＢ送信スケジューラ１０７内で、送信開始信号２０
６を生成し、ＵＳＢデータ制御回路１０９よりＵＳＢバ
ス上にＵＳＢデータ２０７が送出される。

【００５０】図１０で、従来の送信制御を用いた場合の
ＵＳＢバス上のデータと、本実施形態の場合の比較を行
った場合、従来例のＦＩＦＯメモリ１０８内のデータ書
き込み待ちによって発生するＵＳＢバスのアイドル状態
（２２０ａ）Ｔ２が１．６μｓあることが示され、本実
施形態では、このＵＳＢバスのアイドル状態２２０ａが
存在しない事がわかる。

【００５１】更に、ＵＳＢの１フレーム（１ｍｓ）中
に、どれだけのデータが送信できるか、本実施形態によ
る送信と、従来例による送信との比較を行ったタイミン
グ図が図１１である。なお、本図では、ＵＳＢの１パケ
ットの送信データ長を６４バイトとし、ＵＳＢバス上の
データ送信が終了直後に、次の送信が起動された場合の
比較を行っている。図中の２２０ａは、ＵＳＢバスのア
イドル状態、２２１は、６４バイトのＵＳＢパケットを
示している。図１１より、本実施形態による送信制御方
法を用いた場合、従来例と比較しＵＳＢパケットで１パ
ケット分多く送信できるという効果が得られる。

【００５２】本実施形態において、先に示す実施形態と
同様に、ＦＩＦＯメモリを有するＵＳＢホスト送信制御
回路において、ＦＩＦＯメモリへのデータ書き込み処理
が開始された事を示す信号、あるいは、開始される事を
示す信号によりＵＳＢバス上へデータ送信を開始すると
いう手段か有れば、本発明を実施できる。

【００５３】上記各実施形態では、ＵＳＢホスト送信制
御において、ＵＳＢバス上のアイドル時間を削減し、効
率的にＵＳＢバスを使用できるという効果を得たが、Ｕ
ＳＢスレーブ側にも同様の構成を用いる事で、ＵＳＢホ
ストコントローラからの送信要求に対するデータ送信を
効率的に行う事が可能である。

【００５４】図１２は本発明の第３の実施形態を示すブ
ロック図であり、ＵＳＢスレーブ側の送信制御回路に本
発明を適用したものである。ＵＳＢスレーブ側（ＵＳＢ
デバイス側）において、１６ビットデータバス、６４バ
イトＦＩＦＯメモリ、アクセスタイムが１００ｎｓの外
部メモリを用いた場合ある。図において、図１のＵＳＢ
ホスト側の送信制御回路と異なる点は、ＵＳＢデータ送
信開始信号２０６ａがＵＳＢデータ制御部１０９ａから
ＵＳＢ送信スケジューラ回路１０７に供給される点と、
ＵＳＢ送信スケジューラ回路１０７からＵＳＢデータ制
御部１０９に対し、データ送信許可信号２０８を供給す
るという信号を追加した点と、バス・アービタ１０３に
アンダーラン信号２０６が供給されない点である。

【００５５】これは、ＵＳＢスレーブ側の場合、ＵＳＢ
バス上でどの種のデータ転送を行うか（受信あるいは送
信の転送）は、ＵＳＢバス上に接続されているＵＳＢホ
ストコントローラによって決められるため、ＵＳＢホス
トコントローラから要求される転送の種類をＵＳＢデー
タ制御部１０９ａで解析し、データ転送を行う為であ
る。

【００５６】図１３は図１２のＵＳＢスレーブ側の送信
制御の全体を示すフロー図である。図中の処理で、バス
・アービタ動作までは、ＵＳＢホストの送信処理と同じ
であり、説明は省略する。バス・アービタ動作以降の処
理は、送信データをＦＩＦＯメモリ１０８に書き込む為
のＤＭＡが起動されると同時に、図１２のＵＳＢ送信ス
ケジューラ回路１０７ａは、ステップ９ａで、ＵＳＢデ
ータ制御部１０９ａに対し、データ送信許可信号２０８
を供給する。ＵＳＢデータ制御部１０９ａは、ＵＳＢバ
ス上から供給されるＵＳＢホストコントローラからの信
号より、どの種の転送（送信または受信）が要求されて
いるかを解析し、送信転送の場合、ＵＳＢ送信スケジュ
ーラ１０７ａより供給されるデータ送信許可信号２０８
より、ＵＳＢパケットのトークンフェーズに続き、デー
タを送信するか、送信データが無い事を示すハンドシェ
ークフェーズを出力するか、または、データが無しを示
すＮｕｌｌパケットを送出するかの、いずれかの処理を
行う。

【００５７】図１２のＵＳＢ送信スケジューラ回路１０
７ａの動作フローを図１４に示す。まず、ＣＰＵ１０１
からの送信起動要求に対し、ＤＭＡＣ１０４に対し、Ｄ
ＭＡ要求信号を出力する。その後バス・アービタ１０４
からバス使用権を示すＡＫ−Ａ信号が供給されるのを待
ち（ステップＳ３３）、ＡＫ−Ａ信号供給後、ステップ
Ｓ３４で、ＵＳＢデータ制御部１０９ａに対し、送信許
可信号２０８を供給する。ＵＳＢデータ制御部１０９に
よるＵＳＢバス上へのデータ送信処理により、ステップ
Ｓ３４ａで送信開始信号２０６が、ステップＳ３５で送
信終了信号が供給され、一連の動作終了後、次の送信要
求を待つ事になる。

【００５８】図１２に示すＵＳＢスレーブ側の送信制御
ブロックにおいて、データバスＤ−ＢＵＳのビット幅が
１６、ＦＩＦＯメモリ５０８のサイズを６４バイト、ア
クセスタイムが１００ｎｓの外部メモリ５０２を用いた
場合の動作タイミングは、図１５のようになる。

【００５９】まず、図１２のＣＰＵ１０１が、ＵＳＢ送
信スケジューラ回路１０７ａに対し送信要求を行う事
で、ＤＭＡ動作が開始され、そのタイミングが、図１５
のＩＯＷＲ信号２００の変化である。その後、ＵＳＢ送
信スケジューラ１０７からＤＭＡＣに対するＤＭＡ要求
２０１、バス・アービタ１０３と、ＣＰＵ１０１のバス
使用要求信号２０２及び許可信号２０３のハンドシェー
クを経て、バス・アービタ１０３から、ＤＭＡＣ１０４
及びＵＳＢ送信スケジューラ１０７に対し、バスの使用
が許可された事を示すＡＫ−Ａ信号２０４が出力され
る。この信号２０４により、ＤＭＡＣ１０４及びＦＩＦ
Ｏコントローラ１０６により、ＦＩＦＯメモリ１０８に
対し、外部メモリ１０２中のデータが書き込まれ、か
つ、これと平行してＵＳＢ送信スケジューラ１０７内
で、データ送信許可信号２０８を生成し、ＵＳＢデータ
制御１０９に供給する。

【００６０】なお、上記動作と平行してＵＳＢバスを介
して、ＵＳＢホストコントローラから送信要求がきた場
合、ＵＳＢデータ制御部１０９ａは、ＵＳＢ送信スケジ
ューラ回路１０７ａに対し送信開始信号２０６を供給す
るとともに、ＵＳＢ送信スケジューラ回路１０７ａから
のデータ送信許可信号２０８のレベルにより、送信デー
タの有無の判定を行う。

【００６１】従って、本実施形態では、ＵＳＢデータ制
御１０９ａからの送信開始信号２０８の供給時に、ＦＩ
ＦＯメモリ１０８にデータを書き込む為のＤＭＡが起動
されていれば、ＵＳＢのトークンフェーズに続き、送信
データがＵＳＢバス上にデータが送信される事になる。
図１５では、本実施形態の場合のＵＳＢバス上のデー
タ、及び従来例を用いた場合のＵＳＢバス上のデータ比
較を行っている。ＵＳＢホストコントローラから、転送
の種類を示すトークンフェーズ２２２が供給され、その
時点で、ＦＩＦＯメモリへデータを書き込む為のＤＭＡ
が起動された直後の場合、従来例では、ＦＩＦＯメモリ
１０８にデータの書き込みが全て終了していない為、Ｕ
ＳＢデータ制御部１０９に対するデータ送信許可信号２
０８が供給されていない。

【００６２】そのため従来例では、ＵＳＢバス１２２上
には、送信データが無いアイドル状態２２４のハンドシ
ェークフェーズ、または、を出力するデータ無しを示す
Ｎｕｌｌパケットを送出し、データの送信は、次にＵＳ
Ｂホストコントローラから送信要求が来た時点で行われ
るが、本実施形態の場合、データ送信２２３を開始でき
る。図１５において、送信部分２０５は、ＦＩＦＯメモ
リ１０８へデータを書き込む為のＤＭＡを示しており、
実際にＵＳＢバス上にデータが出力される時点で２８バ
イトのデータが書き込まれている事がわかる。

【００６３】このことは、本実施形態は、従来例におけ
るアイドル状態２２４、データを送信できるので、従来
例の約２倍のデータが送信できることになる。これによ
り、ＵＳＢホストコントローラから、自ＵＳＢデバイス
に対する送信要求に対し、有効データを転送していな
い、送信データが無い事を示すハンドシェークフェー
ズ、または、を出力するデータ無しを示すＮｕｌｌパケ
ットの転送を削減できるという効果が得られる。

【００６４】しかも、ＵＳＢホストコントローラには複
数のＵＳＢスレーブ（ＵＳＢデバイス）が接続される
事が考えられ、上記効果により削減できた区間を、ＵＳ
Ｂホストコントローラは、他のＵＳＢスレーブに対す
るアクセスに割り当てる事ができ、ＵＳＢシステム全体
のバスの効率化がはかれるという相乗的な効果を得ら
れる。

【００６５】本実施形態において、ＦＩＦＯメモリを有
するＵＳＢスレーブ（ＵＳＢデバイス）送信制御回路に
おいて、ＦＩＦＯメモリへのデータ書き込み処理が開始
された事を示す信号、あるいは、開始される事を示す信
号によりＵＳＢデータ制御部に対しデータ送信許可を示
す信号を供給する手段を有すれば、本発明は実施でき
る。

【００６６】図１６には図１２のＵＳＢ送信制御の構成
例において、ＵＳＢスレーブ側（ＵＳＢデバイス側）
で、１６ビットデータバス、６４バイトＦＩＦＯメモ
リ、アクセスタイムが５０ｎｓの外部メモリを用いた場
合のタイミング図を示す。この場合の動作手順は、先に
示した動作と同様であり、説明は省略する。

【００６７】本実施形態で、図１６において、送信部分
２０５は、ＦＩＦＯメモリ１０８へデータを書き込む為
のＤＭＡを示しており、実際にＵＳＢバス上にデータが
出力される時点で５６バイトのデータが書き込まれてい
る事がわかる。即ち、先に示した実施形態と比較し、外
部メモリに高速なメモリが使用できるシステムにおいて
は、ＵＳＢバス上にデータ送出するまでにＦＩＦＯメモ
リに書き込まれる量が増加し、ＦＩＦＯのアンダーラン
等を考えると、より安全な送信制御回路が構成できる。

【００６８】本実施形態においても、有効データを転送
していない、送信データが無い事を示すハンドシェーク
フェーズ、または、を出力するデータ無しを示すＮｕｌ
ｌパケットの転送を削減できるという効果が得られる。
しかも、ＵＳＢホストコントローラには複数のＵＳＢス
レーブ（ＵＳＢデバイス）が接続される事が考えられ、
その効果により削減できた区間を、ＵＳＢホストコント
ローラは、他のＵＳＢスレーブに対するアクセスに割り
当てる事ができ、ＵＳＢシステム全体のバスの効率化が
はかれるという相乗的な効果を得られる。

【００６９】本実施形態において、実施形態３と同様
に、ＦＩＦＯメモリを有するＵＳＢスレーブ（ＵＳＢデ
バイス）送信制御回路において、ＦＩＦＯメモリへのデ
ータ書き込み処理が開始された事を示す信号、あるい
は、開始される事を示す信号によりＵＳＢデータ制御部
に対しデータ送信許可を示す信号を供給する手段を有す
れば、本発明は実施できる。

【００７０】なお、上記実施形態では、ＵＳＢホストの
送信制御方法として、データバス幅１６ビット、ＦＩＦ
Ｏメモリのサイズを６４バイトとした例で説明を行って
いるが、ＦＩＦＯメモリを有するＵＳＢホスト送信制御
回路において、ＦＩＦＯメモリへのデータ書き込み処理
が開始された事を示す信号により、ＵＳＢバス上へデー
タ送信を開始するという手段を有すれば、データバス
幅、ＦＩＦ０メモリのサイズに関わらず、本発明は実施
できる。

【００７１】また、上記実施形態では、メモリブロック
を、外部メモリと記載しているが、ＬＳＩ内部にメモリ
を有する場合は内部メモリとしてもよい。さらに、ＵＳ
Ｂスレーブ側（ＵＳＢデバイス側）の送信制御部におい
ても、同様の構成を用いる事も可能である。

【００７２】

【発明の効果】このように本発明の構成によれば、ＵＳ
Ｂバス上へのデータ送信開始タイミングを、送信データ
をＬＳＩ内部に書き込む為のＤＭＡ要求に対するアクノ
リッジ信号と同時に行う制御により行っているので、従
来、送信ＦＩＦＯにデータが書き込まれるまでの間に生
じていたＵＳＢバス上のアイドル区間を削減する事が出
来、従って、この削減されたアイドル時間が、その他の
ＵＳＢデータ通信に使用する事が可能となり、ＵＳＢバ
スを効率的に使用することができるという効果がある。

【００７３】さらには、本発明では、送信ＦＩＦＯへの
データ書き込みの際、ＤＭＡ要求が長時間待たされた事
により発生するＦＩＦＯのアンダーランエラーに対し、
ＵＳＢデータ制御部に対しエラー信号を供給する事で、
ビットスタッフエラーを発生させる事を可能としている
ので、少ないＦＩＦＯサイズでの送信制御システムの構
成が可能となり、ＬＳＩのチップ面積の削減を可能とし
ている。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を説明するＵＳＢ送信
制御装置のブロック図。

【図２】図１のＵＳＢ送信制御を説明するフロー図。

【図３】図１のＵＳＢ送信制御の動作を説明する波形
図。

【図４】図１のＤＭＡＣの動作を説明するフロー図。

【図５】図１のＦＩＦＯコントローラの部分のブロック
図。

【図６】図４のＦＩＦＯコントローラの動作を説明する
フロー図。

【図７】図４のＦＩＦＯコントローラの動作を説明する
波形図。

【図８】図１のＵＳＢスケジューラの動作を説明するフ
ロー図。

【図９】図１のＵＳＢ送信制御の効果を説明するタイミ
ング図。

【図１０】本発明の第２の実施形態のＵＳＢ送信制御の
動作を説明する波形図。

【図１１】図１０のＵＳＢ送信制御の効果を説明するタ
イミング図。

【図１２】本発明の第３の実施形態のＵＳＢ送信制御の
ブロック図。

【図１３】図１２のＵＳＢ送信制御を説明するフロー
図。

【図１４】本発明の第３の実施形態のＵＳＢスケジュー
ラの動作を説明するフロー図。

【図１５】図１４のＵＳＢ送信制御の効果を説明するタ
イミング図。

【図１６】図１４の他のＵＳＢ送信制御の効果を説明す
るタイミング図。

【図１７】従来例のＵＳＢ送信制御の一例を説明するブ
ロック図。

【図１８】従来例のＵＳＢ送信制御の場合のパケットの
説明をする配置図。

【図１９】従来例のＵＳＢ送信制御の場合のパケットの
説明をする配置図。

【図２０】従来例の他のＵＳＢ送信制御の一例を説明す
るブロック図。

【図２１】図２０のＵＳＢ送信制御の効果を説明するタ
イミング図。

【符号の説明】

１入出力処理部２データ受渡し部３データ処理部１１，１０８ＦＩＦＯメモリ１２カウンタ１０１，１０１ａＣＰＵ１０２，１０２ａ（外部）メモリ１０３バスアービタ１０４，１０４ａＤＭＡＣ１０５ＤＭＡＣ１０６ＦＩＦＯコントローラ１０７ＵＳＢ送信スケジューラ回路１０９ＵＳＢデータ制御回路１１１システムコントローラ１１２ＤＭＡ付ＦＩＦＯ１１３Ｉ／Ｏデバイス１２１，１２１ａアドレスバス１２２，１２２ａＵＳＢバス１２３，１２３ａデータバス１３１ライトアドレスカウンタ１３２リードアドレスカウンタ１３３アップダウンカウンタ１３４アンダーラン生成回路２００ＩＯＷＲ２０１ＴＸ―ＲＥＱ２０３ＨＬＤＲＱ２０４ＨＬＤＡＫ２０５アドレス信号２０６送信開始信号２０７ＬＳＢデータ２０８データ送信許可信号２１０ＦＩＦＯＷＲ２１１ＦＩＦＯＲＤ２１２ＤＳＩＺＥ２１３アンダーラン信号２１４ＦＩＦＯＷＲ―Ａ２１５ＦＩＦＯＲＤ―Ａ２２０，２２０ａアイドル部分２２１，２２１ａＵＳＢパケット２２２トークンフェーズ２２３送信データ部分２２４送信データなし部分

フロントページの続きＦターム(参考） 5B061 BA01 BA03 BB01 DD09 DD12 5B077 AA17 AA28 AA34 BA07 DD02 DD12 FF02 NN02 5K033 AA01 BA04 CB06 CB19 DA01 DA13 DB13 DB14 DB16 5K034 AA01 DD02 EE10 FF01 FF02 FF15 FF18 GG06 HH01 HH10 HH11 HH23 HH47 HH50 HH56 MM01 MM03

Claims

【特許請求の範囲】

【請求項１】外部メモリ内のデータと、ＵＳＢ送信デ
ータを生成するブロックとして、送信を指示するＵＳＢ
送信スケジューラ回路およびＵＳＢバスに送信データを
出力するＵＳＢデータ制御部との間のデータ受け渡しを
行う手段として、ＦＩＦＯメモリ、ＦＩＦＯコントロー
ラ、バス・アービタ、及びＤＭＡコントローラを含み、
このＦＩＦＯコントローラに、前記ＦＩＦＯメモリに書
き込まれたデータ量とＵＳＢバス上に送出したデータ量
との差分を算出する算出手段を有するシステムのＵＳＢ
送信制御回路において、前記ＦＩＦＯメモリにデータを
書き込むＤＭＡ要求に対する前記バス・アービタからの
バス使用を許可するアクノリッジ信号により、前記ＵＳ
Ｂバス上へのデータ送信を開始する送信手段を有するこ
とを特徴とするＵＳＢ送信制御回路。
【請求項２】ＵＳＢ送信制御がＵＳＢホストシステム
の場合に、データ送信を開始する信号が、ＵＳＢ送信ス
ケジューラ回路からＵＳＢデータ制御部に出力される送
信開始信号である請求項１記載のＵＳＢ送信制御回路。
【請求項３】ＵＳＢ送信制御がＵＳＢスレーブシステ
ムの場合に、データ送信を開始する信号が、ＵＳＢデー
タ制御部からＵＳＢ送信スケジューラ回路に出力される
送信開始許可信号である請求項１記載のＵＳＢ送信制御
回路。
【請求項４】ＦＩＦＯコントローラによる、ＦＩＦＯ
メモリに書き込まれたデータ量とＵＳＢバス上に送出し
てデータ量の差分の算出結果により、アンダーランエラ
ーが発生した場合、ＵＳＢバス上にビットスタッフエラ
ーを発生させ、送信パケットを中断して再度送信データ
を送り直すことにより、前記ＵＳＢバス上で正常なデー
タ通信を実施するようにした請求項１，２または３記載
のＵＳＢ送信制御回路。
【請求項５】ＦＩＦＯコントローラに、ライトアクセ
スがあったときカウントアップし、リードアクセスがあ
ったっときカウントダウンするアップダウンカウンタを
有し、このアップダウンカウンタの出力が負になった時
に、アンダーランエラー信号が出力されるようにした請
求項４記載のＵＳＢ送信制御回路。
【請求項６】外部メモリ内のデータと、ＵＳＢ送信デ
ータを生成するブロックとの間のデータ受け渡しを行う
手段としてＦＩＦＯメモリ、ＦＩＦＯコントローラ、バ
ス・アービタおよびＤＭＡコントローラと、このＦＩＦ
Ｏコントローラにより、前記ＦＩＦＯメモリに書き込ま
れたデータ量とＵＳＢバス上に送出したデータ量との差
分を算出する手段とを有するＵＳＢ送信制御回路の制御
方法において、前記ＦＩＦＯコントローラが、ＦＩＦＯ
メモリにデータを書き込むＤＭＡ要求に対する前記バス
・アービタからのバス使用を許可するアクノリッジ信号
により、前記ＵＳＢバス上へのデータ送信を開始するこ
とを特徴とするＵＳＢ送信制御回路の制御方法。
【請求項７】ＦＩＦＯコントローラにより、ＦＩＦＯ
メモリに書き込まれたデータ量とＵＳＢバス上に送出し
てデータ量の差分の算出結果により、アンダーランエラ
ーが発生した場合、ＵＳＢバス上にビットスタッフエラ
ーを発生させて送信パケットを中断し、再度送信データ
を送り直すことにより、前記ＵＳＢバス上で正常なデー
タ通信を実施させる請求項６記載のＵＳＢ送信制御回路
の制御方法。