JP2003523576A - リンクブリッジ - Google Patents

Abstract

(57)【要約】 ホストプロセッサーによりアクセスできるブリッジであって、第一バスから第二バスにアクセスを拡張できる。第一バスと第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。ある装置は、メモリ装置および入力／出力装置を含むことができる。ブリッジは、第一バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェースは第一バスとリンクとの間に結合される。第二インターフェイスは第二バスとリンクとの間に結合される。第一インターフェイスと第二インターフェイスは、次のように動作する。（ａ）第一バスと第二バスフォーマットと異なるフォーマットのリンクを介して情報をシリアルに出力する、（ｂ）ブリッジを交差する宛先を表す特徴を持つペンディングのトランザクションの応答して第一バスと第二バスで初期交換を認める、（ｃ）第一バスに第二バスより高いレベルを与える予めきめられた階層に従って、第一バスと第二バスで情報を交換する、（ｄ）第一バスを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、（ｉ）第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii） 第一のものは第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停する

Description

【発明の詳細な説明】

【０００１】 発明の背景 １． 発明の分野 本発明はデータ処理システム、そして特にバス間で情報転送機構を持つブリッ
ジシステム（ｂｒｉｄｇｅ ｓｙｓｔｅｍ）に関連するものである。

【０００２】 ２．関連技術の説明 コンピュータは、ホストプロセッサと、メモリデバイスや入力／出力装置等の様
々な装置間のデータ転送のためにバスを使うことができる。ここでいう"入力／
出力"装置は、入力を発生させる又は出力を受ける）装置（或いはその両方を指
す。従って'入力／出力'は別々に使われる。これらのバスは、プロセッサーに特
に緊急に必要とされるデータ交換のための予備の高レベルバスに接続されたホス
トプロセッサーと階層構造に配列される。低レベルバスは優先度の低い周辺装置
に接続される。

【０００３】 独立バスを備えるためのいくつかの他の理由がある。一本のバスに装置を過多
に設置することは高い負荷を生ずる。そのような負荷は、パワ−の必要と多くの
装置を信号処理することから引き起こされる遅延のためにバスのドライブを困難
にする。また、あるバス上のいくつかの装置は定期的にマスタとして働き、スレ
ーブデバイスと通信するためにあるバスに制御を要求する。独立バス上のいくつ
かの装置を分けることによって、マスタ装置がホストプロセッサーや他のマスタ
装置に使われるバスと提携することなく、低レベルバス上の他の装置と通信でき
る。

【０００４】 ＰＣＩバス規格はＯｒeｇｏｎ のＰＣＩ Special Interest Group of Hillsbo
roによって仕様がきめられている。ＰＣＩバスは３２ビット幅でマルチプレクス
・アドレス−データ（ＡＤ）バスポーションの特徴があり、６４ビット幅のＡＤ
バスポーションに拡張することができる。ＰＣＩバス上で高データ・スループッ
トレート（例えば３３ＭＨｚクロックレート）を維持することはバス上の電気的
ＡＣ・ＤＣ負荷に固定的限界を与える。スピードを考慮することはまた、バスの
物理的な長さ及び負荷によりバスに配置できるキャパシタンスを制限し、一方で
、将来のＰＣＩバスレート（例えば６６ＭＨｚ）は電気負荷やキャパシタンス関
連を悪化させる。これらの負荷の制限を認識しないと、バス装置間で伝送遅延や
同期のとれない動作を生じる。

【０００５】 これらのロード制限を回避するために、ＰＣＩバス標準は、ブリッジを介して
プライマリＰＣＩバスがセカンダリＰＣＩバスと通信することを可能にするブリ
ッジを仕様にしている。追加的負荷は、プライマリバス上の負荷を増やすことな
くセカンダリバス上に配置される。様々なタイプのブリッジは米国特許5、548、
730と5、694、556を参照のこと。

【０００６】 ＰＣＩブリッジは、いずれかのバスのイニシエータ或いはバスマスターが、他
のバスにあるターゲットの処理を完了することを可能にする階層構造を監視する
。ここで使われるように、階層構造は高レベル或いは低レベルが意味を持つとい
う概念を持つシステムのことをいう。例えば、ＰＣＩバスシステムは様々なスコ
アにおいて階層構造をもつ。レベルの順序は、高レベルホストプロセッサが、通
常、高レベルバスからブリッジを経由して低レベルバスへと通信する場合におい
て、監視される。レベルの順序はまた、同レベルのバスが直接通信することはな
く高レベルバスに相互接続されたブリッジを経由して通信される場合において、
監視される。またレベルの順序は、データが、含まれるレベルに基づいてブリッ
ジを通ることを許可される前にそのアドレスによってフィルタされる場合におい
て監視される。一つ或いはそれ以上の先行概念を用いる、又は異なる概念を用い
ることによりレベルの順序を監視する他の階層構造システムも存在する。

【０００７】 いくつかのパーソナルコンピュータはコンピュータ内の周辺バスへカードを接
続可能にするアドオンカード用のスロットを備える。ユーザはしばしば追加スロ
ットを必要とするため、拡張カードは、アドオンカードのための追加スロットを
提供する拡張ユニットと周辺バス間を接続するように設計されている。バス拡張
のためのシステムについては、米国特許5,006,981、5,191,657、また5,335,329
を参照のこと。また米国特許5,524,252も参照のこと。

【０００８】 ポータブルコンピュータでは、ユーザが追加周辺装置を接続するときに特別な
考慮が必要になる。しばしばユーザはポータブルコンピュータをデスクトップへ
もっていき、結合ステーション或いはキーボードやモニタ、プリンタ等のための
ポートレプリケータを通して接続する。ユーザはまた、結合ステーション内のネ
ットワークインタフェースカードを通してネットワークに接続することを希望す
る。あるときは、ユーザはハード装置やＣＤ−ＲＯＭドライブといった追加デバ
イスを必要とする。技術的には限られた範囲まで可能なのであるが、ポータブル
コンピュータのバスをケーブルを通して拡張することは、多数のワイヤを必要と
するため、またケーブルの実質的な長さにより生じる呼び出し時間のために難し
い。

【０００９】 米国特許5,696,949においてホストシャーシは、拡張シャーシ内のＰＣＩからＰ
ＣＩへのブリッジにケーブルバスを介してつながるＰＣＩからＰＣＩへのブリッ
ジを持つ。このシステムは、一つのケーブルバス上を二つの独立したブリッジが
通信するため比較的複雑である。このケーブルバスは本質的にＰＣＩバスに通常
見られるラインをすべて含む。この方法はケーブルバスに関連するクロック呼び
出し時間を扱う遅延技術を用いる。ケーブルバスの拡張サイドに生成されるクロ
ック信号は次のようなものである：（a）ケーブルバスを交差して送られるが、
ケーブルの長さに応じた遅れが生じる。（b）拡張サイドが使われる前に、遅延
ラインによってケーブルバスの拡張サイドと等しい量だけ遅れが生じる。そのよ
うな設計はシステムを複雑にし、様々な物理設計でワークスペースを提供するこ
とを難しくするので、あらかじめ設計された長さの調整ケーブルへ制限する。

【００１０】 米国特許5,590,377は、結合ステーション内のＰＣＩからＰＣＩへのブリッジ
へＰＣＩ接続されるポータブルコンピュータのプライマリＰＣＩバスを示す。結
合された時、プライマリバスとセコンダリバスは物理的に非常に密着している。
ケーブルは、結合ステーションとポータブルコンピュータ間での分離は可能でな
い。この配置では、プライマリＰＣＩバスと結合ステーション間のインタフェー
ス回路はない。米国出願5,724,529を参照のこと。

【００１１】 米国特許5,540,597はポータブルコンピュータ内のＰＣカードスロットへ周辺
機器を接続するときに、ＰＣＭＣＩＡコネクタの追加を避けることを提唱するが
、しかしそのための関連ブリッジ技術をなんら明らかにしていない。

【００１２】 米国特許4、882、702は工業機械と処理を制御するプログラマブル・コントロ
ーラーを示す。該システムは様々な入力／出力モジュールとデータをシリアル交
換する。これらのモジュールの一つは、様々なグループの付加的入力／出力モジ
ュールとシリアル通信できる拡張モジュールに置き換えることが可能である。こ
のシステムは、拡張モジュールとの通信方法が入力／出力モジュールとの通信方
法と異なるということにおいてブリッジに類似するものではない。拡張モジュー
ルではシステムは、ステイタスバイトのグループがすべての拡張デバイスへ転送
されるブロック転送モードに変化する。このシステムはまた、入力／出力処理に
制限され、アドレスを指定できる様々なメモリ処理をサポートしていない。米国
特許4,413,319及び4、504、927を参照。

【００１３】 米国特許5,572,525において、機器のために設計されたもう一つのバス（IEEE4
88一般目的機器バス）は、もう一つの拡張装置への転送ケーブルを介してシリア
ルに転送されるパケットへのバスインフォメーションを中断する拡張装置に接続
する。この別の拡張装置はシリアルパケットを第二機器バスに適用されるパラレ
ルデータに復元する。この拡張装置は、パラレル／シリアル変換レイヤ以前のメ
ッセージ解釈レイヤや他のあらゆるレイヤを介して動作するインテリジェント・
システムである。従ってこのシステムはブリッジと異なる。このシステムはまた
、実行する処理のタイプも限定される。米国特許4,959,833を参照。

【００１４】 米国特許5,325,491は、リモート周辺装置と連結するための多数のワイヤによ
りローカルバスをケーブルにインタフェースするシステムを示す。米国特許3,80
0,097、4,787,029、4,961,140、5,430,847を参照。

【００１５】 Small Computer System Interface(ＳＣＳＩ)は多様な周辺装置のためのバス
規格を定義する。このＳＣＳＩバスはハイレベル命令へ応答するインテリジェン
ト・システムの一部分である。従ってＳＣＳＩシステムは、ソフトウェア・ドラ
イバに、ハードウェアがＳＣＳＩバスと通信できることを必要とする。このかな
り複雑なシステムはＰＣＩ規格で定められたブリッジとは大きく異なる。データ
転送のためのその他の複雑な技術とプロトコルには様々なものが存在するが、イ
ーサネット（登録商標）、トークンリング、TCP/IP、ISDN、FDDI、HIPPI、ATM、
ファイバー・チャネル等も含めて、これらはブリッジ技術との関連性は持たない
。

【００１６】 米国特許4,954,949、5,038,320、5,111,423、5,446,869、5,495,569、5,497,4
98、5,507,002、5,517,623、5,530,895、5,542,055、5,555,510、5,572,688、5,
611,053も参照。

【００１７】 それゆえに複数のバス間での情報転送のために改善されたシステムが必要であ
る。

【００１８】 発明の概要 本発明の特徴と利点を例示的に示す実施例に従って、ポータブルコンピュータ
へ第一バスから第二バスへのアクセスを拡張するためにホストプロセッサにより
アクセスできるブリッジが提供される。該第一バスと該第二バスはそれぞれのバ
スの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされてい
る。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第一
バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェー
スは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バス
とリンクとの間に結合される。シングルブリッジとして動作する第一および第二
インターフェイスは、次のように動作する。（ａ）リンクからその情報の転送を
開始する以前に、リンクによりアクノリッジメンを待つことなく、第一バスと第
二バスフォーマットと異なるフォーマットのリンクを介して、情報をシリアルに
出力すること、（b）ブリッジを交差する宛先を表す特徴を持つペンディングの
トランザクションの応答して第一バスと第二バスで初期交換を認めること、（ｃ
）該第一バスを介して通信するホストプロセッサは、第二バスにコンパティブル
なメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするも
のであり、（ｉ）該第二バスの装置にアクセスするのに使用されるのと実質的に
同じアドレスタイプを該第一バス上で使用するものであり、（ii)第一のものは
第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停す
る。

【００１９】 本発明の別の概念に従うと、プロセッサによりアクセス可能なブリッジは、第
一バスから第二バスにアクセスを拡張できる。第一バスと第二バスはそれぞれの
バスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされて
いる。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第
一バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェ
ースは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バ
スとリンクとの間に結合される。シングルブリッジとして動作する第一インター
フェイスと第二インターフェイスは、次のように動作可能である。（ａ）第一バ
スと第二バスのフォーマットと異なるフォーマットのリンクを介してシリアルに
情報を送る。（ｂ）第一バスはあらかじめきめられらた第二バスより高い階層に
従って、第一バスと第二バスの間で情報を交換するするもはのである。そして、
（ｃ）第一バスを介して通信するホストプロセッサは、第二バスにコンパティブ
ルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスする
ものであり、（ｉ）第二バスの装置にアクセスするのに使用されるのと実質的に
同じアドレスタイプを該第一バス上で使用するものであり、（ii） 第一のもの
は第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停
し、そして、（iii）階層レベルの調停を介して情報を通過することがない。

【００２０】 本発明の別の概念に従うと、さらに、プロセッサによりアクセス可能なブリッ
ジは、第一バスから第二バスにアクセスを拡張できる。該第一バスと該第二バス
はそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続する
ようにされている。ブリッジは、リンクおよび第一と第二バスインタフェースを
もつ。第一インタフェースは該第一バスとリンクとの間に結合される。第二イン
タフェースは該第二バスとリンクとの間に結合される。第一インターフェースと
第二バスインタフェースはシングルブリッジとして動作し、そしてリンクにより
情報の送信を調停する以前にリンクによりアクノリッジメントの入力を待つこと
なく第一バスと第二バスのフォーマットと異なるリンクを介してシリアルに情報
を送ることができる。

【００２１】 前述の装置と方法を使用することにより、改良されたシステムでは、バス間の
情報の送信が達成される。望ましい一実施例において、二つのバスは、一組の単
方向リンクを持って形成される双方向リンクにより通信する。それぞれは、トゥ
イステッドペアもしくはトゥイン軸ラインを使用する（望まれるスピードと予想
される送信距離に依存する）。バスからの情報は、リンクに送信するためのフレ
ームにシリアルにされる前にＦＩＦＯ（ファースト−イン ファースト−アウト
）。受信フレームは非シリアル化され、そして宛先バスに置かれる前にＦＩＦＯ
レジスタにロードされる。望ましくは、中断、エラー信号、およびステータス信
号がリンクにより送信される。

【００２２】 この望ましい実施例においては、アドレスとデータが、バスから同時に一トラ
ンザクションで、制御もしくはバイトイネーブル信号のいずれかとして作用する
４ビットにより一緒に取られる。２もしくはそれ以上の付加ビットが、各トラン
ザクションで、アドレスサイクル、ノン−ポステッドライトのアクノリッジメン
ト、データバースト（もしくはシングルサイクル）のいずれかとしてタグに付加
される。もしこれらのトランザクションがポステッドライトであれば、これらは
、リンクにシリアルに送られるフレーム番号にエンコードされる前に、ＦＩＦＯ
レジスタに高速に記録される。プリフェッチされたリードが許可されたとき、Ｆ
ＩＦＯレジスタは、イニシエータが要求する場合に、プリフェッチされたデータ
を記憶できる。応答をまたなければならないシングルサイクルライトもしくは他
のトランザクションに対して、ブリッジは、要求がターゲットにわたる前に、即
座に待つべきイニシエータを信号できる。

【００２３】 望ましい実施例において、一つもしくはそれ以上のバスが、ＰＣＩもしくはＰ
ＣＭＣＩＡバス標準に従う（ただし、他のバス標準も使用できる）。望ましい装
置は、ＰＣＩ標準で特徴つけられた情報によりロードされる構成レジスタをもつ
ブリッジとして動作する。装置は、ペンディングアドレスが構成レジスタにより
保持される範囲にあるかどうかに依存してバス間で情報を転送する。このスキー
ムは、このブリッジの他のサイドの装置と動作し、それは、アドレス衝突を避け
るためにユニークベースアドレスで与えられる。

【００２４】 高く望まれる実施例として、装置は、ケーブルにより結ばれた二つの独立なア
プリケーションスペシフィック集積回路（ASIC）として作られる。望ましくは、
これら二つの集積回路は、同じ構造をもつが、そのピンの一つに印加された制御
信号に従って、二つの異なるモードにおいて動作できる。階層バス（プライマリ
およびセコンダリバス）と動作する時、これらの集積回路は、関連するバスに適
切なモードにされる。セコンダリバスに関係するＡＳＩＣは、望ましくはセコン
ダリバスのマスタ制御の恩典をあたえることのできる調停権（ａｒｂｉｔｅｒ）
をもつ。この望ましいＡＳＩＣは、パラレルおよびシリアルポートと同様にマウ
スおよびキーボードをサポートする多数のポートを供給できる。

【００２５】 ポータブルコンピュータで使用する時、ＡＳＩＣの一つは、ＰＣＭＩＣ標準に
従うＰＣカードスロットに合うように設計されたパッケージのコネクタと組立ら
れる。このＡＳＩＣは、他のＡＳＩＣにケーブルにより接続でき、それは結合ス
テーションに置かれる。従って、装置は結合ステーションの置かれたカードバス
とＰＣＩバスの間のブリッジでとして動作できる。望ましいＡＳＩＣは、マウス
とキーボードのポートを提供できるので、この設計は、結合ステーションにたい
して特に有効である。また、ＡＳＩＣにより実現されたセコンダリＰＣＩバスは
、モニタをドライブするためにメイン結合回路ボードのビデオカードもしくはビ
デオ処理カードに接続できる。

【００２６】 いくつかの実施例において、あるＡＳＩＣが、オリジナル装置製造業者（ＯＥ
Ｍ）によりポータブルコンピュータに搭載される。このポータブルコンピュータ
は、ＡＳＩＣを備える結合ステーションに接続するケーブルにあてられた特別の
コネクターをもつ。このような実施例に対して、様々な装置に対するポートが望
ましいＡＳＩＣにあることが、大変有利である。ＯＥＭはＡＳＩＣの既存の特徴
を利用でき、そして、それがなければ、そのようなポートを具体化することを必
要とする回路を省略できる。

【００２７】 上記の概略的な説明だけでなく本発明の他の目的、特徴および利点は、添付の
図面を参照し、以下の適切な詳細な説明および図面に基づく本発明に係わる実施
例を参照して十分に理解される。

【００２８】 望ましい実施例の詳細な説明 図１を参照すると、ブリッジが第一バス１０と第二バス１２の間で結合して示
されている（あるいは、プライマリバス１０とセコンダリバス１２として参照さ
れる）。これらのバスは、ＰＣＩもしくはＰＣＭＣＩＡ３２ビットバスでよいが
、他のタイプのバスが考えられ、本説明はなんらかの特定のタイプのバスに限定
されるものでない。このタイプのバスは、通常、アドレスとデータラインをもつ
。ＰＣＩバスをもつようないくつかの場合には、アドレスおよびデータは同じラ
インに多重される。さらに、これらのバスは、バス上の装置がトランザクション
をうまく処理することを可能にする信号線をもつ。ＰＣＩ標準の場合、これらの
信号線は制御もしくはバイトイネーブリング（Ｃ／ＢＥ〔３：０〕）のいずれか
に使用される４本のラインを含む。ＰＣＩ標準に基づく他の信号線は、バス制御
を獲得するため、ハンドシェイクのため、およびその類のためのものがある（例
えば、ＦＲＡＭＥ２２＃、ＴＲＤＴ＃、ＩＲＤＹ＃、ＳＴＯＰ＃、ＤＥＶＳＥＬ
＃等）。

【００２９】 バス１０と１２は、それぞれ第一インタフェース１４と第二インタフェース１
６（あるいは、インタフェース１４と１６として参照される）に接続されて示さ
れている。送信のためにインタフェース１４と１６により選択されたバス情報は
レジスタ１８と２０にロードされる。バスに従うためにインターフェイス１４と
１６が選択する入力バス情報はそれぞれレジスタ２２と２４からそれぞれ求める
。一実施例において、レジスタ１８−２４は各１６×３８ＦＩＦＯレジスタであ
るが、異なる大きの別のタイプのレジスタが別の実施例において使用できる。

【００３０】 この実施例において、レジスタ１８−２４は少なくとも３８ビット幅である。
これらの３６ビットは、ＰＣＩバス標準に基づいて４制御ビット（Ｃ／ＢＥ＃〔
3:０）〕および３２アドレス／データビット（ＡＤ〔31: ０〕）のために予約さ
れる。残りの２ビットは、関係するトランザクションの性質を識別するための付
加的なタグを送信するために使用できる。他のビットは、各対象のトランザクシ
ョンを特徴付けるために使用できる。トランザクションは、アドレスサイクル、
ノン−ボステッドライトのアクノリッジメント、データバースト、データバース
トの終了（もしくはシングルサイクル）のようなタグを付けることができる。こ
のように、出力される書き込みトランザクションはシングルサイクルトランザク
ションもしくはバースト部分のようなタグを付けることができる。出力される読
み出し要求は、バーストの各連続読み出しサイクルに対するバイトイネーブルコ
ード（Ｃ／ＢＥ）のシークエンスをもつバーストの部分としてタグを付けること
ができる。別の実施例において異なるビット数を使用する他のコーディングスキ
ームが使用できることが理解されるであろう。

【００３１】 図１に示された構造のバランスをとるものは、レジスタ１８−２４を介してイ
ンタフェース１４と１６の間の双方向通信を達成するように設計されたリンクで
ある。例えば、エンコーダ２８はレジスタ２０から最も古い３８ビットを受取り
、それを５バイト（４０ビット）に変更できる。この余分の２ビットは、ブロッ
ク３４から供給される中断、ステータス信号および、エラー信号を表すようにエ
ンコードされる。

【００３２】 これらの各５バイトは、リンクを調整するために有効な情報だけでなく各バイ
トの情報を運ぶことのできる１０ビットフレームに変換される。例えば、これら
のフレームは、良く知られた態様でコンママーカ、アイドルマーカもしくはフロ
ー制御信号を搬送できる。そのような１０ビットフレームにエンコードされるバ
イトで動作する送受信装置システムは形式番号ＨＤＭＰ−１６３６、もしくは１
６４６としてヒューレットパッカードにより商業的に売れている。エンコーダ２
８により生成されるフレームは、単方向リンク４６により送信部４４を介して、
デコーダ３０にシリアル情報を供給する受信部４８に転送され。同様に、エンコ
ーダ２６は、シリアル情報を単方向リンク４０により送信部３８を介して、デー
コーダ３２にシリアル情報を供給する受信部４２に転送する。

【００３３】 フロー制御は、ＦＩＦＯにオーバフローの危険がありそうな場合に、必要であ
る。例えば、もし、ＦＩＦＯレジスタ２２が、ほとんど埋まっている時、それは
エンコーダ２６にスレッシュホールド検出信号３６を供給し、リンク４０を介し
てデコーダ３２にこの情報を転送する。応答において、デコーダ３２はスレッシ
ュホールド停止信号５０をエンコーダ２８に発行し、それはシリアル情報の転送
を停止し、それによりＦＩＦＯレジスタ２２のオーバフローを事前に防ぐ。同様
に、ＦＩＦＯレジスタ２４のオーバフローの予測はエンコーダ２８とリンク４６
を介して流れるスレッシュホールド検出信号５２を生じさせ、デコーダ３０にス
レッシュホールド停止信号５４を発行させ、エンコーダ２６がより多くのフレー
ムの情報を送ることを停止させる。ある実施例において、システムは受信情報を
検査し、それが送信エラーを含むかどうか、もしくはある態様において原形が損
なわれているかどうかを決定する。そのようなイベントにおいて、システムは原
形を損なわれた情報の再送信を要求でき、そしてそれにより高度の信頼リンクを
保証する。

【００３４】 この実施例において、要素１４、１８、２２、２６、３０、３８および４８は
単一のアプリケーションスペシフィック集積回路（ＡＳＣＩ）部である。要素１
６、２０、２４、２８、３２、４２および４４は、またＡＳＣＩ５８部である。
後に説明されるように、第一ＡＳＩＣ５６と第二ＡＳＩＣ５８は、同じ構成であ
るが、異なるモードで動作する。他の実施例は、ＡＳＩＣ部は使用しないが、代
わりに、プログラマブルロジックもしくは同様の回路を使用できる。後に示され
るように、ＡＳＩＣ５６はプライマリバス１０に合うように設計されたモードに
おいて動作するものであり、（ここに説明される理由により）ブロック５７に出
力を送る。反対に、ＡＳＩＣ５８のブロック３４はブロック３４から入力を受け
る。

【００３５】 エンコーダ２６と２８は、それぞれ、そのような情報を要求するアプリケーシ
ョンに対して選択的なパラレル出力をする。そのようなアプリケーションに対し
てデコーダ３０と３２はそれぞれパラレル入力３１と３３をする。これらの選択
的入力と出力は、形式番号ＨＤＭＰ−１６３６もしくは−１６４６でヒューレッ
トパッカード社により提供されている前記のような送受信装置チップに接続でき
る。これらの装置は、システムがシリアル情報を送信することを可能にするが、
外部送受信装置チッブの手段を使用してである。これは、ＡＳＩＣ部５６と５８
のユーザがリンクの送信方法をより多くコンロールすることを可能にする。

【００３６】 図２を参照すると、前記のＡＳＩＣ部５６と５８がさらに詳細に示されている
。前記のエンコーダ、デコーダ、送信部、受信部、およびＦＩＦＯレジスタは、
ブロック６０と６２に組み込まれ、それは上記の単方向リンク４０と４６で構成
される双方向ケーブルにより内部接続されている。前記のインタフェース１４は
、プライマリバス１０に接続され、それは多数のバス−コンパティブル装置６４
にまた接続されて示されている。同様に、前記のインタフェース１６は第二バス
１２に接続され、それはまた、多数のバス−コンパティブル装置６６に接続され
ている。装置６４と６６は、ＰＣＩ従属装置であり、そしてメモリ装置もしくは
入力／出力装置として動作する。

【００３７】 インタフェース１４は、第一レジスタ手段６８に接続されて示され、それはＰ
ＣＩ標準に応じた配置レジスタとして動作する。このシステムはブリッジとして
動作するので、配置レジスタ６８は、通常、ブリッジに関連した情報をもつ。ま
た、配置レジスタ６８は、セコンダリバス１２に作られる装置に対するアドレス
の範囲もしくは予めきめられたスケジュールを指示するためのベースレジスタと
制限レジスタを含む。ＰＣＩ標準に基づいて、ＰＣＩバス上の装置は、それ自身
おのおのベースレジスタをもち、それはメモリ空間および／もしくはＩ／Ｏ空間
のマッビングを可能にする。結果的に、配置レジスタ６８におけるベースおよび
制限レジスタ６８は、個々のＰＣＩ装置により実行されることをマッピングする
のに役立つ。配置レジスタ６８の情報は、第二配置レジスタ６７（また第二配置
手段として参照される）には反映される。これは、すぐに配置情報をリンクの両
サイドのインタフェースに利用できるようにする。

【００３８】 この実施例において、ＡＳＩＣ５８は調停装置７０をもつ。調停装置はバスを
コントロールするためのセコンダリバス１２上のマスタからの要求を受ける。調
停部装置は、恩典信号（ｇｒａｎｔ ｓｉｇｎａｌ）を競合するマスタの要求の
一つに発行することによりその要求に恩典を与える公正なアルゴリズムである。
この階層的スキームにおいて、セコンダリバス１２はバス調停を要求するが、プ
ライマリバス１０はそれ自身の調停をする。従って、ＡＳＩＣ５６は、調停装置
７２がディセーブルであるモードに配置される。ＡＳＩＣ部５６と５８のモード
は、それぞれピン７４と７６に加えられる制御信号によりセットされる。このモ
ード選択のために、ブロック５７と３４に関連する信号方向は、反転される。

【００３９】 この実施例において、ＡＳＩＣ５８は、第３バス７８を実行するモードにおけ
るものである。バス７８は、ＰＣＩ標準に従うものであるが、別の標準において
より都合良く実施されるものである。バス７８は、ポート手段として動作する多
くの装置に接続される。例えば、装置８０と８２はマウスもしくはキーホードの
いずれかに接続できるＰＳ／２ポートを実行できる。装置８４は、プリンタもし
くは他の装置をドライブするためのＥＣＰ／ＥＰＰパラレルポートを実行する。
装置８６は、通常のシリアルポートを実行する。装置８０、８２、８４および８
６は入力／出力ライン８１、８３および８７によりそれぞれ示される。装置８０
−８６は、それらがバス１２のＰＣＩ装置であるかのようにバス１０にアドレス
される。この実施例において、バス８８は、独立した入力／出力回路を必要とす
ることなくこれらのポートを実行するためにＯＥＭをイネーブルにするバス７８
に示されるのと同じ装置をもつＡＳＩＣ５６の中に示される。

【００４０】 図３を参照すると、前記のＡＳＩＣ５８は、リモートおよび内部クロックを発
生する発振器に接続される結合ステーション１３０の中に示される。ＡＳＩＣ５
８は、それぞれキーボードおよびマウスに接続するための接続装置９０を介して
接続されたライン８１と８３をもつ。シリアルライン８５とパラレルライン８７
は、それぞれ送受信装置９２と９４に接続されるように示され、それは、またプ
リンタとよびモデムのような様々なパラレルおよびシリアル周辺回路への接続の
ための接続装置９０に接続する。

【００４１】 ＡＳＩＣ５８は、上記のセコンダバス１２に接続された示されている。バス１
２は、ＰＣＩバス１２がハード装置、パックアップテープ装置、ＣＤ−ＲＯＭ装
置等のようなＩＤＥ装置と通信可能にするアダプターカードに接続されて示され
ている。他のアダプタカード９８は、バス１２から汎用シリアルポート（ＵＳＢ
）への通信を可能にするように示されている。ネットワークインタフェースカー
ド１００はバス１２を介して、イーサネット標準、トークンリング標準等に基づ
いて動作する様々なネットワークと通信することを可能にする。ビデオアダプタ
カード１０２（あるいはビデオ手段として参照される）は、ユーザが他のモニタ
ーを操作することを可能にする。アド−オンカード１０４は、有効な機能を実行
するためにユーザにより選択される様々なカードの一つである。この実施例は、
アド−オンカードにより実行され様々の機能を示しているが、一方、他の実施例
がドック（ｄｏｃｋ）における共通回路ボードのひとつもしくはそれ以上の機能
を実行できる（例えば、ＩＤＥアダプタカードのようなものを含む機能）。

【００４２】 ＡＳＩＣ５８は、受信装置／送信装置１０６を介して通信し、受信装置／送信
装置１０６はターミナルコネクタ１０８を介してケーブル４０、４６に物理的イ
ンタフェースを提供する。コネクタ１０８は、ＥＭＩシールドにより高速信号を
送ることのできる２０ピンコネクタである（例えば、モレックス会社により提供
されているタイプの低力ヘリックスコネクタ）が、他の結合タイプが代わりに使
用できる。ケーブル４０、４６の対向する端部は、ギガバイトのターミナルコネ
クタ１１０を介して物理インタフェース１１２に接続され、それは受信装置／送
信装置として動作する。インタフェース１１２は、前記の第一ＡＳＩＣ５６に接
続されて示され、それは、またローカルクロック信号を生成するための発振器１
１４に接続されて示されている。この設計仕様は、外部送信装置／受信装置を使
用することを考慮している（例えは、図１のライン２７、２９、３１および３３
外部ＳＥＲＤＥＳ）、しかし、他の実施例がＡＳＩＣの５６と５８の内部装置を
考慮してこれらの外部装置を省略できる。

【００４３】 この実施例は、ＰＣＭＣＩＡ３２ビットバス１０をもつポータブルコンピュー
タと動作するようにされているが、他のタイプのコンピュータを使用できる。従
って、ＡＳＩＣ５６は、ＰＣＭＣＩＡ標準に従うアウトラインをもつパッケージ
１１６で示され、そしてパッケージ１１６はポータブルコンピュータのスロット
に合うようにされている。そのため、ＡＳＩＣ５６は、バス１０に接続するため
のコネクタ１１８をもつ。ケーブル４０、４６は、通常、パッケージ１１６に恒
久的に接続されるが、他の実施例においては、取外し可能コネクタが使用でき、
その場合には、ユーザは、望むなら、パッケージ１１６をポータブルコンピュー
タの内部に残すことができる。

【００４４】 電源１２０は、いろいろな部品にパワーを供給するために使用されるさまざま
な供給電圧を生成することを示している。ある実施例においては、これらの供給
ラインは、バッテリを充電するためにポータブルコンピュータに直接接続できる
。

【００４５】 図４を参照すると、前記の単方向リンク４０と４６は、トゥイン軸ライン４０
Ａと４０Ｂで示され、それぞれのシールド４０Ｂと４８Ｂにより被覆されている
。シングルシールド１２２がライン４０と４６を囲んでいる。４本のパラレルワ
イア１２４（より多数が別の実施例として可能である）は様々な目的のためのシ
ールド１２２の周辺の周囲にマウントされて示されている。これらのワイア１２
４は、結合ステーションとポータブルコンピュータの間のインタフェースにおい
て有効であるパワー管理信号、ドック制御信号もしくは他の信号を運ぶことがで
きる。トゥイン軸ラインは高い信頼性を与えるが、送信距離が大きくない場合、
そしてトゥイステッドペアしくは他の送信媒体がビット転送速度が高い必要のな
い別の実施例において使用できる。ここに、ハードワイア結合が図示されている
が、他の実施例において、ワイアレスもしくは他のタイプの接続が代わりに使用
できる。

【００４６】 図５を参照すると、前記のパッケージ１１６は、ポータブルコンピュータ１２
６のＰＣＭＣＩＡスロットに接続される位置に示される。コンピュータ１２６は
、プライマリバス１０とホストプロセッサ１２８をもつことを示している。パッ
ケージ１１６は結合ステーション１３０の前記コネクタ１０８にケーブル４０、
４６を介して接続するように示されている。前記の結合ステーション１３０は、
ＰＳ／２ポートを介してキーボード１３２とマウス１３４に接続されて示されて
いる。プリンタ１３６は、結合ステーション１３０のパラレルポート１３０に結
合して示されている。前記のビテオ手段１０２は、モニタ１３８に接続されて示
されている。結合ステーション１３０は前記のアダプターカードを接続する内部
ハードデバイス１４０により示されている。ＣＤ−ＲＰＭ装置１４２が、さらに
結合ステーション１３０にマウントされ、そして適当なアダプタカード（図示せ
ず）を介してセコンダリバスに接続される。前記アド−オンカード１０４は自身
のケーブル１４４をもつように示されている。

【００４７】 図６を参照すると、修正されたポータブルコンピュータ１２６'が、ホストプ
ロセッサ１２８とプライマリバス１０をもつものとして再び示される。しかし、
この実施例においても、ポータブルコンピュータ１２６'は前記ＡＳＩＣ５６を
含んでいる。かくて、ＡＳＩＣ５６とケーブル４０、４６の間で要求される回路
は存在しない（周辺装置は別にして）。この場合、ケーブル４０、４６のラップ
トップ端部は、ケーブルの他端のものに類似のコネクタ１４２をもつ（図５のコ
ネクタ１０８）。コネクタ１４３は、コネクタ１４１とペアになり、そして高速
スピードリンクをサポートするように設計される。前のように、コネクタ１４１
と１４３はさまざまなパワー管理信号および結合システムに関係する他の信号を
搬送できる。

【００４８】 この配置の重要な利点は、シリアルボート、パラレルポート、マウスおよびキ
ーホードに対するＰＳ／２ボート、および類似のものを備える回路を含むことで
ある。ポータブルコンピュータ１２６'は、通常そのようなポートを備えるので
、ＡＳＩＣ５６はポータブルコンピュータの設計を簡単にする。この利点は、単
一ＡＳＩＣ設計（すなわち、ＡＳＩＣ５６と５８のものは同じ構造）をもつ利点
がさらにあり、それは、ポータブルコンピュータもしくは結合ステーションのい
ずれかにおいて動作可能であり、それによりＡＳＩＣ設計を容易にし、そして蓄
積要求を減少させる。

【００４９】 前記の装置に関係した原理を理解することを容易にするために、その動作が簡
単に説明される。この動作は、図３と５の結合システムと関連して説明される（
それは一般的に図２に関係する）、しかし、動作は他のタイプの配置に対しても
同様である。結合システムに対して、結合はパッケージ１１６をポータブルコン
ピュータ１２６に差し込むこと（図５）により達成される。これは、プライマリ
バス１０とＡＳＩＣ５６（図３）の間のリンクを達成する。

【００５０】 この時点で、プライマリバス１０にアクセスするイニシエータ（ホストプロセ
ッサもしくはマスタ）は制御を主張できる。イニシエータは、通常、このイニシ
エータに実際に制御の恩典を与える内部調停装置（図示せず）に要求信号を送る
。なんらかのイベントにおいて、プライマリバス１０の制御を主張するイニシエ
ータは、適切なハンドシェイク信号を交換し、そしてバス１０にアドレスを送る
。バス１０の信号ラインに与えられる制御信号は、トランザクションが読み出し
、書き込み、もしくは他のタイプのトランザクションであるかどうかを指示する
。

【００５１】 インタフェース１４（図２）は、ペンディングアドレスを確かめ、そしてそれ
が、ブリッジの他のサイドの装置（即ち、第二バス１２）によるか、あるいはブ
リッジ自身によるトランサクションであるかどうかを決定する。配置レジスタ６
８は、インタフェース１４の調停権を決定するアドレスの範囲を指示する情報に
より通常の方法ですでにロードされている。

【００５２】 書き込みトランザクションがバス１０に継続中であるとすると、インタフェー
ス１４は、３２アドレスビット（ＰＣＩ標準）をＦＯレジスタ１８（図１）に４
つのバス制御ビットと一緒に転送する。エンコーダ２６は、アドレスサイクルの
ようなこの情報のタグになる付加的な２ビットを少なくとも付け加える。この情
報は、それから、リンク４０にシリアルに転送される前に、フロー制御と他の信
号を運ぶことができるフレームに分解される。

【００５３】 待つことなく、インタフェース１４は、データサイクルを処理し、そして４バ
イトのイネーブルビットとともにバス１０から３２ビットのデータにいたるまで
受け取る。前のように、この情報はタグを付けられ、付加的な情報を補われ、そ
してリンク４０のシリアル転送のためのフレームに分解される。この送信情報は
、それがバーストもしくはシングルサイクルの部分であるかどうかを指示するた
めにタグを付けられる。

【００５４】 受け取ると、デコーダ３２は、フレームをオリジナル３２ビットフォーマット
にフレームを格納し、そしてレジスタ２４のスタックに最後に記述された２つの
サイクルでロードする。インタフェース１６は、実際に、書き込み要求における
アドレスサイクルのような第一サイクルに注目する。インタフェース１６は、そ
の時、通常の方法でバス１２に制御を交渉し、バス１２にアドレスを申し込む。
バス１２の装置は、通常のハンドシェーキングを実行することにより書き込み要
求に応答する。

【００５５】 次に、インタフェース１６は、レジスタ２４のストックされた書き込みデータ
をバス１２に送る。もし、このトランザクションがバーストなら、インタフェー
ス１６は、レジスタ２４からそれをフェッチすることによりバス１２にデータを
送り続ける。しかし、もし、そのトランザクションがシングルサイクル書き込み
なら、インタフェース１６は、バス１２のトランザクションを閉じ、そしてレジ
スタ２０にアクノリッジメントをロードする。このアクノリッジメントは、デー
タもしくはアドレス情報を送ることを必要としないので、ユニークコードがレジ
スタ２０に置き換えられ、そのため、エンコーダ２８は、リンク４６に送信する
ためのフレームにそれを分析する前に、このラインに適切にタグをつけることが
できる。受け取ると、デコーダ３０は、レジスタ２２にロードされそして、実際
にインタフェース１４に転送されるユニークコードを生成し、それは、書き込み
が成功したバス１０の装置にアクノリッジメントを送る。

【００５６】 その代わりに、イニシエータは、読み出し要求を指示するためにアドレスサイ
クルの間にその制御ビットをセットしたら、インタフェース１４が調停権をもて
ば、そのサイクルを受け取る。インタフェース１４は、データを戻す用意がされ
ていないバス１０の調停装置に送る信号を（例えは、リトライ信号、それは、Ｐ
ＣＩ標準のもとに定義されたように停止信号である）。イニシエータはバイトイ
ネーブル情報によりバス１０の信号ラインをドライブすることによりデータサイ
クルを開始できる（しかし、終了しない）。同じ技術を使用して、このアドレス
情報、バイトイネーブル情報が続いて、インタフェース１４により受けられ、そ
してレジスタ１８にタグとともにロードされる。これらの二つのラインの情報は
、それからエンコードされ、そしてリンク４０にシリアに送られる。受信すると
、この情報は、レジスタ２４のスタックにロードされる。実際、インタフェース
１６は、読み出し要求のような第一アイテムに注目し、そしてセコンダリバス１
２にアドレス情報を送る。バス１２で装置は、適切なハンドシェークで応答して
、そして実行する。インタフェース１６は、それからバイトイネーブルを含むレ
ジスタ２４からの情報の次のアイテムをバス１２に転送し、そのようにしてター
ゲット装置は、要求されたデータにより応答できる。この応答テータは、レジス
タ２０にインタフェース１６を介してロードされる。もし、プリ−フェッチが指
示されたら、インタフェース１６は、イニシエータにより要求されるにしろ、要
求されないにしろシークエンシャルなアドレスからレジスタ２０にデータを蓄積
するための多数の連続読み出しサイクルを初期化する。

【００５７】 以前のように、このデータはターゲットであり、フレームに分解され、そして
シリアルにリンク４６の送られ、デコードされて、ロードされる。その送信デー
タは、レジスタ２２に蓄積されるプリ−フェッチデータを含むことがてきる。イ
ンタフェース１４は、プライマリバス１０にデータを返す第一のアイテムを送信
し、そして、もし必要なら、イニシエータが他の読み出しサイクルに処理するこ
とを可能にする。送信されるデータは、レジスタ２２に蓄積されるプリフェッチ
データを含むことができる。インタフェース１４は、プライマリバス１０にデー
タを返す第一アイテムを転送し、そしてもし、必要なら、イニシエータは別の読
み出しサイクルを処理する。もし、別の読み出しサイクルがバーストトランザク
ションの役割を管理されるなら、要求されたデータは、すでにインタフェース１
４によりバス１０にすぐに配送されるためにレジスタ２２に存在する。もし、こ
れらのプリ−フェッチデータが次のサイクルの間に要求されていないなら、その
時、それは廃棄される。

【００５８】 実際、イニシエータは、バス１０の制御を放棄する。次に、バス１２のイニシ
エータ１２は、バス１２の制御のための要求を調停装置７０に送る（図２）。も
し、調停装置７０が制御の恩典を与えるなら、イニシエータはバス１２にアドレ
スを送ることにより読み出しもしくは書き込み要求をする。インタフェース１６
は、このアドレスが配置レジスタ６７に特徴付けられるアドレスの調停範囲にな
いなら、応答する。前と同様の方法であるが、しかしリンク４０、４６の反対方
向のフローにより、インタフェース１６はアドレスとデータサイクルを受取り、
そしてリンク４０、４６によりそれを通信する。バス１０に恩典を与えられる前
に、インタフェース１４はバス１０に関連した調停装置（図示せず）に要求を送
る。

【００５９】 ある場合に、プライマリバス１０のイニシエータは、ポート手段８０、８２、
８４、もしくは８６から読み出す、もしくは書き込むことを望む。これらの４ア
イテムは、ＰＣＩ標準の装置として動作するように配置される。インタフェース
１６は、それ故に、情報がバス１２を介してでなく、バス７８を介してルートさ
れることを除いて、前のように動作する。

【００６０】 他のタイプのトランザクションは、配置レジスタ６７と６８の書き込みと読み
出し（図２）を含めて、実行される。他のタイプのトランザクションは、ＰＣＩ
バス標準（もしくは他のバス標準）で定義される場合、同様に実行できる。

【００６１】 インターラプト信号は、ポートによって、もくは他のＡＳＩＣ５８の装置によ
り生成される。また、外部インターラプトは、ブロック３４により指示されると
して受信される。前に着目したように、インターラプト信号は、リンク４６に送
られたコードに埋め込まれている。システム６０は、インターラプトを受け取る
と、デコードし、そしてブロック５７に転送するが、それはＡＳＩＣ５６のひと
つもしくはそれ以上のピンを簡単化されている（例えば、ＰＣＩ標準のＩＮＴＡ
を実行する）。このインターラプト信号は、ホストバス、もしくはホストプロセ
ッサにインターラプトを転送するインターラプト制御のいずれかに送られる。 システムエラーは、同様の方法で、バス１０に直接にルートされるかもしくは与
えられたハードウェアを使用して処理されるようにあてられているＡＳＩＣ５６
のピンに出力を生成するように転送される。設計者は、望むなら個々のステータ
ス信号を送るようにすることもでき、それは、リンク４０、４６により同様の方
法で操作できる。

【００６２】 様々な修正が、上記の望ましい実施例に関して実施される。他の実施例におい
て、図示のＡＳＩＣは、いくつかのディスクリートバッケージに分割され、ある
場合には、商業的に手に入る集積回路をする。また、リンクに対する媒体は、ワ
イア、オプィカルファイバ、赤外光、ラジオ無線信号、もしくは他のメディアで
良い。さらに、プライマリおよびセコンダリバスは、一つもしくはそれ以上の装
置を持ち、そして、それらの装置は、一つもしくはそれ以上で良く、メモリ装置
および入力／出力装置を含む。さらに、装置は、様々なクロック速度、バンド幅
およびデータレートで動作する。さらに、ブリッジを介してトランザクションが
通過することは、ポステッドライトとしてもしくはプリフェッチデータとして蓄
積されるが、しかしある実施例はそのような技術を使用しない。また、ここに説
明したブリッジは、同じバスもしくは等価もしくは異なるレベルのバスに接続さ
れたプライマリサイドをもつような複数のブリッジを使用する階層の部分でもで
きる。さらに、図示のポートは異なる数もしくはタイプで良く、あるいはある実
施例においては省略できる。また、図示の調停装置は、マスターにより専用され
ない設計のセコンダリバスに対する調停を省略できる。ステップのシークエンス
は上記で省略でき、他の実施例において、これらのステップは、数において、増
加もしくは減少でき、もしくは、本発明の範囲から逸脱することなく異なる命令
で実行される。

【００６３】 あきらかに、本発明の多くの修正と変更が上記の技術に照らして可能である。
それは、それ故に、付属のクレームの範囲で、特に説明したのと別の方法で発明
は実行できる。

【図面の簡単な説明】

【図１】 本発明の原理にかかわるブリッジにおけるリンクにより分離されたブリッジを
示す図式的ブロックダイアログの図である。

【図２】 図１のリンクを使用する本発明の原理にかかわるブリッジを示す図式的ブロッ
ク図である。

【図３】 本発明の原理にかかわる結合システムを使用した図２のブリッジを示す図式的
ブロック図である。

【図４】 図３のケーブルの断面図である。

【図５】 ポータブルコンピュータおよび様々の周辺装置に関係した図３のブリッジの図
である。

【図６】 図５のものに類似しているが、結合ステーションにリンクをサポートするよう
に設計されたアプリケーションスペシフィック集積回路を含むように修正された
ポータブルコンピュータをもつ結合ステーションを示す。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ， ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，Ｃ Ｚ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ ，ＧＭ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】 ／出力装置を含む異なる装置を選択的にアドレスするも のであり、（ｉ）第二バスの装置にアクセスするのに使 用されるのと実質的に同じアドレスタイプを該第一バス 上で使用するものであり、（ii） 第一のものは第二の ものを使用することなく、該第二バスにコンパチブル装 置の一つを調停する

Claims (26)

【特許請求の範囲】
1. 【請求項１】 第一バスから第二バスにアクセスを拡張するためのプロセッ
   サによりアクセス可能なブリッジと、該第一バスおよび第二バスは、それぞれ複
   数のバスとコンパティブルな装置のそれぞれに独立に適合できるものであって、 リンクと、該第一バスと該リンクの間で結合する該１インタフェースと、該第
   二バスと該リンクの間で結合する第二インタフェースと、該単方向ブリッジとし
   て動作し、そして該リンクへの該情報の転送を開始する前に該リンクへの到来ア
   クノリッジメントを待つことなく該第一インタフェースと該第二インタフェース
   のものと異なるフォーマットの該リンクを介してシリアルに情報を転送すること
   が可能な第一インタフェースと第二インタフェースとを備えたことを特徴とする
   ブリッジ。
2. 【請求項２】 バス−コンバティブルな装置はメモリ装置と入力／出力装置
   を含み、該第一インタフェースと該第二インタフェースは、（ａ）該ブリッジを
   通過する方向を特徴つけるペンディングバストランザクションに応答することに
   より該第一バスが第二バスと初期交換することを容認し、および（ｂ）該第一バ
   スを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装
   置および入力／出力装置を含む異なる装置を選択的にアドレスするものでり、 （ｉ）該第二バスの装置にアクセスするのに使用されるのと実質的に同じア
   ドレスタイプを該第一バス上で使用するものであり、 （ii) 第一のものは第二のものを使用することなく、該第二バスにコンパチ
   ブル装置の一つを調停することを特徴とする請求項１に記載のブリッジ。
3. 【請求項３】 該第一インタフェースと第二インタフェースは、該第一バス
   と第二バスの間で情報交換可能であり、該第一バスは該第二バスより高い階層レ
   ベルを与えられてきることを特徴とする階層に従うことを特徴とする請求項１に
   記載のブリッジ。
4. 【請求項４】 該第一インタフェースと該第二インタフェースは、（ａ）該
   第一バスはあらかじめきめられた該第二バスより高い階層に従って、該第一バス
   と第二バスの間で情報を交換するするもはのであり、および（ｂ）該第一バスを
   介して通信する該ホストプロセッサは該第二バスのバスコンパティブルなメモリ
   装置および入力／出力装置を含む異なる一つのものを個々に選択するようにアド
   レスすることが可能であり、 （ｉ）該第一バス装置をアクセスするのに使用使用されるのと同じように使用
   されるのと実質的に同じタイプのアドレスを該第一バスで使用するものであり、 （ii) 第一ものものが第二のものを使用することなく、該第二バスにバスコン
   パティブルな装置の一つを調停すること、および （iii) 調停的な階層レベルを介することなく情報を通過させることがないこ
   とを特徴とする請求項１に記載のブリッジ。
5. 【請求項５】 該第一バスと第二バスはバスコンパティブルな装置がバス通
   信を交渉することを可能にする複数の信号線をもち、該第一インタフェースは、
   該第一バスのペンディングトランザクションが送信され、そして該第二バスによ
   りアクノリッジされる前に該ペンディングトランザクションの処理を開始し、そ
   して少なくとも該第一バスの信号線の一つにリトライ信号を適用するために該第
   一バスのペンディングトランザクションに応答して動作することを特徴とする請
   求項１、２もしくは４に記載のブリッジ。
6. 【請求項６】 該第一バスの信号線のあらゆる情報より少ない情報が該リン
   クを該第一インタフェースにより送信されることを特徴とする請求項１に記載の
   ブリッジ。
7. 【請求項７】 該インタフェースは、該第二バスを介してアクセス可能なバ
   スコンパティブルな装置に対応するアドレスに選択的に応答し、該第一バスにバ
   スコンパティブルな別のものに対応するアドレスに応答することのないようする
   ことを特徴とする請求項１、２もしくは４に記載のブリッジ。
8. 【請求項８】 該予め決められたスケジュールを蓄積するレジスタを構成す
   ることを特徴とする請求項７に記載のブリッジ。
9. 【請求項９】 該第一インタフェースは該予め決められたスケジュールを記
   憶する第一レジスタを備え、該第二インタフェースはレジスタは予め決められた
   スケジュールを記憶することを特徴とする請求項７に記載のブリッジ。
10. 【請求項１０】 該第一レジスタは該第二バスの一つもしくはそれ以上のバ
    スコンパティブルな装置に対するベースアドレスを該第一バスに関連して確立す
    ることを特徴とする請求項８のブリッジ。
11. 【請求項１１】 該第二バスにバスコンパティブルな一つもしくはそれ以上
    の装置に対する該アドレスに関連して確立するためのレジスタを備えることを特
    徴とする請求項１、２もしくは４に記載のブリッジ。
12. 【請求項１２】 該第一インタフェースと該第二インタフェースは、該第
    一バスを介してルートすることなく該第二バスのバスコンパティブル装置間で通
    信可能であることを特徴とする請求項１、２もしくは４のブリッジ。
13. 【請求項１３】 第二バスに対して恩典を与える権限をもつが、該第二イン
    タフェースもしくは該第二バスのバスコンパティブルな装置のいずれか一つに対
    しては第一バスの恩典を与える権限がない調停装置を備えることを特徴とする請
    求項１２に記載のブリッジ。
14. 【請求項１４】 第一インタフェースおよび第二インタフェースは、該リン
    クと該第一バスおよび第二バスの間に接続された第一および第二プログラマブル
    装置を備えることを特徴とする請求項１、２、もしくは４に記載のブリッジ。
15. 【請求項１５】 該第一インタフェースと該第二インタフェースは該リンク
    と該第一バスおよび該第二バスの間にそれぞれ接続される第一および第二アプリ
    ケーションスペシフィック集積回路装置を備えることを特徴とする請求項１、２
    、もしくは４に記載のブリッジ。
16. 【請求項１６】 第一および第二アプリケーションスペシフィック集積回路
    装置は同じ構成であり、それぞれは２つのモードの一つに動作を確立する制御信
    号を受け取るための制御ピンをもつことを特徴とする請求項１５に記載のブリッ
    ジ。
17. 【請求項１７】 第一と第二のアプリケーションスペシフィック集積回路装
    置は、第二バスに恩典を与える権限をもち、該第二インタフェースもしくは該第
    二バスにバスコンパティブルな装置の一つのいずれかに第バスの恩典を与える権
    限をもたないものである。請求項１６のブリッジ、
18. 【請求項１８】 第一および第二のアプリケーションスペシフィック集積回
    路装置は、複数の入力／出力ボートを備える該第二インタフェースに結合される
    複数のポート手段を備えることを特徴とする請求項１５に記載のブリッジ。
19. 【請求項１９】 該ホストプロセッサは、該第二インタフェースが該リンク
    を介して該第一インタフェースに該ホストプロセッサーを中断するための中断信
    号を送信できるものであり、ドライブを中断されることを特徴とする請求項１、
    ２もしくは４に記載のブリッジ。
20. 【請求項２０】 該ホストプロセッサは、エラー信号に応答するものであり
    、該第二インターネットは該リンクを介して該ホストプロセッサーあてのエラー
    信号を送信することを特徴とする請求項１９に記載のブリッジ。
21. 【請求項２１】 該第一バスは予めきめられたクロック速度で動作し、該リ
    ンクは該第一のインタフェースと該予め決められたクロック速度よりビット転送
    レートの大きい該第二インタフェースとの間のデータを伝搬するリンクであるこ
    とを特徴とする請求項１、２もしくは４に記載のブリッジ。
22. 【請求項２２】 一組の該リンクは反対方向に情報を送る一組の単方向リン
    クであることを特徴とする請求項２１に記載のブリッジ。
23. 【請求項２３】 該単方向リイクは異なる信号転送のためにドライブされる
    ことを特徴とする請求項２２に記載のブリッジ。
24. 【請求項２４】 第二バスはＰＣＩバスであることを特徴とする請求項１、
    ２もしくは４に記載のブリッジ。
25. 【請求項２５】 第二インタフェースは、該初期読み出しリクエストを表す
    該リンクからのトランザクションに応答してペンディングの予め予期されるトラ
    ンザクションを満足すために、該リンクに送信を返却するために該第一バスにバ
    スコンパティブルな装置の正当な権限をもつものからデータをフェッチおよびプ
    リフェッチする動作が可能であることを特徴とする請求項１、２もしくは４に記
    載のブリッジ。
26. 【請求項２６】 第一インタフェースおよび第二インタフェースは、少なく
    とも、該第二バス上の一つもしくはそれ以上のバスコンパティブルな装置が、該
    第二バスの装置にアクセスするために使用されたのと実質的に同じタイプのアド
    レスを使用する該第一バスの一つもしくはそれ以上のバスコンパティブルな装置
    にアドレスすることを許可することを特徴とする請求項１、２もしくは４に記載
    のブリッジ。