JPH10105488A - 通信用コントローラ - Google Patents
通信用コントローラInfo
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- JPH10105488A JPH10105488A JP26065696A JP26065696A JPH10105488A JP H10105488 A JPH10105488 A JP H10105488A JP 26065696 A JP26065696 A JP 26065696A JP 26065696 A JP26065696 A JP 26065696A JP H10105488 A JPH10105488 A JP H10105488A
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- Japan
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- data
- received data
- fifo buffer
- read
- pointer
- Prior art date
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Abstract
(57)【要約】
【課題】 ホストコンピュータの割り込み処理を軽減
し、通信プロトコル用ソフトウェアによる処理の負担を
軽くする通信用コントローラを提供する。 【解決手段】 ＦＩＦＯバッファを備えた通信用コント
ローラにおいて、受信データがＦＩＦＯバッファにどこ
まで書き込まれたかを示す値を保持する書き込みポイン
タと、ＦＩＦＯバッファに格納された受信データがどこ
まで読み出されたかを示す値を保持する読み出しポイン
タと、書き込みポインタの値と前記読み出しポインタの
値とを比較し、読み出しポインタの値が大きいときに、
読み出した受信データが無効データであることを示す割
り込み信号をホストコンピュータに対して出力するポイ
ンタ比較器とを有する構成とする。
し、通信プロトコル用ソフトウェアによる処理の負担を
軽くする通信用コントローラを提供する。 【解決手段】 ＦＩＦＯバッファを備えた通信用コント
ローラにおいて、受信データがＦＩＦＯバッファにどこ
まで書き込まれたかを示す値を保持する書き込みポイン
タと、ＦＩＦＯバッファに格納された受信データがどこ
まで読み出されたかを示す値を保持する読み出しポイン
タと、書き込みポインタの値と前記読み出しポインタの
値とを比較し、読み出しポインタの値が大きいときに、
読み出した受信データが無効データであることを示す割
り込み信号をホストコンピュータに対して出力するポイ
ンタ比較器とを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は受信データを一時的
に格納するＦＩＦＯバッファに対する受信データの書き
込み及び読み出しを管理する通信用コントローラに関す
るものである。
に格納するＦＩＦＯバッファに対する受信データの書き
込み及び読み出しを管理する通信用コントローラに関す
るものである。
【０００２】
【従来の技術】ＦＩＦＯ（ｆｉｒｓｔ ｉｎ ｆｉｒｓ
ｔ ｏｕｔ）バッファは、データ通信速度を高速化する
ために用いられるバッファであり、受信データを一時的
に格納するメモリである。ＦＩＦＯバッファに格納され
た受信データは、ホストコンピュータが受け取り可能な
タイミングで、書き込まれた順番に順次読み出され、ホ
ストコンピュータに転送されて所定の処理が実行され
る。
ｔ ｏｕｔ）バッファは、データ通信速度を高速化する
ために用いられるバッファであり、受信データを一時的
に格納するメモリである。ＦＩＦＯバッファに格納され
た受信データは、ホストコンピュータが受け取り可能な
タイミングで、書き込まれた順番に順次読み出され、ホ
ストコンピュータに転送されて所定の処理が実行され
る。
【０００３】従来、ＦＩＦＯバッファ内に格納された受
信データは、１バイトあるいは複数のバイト単位でホス
トコンピュータに対して転送されていた。このときホス
トコンピュータは通信用コントローラからの割り込みに
よる引き取り要求によってデータの転送を受け付けてい
た。
信データは、１バイトあるいは複数のバイト単位でホス
トコンピュータに対して転送されていた。このときホス
トコンピュータは通信用コントローラからの割り込みに
よる引き取り要求によってデータの転送を受け付けてい
た。
【０００４】このような処理を行う従来の通信用コント
ローラとして特開昭６３−８１５５３号公報にその例が
開示されている。
ローラとして特開昭６３−８１５５３号公報にその例が
開示されている。
【０００５】特開昭６３−８１５５３号公報に開示され
た通信用コントローラは、ＦＩＦＯバッファに格納され
た受信データがある所定量に達したときホストコンピュ
ータに対してそのデータの引き取りを要求する割り込み
を発生し、あわせて、受信データを転送した後、次の受
信データがＦＩＦＯバッファに格納されてから所定の時
間が経過したら自動的にデータの引き取りを要求する割
り込みを発生していた。そしてホストコンピュータは割
り込みによる引き取り要求を受け付けると、ＦＩＦＯバ
ッファに格納されたデータを一括して受信していた。
た通信用コントローラは、ＦＩＦＯバッファに格納され
た受信データがある所定量に達したときホストコンピュ
ータに対してそのデータの引き取りを要求する割り込み
を発生し、あわせて、受信データを転送した後、次の受
信データがＦＩＦＯバッファに格納されてから所定の時
間が経過したら自動的にデータの引き取りを要求する割
り込みを発生していた。そしてホストコンピュータは割
り込みによる引き取り要求を受け付けると、ＦＩＦＯバ
ッファに格納されたデータを一括して受信していた。
【０００６】このような方式を採用することで、ホスト
コンピュータに対するデータの受信効率を向上させてい
た。
コンピュータに対するデータの受信効率を向上させてい
た。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
ような従来の通信用コントローラでは、上述したように
所定量の受信データを格納する毎に、受信データの引き
取り要求の割り込みを発生するため、ホストコンピュー
タは一定周期毎にこの通信用コントローラからの割り込
みを処理する必要があった。
ような従来の通信用コントローラでは、上述したように
所定量の受信データを格納する毎に、受信データの引き
取り要求の割り込みを発生するため、ホストコンピュー
タは一定周期毎にこの通信用コントローラからの割り込
みを処理する必要があった。
【０００８】したがって、ホストコンピュータの割り込
み処理が繁雑になり、特に受信データの引き取り要求だ
けでなく、割り込みによる他の要求が同時に発生する
と、その多重割り込みを処理することができる高性能な
ホストコンピュータを使用する必要があった。
み処理が繁雑になり、特に受信データの引き取り要求だ
けでなく、割り込みによる他の要求が同時に発生する
と、その多重割り込みを処理することができる高性能な
ホストコンピュータを使用する必要があった。
【０００９】また、割り込み処理を使用せずに受信デー
タをホストコンピュータに転送するためには、その処理
をスケジュール化されたものにする必要があるため、処
理手順が複雑になり、通信プロトコル用ソフトウェアの
設計時間が増大するという問題があった。
タをホストコンピュータに転送するためには、その処理
をスケジュール化されたものにする必要があるため、処
理手順が複雑になり、通信プロトコル用ソフトウェアの
設計時間が増大するという問題があった。
【００１０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ホスト
コンピュータの割り込み処理を軽減し、通信プロトコル
用ソフトウェアによる処理の負担を軽くする通信用コン
トローラを提供することを目的とする。
る問題点を解決するためになされたものであり、ホスト
コンピュータの割り込み処理を軽減し、通信プロトコル
用ソフトウェアによる処理の負担を軽くする通信用コン
トローラを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明の通信用コントローラは、受信データを一時的に
格納するＦＩＦＯバッファを備え、前記ＦＩＦＯバッフ
ァに対する受信データの書き込み及び読み出しを管理
し、前記ＦＩＦＯバッファから読み出した受信データを
ホストコンピュータに転送する通信用コントローラにお
いて、シリアル信号で入力される前記受信データをパラ
レル信号に変換するシリアルパラレル変換器と、前記パ
ラレル信号に変換された受信データを順次格納するＦＩ
ＦＯバッファと、前記ＦＩＦＯバッファに格納された受
信データを任意の単位で読み出すデータ読み出し部と、
前記受信データが前記ＦＩＦＯバッファにどこまで書き
込まれたかを示すカウント値を保持する書き込みポイン
タと、前記ＦＩＦＯバッファに格納された受信データが
どこまで読み出されたかを示すカウント値を保持する読
み出しポインタと、前記書き込みポインタのカウント値
と前記読み出しポインタのカウント値とを比較し、前記
読み出しポインタのカウント値が大きいときに、前記Ｆ
ＩＦＯバッファから読み出された受信データが無効デー
タであることを示す割り込み信号を前記ホストコンピュ
ータに出力するポインタ比較器と、を有することを特徴
とする。
本発明の通信用コントローラは、受信データを一時的に
格納するＦＩＦＯバッファを備え、前記ＦＩＦＯバッフ
ァに対する受信データの書き込み及び読み出しを管理
し、前記ＦＩＦＯバッファから読み出した受信データを
ホストコンピュータに転送する通信用コントローラにお
いて、シリアル信号で入力される前記受信データをパラ
レル信号に変換するシリアルパラレル変換器と、前記パ
ラレル信号に変換された受信データを順次格納するＦＩ
ＦＯバッファと、前記ＦＩＦＯバッファに格納された受
信データを任意の単位で読み出すデータ読み出し部と、
前記受信データが前記ＦＩＦＯバッファにどこまで書き
込まれたかを示すカウント値を保持する書き込みポイン
タと、前記ＦＩＦＯバッファに格納された受信データが
どこまで読み出されたかを示すカウント値を保持する読
み出しポインタと、前記書き込みポインタのカウント値
と前記読み出しポインタのカウント値とを比較し、前記
読み出しポインタのカウント値が大きいときに、前記Ｆ
ＩＦＯバッファから読み出された受信データが無効デー
タであることを示す割り込み信号を前記ホストコンピュ
ータに出力するポインタ比較器と、を有することを特徴
とする。
【００１２】また、受信データを一時的に格納するＦＩ
ＦＯバッファを備え、前記ＦＩＦＯバッファに対する受
信データの書き込み及び読み出しを管理し、前記ＦＩＦ
Ｏバッファから読み出した受信データをホストコンピュ
ータに転送する通信用コントローラにおいて、シリアル
信号で入力される前記受信データをパラレル信号に変換
するシリアルパラレル変換器と、前記パラレル信号に変
換された受信データを順次格納するＦＩＦＯバッファ
と、前記ＦＩＦＯバッファに格納された受信データを任
意の単位で読み出すデータ読み出し部と、前記ＦＩＦＯ
バッファに前記受信データが書き込まれたことを示すデ
ータ格納情報を保持し、前記ＦＩＦＯバッファから受信
データが読み出されたら該受信データに対応する前記デ
ータ格納情報を削除し、前記データ格納情報が無いとき
に、前記ＦＩＦＯバッファからさらに読み出された受信
データが無効データであること示す割り込み信号を前記
ホストコンピュータに出力するデータビット保持部と、
前記ＦＩＦＯバッファに対する前記受信データの書き込
み時に、前記データビット保持部に前記データ格納情報
を設定するデータビット書き込み部と、を有することを
特徴とする。
ＦＯバッファを備え、前記ＦＩＦＯバッファに対する受
信データの書き込み及び読み出しを管理し、前記ＦＩＦ
Ｏバッファから読み出した受信データをホストコンピュ
ータに転送する通信用コントローラにおいて、シリアル
信号で入力される前記受信データをパラレル信号に変換
するシリアルパラレル変換器と、前記パラレル信号に変
換された受信データを順次格納するＦＩＦＯバッファ
と、前記ＦＩＦＯバッファに格納された受信データを任
意の単位で読み出すデータ読み出し部と、前記ＦＩＦＯ
バッファに前記受信データが書き込まれたことを示すデ
ータ格納情報を保持し、前記ＦＩＦＯバッファから受信
データが読み出されたら該受信データに対応する前記デ
ータ格納情報を削除し、前記データ格納情報が無いとき
に、前記ＦＩＦＯバッファからさらに読み出された受信
データが無効データであること示す割り込み信号を前記
ホストコンピュータに出力するデータビット保持部と、
前記ＦＩＦＯバッファに対する前記受信データの書き込
み時に、前記データビット保持部に前記データ格納情報
を設定するデータビット書き込み部と、を有することを
特徴とする。
【００１３】上記のように構成された通信用コントロー
ラは、ポインタ比較器、あるいはデータビット保持部に
よって、ＦＩＦＯバッファに書き込まれた受信データよ
りも読み出された受信データが多い場合にそのデータが
無効データであることを示す割り込み信号がホストコン
ピュータに対して出力される。
ラは、ポインタ比較器、あるいはデータビット保持部に
よって、ＦＩＦＯバッファに書き込まれた受信データよ
りも読み出された受信データが多い場合にそのデータが
無効データであることを示す割り込み信号がホストコン
ピュータに対して出力される。
【００１４】したがって、ホストコンピュータは、割り
込み信号が送られてこない間はＦＩＦＯバッファからデ
ータを自由に読み出すことができる。
込み信号が送られてこない間はＦＩＦＯバッファからデ
ータを自由に読み出すことができる。
【００１５】また、受信データを余分に読み出した場合
は、割り込み信号が送られてくるため、受け取ったデー
タを無効データとして処理することができる。
は、割り込み信号が送られてくるため、受け取ったデー
タを無効データとして処理することができる。
【００１６】よって、ホストコンピュータは通信プロト
コル用ソフトウェアによって設定される自身のタイミン
グで受信データを受け取ることができる。
コル用ソフトウェアによって設定される自身のタイミン
グで受信データを受け取ることができる。
【００１７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１８】（第１実施例）図１は本発明の通信用コン
トローラの第１実施例の構成を示すブロック図である。
トローラの第１実施例の構成を示すブロック図である。
【００１９】図１において、本実施例の通信用コントロ
ーラは、シリアル信号で入力される受信データＤRXをパ
ラレル信号に変換するシリアル／パラレル変換器１と、
パラレル信号に変換された受信データを順次格納するＦ
ＩＦＯバッファ２と、ＦＩＦＯバッファ２に格納された
受信データを任意の単位で読み出すデータ読み出し部３
と、ＦＩＦＯバッファ２に受信データがどこまで書き込
まれたかを示すカウント値を保持する書き込みポインタ
４と、ＦＩＦＯバッファ２に格納された受信データがど
こまで読み出されたかを示すカウント値を保持する読み
出しポインタ６と、書き込みポインタ４に保持されたカ
ウント値と読み出しポインタ６に保持されたカウント値
とを比較するポインタ比較器５とによって構成される。
ーラは、シリアル信号で入力される受信データＤRXをパ
ラレル信号に変換するシリアル／パラレル変換器１と、
パラレル信号に変換された受信データを順次格納するＦ
ＩＦＯバッファ２と、ＦＩＦＯバッファ２に格納された
受信データを任意の単位で読み出すデータ読み出し部３
と、ＦＩＦＯバッファ２に受信データがどこまで書き込
まれたかを示すカウント値を保持する書き込みポインタ
４と、ＦＩＦＯバッファ２に格納された受信データがど
こまで読み出されたかを示すカウント値を保持する読み
出しポインタ６と、書き込みポインタ４に保持されたカ
ウント値と読み出しポインタ６に保持されたカウント値
とを比較するポインタ比較器５とによって構成される。
【００２０】このような構成において、シリアル信号で
ある受信データＤRXはシリアル／パラレル変換器１によ
ってパラレル信号に変換され、ＦＩＦＯバッファ２に順
次格納される。このとき、書き込みポインタ４はＦＩＦ
Ｏバッファ２に受信データが書き込まれる度にカウント
値をカウントアップする。
ある受信データＤRXはシリアル／パラレル変換器１によ
ってパラレル信号に変換され、ＦＩＦＯバッファ２に順
次格納される。このとき、書き込みポインタ４はＦＩＦ
Ｏバッファ２に受信データが書き込まれる度にカウント
値をカウントアップする。
【００２１】データ読み出し部３は、ＦＩＦＯバッファ
２に格納された受信データをホストコンピュータ７から
出力される読み出し制御信号ＲC に同期して読み出す。
また、読み出しポインタ６は、この読み出し制御信号Ｒ
C に同期してカウント値をカウントアップする。
２に格納された受信データをホストコンピュータ７から
出力される読み出し制御信号ＲC に同期して読み出す。
また、読み出しポインタ６は、この読み出し制御信号Ｒ
C に同期してカウント値をカウントアップする。
【００２２】そして、ポインタ比較器５は、書き込みポ
インタ４のカウント値と読み出しポインタ６のカウント
値とを比較する。
インタ４のカウント値と読み出しポインタ６のカウント
値とを比較する。
【００２３】ポインタ比較器５で比較した結果、書き込
みポインタ４のカウント値が読み出しポインタ６のカウ
ント値よりも大きい場合、読み出されたデータは有効な
データであるため、ホストコンピュータ７はそのデータ
を使用して所定の処理を実行する。
みポインタ４のカウント値が読み出しポインタ６のカウ
ント値よりも大きい場合、読み出されたデータは有効な
データであるため、ホストコンピュータ７はそのデータ
を使用して所定の処理を実行する。
【００２４】逆に、読み出しポインタ６のカウント値が
書き込みポインタ４のカウント値よりも大きい場合、Ｆ
ＩＦＯバッファ２に格納されたデータ数よりも多いデー
タが読み出されたことになるため、その読み出されたデ
ータは無効データとなる。
書き込みポインタ４のカウント値よりも大きい場合、Ｆ
ＩＦＯバッファ２に格納されたデータ数よりも多いデー
タが読み出されたことになるため、その読み出されたデ
ータは無効データとなる。
【００２５】このとき、ポインタ比較器５は、読み出さ
れたデータが無効データであることを示す割り込み信号
ＩP を発生し、ホストコンピュータ７に送信する。ホス
トコンピュータ７はこの割り込み信号ＩP によって受信
データを余分に読み出したことを検知し、受け取ったデ
ータを無効データとして処理する。
れたデータが無効データであることを示す割り込み信号
ＩP を発生し、ホストコンピュータ７に送信する。ホス
トコンピュータ７はこの割り込み信号ＩP によって受信
データを余分に読み出したことを検知し、受け取ったデ
ータを無効データとして処理する。
【００２６】なお、ホストコンピュータ７は、最初の受
信データの受け取りタイミングのみを決定し、その後は
ＦＩＦＯバッファ２がオーバーフローしないようにデー
タ読み出し部３に対して読み出し制御信号ＲC を送信
し、受信データを順次受け取っていく。
信データの受け取りタイミングのみを決定し、その後は
ＦＩＦＯバッファ２がオーバーフローしないようにデー
タ読み出し部３に対して読み出し制御信号ＲC を送信
し、受信データを順次受け取っていく。
【００２７】このような構成にすることで、ホストコン
ピュータ７は割り込み信号ＩP が送られてこない間はＦ
ＩＦＯバッファ２から受信データを自由に読み出すこと
ができる。また、受信データを余分に読み出した場合
は、無効データであることを示す割り込み信号ＩP がポ
インタ比較部５から送られてくるため、受け取ったデー
タを無効データとして処理することができる。
ピュータ７は割り込み信号ＩP が送られてこない間はＦ
ＩＦＯバッファ２から受信データを自由に読み出すこと
ができる。また、受信データを余分に読み出した場合
は、無効データであることを示す割り込み信号ＩP がポ
インタ比較部５から送られてくるため、受け取ったデー
タを無効データとして処理することができる。
【００２８】したがって、ホストコンピュータ７は通信
プロトコル用ソフトウェアによって設定される自身のタ
イミングで受信データを受け取ることができる。
プロトコル用ソフトウェアによって設定される自身のタ
イミングで受信データを受け取ることができる。
【００２９】また、通信プロトコル用ソフトウェアを、
多重割り込み処理を考慮して設計する必要がないため、
例えば、割り込み処理をスケジュール化して、必ずある
タイミングでホストコンピュータ７が受信データを受け
取るといった複雑な処理を行う必要がなくなり、通信プ
ロトコル用ソフトウェアの設計時間が短縮される。
多重割り込み処理を考慮して設計する必要がないため、
例えば、割り込み処理をスケジュール化して、必ずある
タイミングでホストコンピュータ７が受信データを受け
取るといった複雑な処理を行う必要がなくなり、通信プ
ロトコル用ソフトウェアの設計時間が短縮される。
【００３０】さらに、受信データ読み出し時の多重割り
込み処理がないため、ホストコンピュータ７に高性能な
コンピュータを使用する必要がない。
込み処理がないため、ホストコンピュータ７に高性能な
コンピュータを使用する必要がない。
【００３１】なお、本実施例のような構成にすると、書
き込みポインタ４及び読み出しポインタ６のカウント値
を比較するだけで、受信データを余分に読み出したこと
を検知することができるため、シリアル／パラレル変換
器１、データ読み出し部３、及びポインタ比較部５は同
期回路のような簡単な回路で構成することができる。
き込みポインタ４及び読み出しポインタ６のカウント値
を比較するだけで、受信データを余分に読み出したこと
を検知することができるため、シリアル／パラレル変換
器１、データ読み出し部３、及びポインタ比較部５は同
期回路のような簡単な回路で構成することができる。
【００３２】（第２実施例）図２は本発明の通信用コン
トローラの第２実施例の構成を示すブロック図である。
トローラの第２実施例の構成を示すブロック図である。
【００３３】図２において、本実施例の通信用コントロ
ーラは、シリアル信号で入力される受信データＤRXをパ
ラレル信号に変換するシリアル／パラレル変換器１１
と、受信データが書き込まれたことを示すデータ格納情
報を保持するデータビット保持部１９を備え、パラレル
信号に変換された受信データを順次格納するＦＩＦＯバ
ッファ１２と、ＦＩＦＯバッファ１２に格納された受信
データを任意の単位で読み出すデータ読み出し部１３
と、データビット保持部１９にデータ格納情報を書き込
むデータビット書き込み部１８とによって構成される。
ーラは、シリアル信号で入力される受信データＤRXをパ
ラレル信号に変換するシリアル／パラレル変換器１１
と、受信データが書き込まれたことを示すデータ格納情
報を保持するデータビット保持部１９を備え、パラレル
信号に変換された受信データを順次格納するＦＩＦＯバ
ッファ１２と、ＦＩＦＯバッファ１２に格納された受信
データを任意の単位で読み出すデータ読み出し部１３
と、データビット保持部１９にデータ格納情報を書き込
むデータビット書き込み部１８とによって構成される。
【００３４】このような構成において、シリアル信号で
ある受信データＤRXはシリアル／パラレル変換器１１に
よってパラレル信号に変換され、ＦＩＦＯバッファ１２
に順次格納される。
ある受信データＤRXはシリアル／パラレル変換器１１に
よってパラレル信号に変換され、ＦＩＦＯバッファ１２
に順次格納される。
【００３５】このとき、ＦＩＦＯバッファ１２が有する
データビット保持部１９には、ＦＩＦＯバッファ１２に
受信データが書き込まれたことを示すデータ格納情報
（１ビット）が書き込まれる。このデータ格納情報はデ
ータビット書き込み部１８によって設定され、データビ
ット書き込み部１８は受信データが書き込まれる度に、
データ格納情報を書き込むデータビットに”１”を設定
する。
データビット保持部１９には、ＦＩＦＯバッファ１２に
受信データが書き込まれたことを示すデータ格納情報
（１ビット）が書き込まれる。このデータ格納情報はデ
ータビット書き込み部１８によって設定され、データビ
ット書き込み部１８は受信データが書き込まれる度に、
データ格納情報を書き込むデータビットに”１”を設定
する。
【００３６】また、ＦＩＦＯバッファ１２に格納された
受信データは、ホストコンピュータから出力される読み
出し制御信号ＲC に同期して、データ読み出し部１３に
よって読み出され、ホストコンピュータ１７に転送され
る。このとき、データビット保持部１８は読み出された
受信データに対応するデータビットを”０”に設定する
（データ格納情報を削除する）。
受信データは、ホストコンピュータから出力される読み
出し制御信号ＲC に同期して、データ読み出し部１３に
よって読み出され、ホストコンピュータ１７に転送され
る。このとき、データビット保持部１８は読み出された
受信データに対応するデータビットを”０”に設定する
（データ格納情報を削除する）。
【００３７】そして、ＦＩＦＯバッファ１２から全ての
受信データが読み出されるとＦＩＦＯバッファ１２には
受信データがなくなるため、データビット保持部１９の
データビットが全て”０”に設定される。このとき、さ
らに受信データが読み出されると、データビット保持部
１９は読み出されたデータが無効データであることを示
す割り込み信号ＩP を発生する。ホストコンピュータ７
はこの割り込み信号Ｉ P によって受信データを余分に読
み出したことを検知し、受け取ったデータを無効データ
として処理する。
受信データが読み出されるとＦＩＦＯバッファ１２には
受信データがなくなるため、データビット保持部１９の
データビットが全て”０”に設定される。このとき、さ
らに受信データが読み出されると、データビット保持部
１９は読み出されたデータが無効データであることを示
す割り込み信号ＩP を発生する。ホストコンピュータ７
はこの割り込み信号Ｉ P によって受信データを余分に読
み出したことを検知し、受け取ったデータを無効データ
として処理する。
【００３８】このような構成においても、ホストコンピ
ュータ１７は、割り込み信号ＩP が送られてこない間は
ＦＩＦＯバッファ１２から受信データを自由に読み出す
ことができる。また、受信データを余分に読み出した場
合は、データビット保持部１９から無効データであるこ
とを示す割り込み信号ＩP が送られてくるため、受け取
ったデータを無効データとして処理することができる。
ュータ１７は、割り込み信号ＩP が送られてこない間は
ＦＩＦＯバッファ１２から受信データを自由に読み出す
ことができる。また、受信データを余分に読み出した場
合は、データビット保持部１９から無効データであるこ
とを示す割り込み信号ＩP が送られてくるため、受け取
ったデータを無効データとして処理することができる。
【００３９】したがって、本実施例の構成においても、
第１実施例と同様にホストコンピュータは通信プロトコ
ル用ソフトウェア処理に応じて設定された自身のタイミ
ングで受信データを受け取ることができ、第１実施例と
同様の効果を得ることができる。
第１実施例と同様にホストコンピュータは通信プロトコ
ル用ソフトウェア処理に応じて設定された自身のタイミ
ングで受信データを受け取ることができ、第１実施例と
同様の効果を得ることができる。
【００４０】なお、本実施例のＦＩＦＯバッファ１２は
受信データの有無をデータビットに書き込まれたデータ
格納情報によって示しているに過ぎないため、データビ
ット保持部１９に、全てのデータビットが”０”に設定
されたことを検出する回路を設ける必要がある。したが
って第１実施例のポインタ比較部よりも回路が複雑にな
る。
受信データの有無をデータビットに書き込まれたデータ
格納情報によって示しているに過ぎないため、データビ
ット保持部１９に、全てのデータビットが”０”に設定
されたことを検出する回路を設ける必要がある。したが
って第１実施例のポインタ比較部よりも回路が複雑にな
る。
【００４１】また、本実施例ではＦＩＦＯバッファ１２
にデータビット保持部１９を備えた構成を示している
が、ＦＩＦＯバッファ１２にデータビット保持部１９を
必ず備える必要はなく、データビット保持部１９をメモ
リを備えた独立した回路で構成してもよい。
にデータビット保持部１９を備えた構成を示している
が、ＦＩＦＯバッファ１２にデータビット保持部１９を
必ず備える必要はなく、データビット保持部１９をメモ
リを備えた独立した回路で構成してもよい。
【００４２】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４３】ポインタ比較器、あるいはデータビット保
持部が、ＦＩＦＯバッファに格納された受信データより
も読み出された受信データが多い場合に、そのデータが
無効データであることを示す割り込み信号をホストコン
ピュータに出力することで、ホストコンピュータは通信
プロトコル用ソフトウェアによって設定される自身のタ
イミングで受信データを受け取ることができる。
持部が、ＦＩＦＯバッファに格納された受信データより
も読み出された受信データが多い場合に、そのデータが
無効データであることを示す割り込み信号をホストコン
ピュータに出力することで、ホストコンピュータは通信
プロトコル用ソフトウェアによって設定される自身のタ
イミングで受信データを受け取ることができる。
【００４４】したがって、通信プロトコル用ソフトウェ
アに多重割り込み処理を考慮して設計する必要がないた
め、通信プロトコル用ソフトウェアの設計時間が短縮さ
れる。
アに多重割り込み処理を考慮して設計する必要がないた
め、通信プロトコル用ソフトウェアの設計時間が短縮さ
れる。
【００４５】さらに、受信データ読み出し時の多重割り
込み処理がないため、ホストコンピュータに高性能なコ
ンピュータを使用する必要がない。
込み処理がないため、ホストコンピュータに高性能なコ
ンピュータを使用する必要がない。
【図１】本発明の通信用コントローラの第１実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の通信用コントローラの第２実施例の構
成を示すブロック図である。
成を示すブロック図である。
１、１１ シリアル／パラレル変換器 ２、１２ ＦＩＦＯバッファ ３、１３ データ読み出し部 ４ 書き込みポインタ ５ ポインタ比較器 ６ 読み出しポインタ ７、１７ ホストコンピュータ １８ データビット書き込み部 １９ データビット保持部
Claims (2)
- 【請求項１】 受信データを一時的に格納するＦＩＦＯ
バッファを備え、前記ＦＩＦＯバッファに対する受信デ
ータの書き込み及び読み出しを管理し、前記ＦＩＦＯバ
ッファから読み出した受信データをホストコンピュータ
に転送する通信用コントローラにおいて、 シリアル信号で入力される前記受信データをパラレル信
号に変換するシリアルパラレル変換器と、 前記パラレル信号に変換された受信データを順次格納す
るＦＩＦＯバッファと、 前記ＦＩＦＯバッファに格納された受信データを任意の
単位で読み出すデータ読み出し部と、 前記受信データが前記ＦＩＦＯバッファにどこまで書き
込まれたかを示すカウント値を保持する書き込みポイン
タと、 前記ＦＩＦＯバッファに格納された受信データがどこま
で読み出されたかを示すカウント値を保持する読み出し
ポインタと、 前記書き込みポインタのカウント値と前記読み出しポイ
ンタのカウント値とを比較し、前記読み出しポインタの
カウント値が大きいときに、前記ＦＩＦＯバッファから
読み出された受信データが無効データであることを示す
割り込み信号を前記ホストコンピュータに出力するポイ
ンタ比較器と、を有することを特徴とする通信用コント
ローラ。 - 【請求項２】 受信データを一時的に格納するＦＩＦＯ
バッファを備え、前記ＦＩＦＯバッファに対する受信デ
ータの書き込み及び読み出しを管理し、前記ＦＩＦＯバ
ッファから読み出した受信データをホストコンピュータ
に転送する通信用コントローラにおいて、 シリアル信号で入力される前記受信データをパラレル信
号に変換するシリアルパラレル変換器と、 前記パラレル信号に変換された受信データを順次格納す
るＦＩＦＯバッファと、 前記ＦＩＦＯバッファに格納された受信データを任意の
単位で読み出すデータ読み出し部と、 前記ＦＩＦＯバッファに前記受信データが書き込まれた
ことを示すデータ格納情報を保持し、前記ＦＩＦＯバッ
ファから受信データが読み出されたら該受信データに対
応する前記データ格納情報を削除し、前記データ格納情
報が無いときに、前記ＦＩＦＯバッファからさらに読み
出された受信データが無効データであること示す割り込
み信号を前記ホストコンピュータに出力するデータビッ
ト保持部と、 前記ＦＩＦＯバッファに対する前記受信データの書き込
み時に、前記データビット保持部に前記データ格納情報
を設定するデータビット書き込み部と、を有することを
特徴とする通信用コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26065696A JPH10105488A (ja) | 1996-10-01 | 1996-10-01 | 通信用コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26065696A JPH10105488A (ja) | 1996-10-01 | 1996-10-01 | 通信用コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105488A true JPH10105488A (ja) | 1998-04-24 |
Family
ID=17350956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26065696A Pending JPH10105488A (ja) | 1996-10-01 | 1996-10-01 | 通信用コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105488A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
| KR100431132B1 (ko) * | 2000-12-28 | 2004-05-12 | 엘지전자 주식회사 | 인터럽트 처리 장치 |
| CN100448199C (zh) * | 2007-01-10 | 2008-12-31 | 北京航空航天大学 | 双机通讯板 |
-
1996
- 1996-10-01 JP JP26065696A patent/JPH10105488A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
| KR100431132B1 (ko) * | 2000-12-28 | 2004-05-12 | 엘지전자 주식회사 | 인터럽트 처리 장치 |
| CN100448199C (zh) * | 2007-01-10 | 2008-12-31 | 北京航空航天大学 | 双机通讯板 |
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