CN100448199C - 双机通讯板 - Google Patents

Abstract

本发明公开了一种双机通讯板，属于计算机通讯技术。包括地址译码及读写控制模块、总线驱动与隔离模块、数据存储模块、远距离数据差动传输模块和中断控制模块；所述地址译码及读写控制模块一端连接计算机ISA总线上的地址总线，另一端连接所述数据存储模块的读写控制信号端；所述存储模块的数据线通过所述总线驱动与隔离模块挂接到所述ISA总线上；所述远距离数据差动传输模块一端连接数据存储模块的数据线，另外一端连接远端接口卡的远距离数据差动传输模块；所述中断控制模块一端连接ISA总线的中断控制线，一端连接外部中断请求端。本发明用于双机通讯，具有价格低、通讯协议简单、通讯距离长、数据传送量大、实时性好和可靠性高等特点。

Description

双机通讯板

技术领域

本发明涉及计算机通讯技术，特别涉及两台计算之间进行实时、长距离通讯的并行通讯技术，具体的说是一种双机通讯板。

背景技术

系统的通讯可以划分为并行和串行两种。串行通讯因数据线少、传送距离长、可靠性高而广泛用于大量的PC外设与PC通讯，如终端、打印机、磁盘等。串行通讯的不足之处是传送信息数据格式烦琐、传送速度慢、传送效率低、实时性差，无法应用于高速实时数据通讯。并行通讯的特点是采用多位数据线并行传送信息，不要求有固定的格式。并行通讯适合于近距离、高速信息传送。并行通讯的实现主要采用三种方式，即缓存器、双口RAM和FIFO(先进先出缓冲器)。缓存器方式存储数据量小，需要采用严格的通信协议才能保证数据的正确传输，不适合大数据量的高速传输；双口RAM方式速度快，但需要占用PC机大量而宝贵的存储器地址资源，使用时还要注意避免地址冲突；FIFO方式速度同双口RAM一样，由于没有地址总线，不会产生地址冲突，接口电路简洁且不占用系统地址资源，系统移植或升级换代方便。

发明内容

本发明要解决的技术问题是提供一种双机通讯板，仅占用少量的系统资源就可实现两机之间数据的快速交换，而且控制简单，不会产生地址冲突；成本低，传输距离长。

本发明解决其技术问题所采用的技术方案是：包括地址译码及读写控制模块、总线驱动与隔离模块、数据存储模块、远距离数据差动传输模块和中断控制模块；所述地址译码及读写控制模块一端连接计算机ISA总线上的地址总线，另一端连接所述数据存储模块的读写控制信号端；所述存储模块的数据线通过所述总线驱动与隔离模块挂接到所述ISA总线上；所述远距离数据差动传输模块一端连接数据存储模块的数据线，另外一端连接远端接口卡的远距离数据差动传输模块；所述中断控制模块一端连接ISA总线的中断控制线，一端连接外部中断请求端。

所述远距离数据差动传输模块中的接口连接线采用60芯排线。

本发明所产生的有益效果是：仅占用少量系统资源即可实现两机间数据的快速交换，通讯准确而快速，可以进行异地存储；控制简单，不会产生地址冲突；成本低，传输距离长；工作方式多样，通讯板可以工作在中断和查询两种工作方式；在硬件中使用了数据驱动芯片与锁存触发芯片，充分考虑了总线的负载平衡及中断线的驱动能力；数据状态可读、写，易调试；抗干扰性强、可靠性高。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1为本发明的电路原理图；

图2为本发明的数据存储模块的电路原理图；

图3为本发明的地址译码模块的一种实施例的电路结构图；

图4为本发明的状态设置模块的一种实施例的电路结构图；

图5为本发明的数据存储模块的一种实施例的电路结构图；

图6为外部接口电路的一种实施例的电路结构图；

图7为系统状态指示电路的一种实施例的电路结构图；

图8为ISA中断跳线的电路结构图；

图9为去耦电容电路的电路结构图；

图10为本发明的双机通讯板的控制软件的工作流程图。

具体实施方式

如图1所示，本发明的双机通讯板包括：

地址译码及读写控制模块：此模块一端连接ISA总线上的地址总线，一端连接数据存储模块的读写控制信号端，从ISA总线上出来的地址信号经过译码后选通数据存储模块，然后通过读写控制信号进行读写；

总线驱动与隔离模块：存储模块的数据线通过此模块挂接到ISA总线上，以实现总线负载平衡和隔离，以便在未选通数据存储模块的时候，数据存储模块不挂接到ISA总线上；

数据存储模块：此模块也即FIFO存储器模块，用作双机通讯的数据缓冲单元，此模块的结构原理图2所示：

该模块设计中采用了Intergrated Device Technology，Inc.生产的IDT7200系列FIFO存储器芯片，这是一种高速、低功耗的先进先出双端口存储缓冲器。IDT7200提供一个比特位由用户选择用于控制或奇偶校验，同时提供重传功能。它使用内部指针载入和取出数据，数据输入和读出由写(w)和读(R)控制。该器件使用满标志(FF)和空标志(EF)以防止数据上溢和下溢，半满标志(HF)用于通讯控制。RS用于复位。通过它的扩展逻辑可以进行无限制的深度和宽度扩展，这样就可以方便地扩展为适于总线读写操作的各种容量的16或32位的数据存储缓冲区。当w信号有效时，总线上的数据顺序读入FIFO内部RAM阵列，同时内部写指针计数器加一；当R信号有效时，FIFO内部RAM阵列中的数据被顺序读出，同时内部读指针计数器加一。根据读写指针计数器的值可以确定EF、HF、FF的状态。RS信号有效时，进行复位操作，读写指针计数器同时置零。此模块的写(w)和读(R)连接地址译码模块，当处理器需要读取或写入数据时，通过地址译码电路产生电平信号实现数据的读写命令。同时此模块的数据端通过总线驱动与隔离模块连接到处理器数据总线上以进行数据的并行传送。

双机间的高速数据收发都是通过此数据存储模块来完成的，数据存储模块的读写控制信号端连接地址译码及读写控制模块端，以实现数据读写控制，它的数据线即连接总线驱动与隔离模块，又连接着远距离数据差动传输模块，以实现本地与远端数据的收发；

远距离数据差动传输模块：此模块一端连接数据存储模块的数据线，另外一端连接远端接口卡的远距离数据差动传输模块，以实现数据的远距离差动传输，提高数据传输的驱动能力和抗干扰能力；

中断控制模块：该模块实现以中断方式的数据写入与读出，一端连接ISA总线的中断控制线，一端连接外部中断请求端，通过此模块可以实现数据输入输出的及时响应。

如图3所示的地址译码电路的一种实施方式，该电路由通用可编程芯片，以及译码选择电路和三态缓冲门电路组成。通用可编程芯片GAL20V8的输入端连接地址系统地址总线和控制总线以便进行地址译码产生控制信号。译码选择电路的S1、S2(DIP开关)用于选择不同的译码方式。三态缓冲门电路连接控制信号端，以便进行总线驱动与隔离。

在这里用到了通用可编程芯片GAL20V8，它具有64个与门的与阵列可编程，有8个输出逻辑单元OLMC(Output Logic Macro Cell)，最多允许8个输出量，输入端具有输入缓冲器，采用E2CMOS技术，有64位的移位寄存器，64位电子标签寄存器，一位加密单元，一位整体擦除标志单元和82位的结构控制字寄存器以及固定的或阵列。GAL可以用电压信号擦除并可重新编程，通过编程可将OLMC设置成不同的工作状态，这样同一型号的GAL器件就实现PAL器件所有的各种输出电路工作模式，增强器件的通用性。

GAL芯片输入信号：

A9-A1：  地址输入信号。

S1：     地址配置跳线接口。两块板卡采用不同的跳线，取得不同的地址配置。

IOW：    ISA I/O写信号。

IOR：    ISA I/O读信号。

AEN：    ISA非DMA操作指示信号。

GAL译码输出信号：

WOUT：    对方计算机进行写信号，低有效。

RFIFO：   读本机FIFO信号，低有效。

RSFIFO：  本地FIFO复位信号，低有效。

WSTAT：   设置本机状态信号，高有效。

RSTAT：   读对本地FIFO状态及对方机状态信号，低有效。

RT：      本机FIFO读指针复位信号，低有效。

CSTOL：   本机总选通信号，低有效。

根据ISA总线特点，采用I/O映射方式(即端口独立编址方式)进行寻址，在这种寻址方式下，端口地址不占用存储器空间，所有的端口地址单独编制构成一个I/O空间，且I/O指令和访问存储器指令有明显区别，可使程序清晰、便于理解；还有I/O指令短，执行时间少。同时采用通用可编程器件GAL20V8对A1～A9、IOR、IOW、AEN以及S1、S2(DIP开关)进行译码。得出七根信号线提供给电路板。由于采用通用可编程器件GAL20V8，使得此板的I/O地址设置极为灵活，不受限制。

本发明还可包括状态设计模块，状态设置主要是靠软件在ISA板卡的I/O数据端口输出到缓冲器上，如图4所示：74HC573为八位三态输出锁存器用于设置系统状态，74HC541为三态输出总线缓冲器用于处理器读取系统的状态。处理器通过数据总线向74HC573写入数据后并所存从而达到设置系统状态的目的，而74HC541则是用来读取系统状态的。74HC573的输入端连接系统数据总线，输出端即为状态位。而74HC541的输入端连接系统状态，输出则连接系统数据总线。两者输入输出方向刚好相反。

T-EN：输出允许，高电平有效

R-EN：输入允许，高电平有效

IRQ-T：中断产生信号，用于向对方申请中断。

GAL1-T、GAL2-T：双方观察信号，向对方表征本板状态的信号线。每台计算机通过输出两根信号线向对方机表明本机的状态，实现传输控制。本机输出状态信号如下表：

本机状态	GAL1-T	GAL2-T
			请求读状态(要求对方机传入数据)	0	0
请求写状态(要求对方机接受数据)	0	1
			请求重写状态(要求对方机重新传入数据)	1	0
空闲态	1	1

数据的存取是整个通讯板的核心部分，这一功能模块实现的硬件电路如图5所示，该部分主要有两片8位FIFO芯片和两片74HC245八同相三态总线收发器构成。两片8位FIFO芯片IDT7203通过串接构成16位的FIFO，以便进行16位数据的并行传送。FIFO芯片的数据线通过三态总线收发器挂到处理器数据总线上，它的读写控制信号端连接着译码电路的读写控制输出端。状态输出端通过74HC541连接到数据总线上进行状态读取。

在这里主要考虑了总线的驱动与隔离。为了使板上的数据总线与主板接口的数据总线相隔离，无论数据在读还是在写所经过的路径上均有驱动/缓冲芯片，这样同时也解决了ISA总线的负载平衡问题。

为了满足长距高传输的要求，本发明的双机通讯板的接口处可以采用SN75174/SN175，其硬件电路图如图6所示：此部分各用了五片SN75174/SN175芯片，用来实现RS-422与TTL的互相转换，从而达到数据的远距离传输的可靠性。SN75174为TTL转RS-422芯片，发送的每个数据位连接此芯片的输入端，每一位输入都有两路相对应的差分信号输出进行远距离传输，接收端的过程则相反，把差分信号转为标准的TTL信号以便处理器读取。

差动平衡、电平转换芯片SN75174和SN75175是差分驱动器/接收器，是RS-422与TTL电平转换最常用的芯片，符合EIA标准RS-422规范，内有四个独立电路，每两个有公共使能端，使用+5电源，是用于噪声环境中长总线线路的多点传输功能上可与MC3487/MC3486互换。

为了使整个电路能工作在最佳的状态，还可以包括如下电路：

1、系统状态指示电路，为了调试和使用、维护方便。该电路结构如图7所示，将电阻和发光二极管串接后再并联，一端接地，另一端接系统状态信号输出端，用于观察通讯板的状态。

2、中断跳线与中断选择电路，如图8所示，设计中提供了五种中断号可以选择，每种中断引线相应连接着ISA总线上对应中断号的线，因为具体的每台PC机空闲的中断号未必完全一致，故对中断信号的选择作了硬跳线。

3、去耦电容，如图7所示，该电路由多个电容并联后一端接电源、另一端接地构成，所有电容都是0.1μf的电容，放在各个芯片的电源旁边。以上电容作用在于去除高频干扰，使电路板上的电源非常纯净。

本发明采用了中断通讯方式，整个通讯电路的软件可以由C语言编制而成，分发送和接收两部分，其具体的程序框图如图10所示。

在通信中要遵守接收数据优先发送数据的原则，当同时可以发送和接受数据时，应先接收数据。同双端口RAM方式相比，这种方式占用更少的资源。同时由于存在FIFO的内部指针，避免了两个系统同时读写同一存储空间，因此在实现不间断数据传输中不会产生地址冲突。通信协议非常简单，由于EF和FF标志位的存在，不会产生上溢和下溢现象。因此，不需要严格的流量控制，不会由于双方速度不一致而发生数据的堵塞及通信数据溢出丢失。与“应答式停-等流控制技术”相比，减少了握手次数，提高了通信速率。在数据传输通道不可靠的情况下，通过对数据进行信道编码，并利用FIFO的校验位和重传机制同样可以实现数据的可靠传输。

该通讯板具有价格低廉、通讯协议简单、通讯距离长、数据传送量大、实时性好和可靠性好等特点，满足了集散控制系统实时传送数据的要求。同时，FIFO存储芯片是成系列生产的，随者存储容量一定程度的增加，外部引脚数不会增加，为以后系统的升级带来方便。该通讯板可以保证通讯一帧数据占用上下位机的时间小于50μs，数据传输时间小于100μs。

Claims (2)

1、双机通讯板，其特征在于：包括地址译码及读写控制模块、总线驱动与隔离模块、数据存储模块、远距离数据差动传输模块、中断控制模块；所述地址译码及读写控制模块一端连接计算机ISA总线上的地址总线，另一端连接所述数据存储模块的读写控制信号端；所述存储模块的数据线通过所述总线驱动与隔离模块挂接到所述ISA总线上；所述远距离数据差动传输模块一端连接数据存储模块的数据线，另外一端连接远端接口卡的远距离数据差动传输模块；所述中断控制模块一端连接ISA总线的中断控制线，一端连接外部中断请求端；所述的数据的存取模块由两片8位FIFO芯片和两片8位同相三态总线收发器构成，两片8位FIFO芯片通过串接构成16位的FIFO，以便进行16位数据的并行传送；FIFO芯片的数据线通过三态总线收发器挂到处理器数据总线上，它的读写控制信号端连接着译码电路的读写控制输出端，状态输出端通过三态总线收发器连接到数据总线上进行状态读取。

2、根据权利要求1所述的双机通讯板，其特征在于：所述远距离数据差动传输模块中的接口连接线采用60芯排线。

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