CN203950307U

CN203950307U - 基于高性能bw100芯片的sar并行处理装置

Info

Publication number: CN203950307U
Application number: CN201420298373.7U
Authority: CN
Inventors: 孙晓晖; 孙家敬; 史鸿生; 姚虹; 齐子国; 丁泉
Original assignee: CETC 38 Research Institute
Current assignee: CETC 38 Research Institute
Priority date: 2014-06-06
Filing date: 2014-06-06
Publication date: 2014-11-19
Anticipated expiration: 2024-06-06

Abstract

本实用新型涉及一种基于高性能BW100芯片的SAR并行处理装置，包括一个主BW100芯片和一个从BW100芯片，二者之间通过一个LINK口相连，二者分别通过2路LINK口与FPGA控制器的输入输出端相连，FPGA控制器外挂DDR3存储器作为共享内存，FPGA控制器的输入输出端还分别与第一、二QDRIISRAM存储器的输入输出端相连。本实用新型采用BW100芯片作为SAR成像处理核心处理器，具有并行计算能力强、数据通讯能力强，整体性能优越，适用于SAR实时成像处理领域。

Description

基于高性能BW100芯片的SAR并行处理装置

技术领域

本实用新型涉及SAR实时成像处理技术领域，尤其是一种基于高性能BW100芯片的SAR并行处理装置。

背景技术

新型高分辨SAR雷达对实时成像处理系统性能提出了很高的要求，在国产化的要求下，采用具有自主产权的高性能处理器具有非常重要的意义。

SAR实时成像处理具有计算量大、数据量大的特点，目前业界多选用AD公司的TS201以及TI的TMS320C6678作为核心处理芯片，TS201峰值运算能力为3.6GFlops；TMS320C6678有8个核，峰值运算能力为128Gflops，从使用看TMS320C6678的处理能力仅为TS201 5～6倍，TMS320C6678实际性能下降的主要原因是SAR成像存在大数据吞吐，引起数据通讯和计算能力存在不平衡。从系统性能分析看，处理好数据通讯和计算能力的平衡是提升整个实时成像处理能力的关键。数据通讯能力提升主要包括两个部分，一是选择大数据通讯带宽的器件，二是改进行、列读取的方式，改善跨页存取效率降低的问题。

BW100是我国从体系结构、指令集到软硬件开发环境均具有完全自主知识产权的新一代高性能通用数字信号处理器，主频达300MHz，峰值运算能力高达18GFLOPS，片内存储器容量为28Mbit，有4对300M双向高速链路口，以及64位DDR2接口。BW100内部计算性能优越，但也存在数据通讯和计算能力存在不平衡的问题。此外，BW100没有设计簇总线接口，不便于多处理器协同处理同一块SAR数据。

实用新型内容

本实用新型的目的在于提供一种并行计算能力强、SAR数据通讯能力强、行/列读写效率高的基于高性能BW100芯片的SAR并行处理装置，包括一个主BW100芯片和一个从BW100芯片，二者之间通过一个LINK口相连，二者分别通过2路LINK口与FPGA控制器的输入输出端相连，FPGA控制器外挂DDR3存储器作为共享内存，FPGA控制器的输入输出端还分别与第一、二QDRII SRAM存储器的输入输出端相连。

所述主、从BW100芯片通过FPGA控制器内部的第一数据通讯通道与第一、二QDRII SRAM存储器通讯，所述第一数据通讯通道包括第一、二LINK接口，主BW100芯片通过第一LINK接口分别与LINK1收FIFO、LINK1发FIFO通讯，从BW100芯片通过第二LINK接口分别与LINK2收FIFO、LINK2发FIFO通讯，用于接收回波数据输入的QDRII发缓存的输出端分别与LINK1收FIFO、LINK2收FIFO的输入端相连，LINK1发FIFO、LINK2发FIFO的输出端均与QDRII收缓存的输入端相连，QDRII收缓存的输出端与数据切换单元的输入端相连，数据切换单元的输出端与QDRII发缓存的输入端相连，数据切换单元的输入输出端分别与第一、二QDRII接口相连，第一、二QDRII接口分别与第一、二QDRII SRAM存储器相连。

所述第一、二QDRII SRAM存储器通过FPGA控制器内部的第二数据通讯通道与DDR3存储器通讯，所述第二数据通讯通道包括分别与第一、二QDRII SRAM存储器相连的第一、二QDRII接口，第一、二QDRII接口的输入输出端均与数据切换单元的输入输出端相连，数据切换单元通过DDR3收缓存与DDR3接口的输入端相连，DDR3接口与DDR3存储器相连，DDR3接口的输出端通过DDR3发缓存与数据切换单元的输入端相连。

由上述技术方案可知，本实用新型采用国产化高性能BW100作为核心元器件，满足国产化的要求；采用FPGA控制器外挂DDR3存储器作为共享内存，在解决多片BW100协同处理同一块SAR数据的同时，避免研制周期过长导致DDR2存储器停产；采用第一、二QDRII SRAM乒乓完成SAR数据行、列读写缓冲，解决地址跳变访问情况下，大量的翻页操作引起的效率低下的问题。此外，本实用新型采用BW100芯片作为SAR成像处理核心处理器，同时具有并行计算能力强、数据通讯能力强，整体性能优越，适用于SAR实时成像处理领域。

附图说明

图1是本实用新型的电路框图。

图2是主、从BW100芯片与第一、二QDRII SRAM存储器之间数据通讯的示意图。

图3是主、从BW100芯片与第一、二QDRII SRAM存储器之间数据通讯的工作时序图。

图4是第一、二QDRII SRAM存储器与DDR3存储器之间数据通讯的示意图。

图5是第一、二QDRII SRAM存储器与DDR3存储器之间数据通讯的工作时序图。

图6是DDR3存储器数据存储的示意图。

具体实施方式

如图1所示，一种基于高性能BW100芯片的SAR并行处理装置，包括一个主BW100芯片和一个从BW100芯片，二者之间通过一个LINK口相连，二者分别通过2路LINK口与FPGA控制器1的输入输出端相连，FPGA控制器1外挂DDR3存储器作为共享内存，FPGA控制器1的输入输出端还分别与第一、二QDRII SRAM存储器的输入输出端相连。本实用新型采用两片高性能的BW100芯片完成SAR成像处理，处理能力达到36GFLOPS，两片BW100芯片采用一主一从控制模式，通过LINK3完成处理器间的互联，实现控制、数据通讯和状态反馈。

如图2所示，所述主、从BW100芯片通过FPGA控制器1内部的第一数据通讯通道与第一、二QDRII SRAM存储器通讯，所述第一数据通讯通道包括第一、二LINK接口，主BW100芯片通过第一LINK接口分别与LINK1收FIFO、LINK1发FIFO通讯，从BW100芯片通过第二LINK接口分别与LINK2收FIFO、LINK2发FIFO通讯，用于接收回波数据输入的QDRII发缓存的输出端分别与LINK1收FIFO、LINK2收FIFO的输入端相连，LINK1发FIFO、LINK2发FIFO的输出端均与QDRII收缓存的输入端相连，QDRII收缓存的输出端与数据切换单元的输入端相连，数据切换单元的输出端与QDRII发缓存的输入端相连，数据切换单元的输入输出端分别与第一、二QDRII接口相连，第一、二QDRII接口分别与第一、二QDRII SRAM存储器相连。每片BW100芯片在成像处理中，通过片上LINK0、LINK1的收通道接收从FPGA控制器1输入的距离、方位线，并将处理后的结果通过LINK0、LINK1的发通道发送到FPGA控制器1。在BW100芯片内部，LINK0、LINK1接收和发送都采用乒乓缓冲，实现收数据、计算、发数据的并行流水；BW100芯片的外部中断连接大屏FPGA控制器1实现对外部指令的实时响应；同时BW100芯片的GPIO和串口都接到FPGA控制器1，实现系统调试和内部状态上报等辅助功能。

如图4所示，所述第一、二QDRII SRAM存储器通过FPGA控制器1内部的第二数据通讯通道与DDR3存储器通讯，所述第二数据通讯通道包括分别与第一、二QDRII SRAM存储器相连的第一、二QDRII接口，第一、二QDRII接口的输入输出端均与数据切换单元的输入输出端相连，数据切换单元通过DDR3收缓存与DDR3接口的输入端相连，DDR3接口与DDR3存储器相连，DDR3接口的输出端通过DDR3发缓存与数据切换单元的输入端相连。本实用新型采用共享式内存，通过FPGA控制器1外挂1GByte的DDR3存储器实现，BW100芯片与共享内存的通讯是通过乒乓QDRII作为中间缓冲实现的，在某一时刻，一片QDRII将下一帧处理数据通过LINK口发送给BW100芯片，并接收BW100芯片处理数据后，而另一片QDRII则将上次BW100处理的数据存入DDR3，并预取下一组数据。本实用新型的对外接口采用多路高速光纤信号实现回波输入、记录以及图像记录，图像输出采用LVDS信号，系统控制采用同步串口实现。

在工作时，首先由FPGA控制器1将回波数据乒乓发送至主BW100芯片、从BW100芯片处理，主BW100芯片、从BW100芯片将处理结果通过乒乓QDRII存储器转存至FPGA控制器1外挂的DDR3存储器，完成回波进数和距离向处理；接着，乒乓QDRII存储器从DDR3存储器内取方位向数据并通过FPGA控制器1乒乓发送至主BW100芯片、从BW100芯片处理，并乒乓接收主BW100芯片、从BW100芯片的处理结果，完成成像方位向处理；在完成多次距离向和方位向的处理后，最后完成整个成像处理，如图1所示。

如图1、2、4所示，对回波进数和距离向处理包括下列顺序的步骤：首先，成像开始，FPGA控制器1接收第一子块回波数据，并将第一子块回波数据乒乓发送至主BW100芯片、从BW100芯片，所述乒乓QDRII是指第一QDRII SRAM存储器、第二QDRII SRAM存储器，主BW100芯片、从BW100芯片对第一块回波数据进行距离向处理，将处理结果发送至第一QDRII SRAM存储器；其次，FPGA控制器1接收第二子块回波数据，并将第二子块回波数据乒乓发送至主BW100芯片、从BW100芯片，主BW100芯片、从BW100芯片对第二子块回波数据进行距离向处理，将处理结果发送至第二QDRII SRAM存储器，同时，第一QDRII SRAM存储器将其内存储的数据发送至DDR3存储器；再次，FPGA控制器1接收第三子块回波数据，并将第三子块回波数据乒乓发送至主BW100芯片、从BW100芯片，主BW100芯片、从BW100芯片对第三块回波数据进行距离向处理，将处理结果发送至第一QDRII SRAM存储器，同时，第二QDRII SRAM存储器将其内存储的数据发送至DDR3存储器；最后，以此类推，完成回波进数和数据向处理。

如图1、2、4所示，对成像方位向的处理包括下列顺序的步骤：首先，FPGA控制器1从DDR3存储器取第一个方位向子块处理数据到第一QDRII SRAM存储器中；其次，第一QDRII SRAM存储器通过FPGA控制器1将数据乒乓发送给主BW100芯片、从BW100芯片进行方位向处理，并乒乓接收主BW100芯片、从BW100芯片的方位向处理结果，同时，第二QDRII SRAM存储器预取第二个方位向子块处理数据；再次，第一QDRII SRAM存储器将处理结果存储到DDR3存储器，并预取第三个方位向子块处理数据，第二QDRII SRAM存储器通过FPGA控制器1将数据乒乓发送给主BW100芯片、从BW100芯片进行方位向处理，并乒乓接收主BW100芯片、从BW100芯片方位向处理结果；最后，以此类推，完成成像方位向处理。

如图2、3、4、5所示，所述FPGA控制器1内部的QDRII发缓存接收回波数据，QDRII发缓存采用乒乓发送的方式，依次通过LINK1收FIFO、第一LINK接口将回波数据发送至主BW100芯片，依次通过LINK2收FIFO、第二LINK接口将回波数据发送至从BW100芯片。所述主BW100芯片将经过处理的回波数据依次通过第一LINK接口、LINK1发FIFO发送至QDRII收缓存，所述从BW100芯片将经过处理的回波数据依次通过第二LINK接口、LINK2发FIFO发送至QDRII收缓存。所述QDRII收缓存将接收到的数据，通过发送至数据切换单元，由数据切换单元对第一、二QDRII接口进行乒乓切换，使第一、二QDRII SRAM存储器中的一个接收本次经回波处理的数据，另一个则将其内存储的上次经处理的回波数据存入DDR3存储器。在对DDR3存储器进行存储时，所述数据切换单元对第一、二QDRII接口进行乒乓切换，切换到二者之一与DDR3收缓存连接，经DDR3接口将数据存储到DDR3存储器中。

如图2、3所示，BW100芯片与QDRII存储器之间的数据通讯重点解决的是QDRII同时读写，两片BW100芯片的LINK口数据轮发以及LINK口同时发送、接收，以及LINK口与QDRII传输速度匹配问题。第一、二LINK接口均包含两路LINK转换，每路LINK采用独立收发通道，完成FIFO与LINK口的协议变换，单LINK口输入、输出数据率为300M×8bit。LINK收发FIFO完成LINK与QDRII之间传输速度和位宽匹配，实现150M/128bit(QDRII端)<——>75M/64bit<——>300M/16bit（LINK端）的变换。QDRII发、收缓存实现读写QDRII SRAM的缓冲；数据切换单元实现QDRII数据域BW100或DDR3的乒乓切换，图2所示状态选择BW100芯片；QDRII接口实现FPGA控制器1到QDRII存储器的访问，将300M上下沿传输的32bit数据转换成FPGA内部的300M/64bit数据。QDRII存储器存储BW100芯片本次需要处理数据和处理完数据；时序控制模块完成整个通讯的时序控制，图3中的尾缀N表示从QDRII中取的下一次处理的数据,尾缀T表示BW100处理后的数据。

如图4、5所示，QDRII存储器与DDR3存储器之间数据通讯重点解决的是QDRII全双工读写和DDR3存储器半双工读写的时序、速率配合，以及DDR3数据存储方案。DDR3接口实现FPGA控制器1到QDRII存储器的访问，数据分别存入DDR3收/发缓存完成DDR3存储器与QDRII存储器间传输速度和位宽匹配，实现400M/256bit(DDR3端)<——>75M/256bit<——>150M/16bit（QDRII端）的变换；数据切换单元实现QDRII数据与BW100芯片或DDR3存储器的乒乓切换，图4所示状态显示选择DDR3存储器；QDRII接口实现FPGA控制器1到QDRII存储器的访问；QDRII存储BW100上次处理完的数据和BW100下一次需要处理的数据；时序控制模块完成整个通讯的时序控制，关键解决QDRII全双工读写和DDR3半双工读写的时序配合。在图5中，数据按子阵块进行传输,遍历所有子阵后,传输结束尾缀Q表示从QDRII中取的处理好的数据,尾缀D表示从DDR3中取的下一次处理的数据。如图6所示，本实用新型中数据存储设计不再是按照距离或方位向连续存储，而是将SAR数据矩阵划分成多个子阵，子阵按32×32大小，每个子阵在DDR3存储器中连续存放。

综上所述，本实用新型采用国产化高性能BW100作为核心元器件，满足国产化的要求；采用FPGA控制器1外挂DDR3存储器作为共享内存，在解决多片BW100协同处理同一块SAR数据的同时，避免研制周期过长导致DDR2存储器停产；采用第一、二QDRII SRAM乒乓完成SAR数据行、列读写缓冲，解决地址跳变访问情况下，大量的翻页操作引起的效率低下的问题。

Claims

1.基于高性能BW100芯片的SAR并行处理装置，其特征在于：包括一个主BW100芯片和一个从BW100芯片，二者之间通过一个LINK口相连，二者分别通过两路LINK口与FPGA控制器（1）的输入输出端相连，FPGA控制器（1）外挂DDR3存储器作为共享内存，FPGA控制器（1）的输入输出端还分别与第一、二QDRII SRAM存储器的输入输出端相连。

2.根据权利要求1所述的基于高性能BW100芯片的SAR并行处理装置，其特征在于：所述主、从BW100芯片通过FPGA控制器（1）内部的第一数据通讯通道与第一、二QDRII SRAM存储器通讯，所述第一数据通讯通道包括第一、二LINK接口，主BW100芯片通过第一LINK接口分别与LINK1收FIFO、LINK1发FIFO通讯，从BW100芯片通过第二LINK接口分别与LINK2收FIFO、LINK2发FIFO通讯，用于接收回波数据输入的QDRII发缓存的输出端分别与LINK1收FIFO、LINK2收FIFO的输入端相连，LINK1发FIFO、LINK2发FIFO的输出端均与QDRII收缓存的输入端相连，QDRII收缓存的输出端与数据切换单元的输入端相连，数据切换单元的输出端与QDRII发缓存的输入端相连，数据切换单元的输入输出端分别与第一、二QDRII接口相连，第一、二QDRII接口分别与第一、二QDRII SRAM存储器相连。

3.根据权利要求1所述的基于高性能BW100芯片的SAR并行处理装置，其特征在于：所述第一、二QDRII SRAM存储器通过FPGA控制器（1）内部的第二数据通讯通道与DDR3存储器通讯，所述第二数据通讯通道包括分别与第一、二QDRII SRAM存储器相连的第一、二QDRII接口，第一、二QDRII接口的输入输出端均与数据切换单元的输入输出端相连，数据切换单元通过DDR3收缓存与DDR3接口的输入端相连，DDR3接口与DDR3存储器相连，DDR3接口的输出端通过DDR3发缓存与数据切换单元的输入端相连。