CN108710587B - 基于axi总线的信号处理fpga通用处理架构系统 - Google Patents

基于axi总线的信号处理fpga通用处理架构系统 Download PDF

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Abstract

本发明公开了一种基于AXI总线的信号处理FPGA通用处理架构系统，包括通用接口，用于外部数据的接收以及FPGA信号处理结果数据的发送；系统控制模块，完成系统控制信息的读取、解析，用于控制FPGA工程内信号处理算法的运行；算法链集合模块，完成待处理数据和控制命令的读取，完成信号处理的工作；交换开关，用于对通用接口、系统控制模块、算法链集合模块内的算法链进行读写DDR和数据交换进行仲裁。本发明采用标准AXI接口和交换开关仲裁机制完成数据的收发和DDR读写的访问，通过灵活的算法链扩展以及算法链内部模块算法的增加和裁剪，满足日益复杂的雷达信号处理要求的同时，解决基于FPGA的大型信号处理工程设计极度复杂的难题。

Description

基于AXI总线的信号处理FPGA通用处理架构系统
技术领域
本发明涉及计算机应用技术领域，具体地说是一种基于AXI总线的信号处理FPGA通用处理架构系统。
背景技术
随着现代雷达技术的发展，雷达产品的各项指标越来越高、雷达信号处理的算法流程越来越复杂、响应速度需求越来越快，这些都对雷达信号处理模块的硬件能力提出很高的要求。
传统的机载、车载、船载等雷达，由于载体的空间限制，对雷达信号处理模块的硬件数量都有严格的限制。近些年，无人机、智能机器人、城市作战等领域的兴起，对雷达信号处理的硬件体积和功耗提出了更高的要求。
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，具有单位运算量功耗低和处理能力强的特点，逐渐成为上述雷达信号处理需求和硬件平台矛盾的主要解决方案。
FPGA工程的开发以硬件描述语言(Verilog或VHDL)为基础，经过逻辑综合和布局布线，生成对应的Bitstream烧录到FPGA中进行工作，其底层为最基本的与、或、非等逻辑门，本质上是一种硬件电路的开发设计。与传统的CPU、DSP模块的软件设计开发有很大不同，造成了FPGA工程开发难度较大，尤其是大型的FPGA工程。
一个基于FPGA的雷达信号处理工程开发往往耗费大量人力和时间成本，而客户的指标要求不断提高，交付日期却在缩短。激烈的市场竞争中，雷达信号处理算法复杂度和FPGA开发难度日益成为一个急需解决的矛盾。
设计一种通用的信号处理架构，能够满足各种雷达信号处理输入输出需求，灵活扩展或裁剪各种信号处理算法功能，成为解决上述矛盾的一个思路。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种采用标准AXI接口和交换开关仲裁机制完成数据收发和DDR读写访问的基于AXI总线的信号处理FPGA通用处理架构系统。
本发明采用的技术方案为：基于AXI总线的信号处理FPGA通用处理架构系统：包括通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器；所述通用接口、系统控制模块、算法链集合模块和DDR控制器分别与交换开关电连接；所述通用接口，用于外部数据的接收，完成接收后将消息传递给系统控制模块，并将数据送至交换开关写入DDR，同时接收算法链集合模块内最后一条算法链传递的结果处理完毕消息，读取信号处理结果并发送；所述系统控制模块，用于接收通用接口传递过来的消息后，通过交换开关读取DDR中的系统控制数据，解析得到算法链集合模块中算法链算法所需的控制内容，并将处理结果通过交换开关写入DDR，同时将消息传递给算法链集合模块中的算法链；所述算法链集合模块，用于接收系统控制模块传递的控制解析完毕消息，同时通过交换开关读取DDR的所需控制和待处理数据，完成处理工作，并将处理结果通过交换开关写入DDR，将算法链集合模块内最后一条算法链传递的结果处理完毕消息传递给通用接口；所述交换开关，用于对通用接口、系统控制、算法链集合内的算法链进行读写DDR数据和数据交换进行仲裁；所述DDR控制器，DDR 控制器对所控制的DDR进行读写访问操作。
优选地，所述算法链集合模块内算法链的数量至少为一条，每条算法链内算法的数量至少为一个。
优选地，所述DDR控制器至少为一个。
优选地，所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器数据输入输出接口均采用标准的AXI协议。
优选地，所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器采用消息传递机制以驱动下级模块工作。
优选地，所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器的消息传递可采用标准接口，也可采用灵活自定义接口类型。
与现有技术相比，本发明的有益效果是：1、具有高度灵活性，内部算法链和算法可以根据需求扩展，解决了基于FPGA的大型信号处理工程极度复杂的难题；2、具有高度适应性，大型复杂信号处理工程均可适应该架构，包括雷达、水声、电子对抗等领域；3、应用该架构的FPGA工程具有很高的处理效率，包括通用接口、系统控制、交换开关在内的所有数据并行流水处理；4、接口标准化，DDR控制器以及交换开关和算法链内各算法接口均采用AXI接口，解决了功能扩展时模块接口的兼容问题。
附图说明
图1为基于AXI总线的信号处理FPGA通用处理架构系统的框架示意图。
图2为典型的信号处理FPGA通用处理架构的框架示意图。
具体实施方式
下面结合附图对本发明做进一步阐述。
实施例1
如图1所示，本发明提供的基于AXI总线的信号处理FPGA通用处理架构系统，包括通用接口1、系统控制模块2、算法链集合模块3、交换开关4和DDR控制器5；所述通用接口1、系统控制模块2、算法链集合模块3和DDR控制器5分别与交换开关4电连接；所述通用接口1，用于外部数据的接收，完成接收后将消息传递给系统控制模块2，并将数据送至交换开关写入DDR，同时接收算法链集合模块3内最后一条算法链传递的结果处理完毕消息，读取信号处理结果并发送；所述系统控制模块2，用于接收通用接口1传递过来的消息后，通过交换开关4读取DDR 中的系统控制数据，解析得到算法链集合模块3中算法链算法所需的控制内容，并将处理结果通过交换开关4写入DDR，同时将消息传递给算法链集合模块3中的算法链；所述算法链集合模块3，用于接收系统控制模块2传递的控制解析完毕消息，同时通过交换开关4读取DDR的所需控制和待处理数据，完成处理工作，并将处理结果通过交换开关4写入DDR，将算法链集合模块3内最后一条算法链传递的结果处理完毕消息传递给通用接口1；所述交换开关4，用于对通用接口1、系统控制模块2、算法链集合内的算法链进行读写DDR数据和数据交换进行仲裁；所述DDR控制器5，DDR控制器5对所控制的DDR进行读写访问操作。
优选地，所述算法链集合模块3内算法链的数量至少为一条，每条算法链内算法的数量至少为一个。所述DDR控制器5至少为一个。所述通用接口1、系统控制模块2、算法链集合模块3、交换开关4和DDR控制器5数据输入输出接口均采用标准的AXI协议。所述通用接口1、系统控制模块2、算法链集合模块3、交换开关4和DDR控制器5采用消息传递机制以驱动下级模块工作。所述通用接口1、系统控制模块2、算法链集合模块3、交换开关4和DDR 控制器5的消息传递可采用标准接口，也可采用灵活自定义接口类型。
实施例2
本发明采用的基于AXI总线的信号处理FPGA通用处理架构的方法，包括如下步骤：
步骤一：确定算法链集合模块3内算法链数量和先后排布；确定每条算法链内算法数量和顺序；根据需处理数据的读写吞吐率确定交换开关4上DDR控制器的数量；
步骤二：通用接口1接收外来数据，完成接收后将消息传递通知系统控制模块2，并将数据送至交换开关4，交换开关4完成仲裁后将数据送至DDR控制器5，最终写入DDR，并等待下一次数据的到来；
步骤三：系统控制模块2得到通用接口1传递过来的消息后，通过交换开关4读取DDR 中的系统控制数据，解析得到算法链集合模块3中算法链算法所需的控制内容，并将消息传递给算法链集合模块3中的算法链，并等待下一次数据的到来；
步骤四：算法链集合模块3内算法链接收到系统控制模块2传递的控制解析完毕消息，读取所需控制和待处理数据，完成相应的信号处理工作，并将处理结果通过交换开关4写入DDR，并等待下一次数据的到来；
步骤五：通用接口1接收到算法链集合模块3内最后一条算法链传递的结果处理完毕消息，读取信号处理结果并发送，并等待下一次数据的到来。
为了进一步说明本发明的具体实施方式，给出一种典型的信号处理FPGA通用处理架构，如图2所示。
本发明集成了两条算法链8和9，算法链内含有四个信号处理算法模块：脉冲压缩、目标检测、目标提取、结果打包；根据AD采样数据下行速率和算法链读写DDR数据需求，交换开关 10在算法链一侧集成了四个端口，在DDR控制器一侧集成了两个DDR控制器11和12，用于读写 DDR数据和数据交换的仲裁控制。
通用接口6实时接收AD下行采样数据，并将数据通过交换开关10和DDR控制器11传递到 DDRO，完成接收后通过消息传递通知系统控制模块7 ，并等待下一次AD下行数据的到来；系统控制模块7 得到通用接口6传递过来的消息后，通过交换开关10读取DDRO数据中的系统控制数据，解析得到算法链8和9中四个算法所需的控制内容，并将消息传递给算法链8，同时等待下一个消息的到来；算法链8读取DDRO数据中的AD采样数据和内部算法所需控制内容，完成脉冲压缩和目标检测处理，并将处理结果通过交换开关10写入DDR1，然后传递消息给算法链9，同时等待下一个消息的到来；算法链9读取DDR1数据中的算法链8的处理结果和内部算法所需控制内容，完成目标提取和结果打包处理，并将处理结果通过交换开关10写入DDR1，然后传递消息给通用接口6，同时等待下一个消息的到来；通用接口6从DDR1中将算法链9的处理结果读取并发送后雷达后端分系统，同时等待下一个消息的到来。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (6)

1.一种基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：
包括通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器；
所述通用接口、系统控制模块、算法链集合模块和DDR控制器分别与交换开关电连接；
所述通用接口，用于外部数据的接收，完成接收后将消息传递给系统控制模块，并将数据送至交换开关写入DDR，同时接收算法链集合模块内最后一条算法链传递的结果处理完毕消息，读取信号处理结果并发送；
所述系统控制模块，用于接收通用接口传递过来的消息后，通过交换开关读取DDR中的系统控制数据，解析得到算法链集合模块中算法链算法所需的控制内容，并将处理结果通过交换开关写入DDR，同时将消息传递给算法链集合模块中的算法链；
所述算法链集合模块，用于接收系统控制模块传递的控制解析完毕消息，同时通过交换开关读取DDR的所需控制和待处理数据，完成处理工作，并将处理结果通过交换开关写入DDR，将算法链集合模块内最后一条算法链传递的结果处理完毕消息传递给通用接口；
所述交换开关，用于对通用接口、系统控制、算法链集合内的算法链进行读写DDR数据和数据交换进行仲裁；
所述DDR控制器，DDR控制器对所控制的DDR进行读写访问操作。
2.根据权利要求1所述的基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：所述算法链集合模块内算法链的数量至少为一条，每条算法链内算法的数量至少为一个。
3.根据权利要求1所述的基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：所述DDR控制器至少为一个。
4.根据权利要求1所述的基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器数据输入输出接口均采用标准的AXI协议。
5.根据权利要求1所述的基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器采用消息传递机制以驱动下级模块工作。
6.根据权利要求1所述的基于AXI总线的信号处理FPGA通用处理架构系统，其特征在于：所述通用接口、系统控制模块、算法链集合模块、交换开关和DDR控制器的消息传递可采用标准接口，也可采用灵活自定义接口类型。
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