CN102546582A - 一种提高嵌入式数据传输系统传输速率的方法及系统 - Google Patents

Abstract

本发明提供了一种提高嵌入式数据系统传输速率的系统及方法，该系统包含FPGA模块、网卡芯片和处理器，其特征在于，所述网卡芯片的总线与所述处理器的总线分别连到所述FPGA的若干输入输出接口上，用于实现处理器与FPGA协同控制网卡芯片；所述处理器的通用输入输出接口引脚与所述FPGA的输入输出口相连接，实现所述处理器可实现何时把所述网卡芯片的控制权交给所述FPGA进行控制；其中，所述总线包含：数据总线、地址总线和控制总线；所述处理器采用TCP/IP协议。所述网卡芯片与所述处理器的同步时钟均连到所述FPGA模块上，用于实现FPGA芯片和网卡芯片的同步数据传输。所述FPGA芯片还包含一个RAM，用于存放所述FPGA接收的某一长度的数据。

Description

一种提高嵌入式数据传输系统传输速率的方法及系统

技术领域

本发明属于数据采集与传输领域，特别涉及一种基于嵌入式的数据采集与传输系统速率的优化方法，具体涉及一种提高嵌入式数据传输系统传输速率的方法及系统。

背景技术

嵌入式系统以其结构灵活，专用性强等特点，在军事、航空、航天、工业控制、仪器仪表、汽车电子、通信和家用消费等领域发挥着重大的作用。特别是在高速数据采集与传输应用场合，嵌入式系统更是扮演着无可替代的角色。

嵌入式数据传输系统经常采用以太网的方式进行数据传输，一方面是由于以太网的通用性好、兼容性强、传输距离远、速度快等特点，另一方面借助于嵌入式操作系统自带的强大TCP/IP协议栈的支持，采用以太网方式可以减少系统开发的工作量。

如图1所示，该图为现有技术的嵌入式数据传输系统，由物理层接口模块，FPGA接口模块，处理器控制模块和以太网接口模块组成。物理层接口模块接收待传输的数据并进行相应的处理。处理器不直接读取物理层接口模块的数据，而是通过FPGA接口模块先将数据缓存在高速的存储器中，再从存储器中读取数据。处理器主要实现系统控制、人机交互、以太网模块的控制等任务。这样的系统中，FPGA和以太网的网卡芯片共享处理器数据总线，FPGA只负责数据的缓存和通知处理器的任务，以太网网卡芯片只受处理器的控制。处理器上运行嵌入式操作系统，其集成了强大的TCP/IP协议栈，并且自带多种网卡芯片的设备驱动程序。

通过对上述系统数据传输流的分析可知，待发送的数据至少经过了三次复制操作，第一次是从FPGA复制到处理器，第二次是从用户数据区复制到网络缓冲区，第三次是从网络缓冲区复制到网卡。在这种嵌入式数据传输系统中，限制数据传输速度的因素一是处理器频率。更高频率的处理器处理数据包的能力会对网络传输性能有较大的提升；二是TCP/IP协议栈的性能。Linux的TCP/IP协议栈性能并没有针对特定的嵌入式处理器进行过优化。这样大量的时间就浪费在数据的多次复制及协议栈对数据的层层处理操作上，极大地影响了整个系统的传输速率。虽然提高处理器的主频有利于速度的改善，但是提高处理器的频率一方面增加了系统的成本，另一方面增加了系统的功耗，同时也增加了系统制作难度。

一种改进的方法是将网卡的控制权直接交给FPGA，将数据直接从FPGA复制到网卡，这样减少了两次数据复制操作，同时FPGA具有并行执行的优势，数据传输的速度也可以更快。这样虽然可以增加发送数据的速度，但是也给系统开发增加了很大的工作量：首先是在FPGA内部实现TCP/IP协议栈需要投入极大的研发精力；再者由于处理器失去了对网卡的控制之后，不能方便地和上位机进行命令交互，这样也增加了系统的控制难度。

发明内容

本发明的目的在于，为克服待发送的数据经过了多次复制操作造成的大量时间浪费及在处理器中采用TCP/IP协议栈对数据的层层处理操作也极大地影响了整个系统的传输速率，本发明提供一种提高嵌入式系统数据传输速率的方法及系统。

为实现上述目的，本发明提供一种提高嵌入式数据系统传输速率的系统，该系统包含FPGA模块、网卡芯片和处理器，其特征在于，所述网卡芯片的总线与所述处理器的总线分别连到所述FPGA的若干输入输出接口上，用于实现处理器与FPGA协同控制网卡芯片；所述处理器的通用输入输出接口引脚与所述FPGA的输入输出口相连接，实现所述处理器可实现何时把所述网卡芯片的控制权交给所述FPGA进行控制；其中，所述总线包含：数据总线、地址总线和控制中线；所述处理器采用TCP/IP协议。

上述技术方案中，所述网卡芯片与所述处理器的同步时钟均连到所述FPGA模块上，用于实现FPGA芯片和网卡芯片的同步数据传输。

所述FPGA芯片还包含一个RAM，用于存放所述FPGA接收的某一长度的数据。

所述处理器进一步包含如下模块：

第一判断模块，当从用户区复制数据到TCP/IP协议栈缓存区时首先判断待发送数据的前若干个字节是否为上层应用程序所指定的值。

第一发送模块，如果第一判断模块判断待发送数据的前若干个字节是上层应用程序所指定的值时，则只需复制所属若干个字节到协议栈发送缓冲区中。

第二判断模块，用于当从所述TCP/IP协议栈缓存区复制数据到网卡芯片中时，先判断数据的前两个字节是否为应用程序指定的值。

包头写入模块，当第二判断模块判断数据的前两个字节是应用程序指定的值时，则只将包头写入网卡芯片。

控制权设置模块，通过其中一个GPIO引脚通知FPGA从RAM中复制指定长度的数据到网卡芯片中，FPGA完成复制数据之后首先释放对网卡芯片总线的控制，最后通过另一个GPIO引脚通知处理器已交回控制权，完成一次数据的发送。

基于上述系统，本发明还一种提高嵌入式数据系统传输速率的方法，该方法基于权利要求1所述的系统，所述的方法包含如下步骤：

步骤1，FPGA存储待发送数据，所述FPGA模块先将待传输的数据进行缓存，当数据存满一定数量之后，所述FPGA模块通知所述处理器取走若干字节的数据。

步骤2，添加包头发送数据的步骤，所述处理器依据读入的若干数据判断是否为待传输的数据，并由TCP/IP协议栈对待传输的数据添加包头。

步骤3，向网卡发送待传输数据步骤，所述处理器控制所述FPGA将添加包头信息的待传输数据包写入网卡，完成数据的发送。

上述技术方案中，所述FPGA查询处理器GPIO口以取得网卡控制权，然后将数据直接写入网卡。

所述步骤2进一步包含如下步骤：

在从用户区复制数据到协议栈缓存区的模块内部首先判断待发送数据的前若干个字节是否为上层应用程序所指定的值，如果是则只需复制这若干个字节到协议栈发送缓冲区中；在网卡驱动模块中从协议栈缓存区复制数据到网卡芯片的子模块中，所述处理器向所述网卡芯片写入数据时，先判断数据的前若干个字节是否为应用程序指定的值，如果是则只将包头写入网卡芯片，然后通过一个GPIO引脚通知FPGA从RAM中复制指定长度的数据到网卡芯片中，FPGA完成复制数据之后首先释放对网卡芯片总线的控制，然后通过另一个GPIO引脚通知处理器已交回控制权，完成一次数据的发送。

本发明优点在于，既充分利用了linux操作系统的TCP/IP协议栈，又发挥了FPGA并行处理(并行处理是针对数据拷贝来讲，如果处理器将数据从内存拷贝到网卡的话，是先读，然后写，这两个步骤不能同时进行；但是用FPGA实现这个拷贝过程的话，就可以同时进行了)的优势。

附图说明

图1是现有技术的嵌入式数据传输系统架构；

图2-a是现有技术的TCP/IP协议数据发送流程；

图2-b是本发明的FPGA和处理器分时控制所述网卡芯片的流程图；

图3是本发明实施例中采用linux操作系统的TCP/IP协议栈函数调用关系；

图4是本发明的嵌入式数据传输系统架构。

具体实施方式

下面结合附图和具体实施方式对本发明进行说明。

本发明提供一种提高嵌入式数据系统传输速率的系统，该系统包含FPGA模块、网卡芯片和处理器，其特征在于，所述的网卡芯片的总线连到FPGA上，所述的处理器的总线也连到FPGA模块上，同时由处理器来控制何时把网卡芯片的控制权交给FPGA模块并采用所述的处理器的两个GPIO引脚实现控制。所述的网卡芯片与所述的处理器的同步时钟也连到FPGA模块上，用于实现FPGA芯片和网卡芯片的同步数据传输。

本发明还提供一种提高嵌入式数据系统传输速率的方法，该方法采用的网卡芯片的总线连到FPGA模块上且处理器的总线也连到FPGA模块上，同时由处理器来控制何时把网卡芯片的控制权交给FPGA模块并采用所述的处理器的两个GPIO引脚实现控制，所述的方法包含如下步骤：

先将待传输的数据通过FPGA模块缓存到存储器中，当数据存满一定数量之后，FPGA模块通过一个GPIO口通知处理器数据已经准备好；处理器收到FPGA的请求之后，将由TCP/IP协议栈对数据添加的包头写入网卡，最后让出网卡控制权，由FPGA将数据直接写入网卡，完成数据的发送。

所述的TCP/IP协议栈内核源代码中从用户区复制数据到协议栈缓存区的函数，另一个是网卡驱动程序中从协议栈缓存区复制数据到网卡芯片的函数，用于减少数据发送过程中多余的拷贝过程，在网卡驱动函数里实现了包头和数据的分开写入，这是实现处理器和FPGA协同工作的基础。

本发明克服了ARM处理器由于主频和带宽的限制而不能完全发挥千兆网卡性能的问题，提出了由处理器和FPGA协同控制千兆网卡的方案，并基于该方案对系统硬件及Linux操作系统的TCP/IP协议栈进行优化。

上述嵌入式数据传输系统先将数据通过FPGA模块缓存到存储器中，当数据存满一定数量之后，FPGA通知处理器取走数据。处理器将数据读入内存之后，由TCP/IP协议栈对数据添加包头，最后将数据包写入网卡，完成数据的发送，如图2-a所示。

如图2-b所示，该图为本发明的FPGA和处理器分时控制所述网卡芯片的流程图；所述FPGA和处理器分时控制所述网卡芯片的步骤为：先将待传输的数据通过FPGA模块缓存到存储器中，当数据存满一定数量之后，FPGA模块通过一个GPIO口向处理器申请网卡的控制权；处理器收到FPGA的请求之后，将由TCP/IP协议栈对数据添加的包头写入网卡，最后让出网卡控制权，由FPGA将数据直接写入网卡，完成数据的发送。

具体的Linux操作系统TCP/IP协议栈函数调用关系如图3所示，应用程序通过调用send函数发送数据，如果是UDP协议，程序调用udp_sendmsg()函数发送数据，在这个函数里面会将用户需要发送的数据复制到网络的发送缓冲区，这个过程通过ip_append_data()函数调用copy_from_user()函数来实现。所有的数据发送都通过dst_output()函数实现从传输层到网络层的转换，最后调用网卡驱动函数中的hard_start_xmit()将数据写入网卡完成数据发送。协议的各层都会在上层数据的前面增加该层的协议包头和校验信息，这些信息只与应用层数据的长度有关，与数据的具体内容无关。而且通过研究网卡驱动的发送函数发现，在将整个数据包写入网卡时，包头和数据的写入过程是可以分开进行的。本发明是在网卡驱动函数里实现了包头和数据的分开写入，这是实现处理器和FPGA协同工作的基础。

具体技术方案如下：

(1)系统硬件原理图的改进。网卡芯片的总线不直接与处理器相连，而是连到FPGA上，处理器的总线也连到FPGA上，这样使得处理器和FPGA都能够取得对网卡芯片的控制权，实际工作的时候，由处理器来决定何时把网卡芯片的控制权交给FPGA，在硬件上用处理器的两个GPIO引脚实现控制。另外将处理器与网卡芯片的同步时钟也连到FPGA上，实现FPGA和网卡芯片的同步数据传输。

软件部分的改进。针对系统硬件上的改进，本发明对Linux操作系统的TCP/IP协议栈进行了优化。一个是TCP/IP协议栈内核源代码中从用户区复制数据到协议栈缓存区的函数copy_from_user()，另一个是网卡驱动程序中从协议栈缓存区复制数据到网卡芯片的函数hard_start_xmit()，减少了数据发送过程中多余的拷贝过程，提高了数据传输速度。本发明的嵌入式千兆网数据传输系统如图4所示。具体实施例中，处理器为三星公司的ARM9处理器s3c2440，FPGA采用ALTERA公司的EP3C5F256，以太网模块主要由MAC层千兆网卡芯片AX88180和物理层芯片88E1111组成。以太网数据传输采用UDP方式。网卡芯片的总线(地址总线，数据总线和控制总线)不直接与处理器相连，而是连到FPGA上，处理器的总线也连到FPGA上，这样使得处理器和FPGA都能够取得对网卡芯片的控制权，实际工作的时候，由处理器来决定何时把网卡芯片的控制权交给FPGA，在硬件上用处理器的两个GPIO引脚实现控制。另外将处理器与网卡芯片的同步时钟也连到FPGA上，实现FPGA和网卡芯片的同步数据传输。

针对系统硬件上的改进，本发明对linux操作系统的TCP/IP协议栈进行了优化，一个是TCP/IP协议栈内核源代码中从用户区复制数据到协议栈缓存区的函数copy_from_user()，另一个是网卡驱动程序中从协议栈缓存区复制数据到网卡芯片的函数ax88180_start_xmit()。在修改copy_from_user()函数时，由于协议栈除了处理应用层的数据发送任务之外，还需要维持整个网络协议的运行，所以这个代码段的屏蔽是选择性的。具体的实现方式是将待发送的数据存放在FPGA所控制的RAM中，应用程序调用send函数时，利用数据指针参数传递两个字节的指定数据给协议下层，以0x5a5a为例，数据长度参数项依然是一次发送数据的字节数，用来使协议栈正确生成数据的包头。在copy_from_user()函数内部首先判断待发送数据的前两个字节是否为上层应用程序所指定的值，如果是则只需复制这两个字节到协议栈发送缓冲区中，代码示例中的if判断为增加的部分。

在网卡驱动程序的ax88180_start_xmit()中，处理器向网卡芯片写入数据时，也先判断数据的前两个字节是否为应用程序指定的值，如果是则只将包头写入网卡芯片，然后通过一个GPIO引脚通知FPGA从RAM中复制指定长度的数据到网卡芯片中，FPGA完成复制数据之后首先释放对网卡芯片总线的控制，然后通过另一个GPIO引脚通知处理器已交回控制权，完成一次数据的发送，下面的代码示例为增加的部分。

需要说明的是，以上介绍的本发明的实施方案而并非限制。本领域的技术人员应当理解，任何对本发明技术方案的修改或者等同替代都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围内。

Claims (7)

1.一种提高嵌入式数据系统传输速率的系统，该系统包含FPGA模块、网卡芯片和处理器，其特征在于，

所述网卡芯片的总线与所述处理器的总线分别连到所述FPGA的若干输入输出接口上，用于实现处理器与FPGA协同控制网卡芯片；

所述处理器的通用输入输出接口引脚与所述FPGA的输入输出口相连接，实现所述处理器可实现何时把所述网卡芯片的控制权交给所述FPGA进行控制；

其中，所述总线包含：数据总线、地址总线和控制中线；所述处理器采用TCP/IP协议。

2.根据权利要求1所述的提高嵌入式数据系统传输速率的系统，其特征在于，所述网卡芯片与所述处理器的同步时钟均连到所述FPGA模块上，用于实现FPGA芯片和网卡芯片的同步数据传输。

3.根据权利要求1所述的提高嵌入式数据系统传输速率的系统，其特征在于，所述FPGA芯片还包含一个RAM，用于存放所述FPGA接收的某一长度的数据。

4.根据权利要求1所述的提高嵌入式数据系统传输速率的系统，其特征在于，所述处理器进一步包含如下模块：

第一判断模块，当从用户区复制数据到TCP/IP协议栈缓存区时首先判断待发送数据的前若干个字节是否为上层应用程序所指定的值；

第一发送模块，如果第一判断模块判断待发送数据的前若干个字节是上层应用程序所指定的值时，则只需复制所属若干个字节到协议栈发送缓冲区中；

第二判断模块，用于当从所述TCP/IP协议栈缓存区复制数据到网卡芯片中时，先判断数据的前两个字节是否为应用程序指定的值；

包头写入模块，当第二判断模块判断数据的前两个字节是应用程序指定的值时，则只将包头写入网卡芯片；

控制权设置模块，通过其中一个GPIO引脚通知FPGA从RAM中复制指定长度的数据到网卡芯片中，FPGA完成复制数据之后首先释放对网卡芯片总线的控制，最后通过另一个GPIO引脚通知处理器已交回控制权，完成一次数据的发送。

5.一种提高嵌入式数据系统传输速率的方法，该方法基于权利要求1所述的系统，所述的方法包含如下步骤：

步骤1，FPGA存储待发送数据，所述FPGA模块先将待传输的数据进行缓存，当数据存满一定数量之后，所述FPGA模块通知所述处理器取走若干字节的数据；

步骤2，添加包头发送数据的步骤，所述处理器依据读入的若干数据判断是否为待传输的数据，并由TCP/IP协议栈对待传输的数据添加包头；

步骤3，向网卡发送待传输数据步骤，所述处理器控制所述FPGA将添加包头信息的待传输数据包写入网卡，完成数据的发送。

6.根据权利要求5所述的提高嵌入式数据系统传输速率的方法，其特征在于，所述FPGA查询处理器GPIO口以取得网卡控制权，然后将数据直接写入网卡。

7.根据权利要求5所述的提高嵌入式数据系统传输速率的方法，其特征在于，所述步骤2进一步包含如下步骤：

在从用户区复制数据到协议栈缓存区的模块内部首先判断待发送数据的前若干个字节是否为上层应用程序所指定的值，如果是则只需复制这若干个字节到协议栈发送缓冲区中；

在网卡驱动模块中从协议栈缓存区复制数据到网卡芯片的子模块中，所述处理器向所述网卡芯片写入数据时，先判断数据的前若干个字节是否为应用程序指定的值，如果是则只将包头写入网卡芯片，然后通过一个GPIO引脚通知FPGA从RAM中复制指定长度的数据到网卡芯片中，FPGA完成复制数据之后首先释放对网卡芯片总线的控制，然后通过另一个GPIO引脚通知处理器已交回控制权，完成一次数据的发送。

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