CN101923440A - 一种高速异步数据采集系统 - Google Patents

Abstract

本发明属于数据通信技术领域，涉及基于AHB总线的的一种高速异步数据采集系统，它包括现场可编程门阵列FPGA、用于开启数据采集和数据读取并存储的嵌入式处理器内核ARM9、用于数据存储的片外SDRAM、用于将数据从SDRAM中传输到PC机中保存以便于后续处理的JTAG接口以及片外PC机。现场可编程门阵列FPGA包括实现数据采集并转换成合适的格式供总线读取的数据采集模块、完成AHB master和AHB slave连接的AHB总线模块、实现将ARM9CPU的时序转化为AHB master时序并对ARM9CPU的地址通过映射实现地址转换的wrap模块。数据采集和传送采用异步工作机制和同步化处理，异步工作机制提高了数据采集速率，同步化处理则保证了采样电路的可靠性，能在不同环境下检验系统功能，显著提高了采集系统的可靠性和适应性。本发明能广泛应用于数据通信、集成电路设计验证等领域。

Description

一种高速异步数据采集系统

技术领域

本发明属于数据通信技术领域，涉及数据采集系统，尤其涉及基于AHB总线的一种高速数据采集系统。

背景技术

在数据通信技术领域都要涉及对各类数据的A/D采样。随着现代通信技术的飞速发展，对数据的A/D采样提出高速和宽范围采样频率的要求，随之出现了许多A/D采样系统。

已有技术的高速数据采集系统的输入和输出数据传送方式有程序传送、中断传送和DMA传送。有条件程序传送的可靠性较差，而通过设备状态测试的有条件程序传送的可靠性虽可提高，但付出的代价是主机效率降低。中断传送是设备向处理器发出中断请求，处理器中断当前程序运行转向中断响应服务程序，中断传送的主机效率虽有所提高，但大量的中断花费是其一大缺陷。DMA传送采用直接存储器存取，需要配置DMA控制器，采用总线请求和控制，由DMA控制器代替处理器控制数据传送，进行读写控制和地址修改，DMA传送可节省处理器的中断花费，提高了传输速度，适用于高速批数据传送，但采用同步机制DMA传送的传输速度仍较低，是其一个缺陷。

在已有技术的A/D采样系统中，由于现场可编程门阵列FPGA丰富的内部资源和灵活的可配置设计，使得越来越多的系统采用FPGA来实现数据采集。在模拟集成电路设计中，为了验证A/D转换的正确性，往往需要对输出的数字信号进行采样，再做后续的处理。传统的采样系统通常使用同步机制，然而，在FPGA内部，为了更好地实现同步，都使用内部生成的PLL先倍频再分频的技术，这一技术对于采样频率比较低的应用场合，PLL的精度就不能得到保证。

发明内容

本发明的目的是克服已有技术的缺陷，提供基于AHB总线的、能对输入的数字信号进行高速大容量采集的一种高速异步数据采集系统。使用异步机制，总线时钟采用ARM内部PLL分频得到，能够提高采样后的数据存取速度，系统内部采用了可靠的同步机制，系统自带的自测试功能可以在不同的环境下检验系统功能的正确与否，从而提高整个系统的数据采速度以及使用异步电路的可靠性。本发明的目的通过以下技术方案来实现：

一种高速异步数据采集系统，其在于它包括：现场可编程门阵列FPGA、嵌入式处理器内核、SDRAM存储器芯片、JTAG接口以及系统外部PC机。

所述现场可编程门阵列FPGA由数据采集模块、AHB总线模块和wrap模块组成；数据采集模块和wrap模块分别连接AHB总线模块的上联口和下联口；

一数据采集模块的输入端口接入采集数据和采样时钟的数字信号，其输出端口连接至AHB总线模块，数据采集模块作为AHB片上高性能总线的一个从模块(slave)，完成数据采集和数据存储格式转换。

一AHB总线模块：上联口通过wrap模块连接至嵌入式处理器内核ARM9，下联口连接作为从模块的数据采集模块，用于实现作为主模块AHB和AHB从模块的时序转换，以及多个主模块情况下的总线仲裁和多个从模块的地址映射。

一warp模块：连接嵌入式处理器内核ARM9和AHB总线模块，用于将ARM9的时序转换为AHB总线的时序，同时完成ARM9和AHB总线之间的地址映射以及地址转换。

一嵌入式处理器内核为ARM9：实现整个数据采集流程的调度和控制，完成数据采集系统的配置、数据采集功能的开启、数据的采集、数据读取和存储。

一SDRAM存储器芯片：为片外存储器，总容量达64M，连接至ARM9，用于数据的存储。

一JTAG接口：连接PC机至嵌入式处理器ARM9，用于将存储在SDRAM中的数据传输到PC机及数据采集控制程序的下载，以便于对数据的后续处理。

所述嵌入式处理器内核为ARM9芯片，嵌入式处理器与wrap模块相连，用于对整个系统实现数据采集流程的调度和控制，完成数据采集系统的配置、数据采集功能的开启、数据的采集、数据读取和存储。

所述SDRAM存储器为片外存储器，它连接嵌入式处理器，用于实现数据的存储；

所述JTAG接口分别连接嵌入式处理器和外部PC机，用于将数据从SDRAM中传输到PC机中保存以及数据采集控制程序的下载；

所述系统外配件PC机为提供数据采集操作界面，以及观察采集结果和完成数据分析。

所述的一种高速异步数据采集系统，其在于所述数据采集模块包括三个多路选择器：信号选择器1、缓存选择器2、读数选择器3，二个缓存器：缓存器1和缓存器2，以及数据格式转换器；

信号选择器1的输入端连接采集信号和测试信号，其二选一的输出端连接数据格式转换器输入端；数据格式转换器输出端连接缓存选择器2，缓存选择器2的二路输出端分别连接缓存器1和缓存器2的入端；读数选择器3的二路输入端分别连接缓存器1和缓存器2的读出端，其二选一输出为读出数据；模式使能、状态使能和读书使能信号分别接入三个多路选择器的选择使能端；

数据采集模块的工作模式包括正常工作模式和自测模式，模式转换控制是通过读取2bit控制寄存器的模式选择使能位来实现；自测模式用于检验该数据采集系统是否正常工作。

所述的一种高速异步数据采集系统，其在于所述数据采集模块的采集数据位宽为自适应配置，由嵌入式处理器的硬件资源配置流程来控制，能实现1～32bit任意位宽的数据采集。

所述的一种高速异步数据采集系统，其在于所述数据格式转换模块为输出数据固定位宽的转换配置，将输入不定位宽的采集数据转换为32bit位宽的输出数据。

所述的一种高速异步数据采集系统，其在于所述数据采集模块的输出数据格式包括大端存储格式和小端存储格式，视需要设置为大端存储格式或者小端存储格式，由系统初始化设定。

所述的一种高速异步数据采集系统，其在于所述数据采集模块为双缓存器机制模块，数据采集流经由状态使能位控制下的缓存选择器2乒乓式自动切换，在缓存器1和缓存器2中交替实现缓存操作，采集数据由读数使能控制下的读数选择器3从缓存器1和缓存器2中交替读出，能成倍提高数据采集的速度。

所述的一种高速异步数据采集系统，其在于所述数据采集模块为异步工作机制的数据采集模块，置于同一FPGA芯片中的数据采集模块与AHB总线模块，分别属于两个时钟域，数据采集模块属于采样频率时钟域，AHB总线模块模块属于系统时钟域，各从模块实行异步时钟工作和同步化处理；当buffer中的数据传输到AHB总线上时，要经过同步化处理；当配置信息通过AHB总线写到数据采集模块中的寄存器时，也经过同步化处理，提高数据采集的可靠性。

所述的一种高速异步数据采集系统，其在于所述AHB总线模块实现AHB主模块和AHB从模块的连接，用于实现时序转换、总线仲裁、地址译码和数据流通。

所述的一种高速异步数据采集系统，其在于所述wrap模块为同步化处理和地址映射模块，wrap模块的同步化处理是将ARM9的时序转化为AHB主模块的时序，实现时序转换，并通过对ARM9的地址映射，实现地址转换。

所述的一种高速异步数据采集系统，其在于所述嵌入式处理器内核ARM9对整个系统实现数据采集流程的调度包括数据采集指令发送、数据采集系统的硬件资源配置、数据的读取和存储；

所述数据采集指令发送给系统启动数据采集和数据采集模块的模式控制寄存器，由模式控制寄存器的模式使能位控制信号选择器1选择采集信号，当选择测试信号做输入信号时，为测试模式，否则为工作模式；

所述系统的硬件资源配置包括系统工作模式选择、数据存储格式选择、数据采集大小确定；

所述数据的读取通过判断状态寄存器的值来选择读取缓存器的值；

所述数据的存储将从缓存器读出的数据存储到SDRAM中去。

本发明实质性效果：

1、本发明采用基于AHB总线的数据采集系统，采用双缓存机制对输入的数字信号进行高速大容量采集，在用一缓存采集数据的同时，能够对存满数据的另一缓存进行读数处理，从而提高系统的数据采集速度，对于1bit的采样数据，采样频率可超过100MHz。

2、本发明数据采集和传送采用异步工作机制和同步化处理，异步工作机制提高了数据采集速率，同步化处理则保证了采样电路的可靠性。

3、本发明采用正常工作模式和自测模式，能在不同环境下检验系统功能，显著提高了采集系统的可靠性和适应性。

4、本发明能广泛应用于数据通信、集成电路设计验证等领域。

附图说明

图1为本发明的基于AHB总线的高速异步数据采集系统组成框图；

图2为本发明的数据采集模块的组成框图；

图3为本发明实施例高速异步数据采集的工作流程；

具体实施方式

下面将本发明的实施例结合附图对技术方案进行详细说明。

图1为本发明的基于AHB总线的高速异步数据采集系统组成框图，参见图1，该系统包括FPGA现场可编程门阵列11、ARM9的嵌入式处理器12、片外的SDRAM存储器13、JTAG接口14以及外部PC机15。FPGA现场可编程门阵列11连接ARM9的嵌入式处理器12，ARM9的嵌入式处理器12还连接SDRAM存储器13和JTAG接口14。

其中FPGA现场可编程门阵列11包括数据采集模块111、AHB总线模块112和wrap模块113。现场采集数据连接在数据采集与DA转换模块111的信号输入口，数据采集模块111和wrap模块113分别挂接在AHB总线模块112的上联口和下联口。

第一实施例

本发明的基于AHB总线的高速异步数据采集系统的配置为：嵌入式处理器内核为ARM920T的SUMSUNG S3C2410A；SDRAM存储器为总容量64M的片外存储器，选用的是现代公司的HY57V5616；FPGA芯片选用的型号时Altera公司的Cyclone II系列的EP2C70672C8；基于AHB总线的高速异步数据传输指令都由作为主模块的ARM9处理器发出，由作为从模块的数据采集模块作出处理和回应。AHB总线的基础主结构还包括由主模块到从模块的多路选择器和从模块到主模块的多路选择器以及译码器、仲裁器、虚拟从模块、虚拟主模块。

图2为本发明的数据采集与DA转换模块的组成框图。数据采集与DA转换模块由选择器21、AD转换器22、缓存选择器23、缓存器24和25、选择器26构成。选择器21、AD转换器22、缓存选择器23依次连接；选择器21对输入的采集信号和测试信号按模式使能信号执行二选一，选择器21输出送AD转换器22，AD转换器22将不同位宽的数据转换成32bit的数据，送入缓存选择器23；缓存选择器23输出连接缓存器24和缓存器25，缓存选择器23不断读取缓存器24和缓存器25的状态，按乒乓开关方式选择数据存入缓存器24或缓存器25；选择器26的两个输入端分部连接缓存器24和缓存器25的输出端，它按两个缓存器的状态，从两个缓存器中选择存满数据的缓存器中取出数据。

本系统中处于现场可编程门阵列FPGA芯片中的模块分属于采样频率和系统两个时钟域：数据采集模块属于采样频率时钟域，AHB总线模块属于系统时钟域。当buffer中的数据传输到AHB总线上时，要经过同步化处理，同样地，当数据通过AHB总线写到数据采集模块中的缓存器时，也要经过同步化处理。

本模块采用双缓存器(buffer)机制，每块缓存器的深度为64，宽度为32bit。输入的数据经采样后转化为32bit位宽的数据存储在缓存器1中，存储的格式可为大端格式或小端格式，当缓存器1中存满64个数据之后，将缓存器1中的数据读走，同时，将不间断采集的数据存储到缓存器2中，缓存器2中存满64个数据之后，将缓存器2中的数据读走，同时，将不间断采集的数据存储到缓存器1中，以此类推，直到完成数据采集。参见图2，所述数据采集模块具体包括信号选择器1、数据格式转换模块22、缓存选择器2、缓存器1和缓存器2以及读数选择器3，其中缓存器1和缓存器2均为深度64，位宽32bit。

其中信号选择器1在模式使能控制下用于选择是正常工作模式还是测试模式，正常工作模式选择采样信号输入，测试模式选择测试信号输入。数据格式转换模块22用于将不定位宽的数据转换为32bit位宽的数据；缓存选择器2用于选择将数据存储到buffer1还是buffer2，读数选择器3用于选择读取一个buffer中的数据，送到SDRAM中对数据作存储处理。

该数据采集模块设有一个4bit的状态寄存器和一个2bit的控制寄存器，其中4bit的状态寄存器存放缓存状态标志位，第0位置“1”表示buffer1已满；第1位置“1”表示buffer2已满；第2位置“1”表示出错，说明某一个buffer的数据尚未读走，已经被新的数据覆盖；第3位置“1”表示采样已完成。当读取状态位后，该位自动清零。2bit控制寄存器的第0位用于选择工作模式还是测试模式，第1位用于系统采集使能和停止数据采集。第0位置“1”为选择工作模式，第0位置“0”为选择自测模式。第1位置“1”为选择采集使能，第1位置“0”为停止数据采集。

当某一个buffer中的数据满时，ARM9就将buffer中的数据通过AHB总线存储到SDRAM中去。当采样完成以后，通过JTAG接口将SDRAM中的数据传输到PC机上，用于对采集数据或自检测试数据的后续处理。

图3给出了本发明实施例高速异步数据采集的工作流程。高速异步数据采集软件存储在嵌入式处理器内核ARM9的RAM中，嵌入式处理器内核通过wrap模块连接至AHB总线，实现对整个系统数据采集流程的调度。本发明的数据高速异步采集流程包括以下步骤：

S301设定基址和有效地址空间、要采集的数据的数量；

S302设置数据存储格式；

S303设定测试模式；

S304对数据采集系统测试模式使能；

S305判断数据采集系统是否工作正常；若系统测试值为“1”为测试通过，执行S307；否则系统测试值为“0”为测试未通过，执行S306；

S306调整系统工作环境；调整系统工作环境包括检测系统时钟是否正确、复位信号是否有效、总线连接是否错误等，调整系统工作环境后，转测试模式S303；

S307设定工作模式，将模式控制寄存器的模式使能位置“1”；

S308对数据采集系统作工作模式使能，进入正常工作模式；

S309不断读取寄存器的状态字，对数据流在双缓存间作切换、缓存和读数：

1)判断buffer1满，自动转存入buffer2，并将buffer1中的数据读走；

2)判断buffer2满，自动转存入buffer1，并将buffer2中的数据读走；

S310判断数据采集是否完成，若为“Y”已完成数据采集，转S311；若为“N”则转S309，继续采集数据；

S311退出采集工作状态，读取数据到PC机。

第二实施例

在本发明的高速数据采集系统应用于GPS接收系统，其采集的中频信号频率为16.368MHz，采样频率为16.368MHz或者26MHz，AHB总线时钟使用ARM9内部PLL倍频的时钟，最高可达200MHz。当所采集的数据宽度为2bit时，采样频率最高可达100M。

第三实施例

在本发明的高速数据采集系统中，加入了自测模式，当使用环境发生变化时，可以通过自测模式来判断该系统是否正常工作，一旦出现异常时，可以通人工调整配置来适应环境的需要，使系统的工作模式保持正常。

自测模式的自检信号由本地产生，自检信号送至数据采集模块，输出固定的数据存储在SDRAM中，因此，只需检查SDRAM中的数据就能检测该系统工作是否正常。

在本发明的数据采集系统中，FPGA芯片选用的型号时Altera公司的Cyclone II系列的EP2C70672C8；ARM9选用的是三星公司的S3C2410A，内核为ARM920T；SDRAM芯片选用的是现代公司的HY57V5616。

以上所述的本发明的实施例，仅用于说明本发明的技术方案，并不能以此来限制本发明的专利保护范围。本发明所采用的FPGA芯片和ARM芯片以及SDRAM芯片除以上选用的型号外，任何本领域的技术人员还可以采用相同功能的公知的芯片来实现。

Claims (10)

1.一种高速异步数据采集系统，其特征在于：它包括现场可编程门阵列FPGA、嵌入式处理器内核、SDRAM存储器芯片、JTAG接口以及系统外部PC机；

所述现场可编程门阵列FPGA由数据采集模块、AHB总线模块和wrap模块组成；数据采集模块和wrap模块分别连接AHB总线模块的上联口和下联口；

所述嵌入式处理器内核为ARM9芯片，嵌入式处理器与wrap模块相连，用于对整个系统实现数据采集流程的调度和控制，完成数据采集系统的配置、数据采集功能的开启、数据的采集、数据读取和存储；

所述SDRAM存储器为片外存储器，它连接嵌入式处理器，用于实现数据的存储；

所述JTAG接口分别连接嵌入式处理器和外部PC机，用于将数据从SDRAM中传输到PC机中保存以及数据采集控制程序的下载；

所述系统外配件PC机为提供数据采集操作界面，以及观察采集结果和完成数据分析。

2.如权利要求1所述的一种高速异步数据采集系统，其特征在于：所述数据采集模块包括三个多路选择器：信号选择器1、缓存选择器2、读数选择器3，二个缓存器：缓存器1和缓存器2，以及数据格式转换器；

信号选择器1的输入端连接采集信号和测试信号，其二选一的输出端连接数据格式转换器输入端；数据格式转换器输出端连接缓存选择器2，缓存选择器2的二路输出端分别连接缓存器1和缓存器2的入端；读数选择器3的二路输入端分别连接缓存器1和缓存器2的读出端，其二选一输出为读出数据；模式使能、状态使能和读书使能信号分别接入三个多路选择器的选择使能端；

数据采集模块的工作模式包括正常工作模式和自测模式，模式转换控制是通过读取2bit控制寄存器的模式选择使能位来实现；自测模式用于检验该数据采集系统是否正常工作。

3.如权利要求1或2所述的一种高速异步数据采集系统，其特征在于：所述数据采集模块的采集数据位宽为自适应配置，由嵌入式处理器的硬件资源配置流程来控制，能实现1～32bit任意位宽的数据采集。

4.如权利要求1或2所述的一种高速异步数据采集系统，其特征在于：所述数据格式转换模块为输出数据固定位宽的转换配置，将输入不定位宽的采集数据转换为32bit位宽的输出数据。

5.如权利要求1所述的一种高速异步数据采集系统，其特征在于：所述数据采集模块的输出数据格式包括大端存储格式和小端存储格式，视需要设置为大端存储格式或者小端存储格式，由系统初始化设定。

6.如权利要求1或2所述的一种高速异步数据采集系统，其特征在于：所述数据采集模块为双缓存器机制模块，数据采集流经由状态使能位控制下的缓存选择器2乒乓式自动切换，在缓存器1和缓存器2中交替实现缓存操作，采集数据由读数使能控制下的读数选择器3从缓存器1和缓存器2中交替读出，能成倍提高数据采集的速度。

7.如权利要求1或2所述的一种高速异步数据采集系统，其特征在于：所述数据采集模块为异步工作机制的数据采集模块，置于同一FPGA芯片中的数据采集模块与AHB总线模块，分别属于两个时钟域，数据采集模块属于采样频率时钟域，AHB总线模块属于系统时钟域，各从模块实行异步时钟工作和同步化处理；当buffer中的数据传输到AHB总线上时，要经过同步化处理；当配置信息通过AHB总线写到数据采集模块中的寄存器时，也经过同步化处理，提高数据采集的可靠性。

8.如权利要求1所述的一种高速异步数据采集系统，其特征在于：所述AHB总线模块实现AHB主模块和AHB从模块的连接，用于实现时序转换、总线仲裁、地址译码和数据流通。

9.如权利要求1所述的一种高速异步数据采集系统，其特征在于：所述wrap模块为同步化处理和地址映射模块，wrap模块的同步化处理是将ARM9的时序转化为AHB主模块的时序，实现时序转换，并通过对ARM9的地址映射，实现地址转换。

10.如权利要求1或2或3或4或5或6或7或8或9所述的一种高速异步数据采集系统，其特征在于：所述嵌入式处理器内核ARM9对整个系统实现数据采集流程的调度包括数据采集指令发送、数据采集系统的硬件资源配置、数据的读取和存储。

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