CN114281254A - 一种多路数据采集存储系统 - Google Patents
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Abstract
本发明公开了一种多路数据采集存储系统，数据采集模块用于采集第一数据，并将第一数据传输到所述第一处理模块中，第一数据为n路不同时钟域通道传输的数据；第一处理模块用于对所述第一数据依次进行滤波、仲裁传输处理，并将处理后获得的第二数据传输到所述第二处理模块；第二处理模块用于对第二数据依次进行算法拼接、乒乓操作处理，并将处理后获得的第三数据按各路通道进行存储；终端用于分别读取所述第一处理模块以及第二处理模块中的传输数据，并对传输数据进行分析后，分别向第一处理模块以及第二处理模块发送参数配置指令；本发明的有益效果为实现通过终端配置相关的参数指令，对不同起始地址的数据进行读写操作。
Description
技术领域
本发明涉及数据传输领域，具体而言，涉及一种多路数据采集存储系统。
背景技术
数据采集，是指从传感器和其它待测设备等模拟和数字被测单元中自动采集非电量或者电量信号，送到上位机中进行分析，处理。数据采集系统是结合基于计算机或者其他专用测试平台的测量软硬件产品来实现灵活的、用户自定义的测量系统。同时也是实现数据采集功能的计算机扩展卡，可以通过USB、PXI、PCI、PCI Express、火线(IEEE1394)、PCMCIA、ISA、Compact Flash、485、232、以太网、各种无线网络等总线接入。
现有系统中，对多路数据进行采集的时候，由多张卡共同组成，整个硬件系统并非全国产化设计，对于采集到的直接进行存储，预处理操作的参数固定化，数据存储的读写操作起始地址固定、从存储器中读取的数据颗粒度过大；现有系统由多张卡共同组成，在对多个通道的数据进行采集过程时，集成度不高，整个系统对于空间需求过大；且数据存储的读写操作起始地址固定，无法根据上位机的指令在不同起始地址开始数据的读写操作。
有鉴于此，特提出本申请。
发明内容
本发明所要解决的技术问题是现有技术中，在多路数据采集时，无法根据终端指令在不同起始地址开始数据的读写操作，目的在于提供一种多路数据采集存储系统，能够实现通过终端配置相关的参数指令，对不同起始地址的数据进行读写操作。
本发明通过下述技术方案实现：
一种多路数据采集存储系统，包括数据采集模块、第一处理模块、第二处理模块以及终端；
所述数据采集模块用于采集第一数据，并将所述第一数据传输到所述第一处理模块中，所述第一数据为n路不同时钟域通道传输的数据；
所述第一处理模块用于对所述第一数据依次进行滤波、仲裁传输处理，并将处理后获得的第二数据传输到所述第二处理模块；
所述第二处理模块用于对所述第二数据依次进行算法拼接、乒乓操作处理，并将处理后获得的第三数据按各路通道进行存储；
所述终端用于分别读取所述第一处理模块以及所述第二处理模块中的传输数据，并对传输数据进行分析后，分别向所述第一处理模块以及所述第二处理模块发送参数配置指令。
优选地，所述第一处理模块包括第一FIFO模块、FIR模块、第二FIFO模块仲裁模块以及数据发送模块，
所述第一FIFO模块用于接收所述第一数据，并对所述第一数据进行跨时钟域转换处理，将转换后获得的第一子数据发送到所述FIR模块中；
所述FIR模块用于对所述第一子数据进行高通滤波，并将滤波后获得的第二子数据发送到所述第二FIFO模块中；
所述第二FIFO模块用于对所述第二子数据进行跨时钟域处理，并将处理后的第三子数据发送给所述仲裁模块；
所述仲裁模块用于对数据进行仲裁传输，并将获得的所述第二数据传输到所述数据发送模块中；
所述数据发送模块用于将所述第二数据发送到所述第二处理模块。
优选地，所述第一FIFO模块中，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第一数据的时钟域转换为与所述FIR模块中的时钟域相同，获得第二子数据。
优选地，所述第二FIFO模块中，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第二子数据的时钟域转换为与所述仲裁模块中的时钟域相同，获得第三子数据。
优选地，所述第二处理模块包括数据接收模块、算法拼接模块、乒乓操作模块、第三FIFO模块以及存储控制模块；
所述数据接收模块用于接收所述第二数据，并将所述第二数据传输到所述算法拼接模块；
所述算法拼接模块用于对所述第二数据进行算法拼接处理，并将处理后获得的第四数据输入到所述乒乓操作模块；
所述乒乓操作模块用于在所述第四数据的控制下，对第一存储器组以及第二存储器组分别进行读写操作，获得第五数据，所述第五数据通过第三FIFO模块传输到所述存储控制模块进行存储。
优选地，所述算法拼接模块中，对第二数据进行算法拼接处理具体为：采用透传方法对写操作数据进行处理；采用流水线方式和计数器操作，以16bit颗粒度对读操作数据进行分割。
优选地，所述数据采集模块为n个AD采集卡，且每个所述AD采集卡采集的数据均为带有时钟域的数据。
优选地，所述系统还包括终端与第一控制模块，所述终端用于向所述第一控制模块发送控制指令；所述第一控制模块用于分别读取所述第一处理模块与所述第二处理模块中的数据信息，并在所述终端的控制下，向所述第一处理模块发送第一配置指令，向所述第二处理模块发送第二配置指令。
优选地，所述第一处理模块包括第一指令解析模块，所述第一指令解析模块用于将所述FIR模块与所述仲裁模块传输的数据发送到所述第一控制模块，以及接收所述第一配置指令，并将所述第一配置指令发送到所述FIR模块以及所述仲裁模块中；
所述第二处理模块还包括第二指令解析模块，所述第二指令解析模块用于将所述算法拼接模块与所述存储控制模块传输的数据发送到所述第一控制模块，以及接收所述第二配置指令，并将所述第二配置指令发送到所述算法拼接模块与所述存储控制模块。
优选地，所述第一处理模块、所述第二处理模块、所述第一控制模块以及存储模块均集成于PCB电路板。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明实施例提供的一种多路数据采集存储系统，通过设置终端向数据传输的模块配像相关的参数指令，使得读写操作的起始地址可选择；
2、本发明实施例提供的一种多路数据采集存储系统，设置的算法拼接模块能够减小传输数据的位宽以及颗粒度；
3、本发明实施例提供的一种多路数据采集存储系统，设置的乒乓操作模块，同时分别对于两组存储器进行读写操作(即一组读操作的同时，另一组在写操作，提高了读写速率。。
附图说明
为了更清楚地说明本发明示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为系统结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
在以下描述中，为了提供对本发明的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本本发明。在其他实施例中，为了避免混淆本本发明，未具体描述公知的结构、电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“一个实施例”、“实施例”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
在本发明的描述中，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制。
实施例
本实施例公开了一种多路数据采集存储系统，如图1所示，包括数据采集模块、第一处理模块、第二处理模块以及终端；
数据采集模块用于采集第一数据，并将所述第一数据传输到所述第一处理模块中，所述第一数据为n路不同时钟域通道传输的数据；
数据采集模块是用于采集多个数据的，且在多个数据中，每个数据传输的通道都不一样，每个数据所自身带的时钟域也不一样，因此，数据采集模块就是采集不同时钟域的数据，在多个通道内进行同时传输。
在本实施例中，设置的数据采集模块为n个AD采集卡，且设置的AD采集卡为华微电子的AD采集芯片，采用的是四个采集芯片进行多路数据传输，且每个所述AD采集卡采集的数据均为带有时钟域的数据，每一个AD采集卡采集的数据都是带有该卡时钟域的数据，在数据进行传输的时候，能够带着该AD卡所存在的时钟域进行传输。
本实施例中，将第一处理模块、第二处理模块、存储器以及第一控制模块均是集成在PCB电路板上进行设置的，AD卡通过FMC接口和PCB电路板卡之间进行连接，第一处理模块与第二处理模块采用的均是复旦微电子的7v690t可编程门阵列，第一控制模块采用的是西安微电子研究所的LSOCAM0201双核ARM处理器，采用这些芯片集成在PCB电路板，能够在实现对多路数据进行采集存储的同时，减小板卡之间的空间面积。
本实施例中，第一处理模块用于对所述第一数据依次进行滤波、仲裁传输处理，并将处理后获得的第二数据传输到所述第二处理模块；第一处理模块包括第一FIFO模块、FIR模块、第二FIFO模块仲裁模块以及数据发送模块，
第一FIFO模块用于接收所述第一数据，并对所述第一数据进行跨时钟域转换处理，将转换后获得的第一子数据发送到所述FIR模块中；
在本实施例的第一FIFO模块中，是分别对每个通道中传输的数据进行处理，是按通道来处理的，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第一数据的时钟域转换为与所述FIR模块中的时钟域相同，获得第二子数据，采用的打两拍方法或异步双口RAM方法或格雷码转换方法对所述第一数据处理，均是现有技术中对数据传输进行跨时钟域转换的方法，在第一FIFO模块中，将输入前的第一数据的时钟域装换为能够适应FIR模块中进行数据传输的时钟域相匹配。
在本实施例中，FIR模块用于对所述第一子数据进行高通滤波，并将滤波后获得的第二子数据发送到所述第二FIFO模块中，且在FIR模块中，是第一控制模块通过通信总线进行指令重新配置，灵活性很强，并将滤波完成后的数据输入到第二FIFO模块。
第二FIFO模块用于对所述第二子数据进行跨时钟域处理，并将处理后的第三子数据发送给所述仲裁模块；
在本实施例的第二FIFO模块中，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第二子数据的时钟域转换为与所述仲裁模块中的时钟域相同，获得第三子数据，和在第一FIFO模块中对数据进行处理采用的方法是一样的，且通过第二FIFO模块后，能够将16bit位宽进数据转换为512位宽出数据，进行数据的拼接，转换成512bit的位宽的数据。
仲裁模块用于对数据进行仲裁传输，并将获得的所述第二数据传输到所述数据发送模块中；在本实施例中，仲裁模块是通过前一模块的各通道的每个FIFO内是否有数据，若有数据则判断该路的数据被传输。该模块可被ARM的指令控制传输的优先级和判断条件的阈值，即当FIFO中有数时，会产生非空的标志信号，将该信号引入仲裁模块，仲裁信号根据该信号判断哪一路非空即为有数据的通道。
所述数据发送模块用于将所述第二数据发送到所述第二处理模块，通过XilinxAurora IP核实现发送协议，把数据发送给第二处理模块。
所述第二处理模块用于对所述第二数据依次进行算法拼接、乒乓操作处理，并将处理后获得的第三数据按各路通道进行存储；第二处理模块包括数据接收模块、算法拼接模块、乒乓操作模块、第三FIFO模块以及存储控制模块；
数据接收模块用于接收所述第二数据，并将所述第二数据传输到所述算法拼接模块，第二处理模块通过Aurora接收模块接收第一处理模块发送过来的数据，通过XilinxAurora IP核实现接收协议；
在本实施例的算法拼接模块中，对第二数据进行算法拼接处理具体为：采用透传方法对写操作数据进行处理；采用流水线方式和计数器操作，以16bit颗粒度对读操作数据进行分割，根据终端给予的基地址和读地址长度的配置，通过流水线方式和计数器操作，实现16bit颗粒度的数据分割。
算法拼接具体为：对外接口的数据宽度为512位，但是用户给予的是8路64bit的数据，就需要根据状态来判断数据的拼接，例如8路数据只有4路有效，那么剩下4路由FPGA自动补齐为0，以此类推，实现颗粒度16bit的读操作。
算法拼接模块用于对所述第二数据进行算法拼接处理，并将处理后获得的第四数据输入到所述乒乓操作模块；
所述乒乓操作模块用于在所述第四数据的控制下，对第一存储器组以及第二存储器组分别进行读写操作，获得第五数据，所述第五数据通过第三FIFO模块传输到所述存储控制模块进行存储。
本实施例中，第一存储器组包括若干DDR3存储器，第二存储器组包括若干DDR3存储器，乒乓操作模块能够同时分别对第一存储器组以及第二存储器组进行读写操作，实现两组DDR3控制信号的同时产生，两组DDR3分别进行读写操作，提升速率，控制信号直接经过DDR3存储控制模块后可直接控制DDR3的读写操作。数据则经过FIFO模块进行跨时钟转换后在传输给DDR3存储控制模块，DDR3存储控制模块通过Xilinx MIG IP核实现的，该模块的参数可被ARM端指令控制，例如读写操作的起始地址和读写操作的长度等。
所述终端用于分别读取所述第一处理模块以及所述第二处理模块中的传输数据，并对传输数据进行分析后，分别向所述第一处理模块以及所述第二处理模块发送参数配置指令。
设置的第一控制模块，本控制模块中的FIFO模块的作用都是进行数据存储和跨时钟域处理；FIR模块用于对采集的信号进行高通滤波处理；仲裁模块根据上位机指令及前一级FIFO状态判断四路数据的输出；数据发送模块根据Auro协议将数据发送出去。
系统还包括第一控制模块，终端用于向所述第一控制模块发送控制指令；所述第一控制模块用于分别读取所述第一处理模块与所述第二处理模块中的数据信息，并在所述终端的控制下，向所述第一处理模块发送第一配置指令，向所述第二处理模块发送第二配置指令。
第一处理模块包括第一指令解析模块，所述第一指令解析模块用于将所述FIR模块与所述仲裁模块传输的数据发送到所述第一控制模块，以及接收所述第一配置指令，并将所述第一配置指令发送到所述FIR模块以及所述仲裁模块中；
在第一处理模块中，设置第一指令解析模块，主要是将第一指令解析模块用于读取在FIR模块以及仲裁模块中传输的数据，在将该数据传输到第一控制模块中，然后接受第一模块发送过来的配置指令，本实施例中说的配置指令指的是分发到FIR模块以及仲裁模块中对应的参数指令，且通过配置的指令，能够实现对传输数据任意起始地址进行读操作或写操作的过程。
在第一指令解析模块中，数据首先经过FIFO模块，进行存储和跨时钟域处理(处理前一级AD数据时钟域和后一级FIR模块时钟域之间信号跨时钟域的问题)；然后，数据经过FIR模块进行高通滤波处理，滤除干扰信号；之后，数据再一次进行存储和跨时钟域处理(处理前一级FIR模块时钟域和后一级仲裁模块时钟域之间信号跨时钟域的问题)；再对数据进行仲裁处理，判断出传输信号的通道；最后，将该通道的数据根据Auro协议发送出去。
所述第二处理模块还包括第二指令解析模块，所述第二指令解析模块用于将所述算法拼接模块与所述存储控制模块传输的数据发送到所述第一控制模块，以及接收所述第二配置指令，并将所述第二配置指令发送到所述算法拼接模块与所述存储控制模块，设置的第二指令解析模块与设置的第一指令解析模块的作用相同，只是设置的第二指令解析模块获取的数据是对算法拼接模块以及存储控制模块获取的，并对算法拼接模块以及存储控制模块发送指令参数对数据进行读写操作。
本实施例提供的一种多路数据采集存储系统，提高了集成度，减少了对于空间的需求；对采集的数据进行预处理(即高通滤波)，减少终端的工作量，加快了对于采集数据的处理速度；通过解析终端的指令，使得读写操作的起始地址可选择；数据存储中的读取操作的数据通过算法拼接处理模块后，位宽为256bit，颗粒度为16bit；设计有仲裁模块，可以根据每一路的输入数据量的大小，决定哪一路优先传输，可以让单通道的数据进行自拼接，无需后续的通道数据分离工作；乒乓操作模块，可同时分别对于两组DDR3(存储器)进行读写操作(即一组读操作的同时，另一组在写操作)，提高了读写速率。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种多路数据采集存储系统，其特征在于，包括数据采集模块、第一处理模块、第二处理模块以及终端；
所述数据采集模块用于采集第一数据，并将所述第一数据传输到所述第一处理模块中，所述第一数据为n路不同时钟域通道传输的数据；
所述第一处理模块用于对所述第一数据依次进行滤波、仲裁传输处理，并将处理后获得的第二数据传输到所述第二处理模块；
所述第二处理模块用于对所述第二数据依次进行算法拼接、乒乓操作处理，并将处理后获得的第三数据按各路通道进行存储；
所述终端用于分别读取所述第一处理模块以及所述第二处理模块中的传输数据，并对传输数据进行分析后，分别向所述第一处理模块以及所述第二处理模块发送参数配置指令。
2.根据权利要求1所述的一种多路数据采集存储系统，其特征在于，所述第一处理模块包括第一FIFO模块、FIR模块、第二FIFO模块仲裁模块以及数据发送模块，
所述第一FIFO模块用于接收所述第一数据，并对所述第一数据进行跨时钟域转换处理，将转换后获得的第一子数据发送到所述FIR模块中；
所述FIR模块用于对所述第一子数据进行高通滤波，并将滤波后获得的第二子数据发送到所述第二FIFO模块中；
所述第二FIFO模块用于对所述第二子数据进行跨时钟域处理，并将处理后的第三子数据发送给所述仲裁模块；
所述仲裁模块用于对数据进行仲裁传输，并将获得的所述第二数据传输到所述数据发送模块中；
所述数据发送模块用于将所述第二数据发送到所述第二处理模块。
3.根据权利要求2所述的一种多路数据采集存储系统，其特征在于，所述第一FIFO模块中，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第一数据的时钟域转换为与所述FIR模块中的时钟域相同，获得第二子数据。
4.根据权利要求2所述的一种多路数据采集存储系统，其特征在于，所述第二FIFO模块中，所述跨时钟域转换处理具体为：采用打两拍方法或异步双口RAM方法或格雷码转换方法将所述第二子数据的时钟域转换为与所述仲裁模块中的时钟域相同，获得第三子数据。
5.根据权利要求2所述的一种多路数据采集存储系统，其特征在于，所述第二处理模块包括数据接收模块、算法拼接模块、乒乓操作模块、第三FIFO模块以及存储控制模块；
所述数据接收模块用于接收所述第二数据，并将所述第二数据传输到所述算法拼接模块；
所述算法拼接模块用于对所述第二数据进行算法拼接处理，并将处理后获得的第四数据输入到所述乒乓操作模块；
所述乒乓操作模块用于在所述第四数据的控制下，对第一存储器组以及第二存储器组分别进行读写操作，获得第五数据，所述第五数据通过第三FIFO模块传输到所述存储控制模块进行存储。
6.根据权利要求5所述的一种多路数据采集存储系统，其特征在于，所述算法拼接模块中，对第二数据进行算法拼接处理具体为：采用透传方法对写操作数据进行处理；采用流水线方式和计数器操作，以16bit颗粒度对读操作数据进行分割。
7.根据权利要求1所述的一种多路数据采集存储系统，其特征在于，所述数据采集模块为n个AD采集卡，且每个所述AD采集卡采集的数据均为带有时钟域的数据。
8.根据权利要求5或6所述的一种多路数据采集存储系统，其特征在于，所述系统还包括第一控制模块，所述终端用于向所述第一控制模块发送控制指令；所述第一控制模块用于分别读取所述第一处理模块与所述第二处理模块中的数据信息，并在所述终端的控制下，向所述第一处理模块发送第一配置指令，向所述第二处理模块发送第二配置指令。
9.根据权利要求8所述的一种多路数据采集存储系统，其特征在于，所述第一处理模块包括第一指令解析模块，所述第一指令解析模块用于将所述FIR模块与所述仲裁模块传输的数据发送到所述第一控制模块，以及接收所述第一配置指令，并将所述第一配置指令发送到所述FIR模块以及所述仲裁模块中；
所述第二处理模块还包括第二指令解析模块，所述第二指令解析模块用于将所述算法拼接模块与所述存储控制模块传输的数据发送到所述第一控制模块，以及接收所述第二配置指令，并将所述第二配置指令发送到所述算法拼接模块与所述存储控制模块。
10.根据权利要求9所述的一种多路数据采集存储系统，其特征在于，所述第一处理模块、所述第二处理模块、所述第一控制模块以及存储模块均集成于PCB电路板。
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