CN114138297A - 一种基于zynq的fpga雷达数据调试系统及调试方法 - Google Patents

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Abstract

本申请属于数据处理技术领域，特别涉及一种基于ZYNQ的FPGA雷达数据调试系统及调试方法。该系统包括FPGA芯片(1)、ZYNQ芯片(2)及上位机(3)，FPGA芯片(1)采集雷达数据，并缓存与第一存储器(12)中，FPGA芯片(1)通过挂载在第一协议部分(13)上的MIGIP控制核访问FPGA芯片的数据；ZYNQ芯片(2)通过第一协议部分(13)连接FPGA芯片(1)，通过以太网连接上位机(3)。本申请的ZYNQ芯片通过AXI_CHIP2CHIP_BRIDGE_IP核实现与FPGA的连接，可以更快、更大范围地访问FPGA的存储，将FPGA存储数据通过以太网上传与上位机中，使得调试更加方便。

Description

一种基于ZYNQ的FPGA雷达数据调试系统及调试方法
技术领域
本申请属于数据处理技术领域，特别涉及一种基于ZYNQ的FPGA雷达数据调试系统及调试方法。
背景技术
ZYNQ+FPGA架构在图像和信号处理领域中的应用越来越广泛，FPGA承担的处理任务也越来越多，与之相应的，FPGA的BIT流文件和BIN文件随之增大。FPGA处理的数据量也越来越多，调试过程中需要查看的数据量也随之增加。传统的FPGA加载调试升级采用JTAG模式，在该种系统中其具有以下缺点：
①加载、调试、升级速度较慢，JTAG的速率最高仅可达12Mbps；
②需要专用的配置仿真器和调试线缆、专业软件和工具，对操作人员的技术要求较高；
③传输距离受限，一般JTAG的调试传输距离不超过5米；
④设计难度大，如使用多个FPGA时，模块在机箱中走线较长时，机箱JTAG连接易出现连接不稳定等现象。
⑤采用ILA监测相应的信号，在进行大数据信号处理时，需要占用较大的RAM资源。
发明内容
为了解决上述技术问题至少之一，本申请提供了一种基于ZYNQ的FPGA雷达数据调试系统及调试方法。
本申请第一方面提供了一种基于ZYNQ的FPGA雷达数据调试系统，主要包括：
FPGA芯片，包括采集模块、第一存储器及GTX接口，所述采集模块用于采集雷达数据，并缓存与所述第一存储器中，所述GTX接口内设置有串行接口协议的第一协议部分，所述第一协议部分中挂载有用于访问FPGA的第一存储器的MIGIP控制核；
ZYNQ芯片，包括PS部分及PL部分，所述PS部分包括以太网控制器及主控接口，所述PL部分包括GTX接口，主控接口与GTX接口相连，所述GTX接口内设置有串行接口协议的第二协议部分，所述第二协议部分用于与所述FPGA芯片的第一协议部分构成第一传输通道，基于所述第一传输通道，所述主控接口根据以太网控制器发送来的指令及数据对FPGA芯片进行读写控制，所述读写控制至少包括读取缓存于第一存储器内的雷达数据；
上位机，通过以太网连接于所述ZYNQ芯片的以太网控制器，用于接收ZYNQ芯片获取的FPGA芯片内第一存储器内的雷达数据。
优选的是，所述第一存储器为DDR3存储器。
优选的是，所述串行接口协议为AXI_CHIP2CHIP_BRIDGE协议。
优选的是，所述FPGA芯片内还包括互联接口，所述互联接口具有多个分支接口，互联接口通过第一分支接口连接GTX接口，互联接口通过第二分支接口连接所述第一存储器，互联接口通过第二分支接口连接所述采集模块。
优选的是，所述互联接口还通过第四分支接口连接FPGA芯片的FLASH模块，所述FLASH模块存储了FPGA芯片的加载程序，所述FPGA芯片的第一协议部分中还挂载有用于访问FPGA的FLASH模块的QSPI控制核，基于所述第一传输通道，所述主控接口根据以太网控制器发送来的指令及数据对FPGA芯片进行读写控制，所述读写控制包括对FPGA芯片的FLASH模块进行程序升级。
优选的是，所述ZYNQ芯片的PS部分还包括存储器控制模块，存储器控制模块连接有第二存储器，第二存储器用于存储ZYNQ芯片接收的数据，所述存储器控制模块用于控制第二存储器的数据读写及校验。
优选的是，所述ZYNQ芯片的PL部分还包括时序转换模块，所述时序转换模块一端连接所述主控接口，另一端具有与所述FPGA芯片通信的第二传输通道，所述第二传输通道具有SSM接口，所述时序转换模块用于将ZYNQ芯片中的符合AXI4接口时序的数据转换为符合SSM接口时序的数据，基于所述第二传输通道，ZYNQ芯片用于将上位机发送来的BIT流数据传于FPGA芯片中。
本申请第二方面提供了一种基于ZYNQ的FPGA雷达数据调试方法，采用如上所述的基于ZYNQ的FPGA雷达数据调试系统进行雷达数据调试，所述方法包括：
步骤S1、通过FPGA芯片的采集模块对雷达数据进行采集，并将采集后的数据存储于第一存储器内；
步骤S2、通过以太网将上位机的雷达数据读取指令发送至ZYNQ芯片；
步骤S3、基于所述第一传输通道读取FPGA芯片中第一存储器内的雷达数据。
优选的是，基于ZYNQ的FPGA雷达数据调试方法进一步包括：
步骤S4、对雷达数据进行图形处理及显示。
优选的是，基于ZYNQ的FPGA雷达数据调试方法还包括基于所述第一传输通道改写FPGA芯片的程序，以及通过第二传输通道将上位机发送来的BIT流数据传于FPGA芯片中，所述第二传输通道具有SSM接口，ZYNQ芯片具有将所述BIT流数据进行时序转换的时序转换模块。
本申请的ZYNQ芯片通过AXI CHIP2CHIP BRIDGE IP核实现与FPGA的连接，可以更快、更大范围地访问FPGA的存储，将FPGA存储数据通过以太网上传与上位机中，使得调试更加方便。
与以往的FPGA加载调试升级系统相比，本申请还具有以下优点：
ZYNQ通过千兆以太网与上位机相连，上位机通过以太网将FPGA BIT流数据传于ZYNQ，ZYNQ通过SSM模式实现对FPGA的加载，加载速率最高可达32b@50MHz，加载速度快；
ZYNQ通过以太网接收FPGA的烧录数据，通过AXI CHIP2CHIP BRIDGE IP核、AXIQUAD SPI实现对FPGA的FLASH的访问，从而实现FPGA的在线升级，不需要专门的编程电缆，操作简单。
ZYNQ与上级采用以太网接口可以不受距离限制。
附图说明
图1为本申请基于ZYNQ的FPGA雷达数据调试系统的一优选实施例的系统硬件结构框图；
图2为图1所示实施例的系统逻辑功能框图；
图3为SLAVE SELECT MAP模式硬件连接示意图；
图4为SLVAE SELECT MAP时序图。
图5为ZYNQ芯片的软件流程框图。
其中，1-FPGA芯片，11-采集模块，12-第一存储器，13-第一协议部分，14-互联接口，15-FLASH模块，2-ZYNQ芯片，21-PS部分，211-以太网控制器，212-主控接口，213-存储器控制模块，22-PL部分，221-第二协议部分，222-时序转换模块，23-第二存储器，3-上位机。
具体实施方式
为使本申请实施的目的、技术方案和优点更加清楚，下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施方式是本申请一部分实施方式，而不是全部的实施方式。下面通过参考附图描述的实施方式是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。下面结合附图对本申请的实施方式进行详细说明。
针对JTAG方式加载FPGA速度慢，调试需使用ILA核占用FPGA内部资源以及调试、升级需要使用专门的工具、传输距离受限等缺点，为了使FPGA的加载调试升级更加快速、方便，本申请提出了一种基于ZYNQ的FPGA雷达数据调试系统及调试方法，同时兼顾FPGA的数据加载及系统程序升级。
ZYNQ通过以太网与上位机相连接收上位机传输的FPGA BIT流数据，通过SSM接口(Slave Select Map)实现对FPGA的快速加载，位宽最高可达32位，速度可达50MHz。
ZYNQ通过GTX口与FPGA相连，ZYNQ和FPGA使用AXI CHIP2CHIP BRIDGE IP核实现互联，ZYNQ做主，FPGA做从。AXI CHIP2CHIP BRIDGE采用AXI4接口，可以很方便地将FPGA的存储，ZYNQ通过AXI4 CHIP2CHIP BRIDGE IP核可以更快更大范围地实现对FPGA内存，进而实现上位机对FPGA的存储更快更大范围地访问。
FPGA的FLASH控制器AXI QUAD SPI亦挂载于AXI4 CHIPCHIP BRIDGE上，ZYNQ通过AXI QUAD SPI控制FPGA FLASH的读写，通过上位机接收FPGA的升级烧录数据，实现对FPGA的在线烧录升级。
以下详细说明。
如图1及图2所示，本申请第一方面提供了一种基于ZYNQ的FPGA雷达数据调试系统，主要包括：
FPGA芯片1，包括采集模块11、第一存储器12及GTX接口，所述采集模块11用于采集雷达数据，并缓存与所述第一存储器12中，所述GTX接口内设置有串行接口协议的第一协议部分13，所述第一协议部分13中挂载有用于访问FPGA的第一存储器的MIGIP控制核；
ZYNQ芯片2，包括PS部分21及PL部分22，所述PS部分21包括以太网控制器211及主控接口212，所述PL部分包括GTX接口，主控接口212与GTX接口相连，所述GTX接口内设置有串行接口协议的第二协议部分221，所述第二协议部分221用于与所述FPGA芯片1的第一协议部分13构成第一传输通道，基于所述第一传输通道，所述主控接口212根据以太网控制器211发送来的指令及数据对FPGA芯片1进行读写控制，所述读写控制至少包括读取缓存于第一存储器12内的雷达数据；
上位机3，通过以太网连接于所述ZYNQ芯片2的以太网控制器211，用于接收ZYNQ芯片2获取的FPGA芯片1内第一存储器12内的雷达数据。
本申请所述采集模块11采集的雷达数据为雷达前端预处理后的数据。
在一些可选实施方式中，所述第一存储器12为DDR3存储器。
在一些可选实施方式中，所述串行接口协议为AXI_CHIP2CHIP_BRIDGE协议。
本申请包括上位机、ZYNQ芯片、ZYNQ DDR3芯片，FPGA芯片、FPGA DDR3芯片、FLASH芯片以及外围电路。ZYNQ中由PS部分(2个Cortex A9ARM核)以及PL部分(与K7相当的逻辑单元)组成。ZYNQ芯片与FPGA芯片使用GTX口相连，内部采用AXI CHIP2CHIP BRIDGE IP核互联。FPGA处理后的数据存储于DDR3中，ZYNQ芯片通过AXI CHIP2CHIP BRIDGE IP实现对FPGA芯片的DDR3存储器的访问，ZYNQ芯片通过以太网与上位机相连，将FPGA芯片的DDR3中的数据通过以太网发送至上位机。
在一些可选实施方式中，所述FPGA芯片1内还包括互联接口14，所述互联接口14具有多个分支接口，互联接口14通过第一分支接口连接GTX接口，互联接口14通过第二分支接口连接所述第一存储器13，互联接口14通过第二分支接口连接所述采集模块11。
本实施例中，采集模块的功能是产生数据传输于DDR3中，上位机通过网口于ZYNQ通信、ZYNQ根据控制指令通过AURORA CHIP2CHIP读取DDR3中数据传输于上位机。
在一些可选实施方式中，所述互联接口14还通过第四分支接口连接FPGA芯片1的FLASH模块15，所述FLASH模块15存储了FPGA芯片1的加载程序，所述FPGA芯片1的第一协议部分13中还挂载有用于访问FPGA的FLASH模块15的QSPI控制核，基于所述第一传输通道，所述主控接口212根据以太网控制器211发送来的指令及数据对FPGA芯片1进行读写控制，所述读写控制包括对FPGA芯片1的FLASH模块15进行程序升级。
本实施例将FPGA芯片的FLASH控制器AXI_QUAD_SPI挂载在AXI_CHIP2CHIP_BRIDGE(SLAVE)IP核上，ZYNQ芯片通过AXI_CHIP2CHIP_BRIDGE(MASTER)实现对FPGA芯片的FLASH模块的读写，ZYNQ芯片接收上位机FPGA芯片的升级烧录数据，实现FPGA芯片的在线升级。
在一些可选实施方式中，所述ZYNQ芯片2的PS部分21还包括存储器控制模块213，存储器控制模块213连接有第二存储器23，第二存储器23用于存储ZYNQ芯片2接收的数据，所述存储器控制模块213用于控制第二存储器23的数据读写及校验。
在一些可选实施方式中，所述ZYNQ芯片2的PL部分22还包括时序转换模块222，所述时序转换模块一端连接所述主控接口212，另一端具有与所述FPGA芯片1通信的第二传输通道，所述第二传输通道具有SSM接口，所述时序转换模块222用于将ZYNQ芯片2中的符合AXI4接口时序的数据转换为符合SSM接口时序的数据，基于所述第二传输通道，ZYNQ芯片2用于将上位机1发送来的BIT流数据传于FPGA芯片1中。
本实施例中，ZYNQ芯片的IO口与FPGA芯片的SSM配置端口相连，通过以太网接收FPGA芯片的配置数据，然后按照SSM时序传输于FPGA中，时序如图4所示，从而实现对FPGA芯片的加载。
本申请第二方面提供了一种基于ZYNQ的FPGA雷达数据调试方法，采用如上述所述的基于ZYNQ的FPGA雷达数据调试系统进行雷达数据调试，所述方法包括：
步骤S1、通过FPGA芯片1的采集模块11对雷达数据进行采集，并将采集后的数据存储于第一存储器12内；
步骤S2、通过以太网将上位机的雷达数据读取指令发送至ZYNQ芯片2；
步骤S3、基于所述第一传输通道读取FPGA芯片1中第一存储器12内的雷达数据。
本实施例中，如图3所示，ZYNQ芯片接收上位机的指令，通过AXI4_MASTER口与AXI_CHIP2CHIP_BRIDGE_MASTER相连，ZYNQ芯片中的AXI_CHIP2CHIP_BRIDGE_MASTER与FPGA芯片中的AXI_CHIP2CHIP_BRIDGE_SLAVE相连，FPGA芯片的DDR3控制MIG IP核挂载于AXI_CHIP2CHIP_BRIDGE_SLAVE上，进而访问FPGA芯片的存储DDR3，将FPGA芯片存储数据上传，实现对FPGA芯片的存储数据地查看、调试。
在一些可选实施方式中，基于ZYNQ的FPGA雷达数据调试方法进一步包括：步骤S4、对雷达数据进行图形处理及显示。
在一些可选实施方式中，基于ZYNQ的FPGA雷达数据调试方法还包括基于所述第一传输通道改写FPGA芯片1的程序，以及通过第二传输通道将上位机1发送来的BIT流数据传于FPGA芯片1中，所述第二传输通道具有SSM接口，ZYNQ芯片2具有将所述BIT流数据进行时序转换的时序转换模块。
本实施例中，ZYNQ芯片通过千兆以太网口与上位机连接，上位机将FPGA芯片的BIT流数据通过网络传输给ZYNQ芯片，ZYNQ芯片将数据进行校验并缓存于ZYNQ芯片的DDR3中，接收完全后将数据读出来，通过AXI4_MASTER口传于时序转换模块中，时序转换模块为AXI4转SSM接口，时序转换模块实现如图4所示的时序，将BIT流数据传于FPGA芯片中，实现对FPGA芯片的加载。
另一方面，如图5所示，ZYNQ芯片通过千兆以太网接口接收上位机的FPGA升级数据校验后缓存与ZYNQ芯片的DDR3中，通过AXI4_MASTER口与AXI_CHIP2CHIP_BRIDGE_MASTER相连，ZYNQ芯片中的AXI_CHIP2CHIP_BRIDGE_MASTER与FPGA芯片中的AXI_CHIP2CHIP_BRIDGE_SLAVE相连，FPGA芯片的FLASH控制器AXI_QUAD_SPI核挂载于AXI_CHIP2CHIP_BRIDGE_SLAVE上从而访问FPGA芯片的FLASH，实现对FPGA的网络升级。
本申请的SSM作为FPGA的一种并行加载方式，位宽最高可达32位，速度可达50MHz，通过SSM可以很快地加载FPGA。ZYNQ通过以太网接口与上位机相连，接收FPGA的BIT流数据，缓存于DDR3中，校验无误后通过AXI4接口传于AXI4转SSM模块实现对FPGA的加载。ZYNQ与FPGA之间采用AXI CHIP2CHIP BRIDGE连接，可以很方便很大范围地访问FPGA的存储，通过网络将需要查看的FPGA存储数据上传与上位机中，不用添加ILA核，不占用FPGA内部资源。同时，FPGA的FLASH控制器AXI QUAD SPI挂载于AXI CHIP2CHIP BRIDGE中，ZYNQ可以访问到FPGA的FLASH，当接收到上位机传输的FPGA升级文件时，可以将其写入FLASH中，实现对FPGA的在线升级。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于ZYNQ的FPGA雷达数据调试系统，其特征在于，包括：
FPGA芯片(1)，包括采集模块(11)、第一存储器(12)及GTX接口，所述采集模块(11)用于采集雷达数据，并缓存与所述第一存储器(12)中，所述GTX接口内设置有串行接口协议的第一协议部分(13)，所述第一协议部分(13)中挂载有用于访问FPGA芯片的第一存储器的MIGIP控制核；
ZYNQ芯片(2)，包括PS部分(21)及PL部分(22)，所述PS部分(21)包括以太网控制器(211)及主控接口(212)，所述PL部分包括GTX接口，主控接口(212)与GTX接口相连，所述GTX接口内设置有串行接口协议的第二协议部分(221)，所述第二协议部分(221)用于与所述FPGA芯片(1)的第一协议部分(13)构成第一传输通道，基于所述第一传输通道，所述主控接口(212)根据以太网控制器(211)发送来的指令及数据对FPGA芯片(1)进行读写控制，所述读写控制至少包括读取缓存于第一存储器(12)内的雷达数据；
上位机(3)，通过以太网连接于所述ZYNQ芯片(2)的以太网控制器(211)，用于接收ZYNQ芯片(2)获取的FPGA芯片(1)内第一存储器(12)内的雷达数据。
2.如权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述第一存储器(12)为DDR3存储器。
3.如权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述串行接口协议为AXI_CHIP2CHIP_BRIDGE协议。
4.如权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述FPGA芯片(1)内还包括互联接口(14)，所述互联接口(14)具有多个分支接口，互联接口(14)通过第一分支接口连接GTX接口，互联接口(14)通过第二分支接口连接所述第一存储器(13)，互联接口(14)通过第二分支接口连接所述采集模块(11)。
5.如权利要求4所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述互联接口(14)还通过第四分支接口连接FPGA芯片(1)的FLASH模块(15)，所述FLASH模块(15)存储了FPGA芯片(1)的加载程序，所述FPGA芯片(1)的第一协议部分(13)中还挂载有用于访问FPGA的FLASH模块(15)的QSPI控制核，基于所述第一传输通道，所述主控接口(212)根据以太网控制器(211)发送来的指令及数据对FPGA芯片(1)进行读写控制，所述读写控制包括对FPGA芯片(1)的FLASH模块(15)进行程序升级。
6.如权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述ZYNQ芯片(2)的PS部分(21)还包括存储器控制模块(213)，存储器控制模块(213)连接有第二存储器(23)，第二存储器(23)用于存储ZYNQ芯片(2)接收的数据，所述存储器控制模块(213)用于控制第二存储器(23)的数据读写及校验。
7.如权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统，其特征在于，所述ZYNQ芯片(2)的PL部分(22)还包括时序转换模块(222)，所述时序转换模块一端连接所述主控接口(212)，另一端具有与所述FPGA芯片(1)通信的第二传输通道，所述第二传输通道具有SSM接口，所述时序转换模块(222)用于将ZYNQ芯片(2)中的符合AXI4接口时序的数据转换为符合SSM接口时序的数据，基于所述第二传输通道，ZYNQ芯片(2)用于将上位机(1)发送来的BIT流数据传于FPGA芯片(1)中。
8.一种基于ZYNQ的FPGA雷达数据调试方法，采用权利要求1所述的基于ZYNQ的FPGA雷达数据调试系统进行雷达数据调试，其特征在于，所述方法包括：
步骤S1、通过FPGA芯片(1)的采集模块(11)对雷达数据进行采集，并将采集后的数据存储于第一存储器(12)内；
步骤S2、通过以太网将上位机的雷达数据读取指令发送至ZYNQ芯片(2)；
步骤S3、基于所述第一传输通道读取FPGA芯片(1)中第一存储器(12)内的雷达数据。
9.如权利要求8所述的基于ZYNQ的FPGA雷达数据调试方法，其特征在于，进一步包括：
步骤S4、对雷达数据进行图形处理及显示。
10.如权利要求8所述的基于ZYNQ的FPGA雷达数据调试方法，其特征在于，还包括基于所述第一传输通道改写FPGA芯片(1)的程序，以及通过第二传输通道将上位机(1)发送来的BIT流数据传于FPGA芯片(1)中，所述第二传输通道具有SSM接口，ZYNQ芯片(2)具有将所述BIT流数据进行时序转换的时序转换模块。
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