CN116088927A - 一种基于zynq处理器配置fpga程序电路及方法 - Google Patents

Abstract

本发明涉及一种基于ZYNQ处理器配置FPGA程序电路及方法，属于雷达信号处理技术领域，它包括ZYNQ处理器PS端、ZYNQ处理器PL端和多片FPGA芯片；ZYNQ处理器PS端对FPGA的配置文件数据进行存储，以及与PL端进行数据交互；ZYNQ处理器PL端与PS端进行通信，持续读取存储在PS端中的FPGA配置文件数据并写入到FPGA硬件配置引脚，以及读取FPGA配置引脚数据，传输到PS端中存储；每片FPGA芯片通过对应的SelectMAP接口与ZYNQ处理器PL端通信连接实现在线配置。本发明能够实现对FPGA芯片的高速动态配置，能够对多版本FPGA程序的全部配置功能或部分配置功能文件管理。

Description

一种基于ZYNQ处理器配置FPGA程序电路及方法

技术领域

本发明涉及雷达信号处理技术领域，尤其涉及一种基于ZYNQ处理器配置FPGA程序电路及方法。

背景技术

雷达信号处理装置中为了实现FPGA芯片的逻辑功能动态配置，并保证升级的可靠性，常见的方式是通过CPU处理器并用软件模拟IO时序的方式配置FPGA程序；在配置过程中通过软件设置引脚的高低电平改变来产生时序变化，其输出时钟不能很高，时钟抖动较大，配置时间很长；由于整个配置过程为纯软件操作方式，在配置时间有严格要求的条件下，在指定的配置时间内无法完成配置过程，并且整个配置过程的软件程序为单线程工作，只能在完成了当前的配置后才能进入下一次的配置，无法对多片FPGA同时高效率在线重配；因此，如何实现对多片FPGA芯片进行快速在线配置，是目前需要考虑的。

需要说明的是，在上述背景技术部分公开的信息只用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于克服现有技术的缺点，提供了一种基于ZYNQ处理器配置FPGA程序电路及方法，解决了现有FPGA芯片配置存在的问题。

本发明的目的通过以下技术方案来实现：一种基于ZYNQ处理器配置FPGA程序电路，它包括ZYNQ处理器PS端、ZYNQ处理器PL端和多片FPGA芯片；

所述ZYNQ处理器PS端与上位机进行通信，对FPGA的配置文件数据进行存储，并通过串口与ZYNQ处理器PL端进行连接实现数据传输交互；

所述ZYNQ处理器PL端与ZYNQ处理器PS端进行通信，用于持续读取存储在ZYNQ处理器PS端中的FPGA配置文件数据并通过SelectMAP接口写入到FPGA硬件配置引脚，实现FPGA的在线配置，以及在FPGA配置过程中读取FPGA配置引脚数据，并传输到ZYNQ处理器PS端中存储；

每片FPGA芯片通过对应的SelectMAP接口与ZYNQ处理器PL端通信连接，通过ZYNQ处理器PL端对多片FPGA芯片进行在线配置。

所述ZYNQ处理器PS端包括ZYNQ芯片、DDR3芯片、FLASH存储器和网络芯片；所述网络芯片通过以太网与上位机PC进行通信连接，所述DDR3芯片用于存储FPGA配置文件数据和FPGA配置引脚数据，所述FLASH存储器与ZYNQ芯片连接，用于存储ZYNQ程序；

所述ZYNQ芯片通过HP与ZYNQ处理器PL端进行FPGA配置文件数据和FPGA配置引脚数据的交互，通过GP来访问ZYNQ处理器PL端中寄存器的状态获取当前FPGA配置状态。

所述ZYNQ处理器PL端包括寄存器状态及控制逻辑模块、AXI主控制器、发送FIFO缓存器、接收FIFO缓存器以及SelectMAP时序控制模块；

所述AXI主控制器与ZYNQ芯片的HP通信，实现发送FIFO缓存器和接收FIFO缓存器与DDR3芯片中的数据交换；

所述寄存器状态及控制逻辑模块通过Axi4lite接口与ZYNQ芯片的GP连接通信，ZYNQ芯片通过Axi4lite接口读写指定偏移地址的数值来映射寄存器状态，并结合数据流控制及ZYNQ程序设置的数据长度控制数据流及内存与发送FIFO缓存器和接收FIFO缓存器直接指定数据量的传输；

所述发送FIFO缓存器用于缓存从DDR3芯片中读取的FPGA配置文件数据，并通过SelectMAP时序控制模块写入到FPGA芯片的配置引脚；所述接收FIFO缓存器用于缓存通过SelectMAP时序控制模块获取的FPGA配置引脚数据，并通过AXI主控制器传输到DDR3芯片中；

所述SelectMAP时序控制模块通过SelectMAP接口将发送FIFO缓存器中缓存的FPGA配置文件数据写入到FPGA芯片的配置引脚中，并获取PFGA配置过程中FPGA配置引脚数据到接收FIFO缓存器中。

所述寄存器状态及控制逻辑模块包括Axi4lite接口、寄存器状态映射单元和数据流控制单元；

所述Axi4lite接口通过与ZYNQ芯片的GP连接通信，用于寄存器的低速率数据读写、开关设置以及状态读取；

所述寄存器状态映射单元用于ZYNQ程序通过Axi4lite接口读写指定偏移地址的数值；

所述数据流控制单元用于与AXI主控制器读取内存中指定地址的控制，以及结合寄存器状态映射单元的寄存器状态和ZYNQ程序设置的数据长度控制，以及内存与发送FIFO缓存器和接收FIFO缓存器直接指定数据量的传输。

一种基于ZYNQ处理器配置FPGA程序的方法，所述方法包括：

ZYNQ处理器PS端通过网络芯片接收FPGA配置文件数据包存储到DDR3芯片中的多个DDR空间，每个DDR空间存储一个FPGA配置文件版本，并对接收的FPGA配置文件数据包进行数据完整性检查和循环冗余校验；

FPGA配置过程：ZYNQ处理器PL端启动AXI主控制器从ZYNQ处理器PS端读取存储在DDR空间中的FPGA配置文件数据，并持续输出到发送FIFO缓存器中，当发送FIFO缓存器中存在FPGA配置文件数据时，SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚，实现FPGA的在线配置；

读取FPGA配置过程：SelectMAP时序控制模块获取FPGA配置引脚数据，并缓存到接收FIFO缓存器中，AXI主控制器将接收FIFO缓存器中的FPGA配置引脚数据传输到ZNYQ处理器中的DDR3芯片，ZYNQ芯片读取DDR3内存储的当前读回的配置数据。

在FPGA配置过程和读取FPGA配置过程中，ZYNQ芯片对寄存器状态进行设置和监视，通过写入寄存器中的标志位来启动或者终止AXI主控制器和SelectMAP时序控制模块。

所述SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚包括：

FPGA的功能引脚PROGRAM_B信号的电平先被外部电路拉低然后被拉高后，其内部的逻辑状态被清除，此时与初始化相关的状态信号INIT_B信号变为低电平状态，FPGA内部在进行初始化，经过一段时间以后INIT_B信号会重新回到高电平，此时FPGA内部功能已经初始化完成，进行数据的配置，在PROGRAM_B信号电平被拉低时，配置完成标记的引脚DONE也同时被拉低，指示FPGA中没有程序；

FPGA的功能引脚CSI_B为片选信号，确定当前FPGA被选择，用于区分多个FPGA的分别配置选择，SelectMAP功能引脚RDWR_B信号电平为低电平时，处于FPGA配置文件数据写入状态，FPGA的功能引脚D为数据总线，数据持续完成传输后，FPGA内部校验数据后完成配置，并将配置状态即功能引脚DONE信号置为高电平，指示当前FPGA配置成功完成，每片FPGA的数据总线D的连接可共享数据连接，也可独立连接。

本发明具有以下优点：一种基于ZYNQ处理器配置FPGA程序电路及方法，能够实现对FPGA芯片的高速动态配置，能够对多版本FPGA程序的全部配置功能或部分配置功能文件管理。在不影响正常功能运行的条件下，对FPGA部分功能进行瞬时重新配置以满足功能替换或升级的需求，通过千兆网络接口实现自动或用户干预的情况下远程更新FPGA功能，提高设备运行稳定性，简化系统维护步骤，降低成本。

附图说明

图1为本发明的电路结构示意图；

图2为FPGA芯片动态加载的整体流程示意图；

图3为SelectMAP时序控制模块配置的流程示意图；

图4为SlectMAP实现控制模块配置过程中FPGA引脚的电平示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下结合附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的保护范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本发明做进一步的描述。

如图1所示，本发明其中一种实施方式涉及一种基于ZYNQ处理器PS端动态配置FPGA程序电路，它包括ZYNQ处理器PS端、ZYNQ处理器PL端和多片FPGA芯片；

ZYNQ处理器PS端与上位机进行通信，对FPGA的配置文件数据进行存储，并通过串口与ZYNQ处理器PL端进行连接实现数据传输交互；ZYNQ处理器PL端与ZYNQ处理器PS端进行通信，用于持续读取存储在ZYNQ处理器PS端中的FPGA配置文件数据并通过SelectMAP接口写入到FPGA硬件配置引脚，实现FPGA的在线配置，以及在FPGA配置过程中读取FPGA配置引脚数据，并传输到ZYNQ处理器PS端中存储；每片FPGA芯片通过对应的SelectMAP接口与ZYNQ处理器PL端通信连接，通过ZYNQ处理器PL端对多片FPGA芯片进行在线配置。

进一步地，ZYNQ处理器PS端包括ZYNQ芯片、DDR3芯片、FLASH存储器和网络芯片；所述网络芯片通过以太网与上位机PC进行通信连接，所述DDR3芯片用于存储FPGA配置文件数据和FPGA配置引脚数据，容量通常为GB单位，FPGA配置数据一般为几十兆数据量，由此划分多个DDR空间区域用于暂存FPGA的多个配置文件版本，FLASH存储器与ZYNQ芯片连接，用于存储ZYNQ程序；ZYNQ芯片包括但不限于DSP架构、ARM架构或UltraScale MPSOC异构架构芯片。

ZYNQ芯片为内嵌ARM处理器及片上可编程逻辑资源，通过使用片上软硬件资源协同实现目标FPGA的动态加载，通过HP与ZYNQ处理器PL端进行FPGA配置文件数据和FPGA配置引脚数据的交互，通过GP来访问ZYNQ处理器PL端中寄存器的状态获取当前FPGA配置状态。

进一步地，ZYNQ处理器PL端包括寄存器状态及控制逻辑模块、AXI主控制器、发送FIFO缓存器、接收FIFO缓存器以及SelectMAP时序控制模块；

其中，AXI主控制器实现与ZYNQ内部HP口通信，按照标准的AXI通信协议，位宽为64位，时钟频率可达200MHz，实现发送FIFO缓存器和接收FIFO缓存器与DDR3芯片中的数据交换；发送FIFO缓存器用于缓存从DDR3芯片中读取的FPGA配置文件数据，并通过SelectMAP时序控制模块写入到FPGA芯片的配置引脚；所述接收FIFO缓存器用于缓存通过SelectMAP时序控制模块获取的FPGA配置引脚数据，并通过AXI主控制器传输到DDR3芯片中；

SelectMAP时序控制模块用于将发送FIFO缓存器中缓存的FPGA配置文件数据写入到FPGA芯片的配置引脚中，并获取PFGA配置过程中FPGA配置引脚数据到接收FIFO缓存器中；其中SelectMAP接口为Slave模式可设为 8/16/32位宽的双向数据，在7系列FPGA中时钟CCLK最高可配置为66MHz，即最快配置速率为 32bit@66MHz，ZYNQ芯片的HP的数据传输能力最高为64bit@200MHz，可达到芯片的最高速率和最短时间配置FPGA数据流。

ZYNQ处理器PS端与目标FPGA使用SelectMAP接口配置电路连接，该方式可根据具体需要选择数据位宽 8/16/32位。目标FPGA不再需要外部单独的程序存储器，其配置方式为在线动态加载。FPGA程序的版本控制运行完全依靠ZYNQ处理器PS端软件程序及ZYNQ处理器PL端功能的控制。

进一步地，寄存器状态及控制逻辑模块包括Axi4lite接口、寄存器状态映射单元和数据流控制单元；

其中，Axi4lite接口通过与ZYNQ芯片的GP连接通信，用于寄存器的低速率数据读写、开关设置以及状态读取；寄存器状态映射单元用于ZYNQ程序通过Axi4lite接口读写指定偏移地址的数值；数据流控制单元用于与AXI主控制器读取内存中指定地址的控制，以及结合寄存器状态映射单元的寄存器状态和ZYNQ程序设置的数据长度控制，以及内存与发送FIFO缓存器和接收FIFO缓存器直接指定数据量的传输，即软件（ZYNQ程序）间接控制Axi主控制器对内存与送FIFO缓存器和接收FIFO缓存器之间的数据传输。

FPGA的部分区域逻辑配置数据，能够使在其他区域逻辑功能保持正常运行状态下，动态改变FPGA的该局部区域的逻辑功能，其他区域的逻辑功能仍正常无干扰的正常运行。

如图2所示，本发明的另一种实时方式涉及一种基于ZYNQ处理器PS端动态配置FPGA程序的方法，所述方法包括：

ZYNQ处理器PS端通过网络芯片接收FPGA配置文件数据包存储到DDR3芯片中的多个DDR空间，每个DDR空间存储一个FPGA配置文件版本，并对接收的FPGA配置文件数据包进行数据完整性检查和循环冗余校验；

FPGA配置过程：ZYNQ处理器PL端启动AXI主控制器从ZYNQ处理器PS端读取存储在DDR空间中的FPGA配置文件数据，并持续输出到发送FIFO缓存器中，当发送FIFO缓存器中存在FPGA配置文件数据时，SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚，实现FPGA的在线配置；

读取FPGA配置过程：SelectMAP时序控制模块获取FPGA配置引脚数据，并缓存到接收FIFO缓存器中，AXI主控制器将接收FIFO缓存器中的FPGA配置引脚数据传输到ZNYQ处理器中的DDR3芯片，ZYNQ芯片读取DDR3内存储的当前读回的配置数据。

在FPGA配置过程和读取FPGA配置过程中，ZYNQ芯片对寄存器状态进行设置和监视，通过写入寄存器中的标志位来启动或者终止AXI主控制器和SelectMAP时序控制模块。在整个SelectMAP配置过程中，为达到最快速度最短时间的配置，时钟连续运行，数据传输为连续不断的配置过程。

进一步地，如图3和图4所示，SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚包括：

FPGA的功能引脚PROGRAM_B信号的电平先被外部电路拉低然后被拉高后，其内部的逻辑状态被清除，此时与初始化相关的状态信号INIT_B信号变为低电平状态，FPGA内部在进行初始化，经过一段时间以后INIT_B信号会重新回到高电平，此时FPGA内部功能已经初始化完成，进行数据的配置，在PROGRAM_B信号电平被拉低时，配置完成标记的引脚DONE也同时被拉低，指示FPGA中没有程序；

FPGA的功能引脚CSI_B为片选信号，确定当前FPGA被选择，用于区分多个FPGA的分别配置选择。SelectMAP功能引脚RDWR_B信号为写入或读取选择，低电平为写入即配置，高电平为读回配置。FPGA的功能引脚D[31:0]为数据总线，数据持续完成传输后，FPGA内部校验数据后完成配置，并将配置状态即功能引脚DONE信号置为高电平，指示当前FPGA配置成功完成。每片FPGA的数据总线D[31:0]的连接可共享数据连接，也可独立连接。

FPGA的读回配置与在线配置时序完全相同，唯一不同的信号RDWR_B，在配置过程中该信号会被拉低，在读回配置的过程中，该信号一直处于高电平。

FPGA的部分区域配置过程与全局重配时序完全相同，不同点是在局部配置中不会清除FPGA现有的运行程序，及PROGRAM_B一直是处于高电平，当CSI_B和RDWR_B后写入部分区域配置数据到目标FPGA，FPGA接收后自动完成FPGA的配置并运行新的配置程序。

本发明软件程序监视硬件寄存器状态获取当前流程的状态，软件通过设置硬件寄存器状态控制硬件操作步骤协同数据的传递，将流程中与时序相关的控制过程固定到硬件中独立执行，减少软件处理时间，提升数据配置效率；通过使用多个SelectMAP接口和增加寄存器的数量，扩展为多片FPGA芯片的并行动态加载更新。

以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (7)

1.一种基于ZYNQ处理器配置FPGA程序电路，其特征在于：它包括ZYNQ处理器PS端、ZYNQ处理器PL端和多片FPGA芯片；

所述ZYNQ处理器PS端与上位机进行通信，对FPGA的配置文件数据进行存储，并通过串口与ZYNQ处理器PL端进行连接实现数据传输交互；

所述ZYNQ处理器PL端与ZYNQ处理器PS端进行通信，用于持续读取存储在ZYNQ处理器PS端中的FPGA配置文件数据并通过SelectMAP接口写入到FPGA硬件配置引脚，实现FPGA的在线配置，以及在FPGA配置过程中读取FPGA配置引脚数据，并传输到ZYNQ处理器PS端中存储；

每片FPGA芯片通过对应的SelectMAP接口与ZYNQ处理器PL端通信连接，通过ZYNQ处理器PL端对多片FPGA芯片进行在线配置。

2.根据权利要求1所述的一种基于ZYNQ处理器配置FPGA程序电路，其特征在于：所述ZYNQ处理器PS端包括ZYNQ芯片、DDR3芯片、FLASH存储器和网络芯片；所述网络芯片通过以太网与上位机PC进行通信连接，所述DDR3芯片用于存储FPGA配置文件数据和FPGA配置引脚数据，所述FLASH存储器与ZYNQ芯片连接，用于存储ZYNQ程序；

所述ZYNQ芯片通过HP与ZYNQ处理器PL端进行FPGA配置文件数据和FPGA配置引脚数据的交互，通过GP来访问ZYNQ处理器PL端中寄存器的状态获取当前FPGA配置状态。

3.根据权利要求2所述的一种基于ZYNQ处理器配置FPGA程序电路，其特征在于：所述ZYNQ处理器PL端包括寄存器状态及控制逻辑模块、AXI主控制器、发送FIFO缓存器、接收FIFO缓存器以及SelectMAP时序控制模块；

所述AXI主控制器与ZYNQ芯片的HP通信，实现发送FIFO缓存器和接收FIFO缓存器与DDR3芯片中的数据交换；

所述寄存器状态及控制逻辑模块通过Axi4lite接口与ZYNQ芯片的GP连接通信，ZYNQ芯片通过Axi4lite接口读写指定偏移地址的数值来映射寄存器状态，并结合数据流控制及ZYNQ程序设置的数据长度控制数据流及内存与发送FIFO缓存器和接收FIFO缓存器直接指定数据量的传输；

所述发送FIFO缓存器用于缓存从DDR3芯片中读取的FPGA配置文件数据，并通过SelectMAP时序控制模块写入到FPGA芯片的配置引脚；所述接收FIFO缓存器用于缓存通过SelectMAP时序控制模块获取的FPGA配置引脚数据，并通过AXI主控制器传输到DDR3芯片中；

所述SelectMAP时序控制模块通过SelectMAP接口将发送FIFO缓存器中缓存的FPGA配置文件数据写入到FPGA芯片的配置引脚中，并获取PFGA配置过程中FPGA配置引脚数据到接收FIFO缓存器中。

4.根据权利要求3所述的一种基于ZYNQ处理器配置FPGA程序电路，其特征在于：所述寄存器状态及控制逻辑模块包括Axi4lite接口、寄存器状态映射单元和数据流控制单元；

所述Axi4lite接口通过与ZYNQ芯片的GP连接通信，用于寄存器的低速率数据读写、开关设置以及状态读取；

所述寄存器状态映射单元用于ZYNQ程序通过Axi4lite接口读写指定偏移地址的数值；

所述数据流控制单元用于与AXI主控制器读取内存中指定地址的控制，以及结合寄存器状态映射单元的寄存器状态和ZYNQ程序设置的数据长度控制，以及内存与发送FIFO缓存器和接收FIFO缓存器直接指定数据量的传输。

5.一种基于ZYNQ处理器配置FPGA程序的方法，其特征在于：所述方法包括：

ZYNQ处理器PS端通过网络芯片接收FPGA配置文件数据包存储到DDR3芯片中的多个DDR空间，每个DDR空间存储一个FPGA配置文件版本，并对接收的FPGA配置文件数据包进行数据完整性检查和循环冗余校验；

FPGA配置过程：ZYNQ处理器PL端启动AXI主控制器从ZYNQ处理器PS端读取存储在DDR空间中的FPGA配置文件数据，并持续输出到发送FIFO缓存器中，当发送FIFO缓存器中存在FPGA配置文件数据时，SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚，实现FPGA的在线配置；

读取FPGA配置过程：SelectMAP时序控制模块获取FPGA配置引脚数据，并缓存到接收FIFO缓存器中，AXI主控制器将接收FIFO缓存器中的FPGA配置引脚数据传输到ZNYQ处理器中的DDR3芯片，ZYNQ芯片读取DDR3内存储的当前读回的配置数据。

6.根据权利要求5所述的一种基于ZYNQ处理器配置FPGA程序的方法，其特征在于：在FPGA配置过程和读取FPGA配置过程中，ZYNQ芯片对寄存器状态进行设置和监视，通过写入寄存器中的标志位来启动或者终止AXI主控制器和SelectMAP时序控制模块。

7.根据权利要求5所述的一种基于ZYNQ处理器配置FPGA程序的方法，其特征在于：所述SelectMAP时序控制模块将缓存的FPGA配置文件数据写入到对应PFGA的配置引脚包括：

FPGA的功能引脚PROGRAM_B信号的电平先被外部电路拉低然后被拉高后，其内部的逻辑状态被清除，此时与初始化相关的状态信号INIT_B信号变为低电平状态，FPGA内部在进行初始化，经过一段时间以后INIT_B信号会重新回到高电平，此时FPGA内部功能已经初始化完成，进行数据的配置，在PROGRAM_B信号电平被拉低时，配置完成标记的引脚DONE也同时被拉低，指示FPGA中没有程序；

FPGA的功能引脚CSI_B为片选信号，确定当前FPGA被选择，用于区分多个FPGA的分别配置选择，SelectMAP功能引脚RDWR_B信号电平为低电平时，处于FPGA配置文件数据写入状态，FPGA的功能引脚D为数据总线，数据持续完成传输后，FPGA内部校验数据后完成配置，并将配置状态即功能引脚DONE信号置为高电平，指示当前FPGA配置成功完成，每片FPGA的数据总线D的连接可共享数据连接，也可独立连接。

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