CN116841932B - 一种可灵活连接的便携式高速数据存取设备及其工作方法 - Google Patents

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Abstract

本发明公开了一种可灵活连接的便携式高速数据存取设备及其工作方法，本发明设计的高速数据存取设备以常用串行总线接口(如雷电接口、USB接口或其他类似便携式设备的串行接口)来作为主控计算机对高速数据存取设备的管理控制接口，以及以一套以FPGA为核心的多端口的高速数据传输接口组成高速数据存取设备与外部设备之间、多个级联或并联的高速数据存取设备之间的高速数据传输通道，如此，则可构建出同时满足便携式、低成本、多接口、可重构、多设备协同的高速数据实时传输、存储和读取的数据存取系统，从而兼顾设备的便携式和低成本特性，进而满足一路或多路高速数据流的实时存取需求。

Description

一种可灵活连接的便携式高速数据存取设备及其工作方法
技术领域
本发明属于数据通信以及数据存储技术领域，具体涉及一种可灵活连接的便携式高速数据存取设备及其工作方法。
背景技术
随着模拟电路、数字电路和信号处理技术的快速发展，宽带射频信号采集、分析、处理和产生的需求正越来越多，很多行业和应用，都会涉及到宽带射频信号的采集、分析、处理和生成；如无线通信、卫星通信、导航、电子对抗、智能驾驶、气象预测等领域，且这些领域的应用都需要经常在室外进行大量的试验和验证，这就对设备的便携性提出了要求；同时，这些应用需要采集和分析的信号数据量也都非常大，以瞬时带宽1GHz的宽带射频信号为例，其产生的数据率为5GB/s，特别是在MIMO或相控阵射频系统的试验中，其往往需要多个通道同时采集、存储和产生信号，其数据率还会在5GB/s的基础上，再乘以对应通道的数量；如此，应用中的高数据量则对数据存取设备提出了极高的要求，而市面上却少有设备可以完成这样的工作，且用户还同时需要设备具有高便携性，所以，常见的以USB、网口或雷电接口为主的便携存储设备，由于受到数据存取速率受限于接口性能的原因，无法满足用户要求，这就致使用户不得不选用笨重的定制系统来满足使用需求。
另外，宽带射频信号长时间采集存储会积累海量数据，一个存储设备的存储容量无法满足要求时，需要能够组合多个存储设备获得更多存储空间，不仅如此，由于常见的高性能存储设备最多仅能达到5～10GB/s的数据存取能力，其对应瞬时带宽1GHz的宽带射频信号而言，仅能满足1～2个信号通道的存取要求，所以，较复杂的宽带射频信号采集任务需要每个信号通道对应一个独立的数据存取设备，并进行一对一的数据存取。
综上所述，在实际应用中，用户既需要便携式的高速数据存取设备，也需要存储容量、存取性能和接口数量等扩展能力强的设备，且因为使用量大，降低设备成本的需求也很强烈。
目前，市场上具有数据高速传输接口、高速数据存取性能、接口容量可扩展、模块数量可扩展等特性的数据存取设备主要是总线式的定制设备，采用的主流总线协议主要是PCIe、PXIe和VPX等，而后两者也是基于PCIe总线的扩展，其主要架构仍是以PCIe为核心；在现有技术中，基于PCIe总线的仪器系统需要专门的系统机箱和系统控制器，其中，系统机箱提供总线背板、系统电源、系统散热、结构固定等作用；系统控制器提供系统总控、人机交互、信号处理、数据存储、外设连接等功能，这些系统机箱和控制器均基于PCIe总线和先进计算机技术，虽然为系统提供了优秀的性能，但也由于均为专门定制设计，所以成本高昂，在系统功能模块数量不多的情况下，其成本常常会占到整个系统成本的一半以上；此外，由于PCIe、PXIe、VPX这几类总线系统因为组成和结构较为复杂，所以体积和重量一般与传统商用服务器接近，一般重量在10kg以上，难以实现便携性。
另外，市场上的便携式设备主要是基于USB或者雷电接口的轻巧设备，其具有热插拔、即插即用等特性，但由于最新的USB3.2和雷电4接口分别只能达到最高20Gbps和40Gbps的速率，扣除编码和帧结构等损耗之后，大约是2GB/s和4GB/s的峰值传输速率，这个传输速率相对于现代宽带射频信号动辄1GHz带宽(对应约5GB/s数据率)的信号传输量而言，是无法满足数据传输能力要求的。
由此基于前述阐述，目前基于总线式系统构建的高速数据存取设备，虽然具有存取性能强、扩展空间大和接口功能多的特性，但普遍成本高昂、便携性不足，因此，市场上缺少一种能够同时满足轻巧便携、接口容量灵活、实时高速数传和实时数据存取等特性的高速数据存取设备。
发明内容
本发明的目的是提供一种可灵活连接的便携式高速数据存取设备及其工作方法，用以解决现有技术中所存在的普遍成本高昂以及便携性不足的问题。
为了实现上述目的，本发明采用以下技术方案：
第一方面，提供了可灵活连接的便携式高速数据存取设备，包括：
总线控制器电路和高速存储器电路，其中，所述总线控制器电路内设置有串行总线接口，且所述高速存储器电路包括FPGA处理单元以及多个基于FPGA处理单元的高速数据传输接口；
所述总线控制器电路，用于通过所述串行总线接口通信连接主控计算机，且所述FPGA处理单元电连接所述总线控制器电路，用于利用总线控制器电路与主控计算机进行数据通信；
所述FPGA处理单元，还电连接有至少一个存储模块，且所述FPGA处理单元通过目标高速数据传输接口电连接外部设备，用于通过该目标高速数据传输接口将各存储模块中的数据传输至外部设备，或通过该目标高速数据传输接口接收外部设备发送的数据，并将接收的数据写入各存储模块，其中，所述目标高速数据传输接口为多个高速数据传输接口中的至少一个高速数据传输接口；
所述总线控制器电路，还用于通过所述串行总线接口，电连接下一级便携式高速数据存取设备上的串行总线接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接，或用于使各个便携式高速数据存取设备通过各自的串行总线接口电连接所述主控计算机，以实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接；
所述高速存储器电路，还用于通过另一高速数据传输接口电连接下一级便携式高速数据存取设备中的高速数据传输接口，以实现各便携式高速数据存取设备间的数据扩展连接，以及通过各便携式高速数据存取设备中的高速数据传输接口，实现多个便携式高速数据存取设备之间的数据传输。
基于上述公开的内容，本发明所提供的高速数据存取设备，设置有总线控制器电路和高速存储器电路，其中，总线控制器电路负责为高速数据存取设备提供一个标准的连向主控计算机的常用串行总线接口(如雷电接口和/或USB接口等便携式设备接口)，以便实现总线接口控制器与主控计算机之间的数据通信，同时，高速存储器电路内设置有FPGA处理单元和基于FPGA处理单元的多个高速数据传输接口，如此，相当于提供了一套以FPGA为核心，且具有FPGA高速数据传输特性的多个数据传输端口。
在具体应用时，高速数据存取设备不仅可通过串行总线接口连接主控计算机，其还可利用串行总线接口实现与其余各个高速数据存取设备之间的菊花链拓扑结构的级联连接，或利用串行总线接口来实现与其余各个高速数据存取设备之间的星形拓扑连接，同时，高速数据存取设备中的高速数据传输接口不仅可实现与外部设备之间的高速数据传输，其还可通过与上级和下级高速数据存取设备中的高速数据传输接口连接，来实现高速数据存取设备之间的扩展连接，从完成多个高速数据存取设备间的数据传输；由此，即可实现高速数据存取设备的容量扩展。
通过上述设计，本发明采用能够连接主控计算机的常用便携式设备接口和多端口高速数据传输接口来实现高速数据传输及存储扩展等功能，使得高速数据存取设备无需设计专用的机箱和系统，不仅大幅缩小了系统体积，减轻了系统重量，还降低了成本；同时，本发明采用具有FPGA高速传输特性的高速数据传输接口，来连接外部设备，以及实现多个高速数据存取设备之间的扩展连接，如此，可在提高设备扩展性的同时，利用FPGA具有高速数据传输的特性，来实现与外部设备以及其余高速数据存取设备之间的高速数据传输，从而满足实际使用时的数据传输要求；更进一步的，由于高速数据存取设备采用了可单台设备独立工作的设计，所以，复杂的高速数据存取设备系统可以从一个设备开始渐进式的构建，从而避免了PCIe、PXIe、VPX等专用系统在初次构建时所必要的机箱和扩展时增加的控制器等，在大幅降低了系统构建门槛以及成本的同时，又保留了后期的扩展性，其使用灵活性较强；另外，本发明还可实现不同高速数据存取设备间的级联、对连、星形连接等多种拓扑连接模式，以及不同拓扑连接组合的连接模式，基于此，多个设备之间可以具备非常灵活且高性能的数据传输能力，使得本发明非常适用于依赖于高速数据传输的宽带射频信号应用领域。
在一个可能的设计中，所述串行总线接口包括：雷电接口和/或USB接口；
其中，所述总线控制器电路，用于通过所述串行总线接口中的雷电接口，电连接下一级便携式高速数据存取设备中总线控制器电路上的雷电接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接；或
用于使各个便携式高速数据存取设备通过各自的串行总线接口中的USB接口或雷电接口电连接所述主控计算机，以实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接。
在一个可能的设计中，所述总线控制器电路包括：雷电控制器、上行USB Type C连接器、第一USB端口控制器、下行USB Type C连接器以及第二USB端口控制器；
所述上行USB Type C连接器通过所述第一USB端口控制器电连接所述雷电控制器，且所述上行USB Type C连接器还电连接所述雷电控制器的上行雷电通道，以组成所述雷电接口来实现所述总线控制器电路与所述主控计算机之间的雷电连接；
所述下行USB Type C连接器通过所述第二USB端口控制器电连接所述雷电控制器，且所述下行USB Type C连接器还电连接所述雷电控制器的下行雷电通道，以通过第二USB端口控制器和下行USB Type C连接器实现与下一级便携式高速数据存取设备间的级联雷电连接；
所述雷电控制器的输出端通过PCIe总线和/或USB总线电连接所述高速存储器电路，用于实现所述主控计算机与所述高速存储器电路间的雷电接口转换连接，或实现所述主控计算机与所述高速存储器电路间的USB接口转换连接。
在一个可能的设计中，所述总线控制器电路还包括：接口连接器，其中，所述雷电控制器电连接有双路PCIe时钟发生器，所述双路PCIe时钟发生器电连接所述接口连接器，且所述雷电控制器通过所述接口连接器电连接所述高速存储器电路；
所述高速存储器电路上设置有连接器插槽，其中，所述接口连接器插接于所述连接器插槽内，以将所述总线控制器电路安装于所述高速存储器电路上。
在一个可能的设计中，基于所述便携式高速数据存取设备的多个高速数据传输接口，实现所述便携式高速数据存取设备与多个外部设备的设备数据传输接口之间的星形连接；
基于所述便携式高速数据存取设备的多个高速数据传输接口，实现所述便携式高速数据存取设备与所述外部设备的多个设备数据传输接口之间的并联连接；或
多个高速数据传输接口包括上行接口和下行接口，其中，当前的便捷式高速数据存取设备中的FPGA处理单元通过所述上行接口电连接上一级便捷式高速数据存取设备中的下行接口，且当前的便捷式高速数据存取设备中的FPGA处理单元通过所述下行接口电连接下一级便捷式高速数据存取设备中的上行接口，以基于各个便捷式高速数据存取设备中的上行接口和下行接口，实现各个便捷式高速数据存取设备之间的数据传输。
在一个可能的设计中，任一存储模块采用具有NVMe接口或SATA接口的存储器，其中，所述高速存储器电路还包括：与所述FPGA处理单元电连接的至少一个DRAM单元；
所述FPGA处理单元，用于在接收到从所述目标高速数据传输接口传输的高速数据流时，对所述高速数据流进行拆分处理以及编码处理，得到处理后的数据，并基于各个DRAM单元将处理后的数据并行写入各个存储器；
所述FPGA处理单元，还用于基于各个DRAM单元从各个存储器中读取数据，并将读取的数据进行数据解码以及合并处理，得到解码合并后的数据，以便将解码合并后的数据通过所述目标高速数据传输接口发送至所述外部设备。
在一个可能的设计中，任一数据传输接口采用多路全双工串行链路实现数据传输，且任一数据传输接口采用的数据通信协议包括Aurora协议。
在一个可能的设计中，所述高速存储器电路还包括：USB-JTAG转换电路，其中，所述总线控制器电路通过所述USB-JTAG转换电路电连接FPGA处理单元，以便使主控计算机通过总线控制器电路，并基于所述USB-JTAG转换电路完成对所述FPGA处理单元的调试。
第二方面，提供了第一方面或第一方面中任意一种可能设计的所述可灵活连接的便携式高速数据存取设备的工作方法，包括：
所述便携式高速数据存取设备从外部设备或从其对应的各个存储模块中获取待传输的数据，并基于所述待传输的数据以及所述目的设备地址，生成数据包；
所述便携式高速数据存取设备利用所述高速数据传输接口，将所述数据包传输至所述便携式高速数据存取设备所连接的上一级便携式高速数据存取设备或下一级便携式高速数据存取设备中，以使所述上一级便携式高速数据存取设备或下一级便携式高速数据存取设备，判断所述数据包中的目的设备地址与本机设备地址是否一致，并在不一致时，将所述数据包再次进行传输，直至传输至所述目的高速数据存取设备时为止；
若所述数据传输模式为点对点数据传输模式，则所述便携式高速数据存取设备从其对应的各个存储模块中读取待传输的数据，并通过对应的高速数据传输接口，将所述待传输的数据直接传输至所述外部设备；或
所述便携式高速数据存取设备通过其对应的高速数据传输接口从外部设备获取待存储的数据，并将所述待存储的数据存储至所述便携式高速数据存取设备对应的各个存储模块中。
在一个可能的设计中，在接收主控计算机发送的数据传输模式前，所述方法还包括：
所述便携式高速数据存取设备接收主控计算机发送的设备地址寻址指令，并通过对应的高速数据传输接口向目标高速数据存取设备发送设备地址询问信息，以接收目标高速数据存取设备发送的目标设备地址，其中，所述目标高速数据存取设备为所述便携式高速数据存取设备所连接的所有便携式高速数据存取设备；
所述便携式高速数据存取设备通过总线控制器电路将自身设备地址和目标设备地址发送至所述主控计算机，以使所述主控计算机根据所述目标高速数据存取设备所连接的高速数据传输接口、所述目标设备地址和所述自身设备地址，确定出所述便携式高速数据存取设备与目标高速数据存取设备之间的连接关系以及数据传输模式。
有益效果：
(1)本发明设计的高速数据存取设备以常用串行总线接口(如雷电接口、USB接口或其他类似便携式设备的串行接口)来作为主控计算机对高速数据存取设备的管理控制接口，以及以一套以FPGA为核心的多端口的高速数据传输接口组成高速数据存取设备与外部设备之间、多个级联或并联的高速数据存取设备之间的高速数据传输通道，如此，则可构建出同时满足便携式、低成本、多接口、可重构、多设备协同的高速数据实时传输、存储和读取的数据存取系统，从而兼顾设备的便携式和低成本特性，进而满足一路或多路高速数据流的实时存取需求。
附图说明
图1为本发明实施例提供的便携式高速数据存取设备的架构示意图；
图2为本发明实施例提供的总线控制器电路的结构示意图；
图3为本发明实施例提供的高速存储器电路的结构示意图；
图4为本发明实施例提供的便携式高速数据存取设备的第一种应用结构示意图；
图5为本发明实施例提供的便携式高速数据存取设备的第二种应用结构示意图；
图6为本发明实施例提供的便携式高速数据存取设备的第三种应用结构示意图；
图7为本发明实施例提供的便携式高速数据存取设备的第四种应用结构示意图；
图8为本发明实施例提供的FPGA处理单元的第一部分的电路图；
图9为本发明实施例提供的FPGA处理单元的第二部分的电路图；
图10为本发明实施例提供的高速数据传输接口的电路图；
图11为本发明实施例提供的USB-JTAG转换电路的电路图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
应当理解，尽管本文可能使用术语第一、第二等等来描述各种单元，但是这些单元不应当受到这些术语的限制。这些术语仅用于区分一个单元和另一个单元。例如可以将第一单元称作第二单元,并且类似地可以将第二单元称作第一单元，同时不脱离本发明的示例实施例的范围。
应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，单独存在B，同时存在A和B三种情况；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A，单独存在A和B两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。
实施例：
参见图1～3所示，本实施例所提供的可灵活连接的便携式高速数据存取设备，可以但不限于包括：总线控制器电路和高速存储器电路，其中，总线控制器电路主要负责为高速数据存取设备提供一个标准的连向主控计算机(就商用计算机)的串行总线接口，该串行总线接口采用现有的便捷性设备接口，从而实现该高速数据存取设备与主控计算机的数据通信；更进一步的，高速存储器电路则负责具体的数据传输、存储和读取。
在具体应用时，举例所述总线控制器电路内设置有串行总线接口，而所述高速存储器电路则是以FPAG为核心而构建的，即包括有FPGA处理单元以及多个基于FPGA处理单元的高速数据传输接口，其中，FPGA(Field Programmable Gate Array)器件属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列，具有高速数据吞吐能力，以及高速逻辑和时序控制能力，适合用来作为高速串行总线、实时信号处理、时序逻辑、触发定时等功能的实现；同时，高性能的FPGA芯片上通常具有多路MGT(Multi-Gigabit Transceiver)，意即高速串行收发器，多路PCIe资源，以及大量数字I/O通道，这些MGT、PCIe资源和数字I/O通道可以实现FPGA和外部设备的高速通信协议(如Aurora、PCIe、NVMe、SATA、Serial RapidIO、JESD204、USB协议等)；如此，高速存储器电路采用基于FPGA的高速数据传输接口来进行数据传输，可大幅提高传输效率；在本实施例中FPGA处理单元的电路图可参见图8和图9所示。
在本实施例中，所述总线控制器电路，用于通过所述串行总线接口通信连接主控计算机，以实现与主控计算机的数据通信(如高速数据存取设备的寻址，地址下发等等)；同时，所述FPGA处理单元电连接所述总线控制器电路，用于利用总线控制器电路与主控计算机进行数据通信；即在具体应用过程中，总线控制器电路用于实现便携式设备接口(即串行总线接口)与该FPGA处理单元的转换连接，从而与FPGA处理单元进行数据通信互联。
更进一步的，所述FPGA处理单元，还电连接有至少一个存储模块(其可以但不限于为多组SATA或NVMe接口的固态硬盘)，且所述FPGA处理单元通过目标高速数据传输接口电连接外部设备，用于通过该目标高速数据传输接口将各存储模块中的数据传输至外部设备，或通过该目标高速数据传输接口接收外部设备发送的数据，并将接收的数据写入各存储模块，其中，目标高速数据传输接口为多个高速数据传输接口中的至少一个高速数据传输接口；如此，即可完成本高速数据存取设备与外部设备之间的高速数据传输。
同时，本实施例所提供高速数据存取设备，还可基于其内部的串行总线接口，来实现多个高速数据存取设备间的级联或星形连接，同时，还可基于其内部的高速数据传输接口，来实现多个高速数据存取设备间的数据扩展连接，即利用高速数据传输接口来实现多个高速数据存取设备间的数据传输，从而实现设备可扩展的功能。
在具体实施时，所述总线控制器电路，还用于通过所述串行总线接口，电连接下一级便携式高速数据存取设备上的串行总线接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接；在本实施例中，该种连接方式则为级联连接，也就是一高速数据存取设备通过其对应的串行总线接口连接下一级高速数据存取设备上串行总线接口，然后以此原理不断连接，从而实现各高速数据存取设备的级联连接，当然，主控计算机则只连接最开始的高速数据存取设备；此时，主控计算机即可通过级联连接，来实现对所有高速数据存取设备的控制和通信。
同时，本实施例还可使用另一种方式，来实现多设备间的连接，即各个便携式高速数据存取设备通过各自的串行总线接口电连接所述主控计算机，从而实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接；在本实施例中，则是主控计算机分别电连接每个高速数据存取设备的串行总线接口，从而实现与多个高速数据存取设备间的星形拓扑连接。
更进一步的，还可在基础连接方式上形成复合连接接口，如多个高速数据存取设备间次用星形方式进行连接，即第一级连接是星形的，然后，且每个星形连接的设备，以级联方式来连接更多的设备(即以级联方式来级联连接设备)；当然，在前述基础连接方式上，所实现的复合连接结构，均在本发明的保护范围内。
当然，在本实施例中，完成多个高速数据存取设备间的设备互联后，各个高速数据存取设备之间则通过各自的高速数据传输接口，来实现数据扩展连接；具体的，其连接方式为：所述高速存储器电路，还用于通过另一高速数据传输接口电连接下一级便携式高速数据存取设备中的高速数据传输接口，以实现各便携式高速数据存取设备间的数据扩展连接，以及通过各便携式高速数据存取设备中的高速数据传输接口，实现多个便携式高速数据存取设备之间的数据传输；如此，无论各高速数据存取设备间采用何种方式进行互联，每个高速数据存取设备均可通过各自的高速数据传输接口与外部设备通信传输数据流，完成数据流的存储或读取，而各个高速数据存取设备之间则通过相连的高速数据传输接口进行高速数据传输，把数据从一个高速数据存取设备传输至另一个。
在具体应用时，举例前述串行总线接口可以但不限于包括雷电接口和/或USB接口，即本实施例优先选用雷电接口和/或USB接口这样的常见便携设备接口，来作为高速数据存取设备连向主控计算机的接口；因此，即可利用雷电接口来实现多个设备间的级联连接，或使用USB接口来实现多个设备间的星形拓扑连接；其中，以雷电接口和USB接口为例，来详细阐述前述菊花链连接和星形拓扑连接过程：
即所述总线控制器电路，用于通过所述串行总线接口中的雷电接口，电连接下一级便携式高速数据存取设备中总线控制器电路上的雷电接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接，或用于使各个便携式高速数据存取设备通过各自的串行总线接口中的USB接口或雷电接口电连接所述主控计算机，以实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接。
如此通过前述设计，采用雷电接口和/或USB接口来作为对高速数据存取设备的管理控制接口，一方面，可通过其雷电接口实现热插拔的特性，进而实现连同高速存储器电路的整体设备的可热插拔特性，由此，则可在计算机开机的状态下完成设备的接入和启动，且由于总线控制器电路的可级联特性，所以，整个系统可以实现开机状态下的拓扑扩展，形成可热插拔的多功能或多通道的数据存取系统；另一方面，总线控制器电路也可以实现为USB接口控制电路，将USB接口转换为高速串行总线与高速存储器电路连接。
可选的，举例任一数据传输接口采用多路全双工串行链路实现数据传输，如可以但不限于设置为4-6路全双工串行链路；同时，举例任一数据传输接口采用的数据通信协议包括Aurora协议来实现数据通信，当然，可为其它协议，在此不限定于前述举例；更进一步的，任一数据传输接口可采用Nano-Pitch标准42针(不限于此标准)接插件作为紧凑且高速率的连接接口，每个Nano-Pitch接口可提供至多6条速率高达16Gbps的全双工Aurora链路；如此通过前述设计，一方面，Nano-Pitch接插件具有5.0x15.0x9.0mm的紧凑尺寸和12.0mm连接器至电缆的装配高度，可以控制设备尺寸在非常紧凑的大小，从而降低设备体积，提高便携性；另一方面，其还具有极高的数据传输性能和方便的接插方式，如在前述6条全双工Aurora链路的基础上，其可提供每方向96Gbps或12GB/s的双向数据传输能力；而如果两个信号收发机之间以两个Nano-Pitch接口进行并联连接，则可以建立每方向192Gbps或24GB/s的双向数据传输通道，从而实现高速率的数据传输；当然，前述数据仅是示意，不限于此链路条数和总速率。
由此通过前述设计，本实施例通过高速数据存取设备间的便携式设备接口，可实现主控计算机与一个或多个的高速数据存取设备之间的互联，同时，通过高速数据存取设备上的多端口高速数据传输接口，可实现多个设备间的级联或星形连接，从而构建多个高速数据存取设备之间的高速数据传输通道，基于此，则可构建出同时满足便携式、低成本、多接口、可重构、多设备协同的高速数据实时传输、存储和读取的数据存取系统。
为进一步的阐述本实施例所提供的高速数据存取设备，下述详细阐述前述总线控制器电路和高速存储器电路的具体结构：
一方面，参见图2所示，下述提供前述总线控制器电路的具体结构：
在具体应用时，举例所述总线控制器电路可以但不限于包括：雷电控制器、上行USB Type C连接器、第一USB端口控制器、下行USB Type C连接器以及第二USB端口控制器，其中，在数据输入端，所述述上行USB Type C连接器通过所述第一USB端口控制器电连接所述雷电控制器，且所述上行USB Type C连接器还电连接所述雷电控制器的上行雷电通道，以组成所述雷电接口来实现所述总线控制器电路与所述主控计算机之间的雷电连接；如此，上行USB Type C连接器连接雷电控制器的上行雷电通道和USB端口控制器，用以实现外部雷电通信，从而能够与上行的主控计算机以高速的雷电协议通信，其通信速率最高可达40Gb/s；同时，基于前述硬件结构，还可实现基于Type c接口的供电控制和线缆检测；在具体实施时，则为总线控制器电路设置一电源电路，而该电源电路则分别电连接所述第二USB端口控制器和所述上行USB Type C连接器，由此，通过与USB Type C物理接口(即前述上行USB Type C连接器)连接的电源电路，则可以利用雷电接口实现对总线控制器电路的供电。
同时，所述下行USB Type C连接器则通过所述第二USB端口控制器电连接所述雷电控制器，且所述下行USB Type C连接器还电连接所述雷电控制器的下行雷电通道，由此，通过第二USB端口控制器和下行USB Type C连接器，即可构建出级联雷电接口，从而实现与下一级便携式高速数据存取设备间的级联雷电连接。
同理，在数据输出端，所述雷电控制器的输出端则通过PCIe总线和/或USB总线电连接所述高速存储器电路，用于实现所述主控计算机与所述高速存储器电路间的雷电接口转换连接，或实现所述主控计算机与所述高速存储器电路间的USB接口转换连接；如此，该总线控制器电路则可将雷电接口转换为PCIe总线接口(如PCIe Gen3 x1或x4的总线接口，当然，不限于此两种PCIe规格)与FPGA连接，或是将USB总线接口转换为串行总线接口与FPGA连接。
在一个具体的实施方式中，该总线控制器电路还设置有双路PCIe时钟发生器和接口连接器，其中，参见图2所示，雷电控制器设置的下行PCIe总线可以但不限于为PCIe Gen3x1或x4总线；该雷电控制器所提供的USB总线则可以但不限于为下行USB 3.1 gen2总线，二者通过双路PCIe时钟发生器电连接接口连接器，从而与双路PCIe时钟发生器配合，实现与高速存储器电路的通信连接；同时，前述PCIe总线和USB总线还通过接口连接器，与高速存储器电路连接，如此，则可实现最高速率为32Gb/s，即4GB/s的PCIe Gen3 x1或x4通信，以及最高速率为10Gb/s的USB 3.1 gen2通信；当然，前述PCIe总线和USB总线的规格，则不限定于前述举例，可根据实际使用而具体设定。
可选的，在前述硬件结构基础上，举例高速存储器电路上设置有连接器插槽，其中，所述接口连接器插接于所述连接器插槽内，以将所述总线控制器电路安装于所述高速存储器电路上；如此，相当于在高速存储器电路上安装接口连接器的插槽端，总线控制器电路上则采用接口连接器的插接端，基于此，则可将总线控制器电路作为一个子板安装于实现高速存储器电路的母板上，从而实现快速拆装的高集成度子板形式；在本实施例中，举例前述接口连接器可以但不限于为M.2连接器。
另外，举例前述总线控制器电路还可以但不限于包括有USB端口复用器，参见图2所示，所述上行USB Type C连接器和所述下行USB Type C连接器分别通过所述USB端口复用器电连接所述雷电控制器，如此，则可通过所述上行USB Type C连接器、所述下行USBType C连接器以及所述USB端口复用器，来实现与下一级便携式高速数据存取设备间的USB通信；在实施例中，USB端口复用器可以但不限于优选于USB 2.0端口复用器，当然，规格不限定于前述举例，可根据实际使用而具体设定。
当然，前述总线控制器电路还包括其实现相应功能的外围电路，如用于存储雷电控制器功能程序的板载BIOS FLASH(非易失性存储器)，以便在上电时加载程序让总线控制器电路开始工作；其连接结构可参见图2所示。
由此通过前述对总线控制器电路的详细结构阐述，总线接口电路则实现雷电接口或USB接口(或其他类似串行接口)与高速存储器电路中的FPGA的转换连接，从而为高速存储器电路提供外部串行总线连接，以及提供可热插拔的特性，以便高速数据存取设备可以通过雷电接口或USB接口直接连接主控计算机实现人机交互和数据分析处理及管理；当然，也可以通过级联雷电接口以菊花链拓扑结构连接下一级高速数据存取设备，或是通过USB接口以星形拓扑结构连接多个高速数据存取设备，实现多设备间的互联。
另一方面，参见图3所示，下述提供高速存储器电路的其中一种具体结构：
首先，高速存储器电路是以FPGA芯片和周围电路所构建得到的，其FPGA芯片与总线控制器电路进行数据通信互联，其互联接口协议根据具体总线控制器电路的实现而定(在本实施例中，以总线控制器电路为雷电接口和/或USB接口为例，总线控制器电路则通过PCIe总线与高速存储器电路进行通信互联，在图3中以Bus IP标识，且无论采用雷电转接的PCIe接口或是USB接口，Bus IP的作用均为将本高速存储器电路抽象管理成一个标准磁盘设备)；同时，本实施例借助FPGA具有多路MGT((Multi-Gigabit Transceiver)意即高速串行收发器，多路PCIe资源，以及大量数字I/O通道)这一特性，可来实现与外部设备，以及各级联的高速数据存取设备间的高速数据传输。
在具体应用时，举例高速存储器电路利用FPGA的MGT分别实现至少2个高速数据传输接口，其中2个分别作为上行和下行的高速数据传输通道，即多个高速数据传输接口包括上行接口和下行接口；更进一步的，当需要对高速数据存取设备进行扩展连接时，可使用当前的便捷式高速数据存取设备中的FPGA处理单元通过所述上行接口电连接上一级便捷式高速数据存取设备中的下行接口，以及使用当前的便捷式高速数据存取设备中的FPGA处理单元通过所述下行接口电连接下一级便捷式高速数据存取设备中的上行接口，如此，即可基于各个便捷式高速数据存取设备中的上行接口和下行接口，来实现各个便捷式高速数据存取设备之间的数据传输；当然，当需要与外部设备进行传输时，则可取上行和下行接口中的任一接口，来作为目标高速数据接口，从而来实现数据的发送以及接收。
另外，在本实施例中，举例可基于所述便携式高速数据存取设备的多个高速数据传输接口，来实现所述便携式高速数据存取设备与多个外部设备的设备数据传输接口之间的星形连接；或
基于所述便携式高速数据存取设备的多个高速数据传输接口，实现所述便携式高速数据存取设备与所述外部设备的多个设备数据传输接口之间的并联连接。
在本实施例中，前述上行和下行接口也优选采用MGT接口，且也可采用4-6路全双工串行链路，以及Aurora协议来实现数据通信；当然，具体的链路数量和通信协议不限定于此，可根据实际使用而具体设定；更进一步的，高速数据传输接口的电路图可参见图10所示。
参见图3所示，所述高速存储器电路还包括：与所述FPGA处理单元电连接的至少一个DRAM单元，其中，以高速数据存取设备与外部设备进行数据通信为例，来具体阐述其传输过程：
在本实施例中，所述FPGA处理单元，用于在接收到从所述目标高速数据传输接口传输的高速数据流时，对所述高速数据流进行拆分处理以及编码处理，得到处理后的数据，并基于各个DRAM单元将处理后的数据并行写入各个存储模块；同理，其还用于基于各个DRAM单元从各个存储模块中读取数据，并将读取的数据进行数据解码以及合并处理，得到解码合并后的数据，以便将解码合并后的数据通过所述目标高速数据传输接口发送至所述外部设备。
在具体实施时，任一存储模块(可以但不限于采用SATA/NVMe SSD接口的存储器)用于数据的存储，DRAM(动态随机存取内存)单元主要用于数据的缓冲，多个存储模块和DRAM单元协同工作，可以实现并行的数据存储和读取；参见图3所示，在本实施例中，FPGA处理单元上用于SATA/NVMe SSD控制和通信的IP以IP3标识，FPGA处理单元上用于DRAM(图3中的DRAM则表示DRAM处理单元)的控制和通信的IP以IP4标识，其中，FPGA处理单元通过MGTIP(即上行和/或下行接口)获得高速数据流，并将数据流拆分和编码，并行写入多组SATA/NVMe SSD，其写入过程利用DRAM单元进行数据缓冲，实现平稳数据写入；同理，读取的过程也是一样，FPGA处理单元从多组SATA/NVMe SSD读取数据，且在读取过程中利用DRAM单元进行数据缓冲，然后解码恢复原始数据流，并通过MGT IP将数据流发送出去；当然，其余各个高速数据存取设备间的数据读取和发送过程也是如此，在此不再赘述；基于前述设计，总线控制器电路和高速数据传输接口可通过FPGA的管理调度，按照标准磁盘对象实现对于多组SATA/NVMe SSD的数据访问和管理，从而实现多组SATA/NVMe SSD内数据的快速读取及传输。
在一个具体的实施方式中，参见图11所示，举例所述高速存储器电路可以但不限于还包括：USB-JTAG转换电路，其中，所述总线控制器电路通过所述USB-JTAG转换电路电连接FPGA处理单元，以便使主控计算机通过总线控制器电路，并基于所述USB-JTAG转换电路完成对所述FPGA处理单元的调试；其中，在具体应用时，可通过总线控制器电路获得一路USB 3.1 gen2通道(也可以是其他USB规格)，并通过USB-JTAG转换电路与FPGA处理单元连接，如此，则可通过高速串行接口完成对FPGA处理单元的开发调试，而无需设立独立的JTAG调试接口，也不再需要连接外置JTAG调试器，这一路USB 3.1 gen2通道也可以用于将其他USB设备快速和方便的集成至信号收发功能电路中，而非仅仅是用于USB-JTAG调试电路；由此通过前述设计，以集成的JTAG调试电路代替JTAG接口和外置JTAG调试器，可进一步的缩小了系统体积，减轻了系统重量。
另外，在本实施例中，FPGA处理单元(即FPGA芯片)也连接板载FLASH，用于存放FPGA固件程序，实现相应的控制功能。
由此通过前述对高速存储器电路的详细阐述，其可实现高速数据收发和存取的具体功能，并以PCIe总线或高速串行总线作为通信和控制总线与总线控制器电路连接，同时，其还提供了一套多端口的高速数据传输接口，可以实现高速数据存取设备与外部设备之间，或是多个级联的高速数据存取设备之间的高速数据传输通道，从而实现高速数据存取设备与外部设备，以及多个级联的高速数据存取设备之间的高速率数据传输。
综上所述，前述高速数据存取设备则可在三种模式下进行工作，分别为：级联数据传输模式、点对点数据传输模式、复合数据传输模式，其具体工作过程为：
首先，先进行地址的分配，以及数据传输关系的确定，即：主控计算机通过总线控制器电路为每个高速存储器电路分配唯一的设备地址，然后控制每个高速存储器电路分别通过上行接口和下行接口(以及其他所有接口)对所连接的前一个和后一个高速数据存取设备(以及其他所有连接的高速数据存取设备)进行设备地址询问，并将询问到的上行和下行高速数据存取设备(以及其他所有连接的高速数据存取设备)的设备地址通过总线控制器电路回传至主控计算机；而主控计算机则通过获取每个高速数据存取设备自身的设备地址、所连接的上行设备的地址、所连接的下行设备的地址，来得到所有高速数据存取设备的连接关系，从而根据连接关系，并通过总线控制器电路设置高速数据传输接口的具体工作模式。
其次，当所有高速数据存取设备处于级联连接关系时，高速数据存取设备处于级联数据传输模式，其中，若某一个高速数据存取设备需要通过高速数据传输接口与另一个高速数据存取设备进行数据通信时，其通过设备连接关系和目的高速数据存取设备的设备地址，可确定是从上行接口还是下行接口进行数据通信；同时，在进行通信时，所有的数据均通过统一的帧结构进行组包，且每帧数据均包含设备地址和数据；如此，当高速数据存取设备通过上行或下行接口接收到一帧数据，通过判断其中包含的设备地址是否与自身地址相同，来进行数据的接收与转发，即若相同则予以接收，若不相同则通过下行或上行接口进行数据转发，直至数据被目的高速数据存取设备接收；由此通过前述设计，所有级联高速数据存取设备之间可通过最高96Gbps或12GB/s数据率进行数据通信。
同理，当两个高速数据存取设备处于点对点连接关系时(即设备处于点对点数据传输模式)，每个高速数据存取设备的上行接口和下行接口(以及其他所有接口)可唯一与另一个高速数据存取设备的上行接口和下行接口(以及其他所有接口)对连并行连接，此时，数据通信可无需通过帧结构组包而直接完成，且通过并联的高速数据传输接口可实现192Gbps或24GB/s或更高的数据通信速率。
最后，当所有高速数据存取设备处于星形连接关系，或星形和级联复合连接关系时，则可根据具体应用需求，采取帧结构数据组包或者直接对连数据传输的复合数据传输模式实现高速数据存取设备之间的高速数据通信。
在一个可能的设计中，参见图4所示，本实施例第二方面提供前述实施例第一方面中便携式高速数据存取设备的第一种应用结构。
参见图4所示，主控计算机通过多个USB接口，以星形拓扑结构连接多个高速数据存取设备(即每个USB连接一高速数据存取设备)，其中，各高速数据存取设备之间，则可以通过上一级高速数据存取设备的下行接口连接下一级高速数据存取设备的上行接口，从而将多个高速数据存取设备以高速数据传输接口级联的方式连接起来，以实现设备的扩展连接；同时，主控计算机可通过USB连接实现对所有高速数据存取设备的控制和管理，每个高速数据存取设备均可以利用上行或下行接口与外部设备通信传输数据流，完成数据流的存储或读取，且高速数据存取设备之间则通过高速数据传输接口进行高速数据传输，把数据从一个高速数据存取设备传送至另一个。
在一个可能的设计中，参见图5所示，本实施例第三方面提供前述实施例第一方面中便携式高速数据存取设备的第二种应用结构。
参见图5所示，主控计算机通过雷电接口连接第一个高速数据存取设备，并通过其级联雷电接口连接下一级的高速数据存取设备，从而将多个高速数据存取设备被级联连接起来；其中，第一个高速数据存取设备通过高速数据传输接口与外部设备之间进行数据流的传输，而各高速数据存取设备之间，则通过上一级高速数据存取设备的下行接口连接下一级高速数据存取设备的上行接口，从而使得多个高速数据存取设备之间可以高速数据传输接口级联的方式来传输数据流，当然，外部设备也可在多个高速数据存取设备中存储和读取数据，而主控计算机则通过雷电级联连接实现对所有高速数据存取设备的控制和通信。
在一个可能的设计中，参见图6所示，本实施例第四方面提供前述实施例第一方面中便携式高速数据存取设备的的第三种应用结构。
参见图6所示，主控计算机通过两个雷电接口分别连接两个高速数据存取设备，其中，高速数据存取设备则分别通过各自的高速数据传输接口与外部设备连接，这种拓扑结构构建了高性能的并行高速数据存取设备系统，使得主控计算机与两个高速数据存取设备均具有独立雷电连接的通信速率，且两个高速数据存取设备可同时进行高速数据流的传输与存取。
在一个可能的设计中，参见图7所示，本实施例第五方面提供前述实施例第一方面中便携式高速数据存取设备的第四种应用结构。
参见图7所示，主控计算机通过雷电接口连接高速数据存取设备，而高速数据存取设备通过两个高速数据传输接口并联的方式与外部设备连接；其中，主控计算机通过雷电级联连接实现对高速数据存取设备的控制和通信，外部设备则通过并联的高速数据传输接口以双倍接口速率实现对高速数据存取设备的实时数据存储和读取。
当然，前述应用结构仅是示例，在具体应用过程中，可根据本实施例所提供的便携式高速数据存取设备为基础，来基于不同的应用场景，构建出不同的数据扩展存取设备。
在一个可能的设计中，本实施例第六方面提供前述实施例第一方面中便携式高速数据存取设备的工作方法，其可以但不限于包括如下述步骤：
S1.所述便携式高速数据存取设备接收主控计算机发送的数据传输模式，其中，所述数据传输模式包括级联数据传输模式、点对点数据传输模式以及复合数据传输模式，且所述复合数据传输模式包括星形连接数据传输模式，或星形与级联复合连接数据传输模式。
S2.若所述数据传输模式为级联数据传输模式，则所述便携式高速数据存取设备获取目的高速数据存取设备的目的设备地址。
S3.所述便携式高速数据存取设备从外部设备或其对应的各个存储模块中获取待传输的数据，并基于所述待传输的数据以及所述目的设备地址，生成数据包。
S4.所述便携式高速数据存取设备利用所述高速数据传输接口，将所述数据包传输至所述便携式高速数据存取设备所连接的上一级便携式高速数据存取设备或下一级便携式高速数据存取设备中，以使所述上一级便携式高速数据存取设备或下一级便携式高速数据存取设备，判断所述数据包中的目的设备地址与本机设备地址是否一致，并在不一致时，将所述数据包再次进行传输，直至传输至所述目的高速数据存取设备时为止。
S5.若所述数据传输模式为点对点数据传输模式，则所述便携式高速数据存取设备从其对应的各个存储模块中读取待传输的数据，并通过对应的高速数据传输接口，将所述待传输的数据直接传输至所述外部设备，或所述便携式高速数据存取设备通过其对应的高速数据传输接口从外部设备获取待存储的数据，并将所述待存储的数据存储至所述便携式高速数据存取设备对应的各个存储模块中。
优选的，下述提供一种数据传输模式的确定方式，可以但不限于如下述步骤S01和步骤S02所示。
S01.所述便携式高速数据存取设备接收主控计算机发送的设备地址寻址指令，并通过对应的高速数据传输接口向目标高速数据存取设备发送设备地址询问信息，以接收目标高速数据存取设备发送的目标设备地址，其中，所述目标高速数据存取设备为所述便携式高速数据存取设备所连接的所有便携式高速数据存取设备；在本实施例中，目标高速数据存取设备则包括有便携式高速数据存取设备所连接的上级、下级和/或使用其它方式连接的高速数据存取设备。
S02.所述便携式高速数据存取设备通过总线控制器电路将自身设备地址和目标设备地址发送至所述主控计算机，以使所述主控计算机根据所述目标高速数据存取设备所连接的高速数据传输接口、所述目标设备地址和所述自身设备地址，确定出所述便携式高速数据存取设备与目标高速数据存取设备之间的连接关系和数据传输模式。
本实施例第六方面所提供的工作过程，其工作细节和技术效果，可以参见实施例第一方面，于此不再赘述。
综上所述，本发明所提供的高速数据存取设备具有如下有益效果：
(1)轻巧便携；
传统的PCIe、PXIe、VPX等总线系统，机箱和控制器的起步重量就已经在10kg以上，还没有包括显示器、键鼠等人机交互所需外设，且即使是专为便携性优化设计的包括显示屏和键鼠的一体机，也难以将系统重量降低到10kg以下，这些系统的体积也都比较大，几乎都至少是一台台式电脑主机的大小。
本发明通过能够连接商用主控计算机的雷电或USB设备控制接口和多端口高速数据传输接口实现专用的PCIe、PXIe、VPX总线式仪器系统背板的功能，如此，使得高速数据存取设备不再需要专用机箱和系统，不仅大幅缩小了系统体积，减轻了系统重量，还降低了成本；另外，本发明以高度集成的商用便携式计算机代替专用控制器、显示器和键盘鼠标，进一步缩小了系统体积，减轻了系统重量。
(2)高性能；按照实施例三搭建的系统，2个高速数据存取设备至主控计算机之间采用2条雷电接口总线连接，总计可提供8GB/s的总线带宽，高出市场上最新的便携设备常使用的USB 3.2 gen2总线速率的8倍；2个高速数据存取设备同时采用各自的高速数据传输接口与外部设备并行连接，总计可提供24GB/s数据传输带宽，高出USB 3.2 gen2总线速率的24倍；同时，雷电接口和PCIe总线的结合，还能够提供很低的总线延迟，这样的性能已经可以满足绝大多数高速数据存取应用的需求。
(3)低成本；本发明采用了市场上已大规模出货的商用产品和技术，包括雷电接口、USB接口、Nano-Pitch接口、FPGA、商用计算机、电源适配器等，其成本仅有定制设计的控制器、机箱背板、机箱电源的几分之一。
(4)高灵活性；以本发明所提供的设备为基础，带有2个雷电接口的单台计算机主机可以构建1至12个高速数据存取设备组成的高速数据存取系统，带有多个USB接口的单台计算机主机则可以通过USB集线器组成模块数量更多的收发机系统，且由于高速数据存取设备采用了可单台设备独立工作的设计，所以复杂的高速数据存取设备系统可以从一个设备开始渐进式的构建，没有PCIe、PXIe、VPX等系统所必需的初次构建的机箱和控制器的采购，大幅降低了系统构建门槛，又保留了后期的扩展性。
(5)灵活拓扑连接；本发明通过高速数据传输接口实现多设备间的级联、对连、星形连接等多种拓扑连接模式，以及不同拓扑连接组合的连接模式，多个高速数据存取设备之间可以实现非常灵活且高性能的数据传输能力，尤其适用于依赖高速数据传输的宽带射频应用领域。
(6)方便易用；由于传统的定制高速数据存储系统通常采用专用高速数据接口(如总线Aurora、RapidIO、LVDS等)，其定制专用性强，所以存储设备驱动和应用程序管理能力都相对较弱；而本发明在定制的高速数据传输接口基础上，同步实现了标准的PCIe(通过雷电接口转换)或USB磁盘设备管理接口协议，从而可以利用操作系统标准的磁盘设备管理驱动和应用软件，使得主控计算机可以利用标准磁盘设备的管理软件对本系统进行方便有效的管理。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种可灵活连接的便携式高速数据存取设备，其特征在于，包括：
总线控制器电路和高速存储器电路，其中，所述总线控制器电路内设置有串行总线接口，且所述高速存储器电路包括FPGA处理单元以及多个基于FPGA处理单元的高速数据传输接口；
所述总线控制器电路，用于通过所述串行总线接口通信连接主控计算机，且所述FPGA处理单元电连接所述总线控制器电路，用于利用总线控制器电路与主控计算机进行数据通信；
所述FPGA处理单元，还电连接有至少一个存储模块，且所述FPGA处理单元通过目标高速数据传输接口电连接外部设备，用于通过该目标高速数据传输接口将各存储模块中的数据传输至外部设备，或通过该目标高速数据传输接口接收外部设备发送的数据，并将接收的数据写入各存储模块，其中，所述目标高速数据传输接口为多个高速数据传输接口中的至少一个高速数据传输接口；
所述总线控制器电路，还用于通过所述串行总线接口，电连接下一级便携式高速数据存取设备上的串行总线接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接，或用于使各个便携式高速数据存取设备通过各自的串行总线接口电连接所述主控计算机，以实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接；
所述高速存储器电路，还用于通过另一高速数据传输接口电连接下一级便携式高速数据存取设备中的高速数据传输接口，以实现各便携式高速数据存取设备间的数据扩展连接，以及通过各便携式高速数据存取设备中的高速数据传输接口，实现多个便携式高速数据存取设备之间的数据传输；
基于所述便携式高速数据存取设备的多个高速数据传输接口，实现所述便携式高速数据存取设备与多个外部设备的设备数据传输接口之间的星形连接；
基于所述便携式高速数据存取设备的多个高速数据传输接口，实现所述便携式高速数据存取设备与所述外部设备的多个设备数据传输接口之间的并联连接；或
多个高速数据传输接口包括上行接口和下行接口，其中，当前的便捷式高速数据存取设备中的FPGA处理单元通过所述上行接口电连接上一级便捷式高速数据存取设备中的下行接口，且当前的便捷式高速数据存取设备中的FPGA处理单元通过所述下行接口电连接下一级便捷式高速数据存取设备中的上行接口，以基于各个便捷式高速数据存取设备中的上行接口和下行接口，实现各个便捷式高速数据存取设备之间的数据传输。
2. 根据权利要求1所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，所述串行总线接口包括：雷电接口和/或USB接口；
其中，所述总线控制器电路，用于通过所述串行总线接口中的雷电接口，电连接下一级便携式高速数据存取设备中总线控制器电路上的雷电接口，以使所述主控计算机与多个便携式高速数据存取设备之间以菊花链拓扑结构实现通信连接；或
用于使各个便携式高速数据存取设备通过各自的串行总线接口中的USB接口或雷电接口电连接所述主控计算机，以实现所述主控计算机与各个便携式高速数据存取设备间的星形拓扑连接。
3. 根据权利要求2所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，所述总线控制器电路包括：雷电控制器、上行USB Type C连接器、第一USB端口控制器、下行USB Type C连接器以及第二USB端口控制器；
所述上行USB Type C连接器通过所述第一USB端口控制器电连接所述雷电控制器，且所述上行USB Type C连接器还电连接所述雷电控制器的上行雷电通道，以组成所述雷电接口来实现所述总线控制器电路与所述主控计算机之间的雷电连接；
所述下行USB Type C连接器通过所述第二USB端口控制器电连接所述雷电控制器，且所述下行USB Type C连接器还电连接所述雷电控制器的下行雷电通道，以通过第二USB端口控制器和下行USB Type C连接器实现与下一级便携式高速数据存取设备间的级联雷电连接；
所述雷电控制器的输出端通过PCIe总线和/或USB总线电连接所述高速存储器电路，用于实现所述主控计算机与所述高速存储器电路间的雷电接口转换连接，或实现所述主控计算机与所述高速存储器电路间的USB接口转换连接。
4.根据权利要求3所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，所述总线控制器电路还包括：接口连接器，其中，所述雷电控制器电连接有双路PCIe时钟发生器，所述双路PCIe时钟发生器电连接所述接口连接器，且所述雷电控制器通过所述接口连接器电连接所述高速存储器电路；
所述高速存储器电路上设置有连接器插槽，其中，所述接口连接器插接于所述连接器插槽内，以将所述总线控制器电路安装于所述高速存储器电路上。
5.根据权利要求1所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，任一存储模块采用具有NVMe接口或SATA接口的存储器，其中，所述高速存储器电路还包括：与所述FPGA处理单元电连接的至少一个DRAM单元；
所述FPGA处理单元，用于在接收到从所述目标高速数据传输接口传输的高速数据流时，对所述高速数据流进行拆分处理以及编码处理，得到处理后的数据，并基于各个DRAM单元将处理后的数据并行写入各个存储器；
所述FPGA处理单元，还用于基于各个DRAM单元从各个存储器中读取数据，并将读取的数据进行数据解码以及合并处理，得到解码合并后的数据，以便将解码合并后的数据通过所述目标高速数据传输接口发送至所述外部设备。
6.根据权利要求1所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，任一数据传输接口采用多路全双工串行链路实现数据传输，且任一数据传输接口采用的数据通信协议包括Aurora协议。
7.根据权利要求1所述的一种可灵活连接的便携式高速数据存取设备，其特征在于，所述高速存储器电路还包括：USB-JTAG转换电路，其中，所述总线控制器电路通过所述USB-JTAG转换电路电连接FPGA处理单元，以便使主控计算机通过总线控制器电路，并基于所述USB-JTAG转换电路完成对所述FPGA处理单元的调试。
8.一种数据的高速存取方法，其特征在于，应用于权利要求1～7任意一项所述的可灵活连接的便携式高速数据存取设备，且所述方法包括：
所述便携式高速数据存取设备接收主控计算机发送的数据传输模式，其中，所述数据传输模式包括级联数据传输模式、点对点数据传输模式以及复合数据传输模式，且所述复合数据传输模式包括星形连接数据传输模式，或星形与级联复合连接数据传输模式；
若所述数据传输模式为级联数据传输模式，则所述便携式高速数据存取设备获取目的高速数据存取设备的目的设备地址；
所述便携式高速数据存取设备从外部设备或从其对应的各个存储模块中获取待传输的数据，并基于所述待传输的数据以及所述目的设备地址，生成数据包；
所述便携式高速数据存取设备利用所述高速数据传输接口，将所述数据包传输至所述便携式高速数据存取设备所连接的上一级便携式高速数据存取设备或下一级便携式高速数据存取设备中，以使所述上一级便携式高速数据存取设备或下一级便携式高速数据存取设备，判断所述数据包中的目的设备地址与本机设备地址是否一致，并在不一致时，将所述数据包再次进行传输，直至传输至所述目的高速数据存取设备时为止；
若所述数据传输模式为点对点数据传输模式，则所述便携式高速数据存取设备从其对应的各个存储模块中读取待传输的数据，并通过对应的高速数据传输接口，将所述待传输的数据直接传输至所述外部设备；或
所述便携式高速数据存取设备通过其对应的高速数据传输接口从外部设备获取待存储的数据，并将所述待存储的数据存储至所述便携式高速数据存取设备对应的各个存储模块中。
9.根据权利要求8所述的方法，其特征在于，在接收主控计算机发送的数据传输模式前，所述方法还包括：
所述便携式高速数据存取设备接收主控计算机发送的设备地址寻址指令，并通过对应的高速数据传输接口向目标高速数据存取设备发送设备地址询问信息，以接收目标高速数据存取设备发送的目标设备地址，其中，所述目标高速数据存取设备为所述便携式高速数据存取设备所连接的所有便携式高速数据存取设备；
所述便携式高速数据存取设备通过总线控制器电路将自身设备地址和目标设备地址发送至所述主控计算机，以使所述主控计算机根据所述目标高速数据存取设备所连接的高速数据传输接口、所述目标设备地址和所述自身设备地址，确定出所述便携式高速数据存取设备与目标高速数据存取设备之间的连接关系以及数据传输模式。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116383107B (zh) * 2023-06-06 2023-08-22 成都立思方信息技术有限公司 一种可灵活扩展的信号收发系统
CN116955258B (zh) * 2023-09-19 2023-11-28 成都立思方信息技术有限公司 一种可灵活连接的触发连接器、信号采集控制设备及系统
CN117289236B (zh) * 2023-11-27 2024-02-09 成都立思方信息技术有限公司 短时雷达信号脉内调制类型识别方法、装置、设备及介质

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2791752Y (zh) * 2005-04-04 2006-06-28 苏州鹞鹰数据技术有限公司 高速数据存储设备
CN101281453A (zh) * 2008-05-13 2008-10-08 华为技术有限公司 存储设备级联方法、存储系统及存储设备
CN103514125A (zh) * 2012-06-25 2014-01-15 宏碁股份有限公司 主控端电子装置以及主控端操作方法
CN103902229A (zh) * 2012-12-27 2014-07-02 北京华清瑞达科技有限公司 刀片存储装置
CN107167174A (zh) * 2017-04-05 2017-09-15 中北大学 分布式微型数据采集系统
CN111258504A (zh) * 2020-01-15 2020-06-09 西安电子科技大学 一种基于sata接口固态硬盘的存储控制系统
CN111858415A (zh) * 2020-07-30 2020-10-30 山东超越数控电子股份有限公司 一种用于数据接收与存储的多通道、多协议硬件加速方法
CN113626351A (zh) * 2021-08-11 2021-11-09 成都博宇利华科技有限公司 一种PCIe信号处理卡的级联方法
CN114116563A (zh) * 2021-10-25 2022-03-01 天津市英贝特航天科技有限公司 基于pcie总线的高速同步串口模块

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070005831A1 (en) * 2005-06-30 2007-01-04 Peter Gregorius Semiconductor memory system
CN201740852U (zh) * 2010-04-16 2011-02-09 和记奥普泰通信技术有限公司 级联结构的背板测试用接口适配器
US20130179621A1 (en) * 2012-01-06 2013-07-11 Glenn Willis Smith Extensible daisy-chain topology for compute devices
CN203480022U (zh) * 2013-05-16 2014-03-12 中国电子科技集团公司第二十七研究所 一种超高速通用雷达信号处理板
CN104317752B (zh) * 2014-11-21 2015-08-12 中国人民解放军国防科学技术大学 一种通道可扩展的条件式触发高速同步采集记录系统
CN105812297B (zh) * 2014-12-30 2019-06-14 辰芯科技有限公司 基带芯片、基带芯片系统、及进行lte性能扩展的方法
CN105162487A (zh) * 2015-08-04 2015-12-16 江西恒盛晶微技术有限公司 一种基于fpga和usb的上位机软件无线电平台
CN105487999B (zh) * 2015-12-25 2018-08-07 河海大学常州校区 级联式大规模usb扩展装置及工作方法、系统
CN105653482B (zh) * 2015-12-25 2018-08-07 河海大学常州校区 超级usb控制器及工作方法、系统
US11346805B2 (en) * 2017-02-07 2022-05-31 Colorado State University Research Foundation Handheld electrochemical sensing platform
CN108270652B (zh) * 2017-12-29 2021-03-30 北京纳米维景科技有限公司 一种高速实时总线系统及其数据处理方法
CN109359082B (zh) * 2018-09-17 2022-04-12 昆明理工大学 一种基于fpga的usb数据实时监听系统及方法
US11010325B2 (en) * 2019-08-09 2021-05-18 Microsoft Technology Licensing, Llc Memory card slot interface adapter
CN111367837B (zh) * 2020-03-03 2022-05-31 超越科技股份有限公司 可重构雷达信号处理硬件平台的数据接口板
CN111581153A (zh) * 2020-06-09 2020-08-25 中国空气动力研究与发展中心计算空气动力研究所 一种基于Open VPX的雷达信号处理装置
CN214591389U (zh) * 2021-05-26 2021-11-02 极弦科技有限公司 一种可扩展的认知无线电系统
CN114185826A (zh) * 2021-12-13 2022-03-15 深圳市绿联科技股份有限公司 一种用于外接存储设备的接口适配器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2791752Y (zh) * 2005-04-04 2006-06-28 苏州鹞鹰数据技术有限公司 高速数据存储设备
CN101281453A (zh) * 2008-05-13 2008-10-08 华为技术有限公司 存储设备级联方法、存储系统及存储设备
CN103514125A (zh) * 2012-06-25 2014-01-15 宏碁股份有限公司 主控端电子装置以及主控端操作方法
CN103902229A (zh) * 2012-12-27 2014-07-02 北京华清瑞达科技有限公司 刀片存储装置
CN107167174A (zh) * 2017-04-05 2017-09-15 中北大学 分布式微型数据采集系统
CN111258504A (zh) * 2020-01-15 2020-06-09 西安电子科技大学 一种基于sata接口固态硬盘的存储控制系统
CN111858415A (zh) * 2020-07-30 2020-10-30 山东超越数控电子股份有限公司 一种用于数据接收与存储的多通道、多协议硬件加速方法
CN113626351A (zh) * 2021-08-11 2021-11-09 成都博宇利华科技有限公司 一种PCIe信号处理卡的级联方法
CN114116563A (zh) * 2021-10-25 2022-03-01 天津市英贝特航天科技有限公司 基于pcie总线的高速同步串口模块

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