CN116647247A - 一种适用于灵活连接的信号收发机及信号收发系统 - Google Patents

一种适用于灵活连接的信号收发机及信号收发系统 Download PDF

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Abstract

本发明公开了一种适用于灵活连接的信号收发机及信号收发系统，涉及信号收发技术领域。所述信号收发机包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，信号收发功能电路包括有FPGA模块和信号收发功能前端模块，并通过对它们的连接设计及功能设计，不但可以将传统总线式仪器系统的集中式机箱背板数据传输总线改进为级联的各个信号收发机的总线接口电路，还可提供一套多端口高速数据传输接口作为信号收发机之间的补充高速数据传输通道，从而可满足多通道信号的高性能数据传输和实时处理需求，最终得到能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机。

Description

一种适用于灵活连接的信号收发机及信号收发系统
技术领域
本发明属于信号收发技术领域，具体涉及一种适用于灵活连接的信号收发机及信号收发系统。
背景技术
随着模拟电路、数字电路和信号处理技术的快速发展，针对宽带射频信号测量、分析、处理和产生的需求正越来越多。在很多行业和应用中，都会涉及宽带射频信号采集、分析、处理和产生，比如无线通信、卫星通信、导航、电子对抗、智能驾驶和气象预测等，并且这些应用都需要经常在室外进行大量的试验或者测量，同时这些应用所需要采集、分析、处理或产生的信号数据量也都非常大，也有一些常见的共性行业需求需要解决。以瞬时带宽1GHz的宽带射频信号为例，采集此信号而产生的数据量为5GB/s，大幅度地超过目前市面上常见便携设备接口总线(如通用串行总线USB接口和雷电接口等)的数据传输能力。因此尤其对于便携式设备而言，更难以同时采集、产生、传输和处理多通道的宽带射频信号。
在实际应用中，通过多设备多通道接收的所有信号数据需要做实时传输、汇集和处理，以便从每一个通道的信号中提取信息。另外，由于信号处理工作的计算量时常会超过单一设备的计算能力，所以未完成计算的数据需要被实时传输至下一个设备继续计算处理。由此用户既需要便携的信号收发设备，也需要通道数量、计算性能和数据传输速率的扩展能力，且因为设备使用数量大，降低成本的需求也很强烈。因此，设计一款具有轻巧便携外形、通道扩展能力、拓扑结构可变、高速数据传输能力和信号实时处理能力的信号收发机，对此类应用有非常大的帮助。
目前在市场上，具有高性能、系统组件可变、通道数可扩展和可实时信号处理等特性的信号收发机主要是总线式的仪器系统，它们的主流总线架构是PXIE(PeripheralComponent InterconnectionextensionsforInstrumentationExpress，面向仪器系统的外围组件互连扩展的优化版)、AXIE(AdvancedeXtensibleInterfaceExpress，一种总线协议的优化版)和VPX(由VME国际贸易协会组织VITA于2007年在其VME总线基础上提出的新一代高速串行总线标准)等。
前述PXIE、AXIE和VPX这三类仪器总线架构均是基于PCIE(PeripheralComponentInterconnectExpress，其是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准)总线为基础扩展仪器功能而构建，均可安装多个功能模块。以此种仪器总线而具有实时信号处理能力的多通道信号收发系统，需要安装多个信号收发模块和相应的信号处理模块，并利用背板的PCIE交换芯片进行集中式数据交换，或是利用背板提供的且在模块之间的一对一专用数据链路进行相应的数据交换。
基于PCIE总线的仪器系统需要专门的系统机箱和系统控制器，其中，所述系统机箱提供总线背板、系统电源、系统散热和结构固定等作用；所述系统控制器提供系统总控、人机交互、信号处理、数据存储和外设连接等功能。这些系统机箱和控制器虽因为均基于PCIE总线和先进计算机技术，为系统提供了优秀的性能，但也由于均为专门定制设计，所以成本高昂，在系统功能模块数量不多的情况下，其成本常常会占到整个系统成本的一半以上。此外，基于PXIE、AXIE和VPX等这几类总线的仪器因为组成和结构较为复杂，所以体积和重量一般与传统商用服务器接近，一般重量在10kg以上，难以实现便携性。
同时，目前市场上的便携性仪器设备主要是基于USB接口或者雷电接口的轻巧仪器，其具有热插拔和即插即用等特性。但由于最新的USB3.2接口和雷电4接口分别只能达到最高20Gbps和40Gbps的速率，扣除协议编码和传输帧结构等损耗之后，大约是2GB/s和2.7GB/s的峰值传输速率。这个传输速率相对于现代宽带射频信号动辄1GHz带宽(对应约5GB/s数据率)的信号传输量而言，仍然是有较大差距。
综上，目前基于总线式仪器系统构建的信号收发机，普遍存在成本高昂、扩展灵活性差和便携性不足等问题，使得当前市场上缺少一种能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机。
发明内容
本发明的目的是提供一种适用于灵活连接的信号收发机及信号收发系统，用以解决现有基于总线式仪器系统构建的信号收发机所普遍存在成本高昂、扩展灵活性差和便携性不足等问题，以便提供一种能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机。
为了实现上述目的，本发明采用以下技术方案：
第一方面，提供了一种适用于灵活连接的信号收发机，包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，其中，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接；
所述信号收发功能电路包括有FPGA模块和用于完成本机信号收发前端任务的信号收发功能前端模块，其中，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联；
所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，其中，所述至少两个高速数据传输接口包括有上行高速数据传输接口和下行高速数据传输接口，所述上行高速数据传输接口用于连接处于本机数据通信上行方向上的另一个信号收发机的下行高速数据传输接口，所述下行高速数据传输接口用于连接处于本机数据通信下行方向上的另一个信号收发机的上行高速数据传输接口，以便实现本机与所述处于本机数据通信上行方向上的另一个信号收发机和/或所述处于本机数据通信下行方向上的另一个信号收发机的且在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。
基于上述发明内容，提供了一种基于FPGA和MGT的信号收发新方案，即包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接，所述信号收发功能电路包括有FPGA模块和信号收发功能前端模块，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联，所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，并通过所述至少两个高速数据传输接口实现本机与其它信号收发机的上行数据通信功能和/或下行数据通信功能，如此不但可以将传统总线式仪器系统的集中式机箱背板数据传输总线改进为级联的各个信号收发机的总线接口电路，还可提供一套多端口高速数据传输接口作为信号收发机之间的补充高速数据传输通道，从而可以兼顾设备的便携式和低成本特性，满足多通道信号的高性能数据传输和实时处理需求，最终得到能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机，便于实际应用和推广。
在一个可能的设计中，所述总线接口电路包括有上行雷电接口、下行雷电接口、雷电控制器和总线式连接器，所述上行雷电接口用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，所述下行雷电接口用于连接与本机具有级联关系的后一个信号收发机；
所述上行雷电接口连接所述雷电控制器的上行雷电通道，所述下行雷电接口连接所述雷电控制器的下行雷电通道，以便上下行设备通过这两个雷电接口和所述雷电控制器实现级联连接；
所述雷电控制器的下行PCIE通道连接所述总线式连接器，所述总线式连接器连接所述FPGA模块，所述雷电控制器用于实现雷电接口与PCIE总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述FPGA模块之间进行基于PCIE协议的数据通信。
在一个可能的设计中，所述总线接口电路还包括有第一USB端口控制器，其中，所述第一USB端口控制器分别连接所述上行雷电接口的USB物理接口和所述雷电控制器，以便实现基于USB物理接口的供电控制和线缆检测；
和/或，所述总线接口电路还包括有第二USB端口控制器，其中，所述第二USB端口控制器分别连接所述下行雷电接口的USB物理接口和所述雷电控制器，以便所述下行雷电接口的USB物理接口与所述第二USB端口控制器配合实现下行雷电级联；
和/或，所述总线接口电路还包括有USB端口复用器，其中，所述USB端口复用器分别连接所述上行雷电接口的USB物理接口、所述雷电控制器和所述下行雷电接口的USB物理接口，以便实现所述雷电控制器与上下行设备的雷电接口的通信连接；
和/或，所述总线接口电路还包括有双路PCIE时钟发生器，其中，所述双路PCIE时钟发生器用于配合所述雷电控制器的下行PCIE通道连接所述总线式连接器；
和/或，所述雷电控制器的下行USB通道也连接所述总线式连接器，所述雷电控制器还用于实现雷电接口与USB总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述信号收发功能电路之间还进行基于USB协议的本机信号收发。
在一个可能的设计中，所述接口IP单元采用由多路所述多千兆位收发器MGT组成的全双工串行链路连接所述高速数据传输接口。
在一个可能的设计中，所述全双工串行链路采用Aurora串行通信协议。
在一个可能的设计中，所述高速数据传输接口采用Nano-Pitch接插件。
第二方面，提供了一种信号收发系统，包括有主控计算机和如第一方面或第一方面中任意可能设计所述的信号收发机；
所述信号收发机的数目有若干个，并通过所述总线接口电路与所述主控计算机的连接关系/和一个所述总线接口电路与另一个所述总线接口电路的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构或星型与菊花链相结合的拓扑结构的所述信号收发系统；
在所有所述信号收发机中的至少一对所述信号收发机，还通过所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系实现在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。
在一个可能的设计中，所述主控计算机按照如下方式获取所有所述信号收发机的数据通信互联关系：
在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对处于本机数据通信上行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的上行设备地址，以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对处于本机数据通信下行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的下行设备地址；
根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定所有所述信号收发机的数据通信互联关系:由两个所述信号收发机构成的直连拓扑结构关系、由至少两个所述信号收发机构成的星型拓扑结构关系、由至少两个所述信号收发机构成的菊花链拓扑结构关系或由至少四个所述信号收发机构成的复合拓扑结构关系，其中，所述复合拓扑结构关系是指所述直连拓扑结构关系、所述星型拓扑结构关系和所述菊花链拓扑结构关系的任意组合。
在一个可能的设计中，所述主控计算机按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：
根据所有所述信号收发机的数据通信互联关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是某个下行方向还是某个上行方向；
若确定的数据通信方向是某个下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个下行方向传送数据的所述下行高速数据传输接口发送所述数据包，以便位于所述某个下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；
若确定的数据通信方向是某个上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个上行方向传送数据的所述上行高速数据传输接口发送所述数据包，以便位于所述某个上行方向上的其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包。
在一个可能的设计中，所述主控计算机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：
在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；
在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。
上述方案的有益效果：
(1)本发明创造性提供了一种基于FPGA和MGT的信号收发新方案，即包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接，所述信号收发功能电路包括有FPGA模块和信号收发功能前端模块，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联，所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，并通过所述至少两个高速数据传输接口实现本机与其它信号收发机的上行数据通信功能和/或下行数据通信功能，如此不但可以将传统总线式仪器系统的集中式机箱背板数据传输总线改进为级联的各个信号收发机的总线接口电路，还可提供一套多端口高速数据传输接口作为信号收发机之间的补充高速数据传输通道，从而可以兼顾设备的便携式和低成本特性，满足多通道信号的高性能数据传输和实时处理需求，最终得到能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机，便于实际应用和推广。
(2)在轻巧便携方面：传统的PXIE、AXIE和VPX等总线系统，机箱和控制器的起步重量就已经在10kg以上，还没有包括显示器和键鼠等人机交互所需外设；即使是专为便携性优化设计的且包括显示屏和键鼠的一体机，也难以将系统重量降低到10kg以下，因此这些系统的体积也都比较大，几乎都至少是一部台式电脑主机的大小。而在本实施例方案中，通过能够连接商用主控计算机的雷电或USB设备控制接口和多端口的高速数据传输接口来实现专用的PXIe、AXIe和VPX总线式仪器系统背板的功能，以及通过独立封装结构代替复杂机箱系统的机笼、导轨、固定和背板接插件结构，以及通过独立散热结构和供电设计代替复杂机箱系统的散热和电源系统设计，可使得信号收发系统不再需要专用机箱，大幅缩小了系统体积，减轻了系统重量。另外由于是以高度集成的商用便携式计算机代替专用控制器、显示器和键盘鼠标，可利于进一步缩小基于所述信号收发机搭建而得的信号收发系统的体积，实现减轻系统重量的目的。最终所得单个信号收发机的重量通常不到1.5kg，加上笔记本电脑和电源适配器的重量，也不会超过3kg，以及在体积上，预计单台设备仅有一本32开厚笔记本大小，即本实施例的信号收发机可最多降低70％的重量和体积。
(3)在高性能方面：本实施例可以举例搭建得到如下信号收发系统(即图12所示的系统结构)：2个所述信号收发机至所述主控计算机之间采用2条雷电接口总线连接，总计提供8GB/s总线带宽，高出市场上最新的便携设备常使用的USB3.2gen2总线速率达8倍；这2个所述信号收发机设备之间还采用两个高速数据传输接口并行连接，总计可提供24GB/s数据传输带宽，高出USB3.2gen2总线速率达24倍。不仅如此，雷电接口和PCIE总线的结合，还能够提供很低的总线延迟。这样的性能已经可以满足绝大多数高性能应用的需求。
(4)在低成本方面：本实施例采用了市场上已大规模出货的商用产品和技术，包括雷电接口、USB接口、Nano-Pitch接口、FPGA、商用计算机和电源适配器等，其成本仅有定制设计的控制器、机箱背板和机箱电源的几分之一；同时本实施例采用了更简单的封装结构和散热设计，也大幅降低了设计、工艺和生产要求，进一步降低了整个系统的构建成本。尤其在通道数较少的情况下，本实施例的设计可最多降低50％以上的构建成本。
(5)在灵活性方面：考虑单台计算机主机通常带有最多2个雷电接口，每个雷电接口可以级联6台信号收发机，所以可以构建1至12个模块组成的信号收发级联系统；以及针对带有多个USB接口的单台计算机主机，还可以通过USB集线器组成模块数量更多的信号收发系统。由于信号收发机采用了独立工作的设计，所以复杂的信号收发机系统可以从一个设备开始渐进式的构建，没有PXIE、AXIE和VPX等系统所必需的初次构建的机箱和控制器采购，大幅降低了系统构建门槛，又保留了后期的扩展性。
(6)在拓扑连接方面：可以通过高速数据传输接口进行级联、对连和/或星形连接等多种拓扑连接模式，使得多个信号收发机之间可以实现非常灵活且高性能的数据传输能力，尤其对于依赖高速数据传输的宽带射频应用帮助很大。
(7)在短研制周期方面：在本实施例中，通过将总线接口电路作为信号收发功能电路子板的设计以及信号收发功能电路以FPGA的标准化设计，以及模块结构、供电和散热的标准化设计，使得开发者对新模块研发均可以重用总线接口、定时同步、电源和散热等标准硬件设计；利用商用计算机系统的PCIE技术生态资源，以及重用本发明的标准化FPGAIP和驱动软件，开发者可主要专注于模块的信号收发电路的设计开发。这些标准化硬件和软件的设计和开发重用均能够起到大幅缩短研制周期的作用。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的适用于灵活连接的信号收发机的具体结构示意图。
图2为本申请实施例提供的在信号收发机中总线接口电路的具体结构示意图。
图3为本申请实施例提供的在总线接口电路中上行雷电接口的电路示例图。
图4为本申请实施例提供的在总线接口电路中第一USB端口控制器的电路示例图。
图5为本申请实施例提供的在总线接口电路中USB端口复用器的电路示例图。
图6为本申请实施例提供的在总线接口电路中双路PCIE时钟发生器的电路示例图。
图7为本申请实施例提供的在总线接口电路中电源模块的电路示例图。
图8为本申请实施例提供的在信号收发功能电路中FPGA模块的电路示例图。
图9为本申请实施例提供的高速数据传输接口的电路示例图。
图10为本申请实施例提供的第一种信号收发系统的结构示意图。
图11为本申请实施例提供的第二种信号收发系统的结构示意图。
图12为本申请实施例提供的第三种信号收发系统的结构示意图。
图13为本申请实施例提供的第四种信号收发系统的结构示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。
应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；又例如，A、B和/或C，可以表示存在A、B和C中的任意一种或他们的任意组合；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。
实施例一：
如图1所示，本实施例提供的适用于灵活连接的信号收发机，包括但不限于有总线接口电路、信号收发功能电路和至少两个高速数据传输接口(UHTI，DHTI)，其中，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备(其中的上行设备即为所述主控计算机或与本机具有级联关系的前一个信号收发机，其中的下行设备即为与本机具有级联关系的后一个信号收发机)的级联连接。
前述的总线接口电路用于负责为所述信号收发机提供一个标准的且连向所述主控计算机或与本机具有级联关系的前一个信号收发机的高速串行接口，以及还为与本机具有级联关系的后一个信号收发机提供一个级联高速串行接口，以便实现所述信号收发机的可扩展性。而所述信号收发功能电路用于负责实现本机的具体信号收发功能，以及还用于通过所述至少两个高速数据传输接口实现本机与其它信号收发机的上行数据通信功能和/或下行数据通信功能。此外，所述主控计算机用于提供诸如系统总控、人机交互、信号处理、数据存储和外设连接等功能，以便代替昂贵的专用系统控制器以及笨重的显示器和鼠标等，其可优选采用具有低成本和高集成度特点的且带有雷电接口的商业笔记本电脑。
所述信号收发功能电路包括但不限于有FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)模块和用于完成本机信号收发前端任务的信号收发功能前端模块，其中，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联。所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元(IP1)连接所述至少两个高速数据传输接口(UHTI，DHTI)，其中，所述至少两个高速数据传输接口(UHTI，DHTI)包括有上行高速数据传输接口(UHTI)和下行高速数据传输接口(DHTI)，所述上行高速数据传输接口(UHTI)用于连接处于本机数据通信上行方向上的另一个信号收发机的下行高速数据传输接口(DHTI)，所述下行高速数据传输接口(DHTI)用于连接处于本机数据通信下行方向上的另一个信号收发机的上行高速数据传输接口(UHTI)，以便实现本机与所述处于本机数据通信上行方向上的另一个信号收发机和/或所述处于本机数据通信下行方向上的另一个信号收发机的且在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。
前述的FPGA模块用于具体负责信号收发以及进行数据通信的处理事宜，其具体是由FPGA芯片及其外围电路常规构建而得，并可具体采用PCIE总线协议(主流FPGA厂商均提供有PCIE总线协议的软核和硬核)的IP核(在图1中用IP2标识)连接所述总线接口电路，此处的PCIE总线协议优选采用PCIEGen3x1标准总线协议或PCIEGen3x4标准总线协议。由于FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列，具有高速数据吞吐能力以及高速逻辑和时序控制能力，因此所述FPGA模块可适合用来作为高速串行总线、实时信号处理、时序逻辑和触发定时等功能的实现。同时由于当前高性能的FPGA芯片上通常具有多路的多千兆位收发器MGT(Multi-GigabitTransceiver)，意即高速串行收发器，以及大量数字I/O通道，而这些MGT和数字I/O通道可以实现FPGA与外部设备的高速通信协议，包括Aurora串行传输协议、PCIE总线协议、SerialRapidIO协议、JESD204协议和USB协议等，因此可以基于所述多千兆位收发器MGT实现所述高速数据传输接口，进而使得所述FPGA模块能够负责提供多端口的所述高速数据传输接口。
具体的，所述接口IP单元采用由多路(例如4至6路)所述多千兆位收发器MGT组成的全双工串行链路连接所述高速数据传输接口，并使所述全双工串行链路优选但不限于采用Aurora串行通信协议等，以及使所述高速数据传输接口优选但不限于采用Nano-Pitch接插件(例如标准42针的插接件)。如此可实现每个Nano-Pitch接口(也即所述高速数据传输接口)可提供至多6条速率高达16Gbps的全双工Aurora链路，即可具备总计提供每方向96Gbps或12GB/s的双向数据传输能力(不限于此链路条数和总速率)；如果两个所述信号收发机以两个Nano-Pitch接口并联连接，则可以建立每方向192Gbps或24GB/s的双向数据传输通道(不限于此速率)。由于所述Nano-Pitch接插件具有5.0×15.0×9.0mm的紧凑尺寸和12.0mm连接器至电缆装配高度，因此可以帮助控制本机的尺寸能够约束在非常紧凑和便携的大小范围内，同时具有极高的数据传输性能和方便的接插方式。为了给予所述FPGA模块更多的存储资源，如图1所示，优选的，所述信号收发机还包括但不限于有用于为所述FPGA模块存放固件程序的闪存器FLASH，其中，所述闪存器FLASH连接所述FPGA模块。此外，所述信号收发功能前端模块的电路结构因具体任务而异，非本实施例的创新点，以及所述信号收发功能前端模块的数目可以有一个，也可以有多个，以便实现对所述信号收发功能前端模块进行分布式设置的目的，如图1所示，所述信号收发功能前端模块的数目举例有一个。
由此基于前述的信号收发机，提供了一种基于FPGA和MGT的信号收发新方案，即包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接，所述信号收发功能电路包括有FPGA模块和信号收发功能前端模块，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联，所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，并通过所述至少两个高速数据传输接口实现本机与其它信号收发机的上行数据通信功能和/或下行数据通信功能，如此不但可以将传统总线式仪器系统的集中式机箱背板数据传输总线改进为级联的各个信号收发机的总线接口电路，还可提供一套多端口高速数据传输接口作为信号收发机之间的补充高速数据传输通道，从而可以兼顾设备的便携式和低成本特性，满足多通道信号的高性能数据传输和实时处理需求，最终得到能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机，便于实际应用和推广。
优选的，如图2所示，所述总线接口电路包括但不限于有上行雷电接口、下行雷电接口、雷电控制器和总线式连接器，所述上行雷电接口用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，所述下行雷电接口用于连接与本机具有级联关系的后一个信号收发机；所述上行雷电接口连接所述雷电控制器的上行雷电通道，所述下行雷电接口连接所述雷电控制器的下行雷电通道，以便上下行设备通过这两个雷电接口和所述雷电控制器实现级联连接；所述雷电控制器的下行PCIE通道连接所述总线式连接器，所述总线式连接器连接所述FPGA模块(具体可先连接另一个总线式连接器，然后通过该另一个总线式连接器来连接所述FPGA模块的另一个接口IP单元IP2)，所述雷电控制器用于实现雷电接口与PCIE总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述FPGA模块之间进行基于PCIE协议的数据通信。
如图2所示，在所述总线接口电路的具体结构中，所述上行雷电接口用于作为所述标准的且连向所述主控计算机或与本机具有级联关系的前一个信号收发机的高速串行接口，所述下行雷电接口用于作为所述级联高速串行接口。所述上行雷电接口和所述下行雷电接口均为现有雷电接口(其也称“Thunderbolt”接口或“雷雳”接口，是英特尔Intel公司发布的融合PCI Express和DisplayPort两种通信协议的接口标准，其中，PCIExpress用于数据传输，可以非常方便的进行任何类型设备扩展；而DisplayPort用于显示，能同步传输1080p乃至超高清视频和最多八声道音频)。由于最新的雷电3标准和雷电4标准在接口物理上已采用实现USB 2.0(UniversalSerialBus，通用串行总线)连接的USBType-C物理接口，使得具有热插拔特性，并可提供双向40Gbps的数据传输带宽，因此所述上行雷电接口和所述下行雷电接口优选均采用雷电3标准或雷电4标准，即所述上行雷电接口可优选但不限于采用USBType-C物理接口连接所述主控计算机或连接与本机具有级联关系的前一个信号收发机，所述下行雷电接口可优选但不限于采用USBType-C物理接口连接与本机具有级联关系的后一个信号收发机。
所述雷电控制器可以采用现有器件来实现硬件设计，其中，所述雷电控制器的下行PCIE通道可以但不限于采用PCIEGen3×1或×4通道，以便在所述总线接口电路与所述信号收发功能电路之间进行1Gbps或4Gbps的本机信号收发(即由于PCIE总线规范自发布至今已经发展至6.0的标准，目前实际主要商用的是第一代至第四代，每一代常用Gen来表示，两个PCIE装置之间的连接称为“连结”或“Link”，每个连结可以有多条通道Lane，常见的通道数量为×1、×4、×8以及×16；若某个PCIE连结为Gen2X4，则表示一个第二代且四条通道的PCIE总线连接；一条PCIEGen3X1的链路具有1GB/s的传输速率；一条PCIEGen3×4的链路具有4GB/s的传输速率)。由此通过前述电路结构，可以使本机能够与上行的所述主控计算机以高速的雷电协议进行通信(通信速率最高可达40Gbps)。由于所述上行雷电接口和所述下行雷电接口可实现热插拔的特性，进而可实现本机整体设备的可热插拔特性，即可以在所述主控计算机开机的状态下完成信号收发机设备的接入和启动，同时由于所述总线接口电路的可级联特性，可利于实现整个信号收发系统在开机状态下的拓扑扩展，形成可热插拔的多功能或多通道信号收发系统。此外，所述总线接口电路也可以实现为基于USB接口或其他串行总线的控制电路，以便将USB接口或其他串行总线转换为高速串行总线并与所述信号收发功能电路连接。
进一步优选的，所述总线接口电路还包括有第一USB端口控制器，其中，所述第一USB端口控制器分别连接所述上行雷电接口的USB物理接口(例如但不限于为USBType-C物理接口)和所述雷电控制器，以便实现基于USB物理接口的供电控制和线缆检测，进一步使本机能够与上行的所述主控计算机以高速的雷电协议进行通信和供电。具体的，所述第一USB端口控制器可以但不限于采用现有的USB3.1端口控制器。
进一步优选的，所述总线接口电路还包括有第二USB端口控制器，其中，所述第二USB端口控制器分别连接所述下行雷电接口的USB物理接口(例如但不限于为USBType-C物理接口)和所述雷电控制器，以便所述下行雷电接口的USB物理接口与所述第二USB端口控制器配合实现下行雷电级联。具体的，所述第二USB端口控制器也可以但不限于采用现有的USB3.1端口控制器。
进一步优选的，所述总线接口电路还包括有USB端口复用器，其中，所述USB端口复用器分别连接所述上行雷电接口的USB物理接口(例如但不限于为USBType-C物理接口)、所述雷电控制器和所述下行雷电接口的USB物理接口(例如但不限于为USBType-C物理接口)，以便实现所述雷电控制器与上下行设备的雷电接口的通信连接。具体的，所述USB端口复用器可以但不限于采用现有的USB2.0端口复用器。
进一步优选的，所述总线接口电路还包括有双路PCIE时钟发生器，其中，所述双路PCIE时钟发生器用于配合所述雷电控制器的下行PCIE通道连接所述总线式连接器。所述双路PCIE时钟发生器也可以采用现有器件来实现硬件设计。
进一步优选的，所述雷电控制器的下行USB通道也连接所述总线式连接器，所述雷电控制器还用于实现雷电接口与USB总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述信号收发功能电路之间还进行基于USB协议的本机信号收发。具体的，所述雷电控制器的下行USB通道可以但不限于采用一路下行USB3.1Gen2通道，以便提供最高速率为10Gbps的USB总线通信功能，进一步使得在所述总线接口电路与所述信号收发功能电路之间可实现最高速率为14Gbps的本机信号收发，以及还可利于实现对所述信号收发功能电路中的所述FPGA模块提供集成调试以及对其它可能的USB设备进行快速集成的目的。
进一步优选的，所述总线接口电路还包括有电源模块，其中，所述电源模块连接所述上行雷电接口的USB物理接口(例如但不限于为USBType-C物理接口)，用于通过该USB物理接口取电，并为所述总线接口电路供电。如此可以无需额外设置其它电源接口，进而可提升整体外观的整洁性，以及可进一步利于降低成本。
进一步优选的，所述总线接口电路还包括有存储模块，其中，所述存储模块连接所述雷电控制器，用于存储所述雷电控制器的功能配置程序。具体的，所述存储模块可以具体采用板载BIOSFLASH(非易失性存储器)，以便在上电时加载程序让所述总线接口电路开始工作。
进一步优选的，所述总线式连接器和在所述信号收发功能电路中的另一个总线式连接器互相采用为金手指端的连接器和为插槽端的连接器(例如：所述总线式连接器采用为金手指端的M.2连接器，所述另一个总线式连接器采用为插槽端的M.2连接器，或者所述总线式连接器采用为插槽端的M.2连接器，所述另一个总线式连接器采用为金手指端的M.2连接器)，以便使用于布置所述总线接口电路的子板能够插接在布置有所述信号收发功能电路的母板上或者使用于布置所述信号收发功能电路的子板能够插接在布置有所述总线接口电路的母板上。所述总线式连接器和所述另一个总线式连接器分别优选但不限于采用M.2连接器。由于通常的PCIE接口采用PCB(PrintedCircuitBoard，中文名称为印制电路板)电路板上的双面金手指和对应PCIE插槽形式(当然也有其它多种衍生形式，包括Intel专为极为便携的超极本设计的M.2接口形式)，因此通过前述两总线式连接器的具体设计，可以利于将所述总线接口电路设计为一个通用的、紧凑的和可快速拆装的高集成度子板形式，进而可利于整机生产以及方便更换整机配件(即包括有用于布置所述总线接口电路的子板和/或布置有所述信号收发功能电路的母板)，提升产品灵活性。
优选的，还包括有用于为所述总线接口电路和所述信号收发功能电路提供保护外壳和风冷散热功能的独立封装结构。由此通过所述独立封装结构，可确保所述总线接口电路和所述信号收发功能电路能够正常工作。此外，为了便于在级联时组合级联的多个所述信号收发机，所述独立封装结构的外表面还可以具体设计为一些利于进行积木式堆叠的结构，例如榫卯结构。
综上，采用本实施例所提供的所述信号收发机，具有如下技术效果：
(1)本实施例提供了一种基于FPGA和MGT的信号收发新方案，即包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接，所述信号收发功能电路包括有FPGA模块和信号收发功能前端模块，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联，所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，并通过所述至少两个高速数据传输接口实现本机与其它信号收发机的上行数据通信功能和/或下行数据通信功能，如此不但可以将传统总线式仪器系统的集中式机箱背板数据传输总线改进为级联的各个信号收发机的总线接口电路，还可提供一套多端口高速数据传输接口作为信号收发机之间的补充高速数据传输通道，从而可以兼顾设备的便携式和低成本特性，满足多通道信号的高性能数据传输和实时处理需求，最终得到能够同时满足外形轻巧便携、拓扑结构可变、通道扩展灵活、实时高速数传和实时计算处理等特性的信号收发机，便于实际应用和推广。
(2)在轻巧便携方面：传统的PXIE、AXIE和VPX等总线系统，机箱和控制器的起步重量就已经在10kg以上，还没有包括显示器和键鼠等人机交互所需外设；即使是专为便携性优化设计的且包括显示屏和键鼠的一体机，也难以将系统重量降低到10kg以下，因此这些系统的体积也都比较大，几乎都至少是一部台式电脑主机的大小。而在本实施例方案中，通过能够连接商用主控计算机的雷电或USB设备控制接口和多端口的高速数据传输接口来实现专用的PXIe、AXIe和VPX总线式仪器系统背板的功能，以及通过独立封装结构代替复杂机箱系统的机笼、导轨、固定和背板接插件结构，以及通过独立散热结构和供电设计代替复杂机箱系统的散热和电源系统设计，可使得信号收发系统不再需要专用机箱，大幅缩小了系统体积，减轻了系统重量。另外由于是以高度集成的商用便携式计算机代替专用控制器、显示器和键盘鼠标，可利于进一步缩小基于所述信号收发机搭建而得的信号收发系统的体积，实现减轻系统重量的目的。最终所得单个信号收发机的重量通常不到1.5kg，加上笔记本电脑和电源适配器的重量，也不会超过3kg，以及在体积上，预计单台设备仅有一本32开厚笔记本大小，即本实施例的信号收发机可最多降低70％的重量和体积。
(3)在高性能方面：本实施例可以举例搭建得到如下信号收发系统(即图12所示的系统结构)：2个所述信号收发机至所述主控计算机之间采用2条雷电接口总线连接，总计提供8GB/s总线带宽，高出市场上最新的便携设备常使用的USB3.2gen2总线速率达8倍；这2个所述信号收发机设备之间还采用两个高速数据传输接口并行连接，总计可提供24GB/s数据传输带宽，高出USB3.2gen2总线速率达24倍。不仅如此，雷电接口和PCIE总线的结合，还能够提供很低的总线延迟。这样的性能已经可以满足绝大多数高性能应用的需求。
(4)在低成本方面：本实施例采用了市场上已大规模出货的商用产品和技术，包括雷电接口、USB接口、Nano-Pitch接口、FPGA、商用计算机和电源适配器等，其成本仅有定制设计的控制器、机箱背板和机箱电源的几分之一；同时本实施例采用了更简单的封装结构和散热设计，也大幅降低了设计、工艺和生产要求，进一步降低了整个系统的构建成本。尤其在通道数较少的情况下，本实施例的设计可最多降低50％以上的构建成本。
(5)在灵活性方面：考虑单台计算机主机通常带有最多2个雷电接口，每个雷电接口可以级联6台信号收发机，所以可以构建1至12个模块组成的信号收发级联系统；以及针对带有多个USB接口的单台计算机主机，还可以通过USB集线器组成模块数量更多的信号收发系统。由于信号收发机采用了独立工作的设计，所以复杂的信号收发机系统可以从一个设备开始渐进式的构建，没有PXIE、AXIE和VPX等系统所必需的初次构建的机箱和控制器采购，大幅降低了系统构建门槛，又保留了后期的扩展性。
(6)在拓扑连接方面：可以通过高速数据传输接口进行级联、对连和/或星形连接等多种拓扑连接模式，使得多个信号收发机之间可以实现非常灵活且高性能的数据传输能力，尤其对于依赖高速数据传输的宽带射频应用帮助很大。
(7)在短研制周期方面：在本实施例中，通过将总线接口电路作为信号收发功能电路子板的设计以及信号收发功能电路以FPGA的标准化设计，以及模块结构、供电和散热的标准化设计，使得开发者对新模块研发均可以重用总线接口、定时同步、电源和散热等标准硬件设计；利用商用计算机系统的PCIE技术生态资源，以及重用本发明的标准化FPGAIP和驱动软件，开发者可主要专注于模块的信号收发电路的设计开发。这些标准化硬件和软件的设计和开发重用均能够起到大幅缩短研制周期的作用。
实施例二
本实施例在实施例一的技术方案基础上，提供了一种基于实施例一所述信号收发机的新型信号收发系统，即包括有主控计算机和如实施例一所述的信号收发机；所述信号收发机的数目有若干个，并通过所述总线接口电路与所述主控计算机的连接关系/和一个所述总线接口电路与另一个所述总线接口电路的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构或星型与菊花链相结合的拓扑结构的所述信号收发系统；在所有所述信号收发机中的至少一对所述信号收发机，还通过所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系实现在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。如图10～13所示，可以通过所述主控计算机的一个或多个雷电接口/USB接口连接一个或多个的所述信号收发机，并通过对多端口的高速数据传输接口进行级联、对接或星形连接，可以构建多个所述信号收发机之间的高速数据传输通道，进而可构建同时满足便携式、低成本、高性能、可重构和可扩展特性的信号收发和实时处理系统。
具体的，如图10所示，所述主控计算机通过多个USB接口，以星形拓扑连接多个所述信号收发机，并在多个所述信号收发机之间，则通过上一级信号收发机的下行高速数据传输接口连接下一级信号收发机的上行高速数据传输接口，从而将多个所述信号收发机以高速数据传输接口级联的方式连接起来，如此所述主控计算机可通过USB连接实现对所有信号收发机的控制和通信，而在信号收发机之间可通过高速数据传输接口进行设备间的高速实时数据传输。如图11所示，所述主控计算机通过雷电接口连接第一个所述信号收发机，而第一个所述信号收发机通过其级联雷电接口连接下一级的信号收发机，从而所有信号收发机以雷电接口级联连接起来，并在信号收发机之间，则通过上一级信号收发机的下行高速数据传输接口连接下一级信号收发机的上行高速数据传输接口，从而将多个所述信号收发机以高速数据传输接口级联的方式连接起来，如此所述主控计算机也可通过雷电级联连接实现对所有信号收发机的控制和通信，而在信号收发机之间也可通过高速数据传输接口进行设备间的高速实时数据传输。如图12所示，所述主控计算机通过两个雷电接口分别连接两个所述信号收发机，并在信号收发机之间，通过两个高速数据传输接口分别并行连接，如此基于这种拓扑可构建起高性能的双信号收发机系统，使得所述主控计算机与两个所述信号收发机均具有独立雷电连接的通信速率，且两个所述信号收发机之间实现了双倍的高速数据传输能力。如图13所示，所述主控计算机通过雷电接口级联连接四个所述信号收发机，其中的信号收发机电路设计为具有三个或以上高速数据传输接口，从而在信号收发机之间可通过高速数据传输接口构建星形连接，如此基于这种拓扑可构建起高性能的多通道信号收发机系统，使得每个信号收发机的数据可以通过星形连接的高速数据传输通道汇聚于某一个信号收发机进行集中处理，同时也可以是某一个信号收发机集中生成的数据通过星形连接的高速数据传输通道分发到每个信号收发机(此时所有的信号收发机通过外部时钟触发信号实现同步信号收发)。
优选的，所述主控计算机可以但不限于按照如下方式获取所有所述信号收发机的数据通信互联关系：先在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对处于本机数据通信上行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的上行设备地址(若上行未连接有所述信号收发机，则该上行设备地址将为空地址)，以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对处于本机数据通信下行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的下行设备地址(若下行未连接有所述信号收发机，则该下行设备地址将为空地址)；然后根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定所有所述信号收发机的数据通信互联关系：由两个所述信号收发机构成的直连拓扑结构关系(如图12所示)、由至少两个所述信号收发机构成的星型拓扑结构关系(如图13所示)、由至少两个所述信号收发机构成的菊花链拓扑结构关系(如图10和图11所示)或由至少四个所述信号收发机构成的复合拓扑结构关系，其中，所述复合拓扑结构关系是指所述直连拓扑结构关系、所述星型拓扑结构关系和所述菊花链拓扑结构关系的任意组合。前述为每个所述信号收发机分配好唯一的设备地址的具体方式，可以包括但不限于为：通过所述总线接口电路或基于所述总线接口电路的级联关系，先由所述主控计算机为每个所述信号收发机分配唯一的设备地址。由此通过前述方式，可以使所述主控计算机随时或在进行一次信号收发机扩展后，自动感知所有所述信号收发机的数据通信互联关系以及该数据通信互联关系的变化情况，进而可方便对所有所述信号收发机进行数据通信控制。
进一步优选的，所述主控计算机可以但不限于按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：先根据所有所述信号收发机的数据通信互联关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是某个下行方向还是某个上行方向(由于在有三个及以上的高速数据传输接口时，会有两个及以上的上行方向和/或两个及以上的下行方向，因此需要具体确定是哪个上行方向或哪个下行方向)；若确定的数据通信方向是某个下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个下行方向传送数据的所述下行高速数据传输接口发送所述数据包，以便位于所述某个下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；若确定的数据通信方向是某个上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个上行方向传送数据的所述上行高速数据传输接口发送所述数据包，以便位于所述某个上行方向上的其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包。所述某个信号收发机和所述另一个信号收发机可以是相邻级联的两个所述信号收发机，如图10所示的信号收发机1和信号收发机2或信号收发机2和信号收发机3，也可以是间隔级联的两个所述信号收发机，如图10所示的信号收发机1和信号收发机3。由此通过前述方式，可使每个所述信号收发机在通过上/下行高速数据传输接口接收到一数据包后，先判断其中包含的目标地址是否与自身地址相同，若相同则予以接收，若不相同则将通过下/上行高速数据传输接口转发该数据包，直至数据被目的信号收发机接收，进而可在所有级联信号收发机之间高速(例如以最高96Gbps或12GB/s数据率)进行数据通信。
进一步优选的，所述主控计算机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。如图10、图11或图12所示，所述某个信号收发机和所述另一个信号收发机举例为信号收发机1和信号收发机2。由此通过前述方式，可使在相邻级联信号收发机之间的数据通信无需通过帧结构组包，而是直接传输完成，进一步提升传输速度。此外，若所述某个信号收发机还具有一个所述下行高速数据传输接口以及所述另一个信号收发机还具有一个所述上行高速数据传输接口，则所述某个信号收发机与所述另一个信号收发机可以通过一对上下行高速数据传输接口实现对接(如图12所示)，进而可以通过并联的上下行高速数据传输接口，在相邻级联信号收发机之间实现更高速度(例如以最高192Gbps或24GB/s数据率)的数据通信。
本实施例提供的前述系统的技术细节和技术效果，可以参见实施例一所述的信号收发机，于此不再赘述。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种适用于灵活连接的信号收发机，其特征在于，包括有总线接口电路、信号收发功能电路和至少两个高速数据传输接口，其中，所述总线接口电路用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，以及还用于连接与本机具有级联关系的后一个信号收发机，以便实现上下行设备的级联连接；
所述信号收发功能电路包括有FPGA模块和用于完成本机信号收发前端任务的信号收发功能前端模块，其中，所述FPGA模块分别连接所述总线接口电路和所述信号收发功能前端模块，以便实现所述总线接口电路与所述信号收发功能前端模块的数据通信互联；
所述FPGA模块还通过基于多千兆位收发器MGT的接口IP单元连接所述至少两个高速数据传输接口，其中，所述至少两个高速数据传输接口包括有上行高速数据传输接口和下行高速数据传输接口，所述上行高速数据传输接口用于连接处于本机数据通信上行方向上的另一个信号收发机的下行高速数据传输接口，所述下行高速数据传输接口用于连接处于本机数据通信下行方向上的另一个信号收发机的上行高速数据传输接口，以便实现本机与所述处于本机数据通信上行方向上的另一个信号收发机和/或所述处于本机数据通信下行方向上的另一个信号收发机的且在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。
2.如权利要求1所述的信号收发机，其特征在于，所述总线接口电路包括有上行雷电接口、下行雷电接口、雷电控制器和总线式连接器，所述上行雷电接口用于连接主控计算机或连接与本机具有级联关系的前一个信号收发机，所述下行雷电接口用于连接与本机具有级联关系的后一个信号收发机；
所述上行雷电接口连接所述雷电控制器的上行雷电通道，所述下行雷电接口连接所述雷电控制器的下行雷电通道，以便上下行设备通过这两个雷电接口和所述雷电控制器实现级联连接；
所述雷电控制器的下行PCIE通道连接所述总线式连接器，所述总线式连接器连接所述FPGA模块，所述雷电控制器用于实现雷电接口与PCIE总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述FPGA模块之间进行基于PCIE协议的数据通信。
3.如权利要求2所述的信号收发机，其特征在于，所述总线接口电路还包括有第一USB端口控制器，其中，所述第一USB端口控制器分别连接所述上行雷电接口的USB物理接口和所述雷电控制器，以便实现基于USB物理接口的供电控制和线缆检测；
和/或，所述总线接口电路还包括有第二USB端口控制器，其中，所述第二USB端口控制器分别连接所述下行雷电接口的USB物理接口和所述雷电控制器，以便所述下行雷电接口的USB物理接口与所述第二USB端口控制器配合实现下行雷电级联；
和/或，所述总线接口电路还包括有USB端口复用器，其中，所述USB端口复用器分别连接所述上行雷电接口的USB物理接口、所述雷电控制器和所述下行雷电接口的USB物理接口，以便实现所述雷电控制器与上下行设备的雷电接口的通信连接；
和/或，所述总线接口电路还包括有双路PCIE时钟发生器，其中，所述双路PCIE时钟发生器用于配合所述雷电控制器的下行PCIE通道连接所述总线式连接器；
和/或，所述雷电控制器的下行USB通道也连接所述总线式连接器，所述雷电控制器还用于实现雷电接口与USB总线的转换适配，以便通过所述总线式连接器在所述总线接口电路与所述信号收发功能电路之间还进行基于USB协议的本机信号收发。
4.如权利要求1所述的信号收发机，其特征在于，所述接口IP单元采用由多路所述多千兆位收发器MGT组成的全双工串行链路连接所述高速数据传输接口。
5.如权利要求4所述的信号收发机，其特征在于，所述全双工串行链路采用Aurora串行通信协议。
6.如权利要求1所述的信号收发机，其特征在于，所述高速数据传输接口采用Nano-Pitch接插件。
7.一种信号收发系统，其特征在于，包括有主控计算机和如权利要求1～6中任意一项所述的信号收发机；
所述信号收发机的数目有若干个，并通过所述总线接口电路与所述主控计算机的连接关系/和一个所述总线接口电路与另一个所述总线接口电路的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构或星型与菊花链相结合的拓扑结构的所述信号收发系统；
在所有所述信号收发机中的至少两个所述信号收发机，还通过所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系实现在信号收发机拓扑结构中的数据通信互联，其中，所述信号收发机拓扑结构是指由至少两个所述信号收发机组成的星型拓扑结构、菊花链拓扑结构和对接拓扑结构中的任意一种或它们的任意组合。
8.如权利要求7所述的信号收发系统，其特征在于，所述主控计算机按照如下方式获取所有所述信号收发机的数据通信互联关系：
在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对处于本机数据通信上行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的上行设备地址，以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对处于本机数据通信下行方向上的另一个信号收发机进行设备地址查询，得到并回传对应的下行设备地址；
根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定所有所述信号收发机的数据通信互联关系:由两个所述信号收发机构成的直连拓扑结构关系、由至少两个所述信号收发机构成的星型拓扑结构关系、由至少两个所述信号收发机构成的菊花链拓扑结构关系或由至少四个所述信号收发机构成的复合拓扑结构关系，其中，所述复合拓扑结构关系是指所述直连拓扑结构关系、所述星型拓扑结构关系和所述菊花链拓扑结构关系的任意组合。
9.如权利要求8所述的信号收发系统，其特征在于，所述主控计算机按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：
根据所有所述信号收发机的数据通信互联关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是某个下行方向还是某个上行方向；
若确定的数据通信方向是某个下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个下行方向传送数据的所述下行高速数据传输接口发送所述数据包，以便位于所述某个下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；
若确定的数据通信方向是某个上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的且朝所述某个上行方向传送数据的所述上行高速数据传输接口发送所述数据包，以便位于所述某个上行方向上的其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包。
10.如权利要求8所述的信号收发系统，其特征在于，所述主控计算机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：
在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；
在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。
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