CN116383107B - 一种可灵活扩展的信号收发系统 - Google Patents

Abstract

本申请公开了一种可灵活扩展的信号收发系统，涉及信号收发技术领域。所述系统包括有信号处理主机和信号收发机，信号处理主机包括有主控处理模块和第一FPGA模块，第一FPGA模块通过多个基于MGT的接口IP单元一一对应地连接多个第一高速数据传输接口，信号收发机包括有信号收发功能前端模块和第二FPGA模块，第二FPGA模块通过至少两个基于MGT的接口IP单元一一对应地连接至少两个第二高速数据传输接口，信号收发机的数目有若干个并可通过接口连接关系搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的信号收发系统，如此可使整个系统能够同时满足可扩展灵活、实时高速数传和实时计算处理等特性。

Description

一种可灵活扩展的信号收发系统

技术领域

本发明属于信号收发技术领域，具体涉及一种可灵活扩展的信号收发系统。

背景技术

随着模拟电路、数字电路和信号处理技术的快速发展，针对宽带射频信号测量、分析、处理和产生的需求正越来越多。在很多行业和应用中，都会涉及宽带射频信号采集、分析、处理和产生，比如无线通信、卫星通信、导航、电子对抗、智能驾驶和气象预测等，并且这些应用都需要经常在室外进行大量的试验或者测量，同时这些应用所需要采集、分析、处理或产生的信号数据量也都非常大，也有一些常见的共性行业需求需要解决。以瞬时带宽1GHz的宽带射频信号为例，其产生的数据量为5GB/s，超过目前市面上常见便携设备接口总线（如通用串行总线USB接口和雷电接口等）的传输能力。因此尤其对于便携式设备来说，在测量、分析、处理或产生多通道宽带射频信号等方面的挑战都非常大。

在实际应用中，通过多设备多通道接收的大量信号数据需要进行原始信号的实时汇集，以便完成诸如相关运算等时序要求严格的信号处理任务。另外，由于部分信号处理工作的计算流程复杂，有时在一个设备中无法完成，因此还需要将一个设备处理后的中间数据实时传输至另一个设备继续处理。由此用户既需要便携的信号收发设备，也需要通道数量、处理性能和实时数据传输的扩展能力，且因为使用量大，降低成本的需求也很强烈。因此，设计一款具有轻巧便携外形、通道扩展能力、数据高速传输能力和信号实时处理能力的信号收发系统，对此类应用有非常大的帮助。

目前在市场上，具有高性能、通道数可扩展和可实时信号处理等特性的信号收发系统主要是总线式的仪器系统，它们的主流总线架构是PXIE（Peripheral ComponentInterconnection extensions for Instrumentation Express，面向仪器系统的外围组件互连扩展的优化版）、AXIE（Advanced eXtensible Interface Express，一种总线协议的优化版）和VPX（由VME国际贸易协会组织VITA 于2007年在其VME总线基础上提出的新一代高速串行总线标准）等。

前述PXIE、AXIE和VPX这三类仪器总线架构均是基于PCIE(Peripheral ComponentInterconnect Express，其是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准）总线为基础扩展仪器功能而构建，均可安装多个功能模块。对于具有实时信号处理能力的多通道信号收发机而言，则是需要安装多个信号收发模块和相应的信号处理模块，并利用背板的PCIE交换芯片进行集中式数据交换，或是利用背板提供的且在模块之间的一对一专用数据链路进行相应的数据交换。

基于PCIE总线的仪器系统需要专门的系统机箱和系统控制器，其中，所述系统机箱提供总线背板、系统电源、系统散热和结构固定等作用；所述系统控制器提供系统总控、人机交互、信号处理、数据存储和外设连接等功能。这些系统机箱和控制器虽因为均基于PCIE总线和先进计算机技术，为系统提供了优秀的性能，但也由于均为专门定制设计，所以成本高昂，在系统功能模块数量不多的情况下，其成本常常会占到整个系统成本的一半以上。此外，基于PXIE、AXIE和VPX等这几类总线的仪器因为组成和结构较为复杂，所以体积和重量一般与传统商用服务器接近，一般重量在10kg以上，难以实现便携性。

同时，目前市场上的便携性仪器设备主要是基于USB接口或者雷电接口的轻巧仪器，其具有热插拔和即插即用等特性。但由于最新的USB3.2接口和雷电4接口分别只能达到最高20Gbps和40Gbps的速率，扣除编码和帧结构等损耗之后，大约是2GB/s和4GB/s的峰值传输速率。这个传输速率相对于现代宽带射频信号动辄1GHz带宽（对应约5GB/s数据率）的信号传输量而言，仍然是不够的。

综上，目前基于总线式仪器系统构建的信号收发系统，普遍存在成本高昂、扩展灵活性差和便携性不足等问题，使得当前市场上缺少一种能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性的信号收发系统。

发明内容

本发明的目的是提供一种可灵活扩展的信号收发系统，用以解决现有基于总线式仪器系统构建的信号收发系统所普遍存在成本高昂、扩展灵活性差和便携性不足等问题，以便提供一种能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性的信号收发系统。

为了实现上述目的，本发明提供了一种可灵活扩展的信号收发系统，包括有信号处理主机和信号收发机；

所述信号处理主机包括有主控处理模块、第一FPGA模块和多个第一高速数据传输接口，其中，所述主控处理模块连接所述第一FPGA模块，所述第一FPGA模块通过多个基于多吉比特收发器MGT的接口IP单元一一对应地连接所述多个第一高速数据传输接口；

所述信号收发机包括有用于完成本机信号收发前端任务的信号收发功能前端模块、第二FPGA模块和至少两个第二高速数据传输接口，其中，所述信号收发功能前端模块连接所述第二FPGA模块，所述第二FPGA模块通过至少两个基于多吉比特收发器MGT的接口IP单元一一对应地连接所述至少两个第二高速数据传输接口，所述至少两个第二高速数据传输接口包括有上行高速数据传输接口和下行高速数据传输接口，所述上行高速数据传输接口用于连接所述信号处理主机的第一高速数据传输接口或者连接与本机具有级联关系的前一个所述信号收发机的下行高速数据传输接口，所述下行高速数据传输接口用于连接与本机具有级联关系的后一个所述信号收发机的上行高速数据传输接口；

所述信号收发机的数目有若干个，并通过所述第一高速数据传输接口与所述上行高速数据传输接口的连接关系/和所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的所述信号收发系统。

基于上述发明内容，提供了一种基于FPGA和MGT的信号收发新方案，即包括有信号处理主机和信号收发机，所述信号处理主机包括有主控处理模块和第一FPGA模块，所述第一FPGA模块通过多个基于MGT的接口IP单元一一对应地连接多个第一高速数据传输接口，所述信号收发机包括有信号收发功能前端模块和第二FPGA模块，所述第二FPGA模块通过至少两个基于MGT的接口IP单元一一对应地连接至少两个第二高速数据传输接口，所述信号收发机的数目有若干个并可通过接口连接关系搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的信号收发系统，如此不但可以汇集连接所有信号收发机的数据至信号处理主机，还可使整个信号收发系统能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性，便于实际应用和推广。

在一个可能的设计中，所述接口IP单元采用由多路所述多吉比特收发器MGT组成的全双工串行链路连接对应的所述第一高速数据传输接口或所述第二高速数据传输接口。

在一个可能的设计中，所述全双工串行链路采用Aurora串行通信协议。

在一个可能的设计中，所述第一高速数据传输接口或所述第二高速数据传输接口采用Nano-Pitch接插件。

在一个可能的设计中，所述信号处理主机还包括有用于为所述第一FPGA模块提供计算资源的第三FPGA模块，其中，所述第三FPGA模块连接所述第一FPGA模块；

和/或，所述信号处理主机还包括有用于为所述第一FPGA模块存放固件程序的第一闪存器FLASH/和用于为所述第一FPGA模块提供存储资源的第一动态随机存取存储器DRAM，其中，所述第一闪存器FLASH连接所述第一FPGA模块，所述第一动态随机存取存储器DRAM连接所述第一FPGA模块。

在一个可能的设计中，所述信号处理主机还包括有用于为所述主控处理模块提供计算资源的第四FPGA模块和/或图形处理器GPU，其中，所述第四FPGA模块连接所述主控处理模块，所述图形处理器GPU连接所述主控处理模块；

和/或，所述信号处理主机还包括有用于为所述主控处理模块提供存储资源的第二动态随机存取存储器DRAM和/或固态硬盘SSD，其中，所述第二动态随机存取存储器DRAM连接所述主控处理模块，所述固态硬盘SSD连接所述主控处理模块。

在一个可能的设计中，所述信号收发机还包括有用于为所述第二FPGA模块存放固件程序的第二闪存器FLASH，其中，所述第二闪存器FLASH连接所述第二FPGA模块。

在一个可能的设计中，所述信号处理主机按照如下方式获取在所述信号收发系统中的所有所述信号收发机的连接关系：

在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对与本机具有级联关系的前一个所述信号收发机进行设备地址查询，得到并回传对应的上行设备地址，以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对与本机具有级联关系的后一个所述信号收发机进行设备地址查询，得到并回传对应的下行设备地址；

根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定在所述信号收发系统中的所有所述信号收发机的连接关系: 星型拓扑结构连接关系、菊花链拓扑结构连接关系、对接拓扑结构连接关系或它们的任意组合结构连接关系。

在一个可能的设计中，所述信号处理主机按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：

根据在所述信号收发系统中的所有所述信号收发机的连接关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是下行方向还是上行方向；

若确定的数据通信方向是下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述下行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；

若确定的数据通信方向是上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述上行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包；

所述信号处理主机还在通过某个所述第一高速数据传输接口收到所述数据包后，先解包获取所述目标地址，然后根据所述目标地址确定新下行方向，最后通过用于朝所述新下行方向传送数据的另一个所述第一高速数据传输接口继续发送所述数据包，以便位于所述新下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包。

在一个可能的设计中，所述信号处理主机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：

在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；

在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。

上述方案的有益效果：

（1）本发明创造性提供了一种基于FPGA和MGT的信号收发新方案，即包括有信号处理主机和信号收发机，所述信号处理主机包括有主控处理模块和第一FPGA模块，所述第一FPGA模块通过多个基于MGT的接口IP单元一一对应地连接多个第一高速数据传输接口，所述信号收发机包括有信号收发功能前端模块和第二FPGA模块，所述第二FPGA模块通过至少两个基于MGT的接口IP单元一一对应地连接至少两个第二高速数据传输接口，所述信号收发机的数目有若干个并可通过接口连接关系搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的信号收发系统，如此不但可以汇集连接所有信号收发机的数据至信号处理主机，还可使整个信号收发系统能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性，便于实际应用和推广。

（2）在轻巧便携方面：传统的PXIE、AXIE和VPX等总线系统，机箱和控制器的起步重量就已经在10kg以上，还没有包括显示器和键鼠等人机交互所需外设；即使是专为便携性优化设计的且包括显示屏和键鼠的一体机，也难以将系统重量降低到10kg以下，因此这些系统的体积也都比较大，几乎都至少是一部台式电脑主机的大小。而在本实施例方案中，通过多端口的高速数据传输接口来实现专用的PXIe、AXIe和VPX总线式仪器系统背板的功能，以及通过独立封装结构代替复杂机箱系统的机笼、导轨、固定和背板接插件结构，以及通过独立散热结构和供电设计代替复杂机箱系统的散热和电源系统设计，可使得信号收发系统不再需要专用机箱，大幅缩小了系统体积，减轻了系统重量。

（3）在高性能方面：本实施例可以星形和菊花链混合拓扑结构汇集连接所有信号收发机的数据至信号处理主机，满足阵列和MIMO（multiple-in multiple-out，多进多出）应用的集中信号处理需求；此外，本实施例还提供了基于CPU、GPU和/或FPGA等的异构计算架构，可以满足多种类型高性能计算需求。

（4）在低成本方面：本实施例采用了市场上已大规模出货的商用产品和技术，包括Nano-Pitch接口和FPGA等，其成本仅有定制设计的控制器、机箱背板和机箱电源的几分之一；同时本实施例采用了更简单的封装结构和散热设计，也大幅降低了设计、工艺和生产要求，进一步降低了整个系统的构建成本。尤其在通道数较少的情况下，本实施例的设计可最多降低50%以上的构建成本。

（5）在灵活性方面：通过高速数据传输接口级联、对连和星形连接等多种拓扑连接模式，以及不同拓扑连接组合的连接模式，多个信号收发机之间可以实现非常灵活且高性能的数据传输能力。

（6）在短研制周期方面：在本实施例中，信号处理主机和信号收发机以FPGA的标准化设计，以及模块结构、供电和散热的标准化设计，使得开发者对新模块研发均可以重用接口IP、设备驱动、电源和散热等标准软硬件设计；利用可扩缩的模块数量和异构计算能力，开发者可以数量和拓扑结构不同的信号收发机来满足多种项目需求，重用过往的设计和研发成果。这些标准化硬件和软件的设计和开发重用均能够起到大幅缩短研制周期的作用。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的第一种可灵活扩展的信号收发系统的结构示意图。

图2为本申请实施例提供的在信号收发系统中信号处理主机的结构示意图。

图3为本申请实施例提供的在信号收发系统中信号收发机的结构示意图。

图4为本申请实施例提供的第二种可灵活扩展的信号收发系统的结构示意图。

图5为本申请实施例提供的第三种可灵活扩展的信号收发系统的结构示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。

应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。

应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；又例如，A、B和/或C，可以表示存在A、B和C中的任意一种或他们的任意组合；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。

实施例一：

如图1所示，本实施例提供的且第一种可灵活扩展的信号收发系统，包括但不限于有信号处理主机和信号收发机；所述信号处理主机包括但不限于有主控处理模块、第一FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）模块和多个第一高速数据传输接口（HT1～HT3），其中，所述主控处理模块连接所述第一FPGA模块，所述第一FPGA模块通过多个基于多吉比特收发器MGT的接口IP单元（IP1～IP3）一一对应地连接所述多个第一高速数据传输接口（HT1～HT3）。

前述的信号处理主机一方面用于实现人机交互和信号分析处理（具体分析处理手段为现有技术手段）及存储，另一方面用于通过所述多个第一高速数据传输接口（HT1～HT3）为所述信号收发机提供高速数据传输通道，以便与所述信号收发机高速交互点对点数据流。如图2所示，在所述信号处理主机的具体结构中，所述主控处理模块用于完成人机交互和信号分析处理任务，并具体包括但不限于有通过前端总线通信互联的中央处理器（Central Processing Unit，简称CPU）和主控芯片。为了给予所述主控处理模块更多的计算资源，优选的，所述信号处理主机还包括但不限于有用于为所述主控处理模块提供计算资源的第四FPGA模块和/或图形处理器GPU（Graphics Processing Unit）等，其中，所述第四FPGA模块连接所述主控处理模块（如图2所示，具体可通过PCIE总线进行通信互联），所述图形处理器GPU连接所述主控处理模块（如图2所示，具体可通过PCIE总线进行通信互联）。同时为了给予所述主控处理模块更多的存储资源，优选的，所述信号处理主机还包括但不限于有用于为所述主控处理模块提供存储资源的第二动态随机存取存储器DRAM（DynamicRandom Access Memory）和/或固态硬盘SSD（Solid State Disk或Solid State Drive）等，其中，所述第二动态随机存取存储器DRAM（即图2中的DRAM2）连接所述主控处理模块，所述固态硬盘SSD连接所述主控处理模块。此外，为了进一步为所述第四FPGA模块和/或所述图形处理器GPU提供存储资源，所述信号处理主机还包括但不限于有连接所述第四FPGA模块的第四动态随机存取存储器DRAM（即图2中的DRAM4）和/或连接所述图形处理器GPU的第五动态随机存取存储器DRAM（即图2中的DRAM5）；以及所述信号处理主机还包括但不限于有连接所述主控处理模块的其它外设。

如图2所示，在所述信号处理主机的具体结构中，所述第一FPGA模块即是由FPGA芯片及其外围电路常规构建而得，并可具体采用PCIE总线协议（主流FPGA厂商均提供有PCIE总线协议的软核和硬核）的IP核连接所述主控处理模块，此处的PCIE总线协议优选采用PCIE Gen3 x1标准总线协议或PCIE Gen3 x4标准总线协议。由于FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列，具有高速数据吞吐能力以及高速逻辑和时序控制能力，因此所述第一FPGA模块可适合用来作为高速串行总线、实时信号处理、时序逻辑和触发定时等功能的实现。同时由于当前高性能的FPGA芯片上通常具有多路的多吉比特收发器MGT，意即高速串行收发器，以及大量数字I/O通道，而这些MGT和数字I/O通道可以实现FPGA与外部设备的高速通信协议，包括Aurora串行通信协议、PCIE总线协议、SerialRapidIO协议、JESD204协议和USB协议等，因此可以基于所述多吉比特收发器MGT实现所述第一高速数据传输接口，进而使得所述第一FPGA模块能够负责提供多端口的所述第一高速数据传输接口。

具体的，所述接口IP单元采用由多路（例如4至6路）所述多吉比特收发器MGT组成的全双工串行链路连接对应的所述第一高速数据传输接口，并使所述全双工串行链路优选但不限于采用Aurora串行通信协议等，以及使所述第一高速数据传输接口优选但不限于采用Nano-Pitch接插件（例如标准42针的插接件）。如此可实现每个Nano-Pitch接口（也即所述第一高速数据传输接口）可提供至多6条速率高达16Gbps的全双工Aurora链路，即可具备总计提供每方向96Gbps或12GB/s的双向数据传输能力（不限于此链路条数和总速率）。此外，由于所述Nano-Pitch接插件具有5.0×15.0×9.0mm的紧凑尺寸和12.0mm连接器至电缆装配高度，因此可以帮助控制所述信号处理主机的尺寸能够约束在非常紧凑和便携的大小范围内，同时具有极高的数据传输性能和方便的接插方式。

另外，为了给予所述第一FPGA模块更多的计算资源，优选的，所述信号处理主机还包括但不限于有用于为所述第一FPGA模块提供计算资源的第三FPGA模块，其中，所述第三FPGA模块连接所述第一FPGA模块；同时为了给予所述第一FPGA模块更多的存储资源，优选的，所述信号处理主机还包括但不限于有用于为所述第一FPGA模块存放固件程序的第一闪存器FLASH（即图2中的FLASH1）/和用于为所述第一FPGA模块提供存储资源的第一动态随机存取存储器DRAM（即图2中的DRAM1），其中，所述第一闪存器FLASH连接所述第一FPGA模块，所述第一动态随机存取存储器DRAM连接所述第一FPGA模块。此外，为了进一步为所述第三FPGA模块提供存储资源，所述信号处理主机还包括但不限于有连接所述第三FPGA模块的第三动态随机存取存储器DRAM（即图2中的DRAM3）；以及所述第三FPGA模块的数目可以有一个，也可以根据需要配置有多个。

所述信号收发机包括但不限于有用于完成本机信号收发前端任务的信号收发功能前端模块、第二FPGA模块和至少两个第二高速数据传输接口（UHTI，DHTI），其中，所述信号收发功能前端模块连接所述第二FPGA模块，所述第二FPGA模块通过至少两个基于多吉比特收发器MGT的接口IP单元（IP3，IP4）一一对应地连接所述至少两个第二高速数据传输接口（UHTI，DHTI），所述至少两个第二高速数据传输接口（UHTI，DHTI）包括有上行高速数据传输接口（UHTI）和下行高速数据传输接口（DHTI），所述上行高速数据传输接口（UHTI）用于连接所述信号处理主机的第一高速数据传输接口或者连接与本机具有级联关系的前一个所述信号收发机的下行高速数据传输接口（DHTI），所述下行高速数据传输接口（DHTI）用于连接与本机具有级联关系的后一个所述信号收发机的上行高速数据传输接口（UHTI）。

前述的信号收发机用于负责具体信号收发功能的实现。如图3所示，在所述信号收发机的具体结构中，所述信号收发功能前端模块的电路结构因具体任务而异，非本实施例的创新点，以及所述信号收发功能前端模块的数目可以有一个，也可以有多个，以便实现对所述信号收发功能前端模块进行分布式设置的目的，如图3所示，所述信号收发功能前端模块的数目举例有两个。所述第二FPGA模块用于具体负责信号收发的处理事宜，同样是由FPGA芯片及其外围电路常规构建而得，因此也可以基于所述多吉比特收发器MGT实现所述第二高速数据传输接口，进而使得所述第二FPGA模块能够负责提供多端口的所述第二高速数据传输接口。具体的，所述接口IP单元也采用由多路（例如4至6路）所述多吉比特收发器MGT组成的全双工串行链路连接对应的所述第二高速数据传输接口，并使所述全双工串行链路优选但不限于采用Aurora串行通信协议等，以及使所述第二高速数据传输接口优选但不限于采用Nano-Pitch接插件（例如标准42针的插接件）。如此可实现每个Nano-Pitch接口（也即所述第二高速数据传输接口）可提供至多6条速率高达16Gbps的全双工Aurora链路，即可具备总计提供每方向96Gbps或12GB/s的双向数据传输能力（不限于此链路条数和总速率）；如果两个所述信号收发机以两个Nano-Pitch接口并联连接，则可以建立每方向192Gbps或24GB/s的双向数据传输通道（不限于此速率）。由于所述Nano-Pitch接插件具有5.0×15.0×9.0mm的紧凑尺寸和12.0mm连接器至电缆装配高度，因此也可以帮助控制所述信号收发机的尺寸能够约束在非常紧凑和便携的大小范围内，同时具有极高的数据传输性能和方便的接插方式。此外，为了给予所述第二FPGA模块更多的存储资源，如图3所示，优选的，所述信号收发机还包括但不限于有用于为所述第二FPGA模块存放固件程序的第二闪存器FLASH（即图3中的FLASH2），其中，所述第二闪存器FLASH连接所述第二FPGA模块。

所述信号收发机的数目有若干个，并通过所述第一高速数据传输接口与所述上行高速数据传输接口的连接关系/和所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的所述信号收发系统。如图1所示，举例的，所述信号收发机的数目有五个：信号收发机1、信号收发机2、信号收发机3、信号收发机4和信号收发机5，可以通过所述第一高速数据传输接口与所述上行高速数据传输接口（UHTI1、UHTI3和UHTI5）的连接关系和所述上行高速数据传输接口（UHTI2和UHTI4）与所述下行高速数据传输接口（DHTI1和DHTI2）的连接关系，搭建得到呈星型与菊花链相结合的拓扑结构，并可在此结构上扩展连接更多的所述信号收发机。此外，还可通过所述第一高速数据传输接口与所述上行高速数据传输接口的连接关系，搭建得到呈星型拓扑结构的所述信号收发系统，如图4所示，也可在此结构上扩展连接更多的所述信号收发机；以及还可通过所述第一高速数据传输接口与所述上行高速数据传输接口的连接关系和所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系，搭建得到呈菊花链拓扑结构的所述信号收发系统，如图5所示，也可在此结构上扩展连接更多的所述信号收发机。

由此基于前述的信号收发系统，提供了一种基于FPGA和MGT的信号收发新方案，即包括有信号处理主机和信号收发机，所述信号处理主机包括有主控处理模块和第一FPGA模块，所述第一FPGA模块通过多个基于MGT的接口IP单元一一对应地连接多个第一高速数据传输接口，所述信号收发机包括有信号收发功能前端模块和第二FPGA模块，所述第二FPGA模块通过至少两个基于MGT的接口IP单元一一对应地连接至少两个第二高速数据传输接口，所述信号收发机的数目有若干个并可通过接口连接关系搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的信号收发系统，如此不但可以汇集连接所有信号收发机的数据至信号处理主机，还可使整个信号收发系统能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性，便于实际应用和推广。

优选的，所述信号处理主机可以但不限于按照如下方式获取在所述信号收发系统中的所有所述信号收发机的连接关系：先在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对与本机具有级联关系的前一个所述信号收发机进行设备地址查询，得到并回传对应的上行设备地址（若上行是与所述信号处理主机相连，则该上行设备地址为所述信号处理主机的设备地址），以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对与本机具有级联关系的后一个所述信号收发机进行设备地址查询，得到并回传对应的下行设备地址（若下行未连接有所述信号收发机，则该下行设备地址将为空地址）；然后根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定在所述信号收发系统中的所有所述信号收发机的连接关系: 星型拓扑结构连接关系、菊花链拓扑结构连接关系、对接拓扑结构连接关系或它们的任意组合结构连接关系。前述为每个所述信号收发机分配好唯一的设备地址的具体方式，可以包括但不限于为：在进行拓扑结构搭建前，先由所述信号处理主机通过所述第一高速数据传输接口为每个与所述信号处理主机连接的信号收发机分配唯一的设备地址。由此通过前述方式，可以使所述信号处理主机随时或在进行一次信号收发机扩展后，自动感知所有所述信号收发机的连接关系以及该连接关系的变化情况，进而可方便对所有所述信号收发机进行数据通信控制。

进一步优选的，所述信号处理主机按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：先根据在所述信号收发系统中的所有所述信号收发机的连接关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是下行方向还是上行方向；若确定的数据通信方向是下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述下行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；若确定的数据通信方向是上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述上行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包；所述信号处理主机还在通过某个所述第一高速数据传输接口收到所述数据包后，先解包获取所述目标地址，然后根据所述目标地址确定新下行方向，最后通过用于朝所述新下行方向传送数据的另一个所述第一高速数据传输接口继续发送所述数据包，以便位于所述新下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包。所述某个信号收发机和所述另一个信号收发机可以是上下相邻级联的两个所述信号收发机，如图1所示的信号收发机1和信号收发机2，也可以是上下间隔级联的两个所述信号收发机，如图5所示的信号收发机1和信号收发机3，还可以是位于不同菊花链上的两个所述信号收发机，如图1所示的信号收发机2和信号收发机4。由此通过前述方式，可使每个所述信号收发机在通过上/下行高速数据传输接口接收到一数据包后，先判断其中包含的目标地址是否与自身地址相同，若相同则予以接收，若不相同则将通过下/上行高速数据传输接口转发该数据包，直至数据被目标信号收发机接收，进而可在所有信号收发机之间高速（例如以最高96Gbps或12GB/s数据率）进行数据通信。

进一步优选的，所述信号处理主机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。如图1所示，所述某个信号收发机和所述另一个信号收发机举例为信号收发机1和信号收发机2。由此通过前述方式，可使在上下相邻级联信号收发机之间的数据通信无需通过帧结构组包，而是直接传输完成，进一步提升传输速度。针对与所述信号处理主机进行点对点数据流通信的所述信号收发机，也可以采用这种方式进行高速数据传输。此外，若所述某个信号收发机还具有一个所述下行高速数据传输接口以及所述另一个信号收发机还具有一个所述上行高速数据传输接口，则所述某个信号收发机与所述另一个信号收发机可以通过一对上下行高速数据传输接口实现对接，进而可以通过并联的上下行高速数据传输接口，在相邻级联信号收发机之间实现更高速度（例如以最高192Gbps或24GB/s数据率）的数据通信。

优选的，所述信号处理主机或所述信号收发机还包括有用于为内部模块提供保护外壳和风冷散热功能的独立封装结构。由此通过所述独立封装结构，可确保它们的内部电路能够正常工作。此外，为了便于在级联时组合所述信号处理主机和所述信号收发机，所述独立封装结构的外表面还可以具体设计为一些利于进行积木式堆叠的结构，例如榫卯结构。

综上，采用本实施例所提供的所述信号收发系统，具有如下技术效果：

（1）本实施例提供了一种基于FPGA和MGT的信号收发新方案，即包括有信号处理主机和信号收发机，所述信号处理主机包括有主控处理模块和第一FPGA模块，所述第一FPGA模块通过多个基于MGT的接口IP单元一一对应地连接多个第一高速数据传输接口，所述信号收发机包括有信号收发功能前端模块和第二FPGA模块，所述第二FPGA模块通过至少两个基于MGT的接口IP单元一一对应地连接至少两个第二高速数据传输接口，所述信号收发机的数目有若干个并可通过接口连接关系搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的信号收发系统，如此不但可以汇集连接所有信号收发机的数据至信号处理主机，还可使整个信号收发系统能够同时满足外形轻巧便携、可扩展灵活、实时高速数传和实时计算处理等特性，便于实际应用和推广。

（2）在轻巧便携方面：传统的PXIE、AXIE和VPX等总线系统，机箱和控制器的起步重量就已经在10kg以上，还没有包括显示器和键鼠等人机交互所需外设；即使是专为便携性优化设计的且包括显示屏和键鼠的一体机，也难以将系统重量降低到10kg以下，因此这些系统的体积也都比较大，几乎都至少是一部台式电脑主机的大小。而在本实施例方案中，通过多端口的高速数据传输接口来实现专用的PXIe、AXIe和VPX总线式仪器系统背板的功能，以及通过独立封装结构代替复杂机箱系统的机笼、导轨、固定和背板接插件结构，以及通过独立散热结构和供电设计代替复杂机箱系统的散热和电源系统设计，可使得信号收发系统不再需要专用机箱，大幅缩小了系统体积，减轻了系统重量。

（3）在高性能方面：本实施例可以星形和菊花链混合拓扑结构汇集连接所有信号收发机的数据至信号处理主机，满足阵列和MIMO（multiple-in multiple-out，多进多出）应用的集中信号处理需求；此外，本实施例还提供了基于CPU、GPU和/或FPGA等的异构计算架构，可以满足多种类型高性能计算需求。

（4）在低成本方面：本实施例采用了市场上已大规模出货的商用产品和技术，包括Nano-Pitch接口和FPGA等，其成本仅有定制设计的控制器、机箱背板和机箱电源的几分之一；同时本实施例采用了更简单的封装结构和散热设计，也大幅降低了设计、工艺和生产要求，进一步降低了整个系统的构建成本。尤其在通道数较少的情况下，本实施例的设计可最多降低50%以上的构建成本。

（5）在灵活性方面：通过高速数据传输接口级联、对连和星形连接等多种拓扑连接模式，以及不同拓扑连接组合的连接模式，多个信号收发机之间可以实现非常灵活且高性能的数据传输能力。

（6）在短研制周期方面：在本实施例中，信号处理主机和信号收发机以FPGA的标准化设计，以及模块结构、供电和散热的标准化设计，使得开发者对新模块研发均可以重用接口IP、设备驱动、电源和散热等标准软硬件设计；利用可扩缩的模块数量和异构计算能力，开发者可以数量和拓扑结构不同的信号收发机来满足多种项目需求，重用过往的设计和研发成果。这些标准化硬件和软件的设计和开发重用均能够起到大幅缩短研制周期的作用。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种可灵活扩展的信号收发系统，其特征在于，包括有信号处理主机和信号收发机；

所述信号处理主机包括有主控处理模块、第一FPGA模块和多个第一高速数据传输接口，其中，所述主控处理模块连接所述第一FPGA模块，所述第一FPGA模块通过多个基于多吉比特收发器MGT的接口IP单元一一对应地连接所述多个第一高速数据传输接口；

所述信号收发机包括有用于完成本机信号收发前端任务的信号收发功能前端模块、第二FPGA模块和至少两个第二高速数据传输接口，其中，所述信号收发功能前端模块连接所述第二FPGA模块，所述第二FPGA模块通过至少两个基于多吉比特收发器MGT的接口IP单元一一对应地连接所述至少两个第二高速数据传输接口，所述至少两个第二高速数据传输接口包括有上行高速数据传输接口和下行高速数据传输接口，所述上行高速数据传输接口用于连接所述信号处理主机的第一高速数据传输接口或者连接与本机具有级联关系的前一个所述信号收发机的下行高速数据传输接口，所述下行高速数据传输接口用于连接与本机具有级联关系的后一个所述信号收发机的上行高速数据传输接口；

所述信号收发机的数目有若干个，并通过所述第一高速数据传输接口与所述上行高速数据传输接口的连接关系/和所述上行高速数据传输接口与所述下行高速数据传输接口的连接关系，搭建得到呈星型拓扑结构、菊花链拓扑结构、对接拓扑结构或它们的任意组合结构的所述信号收发系统。

2.如权利要求1所述的信号收发系统，其特征在于，所述接口IP单元采用由多路所述多吉比特收发器MGT组成的全双工串行链路连接对应的所述第一高速数据传输接口或所述第二高速数据传输接口。

3.如权利要求2所述的信号收发系统，其特征在于，所述全双工串行链路采用Aurora串行通信协议。

4.如权利要求1所述的信号收发系统，其特征在于，所述第一高速数据传输接口或所述第二高速数据传输接口采用Nano-Pitch接插件。

5.如权利要求1所述的信号收发系统，其特征在于，所述信号处理主机还包括有用于为所述第一FPGA模块提供计算资源的第三FPGA模块，其中，所述第三FPGA模块连接所述第一FPGA模块；

和/或，所述信号处理主机还包括有用于为所述第一FPGA模块存放固件程序的第一闪存器FLASH/和用于为所述第一FPGA模块提供存储资源的第一动态随机存取存储器DRAM，其中，所述第一闪存器FLASH连接所述第一FPGA模块，所述第一动态随机存取存储器DRAM连接所述第一FPGA模块。

6.如权利要求1所述的信号收发系统，其特征在于，所述信号处理主机还包括有用于为所述主控处理模块提供计算资源的第四FPGA模块和/或图形处理器GPU，其中，所述第四FPGA模块连接所述主控处理模块，所述图形处理器GPU连接所述主控处理模块；

和/或，所述信号处理主机还包括有用于为所述主控处理模块提供存储资源的第二动态随机存取存储器DRAM和/或固态硬盘SSD，其中，所述第二动态随机存取存储器DRAM连接所述主控处理模块，所述固态硬盘SSD连接所述主控处理模块。

7.如权利要求1所述的信号收发系统，其特征在于，所述信号收发机还包括有用于为所述第二FPGA模块存放固件程序的第二闪存器FLASH，其中，所述第二闪存器FLASH连接所述第二FPGA模块。

8.如权利要求1所述的信号收发系统，其特征在于，所述信号处理主机按照如下方式获取在所述信号收发系统中的所有所述信号收发机的连接关系：

在为每个所述信号收发机分配好唯一的设备地址后，控制每个所述信号收发机回传对应的本机设备地址，以及控制每个所述信号收发机分别通过对应的所述上行高速数据传输接口对与本机具有级联关系的前一个所述信号收发机进行设备地址查询，得到并回传对应的上行设备地址，以及控制每个所述信号收发机分别通过对应的所述下行高速数据传输接口对与本机具有级联关系的后一个所述信号收发机进行设备地址查询，得到并回传对应的下行设备地址；

根据每个所述信号收发机回传的本机设备地址、上行设备地址和下行设备地址，确定在所述信号收发系统中的所有所述信号收发机的连接关系:星型拓扑结构连接关系、菊花链拓扑结构连接关系、对接拓扑结构连接关系或它们的任意组合结构连接关系。

9.如权利要求8所述的信号收发系统，其特征在于，所述信号处理主机按照如下方式控制某个信号收发机与另一个信号收发机进行数据通信：

根据在所述信号收发系统中的所有所述信号收发机的连接关系、所述某个信号收发机的设备地址和所述另一个信号收发机的设备地址，确定数据通信方向是下行方向还是上行方向；

若确定的数据通信方向是下行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述下行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包；

若确定的数据通信方向是上行方向，则控制所述某个信号收发机将所述另一个信号收发机的设备地址作为目标地址，并与目标数据一起组包得到数据包，然后控制所述某个信号收发机通过对应的所述上行高速数据传输接口发送所述数据包，以便其它所述信号收发机在通过对应的所述下行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述上行高速数据传输接口继续发送所述数据包；

所述信号处理主机还在通过某个所述第一高速数据传输接口收到所述数据包后，先解包获取所述目标地址，然后根据所述目标地址确定新下行方向，最后通过用于朝所述新下行方向传送数据的另一个所述第一高速数据传输接口继续发送所述数据包，以便位于所述新下行方向上的其它所述信号收发机在通过对应的所述上行高速数据传输接口收到所述数据包后，解包获取所述目标地址，并判断所述目标地址是否与本机设备地址一致，若是，则保存已解包获取的所述目标数据，否则通过对应的所述下行高速数据传输接口继续发送所述数据包。

10.如权利要求8所述的信号收发系统，其特征在于，所述信号处理主机按照如下方式控制具有点对点直连关系的某个信号收发机与另一个信号收发机进行数据通信：

在所述另一个信号收发机处于所述某个信号收发机的下行方向时，控制所述某个信号收发机通过对应的所述下行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述上行高速数据传输接收所述目标数据；

在所述另一个信号收发机处于所述某个信号收发机的上行方向时，控制所述某个信号收发机通过对应的所述上行高速数据传输接口直接发送目标数据，以便所述另一个信号收发机通过对应的所述下行高速数据传输接收所述目标数据。