JP2019219803A - 制御装置、画像形成装置、制御方法及び制御プログラム - Google Patents

制御装置、画像形成装置、制御方法及び制御プログラム Download PDF

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Abstract

【課題】ASICの汎用性を向上させることを目的としている。【解決手段】第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する変換部と、前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する調停部と、を有する制御装置である。【選択図】図2

Description

本発明は、制御装置、画像形成装置、制御方法及び制御プログラムに関する。
従来から、ASIC(application specific integrated circuit)やFPGA(field-programmable gate array)等のデバイスを搭載し、これらのデバイスで画像処理を行うことで、画像の品質を向上させる画像形成装置が知られている。また、この画像形成装置では、これらのデバイスとCPU(Central Processing Unit)とをシリアルインターフェイス等で接続し、一定の性能で画像データの処理と転送を行うことが知られている。
具体的には、例えば、エンジンボードとコントローラボードとのそれぞれに、ASICと、ASICを制御するCPUとが搭載され、ASIC同士がPCIe(PCI Express)バスで接続された画像形成装置が知られている(特許文献1)。
上述した従来のASICは、ASICと直接接続されたCPUによって制御される構成であり、バスを介して接続されたCPUから制御することができない。このため、従来では、ASICとCPUとを同じボードに実装する構成としなければ、ASICを使用することができない。
開示の技術は、上記事情に鑑みてこれを解決すべく成されたものであり、ASICの汎用性を向上させることを目的とする。
開示の技術は、第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する変換部と、前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する調停部と、を有する制御装置である。
ASICの汎用性を向上させることができる。
第一の実施形態の画像形成装置を説明する図である。 第一の実施形態のASICの構成の概略を説明する図である。 第一の実施形態のCPU I/F部の構成の概略を説明する図である。 第一の実施形態の優先度の設定について説明する図である。 第一の実施形態の画像形成装置の動作を説明する第一のフローチャートである。 第一の実施形態の画像形成装置の動作を説明する第二のフローチャートである。 第一の実施形態の画像形成装置の動作を説明する第三のフローチャートである。 第一の実施形態の画像形成装置の動作を説明する第四のフローチャートである。 第二の実施形態の画像形成装置を説明する図である。 第三の実施形態の画像形成装置を説明する図である。
(第一の実施形態)
以下に、図面を参照して、第一の実施形態について説明する。図1は、第一の実施形態の画像形成装置を説明する図である。図1では、画像形成装置100の構成の概略を示している。
本実施形態の画像形成装置100は、IPU(Image Processing Unit)ボード200と、コントローラボード300と、スキャナ400と、プロッタ500とを有する。IPUボード200とコントローラボード300とは、PCIe(PCI Express)バスBによって接続されている。以下の説明では、PCIeバスBを単にバスBと呼ぶ。
IPUボード200は、スキャナインターフェイス部210、プロッタインターフェイス部220、IPU ASIC230、エンジンCPU240を有する。
スキャナインターフェイス部210は、スキャナ400が読み取った画像データを取得し、IPU ASIC230に渡す。プロッタインターフェイス部220は、コントローラボード300から転送された画像データを、IPU ASIC230を介してプロッタ500へ渡す。以下の説明では、IPU ASIC230を、単にASIC230と呼ぶ。
ASIC230は、スキャナインターフェイス部210から渡された画像データや、コントローラボード300から転送された画像データに対して、各種の画像処理を行う。また、ASIC230は、画像処理を行った画像データを、コントローラボード300やプロッタインターフェイス部220へ転送する。
また、本実施形態のASIC230は、バスBを介してコントローラボード300から入力された信号を受けて、この信号に応じた動作を行う。言い換えれば、ASIC230は、コントローラCPU310と、PCTExpress規格(第一の接続に関する規格)に基づき接続されており、PCTExpress規格に基づく信号をコントローラボード300から受け付ける。
また、ASIC230は、エンジンCPU240とIPUボード200上で直接接続されており、エンジンCPU240から信号の入力を受け付ける。言い換えれば、ASIC230は、ASIC230と直接接続されたエンジンCPU240との間で決められた規格(第二の接続に関する規格)に基づき、エンジンCPU240と接続されており、この規格に基づく信号をエンジンCPU240から受け付ける。
また、本実施形態のASIC230は、コントローラボード300から入力された信号を、ASIC230と直接接続されたエンジンCPU240との間で決められた規格の信号に変換し、変換された信号に基づく処理を実行する。
さらに、本実施形態のASIC230は、エンジンCPU240からのアクセスと、コントローラCPU310からのアクセスとの競合を調停する。ASIC230の詳細は後述する。
つまり、本実施形態のASIC230は、第一の接続に関する規格に基づく第一の信号を、第二の接続に関する規格に基づく第二の信号に変換して出力する変換部と、変換部から出力された第二の信号によるアクセスと、外部から入力された第二の信号によるアクセスとの競合を調停する調停部とを有する制御装置である。
エンジンCPU240は、ASIC230を介して、スキャナ400とプロッタ500を含むエンジン部を制御する。
本実施形態のコントローラボード300は、コントローラCPU310、メインメモリ320、HDD(hard disk drive)330を有する。
コントローラCPU310は、画像形成装置100の動作を制御する。また、コントローラCPU310は、ASIC230を制御して、ASIC230に各種の処理を実行させる。
メインメモリ320は、コントローラCPU310が取得した画像データが格納される記憶装置である。HDD330は、画像形成装置100に入力された画像データ等が蓄積される。
以下に、画像形成装置100の動作の概要を接続する。
本実施形態の画像形成装置100では、コントローラCPU310は、ASIC230を介してPCIeのコンフィグレーションを実施し、コントローラCPU310とASIC230との接続(リンク)を確立させる。
また、画像形成装置100では、スキャナ400が画像データを読み取ると、スキャナインターフェイス部210を介して取得した画像データをASIC230に入力する。
エンジンCPU240は、画像データがASIC230に入力されると、この画像データに対し、画像処理や画像転送を行うため、ASIC230の制御を行う。ASIC230において画像処理が施された画像データは、コントローラCPU310へ転送され、コントローラCPU310を介してメインメモリ320に格納される。
また、画像形成装置100において、プロッタ500から画像を出力する場合、コントローラCPU310は、メインメモリ320から画像データを読み出し、ASIC230へ画像データを転送する。このとき、ASIC230は、エンジンCPU240からの制御により画像データの読み出しを行い、後段のプロッタインターフェイス部220へ画像データを出力する。
このように、本実施形態のASIC230は、上述したスキャナ400による画像データの読み取りや、プロッタ500による画像の出力の動作の際に、エンジンCPU240とコントローラCPU310との両方から制御される。
つまり、本実施形態のASIC230は、ASIC230と同じボード上に実装されたCPU以外のCPUからの制御も受け付けることができ、ASIC230の汎用性を向上させることができる。
以下に、本実施形態のASIC230について説明する。図2は、第一の実施形態のASICの構成の概略を説明する図である。
本実施形態のASIC230は、スキャナ画像処理部231、プロッタ画像処理部232、PCIe I/F(インターフェイス)制御部233、通信バッファ部234、割り込み制御部235、CPU I/F(インターフェイス)部236、レジスタ部237を有する。
スキャナ画像処理部231は、スキャナインターフェイス部210から入力された画像データに対する画像処理を行う。具体的には、スキャナ画像処理部231は、画像上のノイズ除去やスキャナ光学系のレンズ特性起因の倍率誤差の補正、ライン間のデータを補正、濃度ムラの補正、スキャナ読み取り時の傾き補正、フィルタ処理、変倍処理等の画像処理を行う。
プロッタ画像処理部232は、PCIeI/F制御部233から出力される画像データに対して画像処理を行い、プロッタインターフェイス部220へ出力する。具体的には、プロッタ画像処理部232は、解像度変換、階調処理、領域拡張/縮小、地紋合成といった画像処理を行う。
PCIeI/F制御部233は、コントローラCPU310からの信号を受けて、この信号が示すアドレスや制御信号から適切なアクセス先に割り振る。以下の説明では、PCIeI/F制御部233を、インターフェイス制御部233と呼ぶ。
インターフェイス制御部233は、コントローラCPU310から受け付けた信号を、アドレスへ割り振る際に、不正なアクセスか否かを判定する。言い換えれば、インターフェイス制御部233は、コントローラCPU310から入力された信号が、不正な入力であるか否かを判定する。そして、インターフェイス制御部233は、不正なアクセスであると判定した場合に、この信号の出力元であるコントローラCPU310にエラーを通知する。
また、インターフェイス制御部233は、バスBを介した割り込みの制御を行う。インターフェイス制御部233から、バスBを経由して出力される割り込みは、データ転送等と同じように、パケットとして、コントローラCPU310に対して通知されても良い。
また、本実施形態のインターフェイス制御部233は、変換部238を有する。
変換部238は、コントローラCPU310から受け付けた信号が示すアドレスが、ASIC230のレジスタ部237の領域を示すアドレスであった場合に、この信号を、エンジンCPU240とASIC230との間で決められた規格の信号に変換する。
つまり、変換部238は、コントローラCPU310から、コントローラCPU310とASIC230との間で決められた接続に関する規格に基づく信号を受けて、この信号をエンジンCPU240とASIC230との間で決められた規格の信号に変換する。言い換えれば、変換部238は、第一の接続に関する規格に準じた第一の信号を、第二の接続に関する規格に準じた第二の信号に変換する。また、第一の信号を出力するコントローラCPU310は、第一のCPUであり、第二の信号を出力するエンジンCPU240は、第二のCPUである。
通信バッファ部234は、エンジンCPU240とコントローラCPU310のそれぞれから受け付けた情報を互いに伝達するために用いられる。
割り込み制御部235は、エンジンCPU240からのアクセスや、コントローラCPU310からのアクセスを受けて、対応する割り込み信号を生成して出力する。尚、以下の説明では、CPUからの信号の入力を受け付ける、という表現と、CPUからのアクセスを受け付ける、という表現は、同義である。
CPUインターフェイス部236は、エンジンCPU240と、インターフェイス制御部233のそれぞれから、信号の入力を受け付ける。言い換えれば、CPUインターフェイス部236は、エンジンCPU240からのアクセスを受け付けるためのパスP1と、インターフェイス制御部233を介したコントローラCPU310からのアクセスを受け付けるためのパスP2と、を有する。
また、本実施形態のCPUインターフェイス部236は、パスP1とパスP2のそれぞれが受け付けたアクセスの競合を調停する。CPUインターフェイス部236の詳細は後述する。
レジスタ部237は、ASIC230ら設けられたレジスタであり、エンジンCPU240やコントローラCPU310からの制御に応じた各種の処理を実行する際に用いられる。
次に、図3を参照して、本実施形態のCPUインターフェイス部236について説明する。図3は、第一の実施形態のCPU I/F部の構成の概略を説明する図である。
本実施形態のCPUインターフェイス部236は、調停部251、アクセス先判定部252、設定用レジスタ253を有する。
本実施形態の調停部251は、CPUインターフェイス部236に対するエンジンCPU240からのアクセスと、インターフェイス制御部233を介したコントローラCPU310からのアクセスの競合を調停する。言い換えれば、調停部251は、パスP1とパスP2のそれぞれが受け付けたアクセスの競合を調停する。
より具体的には、調停部251は、設定用レジスタ253の有する優先度設定レジスタ254に設定された優先度に応じて、エンジンCPU240又はコントローラCPU310からのアクセスを許可する。
アクセス先判定部252は、調停部251により許可されたアクセスが示すアドレスを参照し、アドレスが示すモジュールのレジスタ部に対してアクセスする。
具体的には、アクセス先判定部252は、許可されたアクセスが、CPUインターフェイス部236のレジスタ部へのアクセスであれば同一モジュール内のレジスタ部にアクセスし、CPUインターフェイス部236外の周辺モジュールへのアクセスであれば、該当するモジュールのレジスタ部にアクセスする。
設定用レジスタ253は、優先度設定レジスタ254と、割り込み要因レジスタ255と、を有する。優先度設定レジスタ254には、優先的にアクセスが許可されるCPUが設定される。割り込み要因レジスタ255には、割り込み制御部235に対して割り込み信号を出力する要因が設定されている。設定用レジスタ253は、割り込み要因レジスタ255の設定に応じて、割り込み制御部235に対して割り込み信号を出力させる。
次に、図4を参照して、設定用レジスタ253における優先度の設定について説明する。図4は、第一の実施形態の優先度の設定について説明する図である。
図4の例では、設定用レジスタ253に、エンジンCPU240とコントローラCPU310の優先度を設定するための2ビットの領域256を設けた。図4では、設定用レジスタ253の領域256の値が、「00」である場合、エンジンCPU240からのアクセスを優先させ、領域256の値が、「10」の場合は、エンジンCPU240とコントローラCPU310からのアクセスを交互に許可するようにしても良い。
また、図4の例では、領域256のビット数を2ビットとしたが、これに限定されない。設定用レジスタ253では、領域256のビット数を拡張し、調停の方式を細かく指定しても良い。具体的には、例えば、調停の方式を、重み付けを行ったラウンドロビン方式等としても良い。
次に、図5乃至図8を参照して、本実施形態の画像形成装置100の動作について説明する。
図5は、第一の実施形態の画像形成装置の動作を説明する第一のフローチャートである。図5では、画像形成装置100において、IPUボード200とコントローラボード300の通信を開始するときの動作を示している。
本実施形態の画像形成装置100において、コントローラCPU310は、コンフィグレーションを行い、コントローラCPU310とASIC230との接続(リンク)を確立させる(ステップS501)。具体的には、ここでは、コントローラCPU310は、ASIC230との接続に関する各種の設定を行い、所定の形式で設定内容を記述した設定ファイルを保持しても良い。
続いて、コントローラCPU310は、ASIC230のレジスタ部237の状態を参照し(ステップS502)、ASIC230にエンジンCPU240が接続されているか否かを判定する(ステップS503)。
ステップS503において、エンジンCPU240が存在していない場合、画像形成装置100は、IPUボード200の動作の制御をコントローラCPU310により行う(ステップS504)。
ステップS503において、エンジンCPU240が存在している場合、コントローラCPU310は、ASIC230の通信バッファ部234を用いて、エンジンCPU240との通信を行う(ステップS505)。ステップS505の処理の詳細は後述する。
図5において、画像形成装置100は、例えば、画像形成装置100の動作が停止したときに、ステップS504又はステップS505を終了しても良い。画像形成装置100の動作が停止したときとは、例えば、画像形成装置100の電源がオフされた場合や、待機状態となった場合等である。
次に、図6と図7を参照して、ASIC230を介してコントローラCPU310とエンジンCPU240とが通信を行う場合の、ASIC230の動作について説明する。
以下では、通信バッファ部234を用いて、エンジンCPU240とコントローラCPU310とのアクセスが競合しないようにする場合のASIC230の動作と、両者のアクセスが競合した場合のASIC230の動作と、のそれぞれについて説明する。
図6は、第一の実施形態の動作を説明する第二のフローチャートである。図6では、図5のステップS505におけるASIC230の動作を示している。また、図6では、ASIC230において、エンジンCPU240とコントローラCPU310とのアクセスが競合しない場合の動作を示している。
また、図6では、はじめに、コントローラCPU310からエンジンCPU240へ、ASIC230に対するアクセス権を渡し、その後、コントローラCPU310にアクセス権が戻るまでの処理を示している。
本実施形態のASIC230は、コントローラCPU310から、インターフェイス制御部233を介して通信バッファ部234の特定のレジスタに対するアクセスを受け付ける(ステップS601)。具体的には、ASIC230は、インターフェイス制御部233により、コントローラCPU310からのアクセスを受けて、通信バッファ部234の特定のレジスタに対する書き込み(ライト)を行う。
ASIC230において、割り込み制御部235は、通信バッファ部234に対する書き込みを受けて、割り込み制御部235からエンジンCPU240に対して割り込み信号を出力させる(ステップS602)。
続いて、ASIC230は、エンジンCPU240から、CPUインターフェイス部236を介して、通信バッファ部234の特定のアドレスに対するアクセスを受け付ける(ステップS603)。言い換えれば、エンジンCPU240は、ASIC230からの割り込み信号を受けて、ASIC230にアクセスする。
続いて、CPUインターフェイス部236は、通信バッファ部234の特定のアドレスの値から、エンジンCPU240からのアクセスが許可されているか否かを判定する(ステップS604)。ステップS604において、エンジンCPU240によるアクセスが許可されていない場合、ASIC230は、ステップS601へ戻る。このとき、エンジンCPU240は、次に、割り込み信号を受け付けるまで待機する。
ステップS604において、エンジンCPU240からのアクセスが許可されている場合、ASIC230は、エンジンCPU240からの制御に応じた処理を実行する(ステップS605)。具体的には、ASIC230は、CPUインターフェイス部236がエンジンCPU240から受け付けた信号に応じたレジスタ部237を参照し、各種の処理を実行する。
続いて、ASIC230は、エンジンCPU240から、通信バッファ部234の特定のレジスタに対するアクセスを受け付ける(ステップS606)。具体的には、ASIC230は、CPUインターフェイス部236により、エンジンCPU240からのアクセスを受けて、通信バッファ部234の特定のレジスタに対する書き込み(ライト)を行う。尚、通信バッファ部234において、コントローラCPU310のアクセスを受けてインターフェイス制御部233により書き込みされるレジスタと、エンジンCPU240のアクセスを受けてCPUインターフェイス部236により書き込みされるレジスタとは、同じレジスタであっても良いし、それぞれ異なるレジスタであっても良い。
続いて、割り込み制御部235は、通信バッファ部234に対する書き込みを受けて、割り込み制御部235からコントローラCPU310に対して割り込み信号を出力させる(ステップS607)。
次に、ASIC230は、コントローラCPU310から、インターフェイス制御部233を介して、通信バッファ部234の特定のアドレスに対するアクセスを受け付ける(ステップS608)。言い換えれば、コントローラCPU310は、ASIC230からの割り込み信号を受けて、ASIC230にアクセスする。
続いて、インターフェイス制御部233は、通信バッファ部234の特定のアドレスの値から、コントローラCPU310からのアクセスが許可されているか否かを判定する(ステップS609)。ステップS609において、コントローラCPU310によるアクセスが許可されていない場合、ASIC230は、ステップS606へ戻る。このとき、コントローラCPU310は、次に、割り込み信号を受け付けるまで待機する。
ステップS609において、コントローラCPU310からのアクセスが許可されている場合、ASIC230は、変換部238により、インターフェイス制御部233に入力された信号を、ASIC230とエンジンCPU240との間で決められた規格に基づく信号に変換し、CPUインターフェイス部236へ出力する(ステップS610)。
続いて、ASIC230は、インターフェイス制御部233からCPUインターフェイス部236に入力された信号に基づき、レジスタ部237を参照して、コントローラCPU310からの制御に応じた処理を実行する(ステップS611)。
このように、本実施形態では、コントローラCPU310とエンジンCPU240の両方からのアクセスを受け付ける通信バッファ部234を用いることで、コントローラCPU310とエンジンCPU240の両方からASIC230を制御することができる。言い換えれば、ASIC230は、第一の通信規格に準じた第一の信号と、第二の通信規格に準じた第二の信号との入力を受け付ける通信バッファ部234を有することで、エンジンCPU240とコントローラCPU310との間のアクセス権の受け渡しを行うことができる。
次に、図7を参照して、コントローラCPU310とエンジンCPU240とのアクセスが競合した場合のASIC230の動作について説明する。
図7は、第一の実施形態の画像形成装置の動作を説明する第三のフローチャートである。
ASIC230は、CPUインターフェイス部236の設定用レジスタ253において、優先度の設定を行う(ステップS701)。具体的には、CPUインターフェイス部236は、コントローラCPU310等からの指示に応じて、設定用レジスタ253の優先度設定レジスタ254に、アクセスが優先されるCPUを設定する。
続いて、ASIC230は、CPUインターフェイス部236の調停部251により、コントローラCPU310からのアクセスとエンジンCPU240からのアクセスが競合しているか否かを判定する(ステップS702)。
尚、ここでは、コントローラCPU310からのアクセスとは、CPUインターフェイス部236に、コントローラCPU310から入力された信号を、インターフェイス制御部233の変換部238によって変換した後の信号が入力されることを示す。
ステップS702において、アクセスが競合している場合、後述するステップS706へ進む。
ステップS702において、アクセスが競合していない場合、CPUインターフェイス部236は、調停部251により、コントローラCPU310又はエンジンCPU240のうち、アクセスを受けた方のCPUに対して、アクセスを許可する(ステップS703)。
続いて、CPUインターフェイス部236は、アクセス先判定部252により、受け付けたアドレス情報に基づき、アクセス先となるモジュールを判定し、アクセス先のモジュールのインターフェイス部に対して、信号を出力する(ステップS704)。続いて、CPUインターフェイス部236は、アクセス先のモジュールに対して制御に応じた処理させる(ステップS705)。具体的には、CPUインターフェイス部236は、アクセス先のモジュールに対して、リード/ライトの処理を実施する。
ステップS702において、アクセスが競合した場合、CPUインターフェイス部236は、調停部251により、優先度設定レジスタ254に、エンジンCPU240が設定されているか否かを判定する(ステップS706)。
ステップS706において、エンジンCPU240が設定されていた場合、調停部251は、エンジンCPU240に対するアクセスを許可し(ステップS707)、ステップS704へ進む。
ステップS706において、エンジンCPU240が設定されていない場合、つまり、優先度設定レジスタ254にコントローラCPU310が設定されていた場合、調停部251は、コントローラCPU310に対するアクセスを許可し(ステップS708)、ステップS704へ進む。
このように、本実施形態では、通信バッファ部234を用いない場合でも、エンジンCPU240とコントローラCPU310の両方からのアクセスの競合を調停できる。
次に、図8を参照して、ASIC230が、コントローラCPU310からのアクセスを受けたときの動作について説明する。
図8は、第一の実施形態の画像形成装置の動作を説明する第四のフローチャートである。本実施形態のASIC230は、インターフェイス制御部233がコントローラCPU310からのアクセスを受け付ける(ステップS801)。
続いて、ASIC230は、インターフェイス制御部233により、受け付けたアクセスがASIC230のアドレス領域内に対するアクセスであるか否かを判定する(ステップS802)。
ステップS802において、ASIC230のアドレス領域内に対するアクセスではない場合、つまり、ASIC230に対するアクセスではない場合、ASIC230は、そのまま処理を終了する。ASIC230に対するアクセスではない場合とは、例えば、PCIeバス上の別の部分にアクセスしているか、無効なアクセスである。
ステップS802において、ASIC230のアドレス領域内に対するアクセスである場合、ASIC230は、このアクセスに違反がないか否かを判定する(ステップS803)。違反のあるアクセスとは、例えば、ASIC230のメモリ領域内のうち、モジュールがアサインされていない領域(無効領域)に対するアクセスや、ASIC230が対応していないアクセス(例えば、バイトアクセス禁止の領域に対するバイトアクセス)等である。
ステップS803において、アクセスに違反があると判定された場合、インターフェイス制御部233は、コントローラCPU310に対して、不正アクセスであることを示すエラーを通知し(ステップS804)、処理を終了する。
ステップS803において、アクセスに違反がないと判定された場合、ASIC230は、インターフェイス制御部233により、このアクセスがレジスタ部237に対するアクセスに該当するか否かを判定する(ステップS805)。
ステップS805において、レジスタ部237に対するアクセスではない場合、後述するステップS808へ進む。
ステップS805おいて、レジスタ部237に対するアクセスではある場合、インターフェイス制御部233は、変換部238により、入力された信号を、ASIC230とエンジンCPU240との間で決められた規格の信号に変換する(ステップS806)。
続いて、インターフェイス制御部233は、変換された信号をCPUインターフェイス部236へ出力し、CPUインターフェイス部236からレジスタ部237に対し、リード/ライトの処理を実行させ(ステップS807)、処理を終了する。
ステップS805において、レジスタ部237に対するアクセスではない場合、インターフェイス制御部233は、このアクセスが通信バッファ部234の有効領域に対するアクセスであるか否かを判定する(ステップS808)。より具体的には、インターフェイス制御部233は、このアクセスが、通信バッファ部234の特定のレジスタに対するアクセスであるか否かを判定する。
ステップS808において、通信バッファ部234の有効領域内に対するアクセスである場合、インターフェイス制御部233は、該当する領域に対して処理を行い(ステップS809)、処理を終了する。
ステップS808において、通信バッファ部234の有効領域内に対するアクセスではない場合、インターフェイス制御部233は、コントローラCPU310に不正アクセスであることを示すエラーを通知し(ステップS810)、処理を終了する。
このように、本実施形態では、ASIC230に対する不正アクセスの有無を容易に判定することができる。
尚、図8に示す処理は、例えば、図6のステップS601において行われても良い。また、図8に示す処理は、ステップS608からステップS611までの処理として行われても良い。
以上のように、本実施形態では、ASIC230に、バスを介して入力された信号を、ASIC230と直接接続されたCPUとの間で決められた規格の信号に変換し、CPUインターフェイス部236へ出力する変換部を有する。したがって、本実施形態によれば、バスを介して接続されたCPUからでも、ASIC230を制御することができる。したがって、ASIC230と、ASIC230を制御するCPUとを同じボード上に実装する必要がなく、ASIC230の汎用性を高めることができる。
また、本実施形態では、ASIC230に、複数のCPUからのアクセスの競合を調停する調停部を設けた。したがって、本実施形態によれば、例えば、既存の複数のCPUをASIC230に接続する場合でも、両方のCPUからASIC230を制御することができ、ASIC230の汎用性を高めることができる。
(第二の実施形態)
以下に図面を参照して、第二の実施形態について説明する。第二の実施形態は、画像形成装置がエンジンCPUを有していない点が、第一の実施形態と相違する。以下の第二の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図9は、第二の実施形態の画像形成装置を説明する図である。
図9に示す画像形成装置100Aは、IPUボード200A、コントローラボード300、スキャナ400、プロッタ500を有しており、IPUボード200Aには、エンジンCPU240が搭載されていない。
この画像形成装置100Aでは、エンジンCPU240が搭載されていないため、ASIC230において、通信バッファ部234を用いた複数のCPU間でのアクセス権の受け渡しを行う必要がなくなる。
具体的には、図9の例では、コントローラCPU310は、エンジンCPU240との間でアクセス権を受け渡すために、通信バッファ部234の特定のレジスタにアクセスする必要がなくなる。通信バッファ部234にアクセスする処理は、スキャナ400による画像データの読み取りや、プロッタ500による画像データの出力が行われていない期間に行われる。この期間とは、例えば、スキャナ400やプロッタ500の有する搬送経路に設けられたセンサ等が、記録媒体の通紙を検知していない期間である。
図9では、エンジンCPU240が実装されていないIPUボード200Aに、本実施形態のASIC230を実装することで、記録媒体の通紙が検知されない期間(紙間期間)の処理を行う必要がなくなり、処理が軽減される。
また、本実施形態のASIC230を適用すれば、画像形成装置100Aのように、コントローラCPU310のみが搭載された構成であっても、IPUボード200AのASIC230をコントローラCPU310から制御することができる。したがって、画像形成装置のコストを低減することができる。
尚、図9の画像形成装置100Aでは、エンジンCPU240が存在しないため、エンジンCPU240が扱っていた割り込み信号をASIC230が扱うことになる。
ASIC230は、以下の2つの方法の何れかで、割り込み信号をコントローラCPU310へ出力しても良い。
1つ目の方法は、エンジンCPU240が実装されている場合と同様に、割り込み制御部235による制御によって、割り込み信号を出力する方法である。
2つ目の方法は、PCTExpress規格に則って、割り込み信号をパケットとしてコントローラCPU310へ出力する方法である。この方法は、例えば、VirtualWireや、MSI(Message Signaled Interrupt)割り込み等として知られる方法である。
2つ目の方法を用いる場合、画像形成装置において、ASIC230とコントローラCPU310とを信号線で接続する必要はない。また、MSI割り込みの拡張機能を用いた場合には、割り込み要因レジスタ255のリードも不要になる。
このように、図9の例では、割り込み信号の取り扱いを仕様により選択することができる。
(第三の実施形態)
以下に図面を参照して、第三の実施形態について説明する。第三の実施形態は、画像形成装置が、コントローラASICを有していない点が、第一の実施形態と相違する。以下の第三の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図10は、第三の実施形態の画像形成装置を説明する図である。
図10に示す画像形成装置100Bは、IPUボード200、コントローラボード300A、スキャナ400、プロッタ500を有しており、コントローラボード300Aには、コントローラCPU310と直接接続されて、コントローラCPU310により制御されるコントローラASIC230Aが搭載されている。
図10の構成では、IPUボード200とコントローラボード300Aの両方に、それぞれのボードにASICとCPUが実装されており、高速での画像処理や画像転送を行うことができる。
このように、本実施形態のASIC230によれば、図1、図9、図10に示すような構成の画像形成装置を実現することができる。
図1の画像形成装置100は、ASIC230と、ASIC230に直接接続されたエンジンCPU240と、PCIeバスを介してASIC230と接続されたコントローラCPU310を有する構成である。図9に示す画像形成装置100Aは、ASIC230と、PCIeバスを介してASIC230と接続されたコントローラCPU310とを有する構成である。図10に示す画像形成装置100Bは、ASIC230と、ASIC230に直接接続されたエンジンCPU240と、PCIeバスを介してASIC230と接続されたコントローラASIC230Aと、コントローラASIC230Aと直接接続されたコントローラCPU310とを有する構成である。
このように、本実施形態では、既存のエンジンCPU240やコントローラCPU310を用いて、要求される仕様に合わせた構成の画像形成装置を提供することができる。
より具体的には、比較的低価格であり、高性能が要求されないローエンドの画像形成装置では、図9の構成とすることで、要求される性能を満たすためのリアルタイム性を確保しつつ、ハードウェアの部品点数を削減でき、コストを低減することができる。また、高性能が要求されるハイエンドの画像形成装置の場合には、図10の構成とすることで、高い画像品質を実現することができる。さらに、本実施形態では、ハイエンドの機種に実装されるASIC230を、ローエンドの機種にも用いることができるため、ローエンドの機種における画像処理の品質を、ハイエンドの機種と同等とすることができる。
また、本実施形態によれば、ASIC230を上述したようにローエンドの機種からハイエンドの機種まで、共通して使用することができ、ASIC230の汎用性を向上させることができる。
尚、各実施形態では、ASIC230が画像形成装置に搭載される形態として説明したが、これに限定されない。ASIC230は、画像形成装置以外の装置に搭載されても良い。具体的には、ASIC230は、例えば、画像データに基づく画像を投影させる画像投影装置や、画像データに基づく画像を表示させる表示装置等に搭載されても良い。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
100、100A、100B 画像形成装置
200、200A IPUボード
210 スキャナインターフェイス部
220 プロッタインターフェイス部
230 ASIC
231 スキャナ画像処理部
232 プロッタ画像処理部
234 通信バッファ部
235 割り込み制御部
236 CPUインターフェイス部
237 レジスタ部
238 変換部
251 調停部
252 アクセス先判定部
253 設定用レジスタ部
300、300A コントローラボード
特開2003−333232号公報

Claims (13)

  1. 第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する変換部と、
    前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する調停部と、を有する制御装置。
  2. 前記第一の信号の入力を受け付けるインターフェイス制御部と、
    前記第二の信号の入力を受け付けるCPUインターフェイス部と、を有し、
    前記インターフェイス制御部は、前記変換部を含み、
    前記CPUインターフェイス部は、前記調停部を含む、請求項1記載の制御装置。
  3. 前記CPUインターフェイス部は、
    前記調停部による調停の方式が設定される設定用レジスタを有する、請求項2記載の制御装置。
  4. 前記設定用レジスタは、
    前記変換部から出力された第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスと、に対する優先度が設定される、請求項3記載の制御装置。
  5. 前記第一の信号の入力と、前記第二の信号の入力と、を受け付ける通信バッファ部と、
    前記第一の信号を出力する第一のCPUと、前記第二の信号を出力する第二のCPUと、に対して割り込み信号を出力する割り込み制御部と、を有し、
    前記割り込み制御部は、
    前記通信バッファ部に対する第一の信号の入力を受けて、前記第二のCPUに対して割り込み信号を出力し、
    前記通信バッファ部に対する第二の信号の入力を受けて、前記第一のCPUに対して割り込み信号を出力する、請求項2記載の制御装置。
  6. 前記CPUインターフェイス部によりリード/ライトされるレジスタ部を有し、
    前記CPUインターフェイス部は、
    前記第二のCPUから、前記割り込み信号に応答する信号の入力を受けて、前記第二のCPUによるアクセスの可否を判定し、アクセスが許可されている場合に、前記第二のCPUから入力される信号に応じて前記レジスタ部へのリード/ライトを行い、
    前記インターフェイス制御部は、
    前記第一のCPUから、前記割り込み信号に応答する信号の入力を受けて、前記第一のCPUによるアクセスの可否を判定し、アクセスが許可されている場合に、前記変換部により、前記第一のCPUから入力される前記第一の信号を前記第二の信号に変換して、前記CPUインターフェイス部へ出力する、請求項5記載の制御装置。
  7. 前記インターフェイス制御部は、
    前記第一の信号が、不正な入力であるか否かを判定し、不正な入力である場合、前記第一のCPUへエラーを通知する、請求項2記載の制御装置。
  8. 前記第一の通信規格は、PCTExpress規格であり、
    前記割り込み制御部は、
    前記第一のCPUに対する割り込み信号を、前記第一の通信規格に準じたパケットとして出力する、請求項5乃至7の何れか一項に記載の制御装置。
  9. 前記インターフェイス制御部は、
    前記第一の信号の入力を受けて、前記CPUインターフェイス部に前記第二のCPUが接続されているか否かを判定する、請求項5乃至8の何れか一項に記載の制御装置。
  10. スキャナにより読み取られた画像データに対する画像処理を行うスキャナ画像処理部と、
    プロッタから出力される画像データに対する画像処理を行うプロッタ画像処理部と、を有する、請求項1乃至9の何れか一項に記載の制御装置。
  11. 画像を読み取って画像データとするスキャナと、
    画像データに基づく画像を記録媒体に形成するプロッタと、
    制御装置を有し、
    前記制御装置は、
    前記スキャナにより読み取られた画像データに対する画像処理を行うスキャナ画像処理部と、
    前記プロッタから出力される画像の元となる画像データに対する画像処理を行うプロッタ画像処理部と、
    第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する変換部と、
    前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する調停部と、を有する、画像形成装置。
  12. 制御装置による制御方法であって、
    変換部により、第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する手順と、
    調停部により、前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する手順と、を有する制御方法。
  13. コンピュータによる制御プログラムであって、
    変換部により、第一の通信規格に準じた第一の信号を第二の通信規格に準じた第二の信号に変換して出力する処理と、
    調停部により、前記変換部から出力された前記第二の信号によるアクセスと、外部から入力された前記第二の信号によるアクセスとの競合を調停する処理と、を前記コンピュータに実行させる、制御プログラム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116383107A (zh) * 2023-06-06 2023-07-04 成都立思方信息技术有限公司 一种可灵活扩展的信号收发系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7259628B2 (ja) 2019-08-01 2023-04-18 株式会社リコー ネットワーク制御装置、画像形成装置、ネットワーク制御装置の制御方法およびネットワーク制御装置の制御プログラム
JP2023042893A (ja) 2021-09-15 2023-03-28 株式会社リコー 画像処理装置、読取装置、画像形成装置、および特徴量検出方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000051000A1 (fr) * 1999-02-24 2000-08-31 Hitachi, Ltd. Systeme informatique et procede pour gerer les perturbations affectant un systeme informatique
JP2006309444A (ja) * 2005-04-27 2006-11-09 Murata Mach Ltd データ処理システム
JP2008234358A (ja) * 2007-03-20 2008-10-02 Nec Corp 記憶装置、情報処理装置及び不正書込検出方法
JP2009038776A (ja) * 2007-08-04 2009-02-19 Ricoh Co Ltd 画像処理装置及び画像処理方法
JP2009099065A (ja) * 2007-10-18 2009-05-07 Canon Inc 記録装置及びデータ転送方法
JP2012027665A (ja) * 2010-07-22 2012-02-09 Ricoh Co Ltd Lsi、lsiの動作方法、画像処理装置、画像形成装置、プログラム及び記録媒体
JP2013103372A (ja) * 2011-11-11 2013-05-30 Ricoh Co Ltd 画像形成装置
JP2016006558A (ja) * 2014-06-20 2016-01-14 京セラドキュメントソリューションズ株式会社 画像形成装置、ジョブ実行方法
JP2017068790A (ja) * 2015-10-02 2017-04-06 株式会社リコー 制御装置および制御方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01182234A (ja) * 1987-12-28 1989-07-20 Naigai Iryo Seihin Kk コンバータ及びそれを用いたタグ、ラベル類の発行システム
JP3682443B2 (ja) 2002-05-10 2005-08-10 株式会社リコー 画像形成装置
US20050052679A1 (en) * 2003-09-08 2005-03-10 Brett Green Method and device for controlling printing
US8164773B2 (en) * 2006-05-26 2012-04-24 Marvell World Trade Ltd. Wireless system-in-package and image processing control apparatus
JP6171367B2 (ja) 2013-01-30 2017-08-02 株式会社リコー スイッチ装置、画像処理装置、及び排他制御方法
JP6690232B2 (ja) 2015-12-25 2020-04-28 株式会社リコー 画像処理装置、画像形成装置、画像処理方法及びプログラム
JP6736881B2 (ja) 2015-12-25 2020-08-05 株式会社リコー 画像処理装置、画像形成装置、画像処理方法及びプログラム
JP6701735B2 (ja) 2016-01-05 2020-05-27 株式会社リコー 画像処理装置、画像形成装置、画像処理方法及びプログラム

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000051000A1 (fr) * 1999-02-24 2000-08-31 Hitachi, Ltd. Systeme informatique et procede pour gerer les perturbations affectant un systeme informatique
JP2006309444A (ja) * 2005-04-27 2006-11-09 Murata Mach Ltd データ処理システム
JP2008234358A (ja) * 2007-03-20 2008-10-02 Nec Corp 記憶装置、情報処理装置及び不正書込検出方法
JP2009038776A (ja) * 2007-08-04 2009-02-19 Ricoh Co Ltd 画像処理装置及び画像処理方法
JP2009099065A (ja) * 2007-10-18 2009-05-07 Canon Inc 記録装置及びデータ転送方法
JP2012027665A (ja) * 2010-07-22 2012-02-09 Ricoh Co Ltd Lsi、lsiの動作方法、画像処理装置、画像形成装置、プログラム及び記録媒体
JP2013103372A (ja) * 2011-11-11 2013-05-30 Ricoh Co Ltd 画像形成装置
JP2016006558A (ja) * 2014-06-20 2016-01-14 京セラドキュメントソリューションズ株式会社 画像形成装置、ジョブ実行方法
JP2017068790A (ja) * 2015-10-02 2017-04-06 株式会社リコー 制御装置および制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116383107A (zh) * 2023-06-06 2023-07-04 成都立思方信息技术有限公司 一种可灵活扩展的信号收发系统
CN116383107B (zh) * 2023-06-06 2023-08-22 成都立思方信息技术有限公司 一种可灵活扩展的信号收发系统

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