CN111581153A - 一种基于Open VPX的雷达信号处理装置 - Google Patents

Abstract

本发明公开了一种基于Open VPX的雷达信号处理装置，所述雷达信号处理装置至少包括机箱、背板、信号采集板、信号与数据处理板、数据存储板、接口与数据交换板、电源板和前IO面板；背板安装固定在机箱内部；信号采集板、信号与数据处理板、数据存储板、接口与数据交换板和电源板采用前插方式与背板连接。本发明通过Open VPX总线将雷达中频信号采集、信号处理、数据处理、信息存储、接口管理等任务模块集成为一体，特别是通过复杂的SRIO网络拓扑结构，降低了异构计算芯片网络内部数据通信复杂度，并且将计算芯片的通信能力最大化，提升计算芯片之间的通信效率，可满足移动平台雷达信号处理装置小型化、大宽带、高性能、可扩展的需求。

Description

一种基于Open VPX的雷达信号处理装置

技术领域

本发明属于雷达信号处理领域，具体涉及一种基于Open VPX的雷达信号处理装置。

背景技术

当前雷达系统中通常包含信号处理分机、数据处理分机和显控分机，每个分机内部包含不同数量的CPU、DSP和FPGA等计算芯片。随着雷达体制的创新和任务的延伸扩展，现有大量计算芯片之间的通信方式、通信带宽和通信延迟已经不能满足雷达系统应用更大规模和复杂的处理算法的需求。

VPX是在VME协议的基础上，充分借鉴VME、CPCI和CPCIE等总线的优点，在信号完整性、结构、连接方式等方面进行优化，改变了格式布局，完全摒弃了传统并行总线的传输方式，采用串行传输方式，支持以太网、422、SRIO、PCIE、JESD204B、FC等多种协议的开放性架构。VPX架构支持集成更多I/O，同时极大地增大了系统带宽。VPX是板级规范协议，给用户充分自由的同时导致了各家产品兼容性问题。Open VPX是系统级协议，在VPX基础上定义了系统兼容框架，解决各家产品兼容性问题，具有的高带宽、可扩展、高可靠性等特点，可用于满足移动平台雷达信号处理装置的任务需求。

发明内容

本发明的目的在于：为了克服现有技术问题，提供了一种基于Open VPX的雷达信号处理装置，通过该雷达信号处理装置构建了一种集成度高、计算能力强、通信带宽高、可扩展性能强、可靠性高的雷达信号处理装置。

本发明目的通过下述技术方案来实现：

一种基于Open VPX的雷达信号处理装置，所述雷达信号处理装置至少包括机箱、背板、信号采集板、信号与数据处理板、数据存储板、接口与数据交换板、电源板和前IO面板；所述背板安装固定在机箱内部；信号采集板、信号与数据处理板、数据存储板、接口与数据交换板和电源板采用前插方式与背板连接；前IO面板安装在机箱的正前方；机箱为信号采集板、信号与数据处理板、数据存储板、接口与数据交换板和电源板提供支撑固定和导冷扇热；所述信号采集板，被配置为用于完成雷达中频信号采样和数据预处理；所述信号与数据处理板，被配置为用于完成雷达信号处理和数据处理；所述存储板，被配置为用于完成数据存储、回放和导出；所述接口与数据交换板，被配置为用于完成对其他板卡的管理和监控、各板卡之间的SRIO交换和以太网数据交换和与雷达系统通信；所述背板采用Open VPX总线单星拓扑结构，被配置为用于实现信号采集板、信号与数据处理板、存储板、接口与数据交换板和电源板的搭载，并为搭载的信号采集板、信号与数据处理板、存储板、接口与数据交换板提供高速串口互联和电源信号；所述前IO面板，被配置为用于为信号处理装置提供状态指示和为信号处理装置与外部雷达设备提供互联接口；所述电源板被配置为为信号处理装置提供工作电源；所述机箱被配置为为信号处理装置提供支撑固定和散热。

根据一个优选的实施方式，所述背板为3U尺寸6槽结构，并符合VITA65 Open VPX总线单星拓扑结构的BKP3-CEN06-15.2.2-n标准，包含1个交换槽位、5个负载槽位和1个电源槽位；各个负载槽位通过交换槽位进行数据平面的数据交换；各个负载槽位通过交换槽位进行控制平面的以太网交换；各个负载槽位通过扩展平面与相邻负载槽位进行直接数据交换；电源槽位被配置为为背板提供电源信号。

根据一个优选的实施方式，所述负载槽位内安装有1块信号采集板、3块信号与数据处理板和1块存储板安装，所述交换槽位内安装有1块接口与数据交换板。

根据一个优选的实施方式，所述背板的负载槽位和交换槽位内安装有J0、J1和J2共3 个Multi-GigRT2连接器；所述信号采集板、信号与数据处理板、存储板和交换板安装有P0、 P1和P2共3个Multi-GigRT2连接器；J0/P0连接器用于电源信号、维护及测试总线信号，J1/P1和J2/P2连接器用于高速差分和低速单端信号。

根据一个优选的实施方式，所述数据平面的数据交换通过1组SRIO X4连接；所述控制平面的以太网交换通过1组1000Base-KX连接；所述扩展平面的数据交换通过2组SRIOX4 连接。

根据一个优选的实施方式，所述信号采集板采用FMC HPC连接的母子板架构；子板采用2片时钟芯片和2片2通道ADC采样芯片实现雷达中频信号采集；母板FPGA芯片采用Xilinx XCKU060芯片，母板FPGA芯片外挂4片MT40A512M16GE芯片，组成64位宽、4GB 容量的DDR4存储器；母板通过FPGA芯片的GTX，连接到所述背板的扩展平面接口和数据平面接口。

根据一个优选的实施方式，所述信号与数据处理板采用FPGA+DSP双核心架构，同时采用SRIO交换芯片，实现板上FPGA和DSP之间、以及板上FPGA、DSP与板外其他计算芯片之间的SRIO通信；所述SRIO交换芯片与FPGA和DSP芯片均采用SRIO 4X链路连接，同时连接SRIO 4X链路到所述VPX背板的扩展平面接口和数据平面接口，实现板上计算芯片之间、板上计算芯片与相邻槽位板上计算芯片的SRIO交换功能。

根据一个优选的实施方式，所述存储板采用SOC主控和mSATA SSD磁盘阵列的存储架构；SSD磁盘阵列按照RAID0方式组合，SOC芯片内部为每个SSD磁盘提供一个SATA 3.0 控制模块，提升SSD磁盘阵列的访问速度；SOC芯片同时配置有以太网接口和SRIO接口，实现与所述背板的数据平面、扩展平面和控制平面接口连接。

根据一个优选的实施方式，所述接口与数据交换板通过采用SRIO交换芯片和千兆以太网交换芯片，实现各板卡之间的SRIO交换和以太网交换；且所述SOC芯片经RS422、RS232、 TTL IO、千兆以太网、光纤接口连接到前IO面板，负责完成所述雷达信号处理装置与雷达系统伺服与天线单元、微波前端、显控计算机的控制与通信，以及对所有其他板卡的管理和监控。

根据一个优选的实施方式，所述信号与数据处理板包含的SRIO交换芯片、所述接口与数据交换板包含的SRIO交换芯片和所述背板共同组成了雷达信号处理装置的SRIO网络拓扑结构；所述雷达信号处理装置内部任意的FPGA芯片、DSP芯片和SOC芯片作为计算核心，都直接连接在SRIO网络拓扑结构中；作为SRIO网络节点，任意计算核心之间可直接进行SRIO协议通信。

前述本发明主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本发明可采用并要求保护的方案；且本发明，(各非冲突选择)选择之间以及和其他选择之间也可以自由组合。本领域技术人员在了解本发明方案后根据现有技术和公知常识可明了有多种组合，均为本发明所要保护的技术方案，在此不做穷举。

本发明的有益效果：相比于现有技术，本发明通过Open VPX总线将雷达中频信号采集、信号处理、数据处理、信息存储、接口管理等任务模块集成为一体，特别是通过复杂的SRIO网络拓扑结构，降低了异构计算芯片网络内部数据通信复杂度，并且将计算芯片的通信能力最大化，提升计算芯片之间的通信效率，实现任意计算芯片之间高带宽低延迟通信，可满足移动平台雷达信号处理装置小型化、大宽带、高性能、可扩展的需求。

附图说明

图1为本发明的雷达信号处理装置的结构示意图；

图2为本发明的背板各槽位间的互联示意图；

图3为本发明的信号与数据处理板结构图；

图4为本发明的SRIO互联拓扑结构图；

其中，1-信号采集板；2-信号与数据处理板；3-存储板；4-接口与数据交换板；5-电源板；6-前IO面板；7-背板；8-机箱。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，本发明要指出的是，本发明中，如未特别写出具体涉及的结构、连接关系、位置关系、动力来源关系等，则本发明涉及的结构、连接关系、位置关系、动力来源关系等均为本领域技术人员在现有技术的基础上，可以不经过创造性劳动可以得知的。

实施例1：

参考图1至图4所示，本发明公开了一种基于Open VPX的雷达信号处理装置。

参见图1，本实施例的基于Open VPX的雷达信号处理装置具体如下：包括信号采集板 1、信号与数据处理板2、数据存储板3、接口与数据交换板4、电源板5、前IO面板6、背板7和机箱8。

优选地，背板7安装固定在机箱8内部。信号采集板1、信号与数据处理板2、数据存储板3、接口与数据交换板4、电源板5都采用前插方式与背板连接。前IO面板6安装在机箱的正前面。机箱为信号采集板1、信号与数据处理板2、数据存储板3、接口与数据交换板4、电源板5提供支撑固定和导冷扇热；

优选地，所述信号采集板1负责雷达中频信号多路采样和数据预处理；所述信号与数据处理板2负责雷达信号处理和数据处理；所述存储板3负责数据存储、回放和导出；所述接口与数据交换板4负责高速数据交换和与雷达系统其他组件进行接口通信。

参见图2，所述背板7采用3U尺寸6槽结构，符合VITA65 Open VPX总线单星拓扑结构BKP3-CEN06-15.2.2-n标准。

背板7包含1个交换槽位C01、5个负载槽位P01-P05和1个电源槽位POWER。1块信号采集板1安装在负载槽位P-01内，3块信号与数据处理板2分布安装在负载槽位P-02、 P-03和P-04内，1块存储板3安装所述负载槽位P-05内，1块接口与数据交换板4安装在所述交换槽位C-01内；1块电源板5安装在所述电源槽POWER内。

优选地，所述背板的负载槽位和交换槽位内均安装有J0、J1和J2共3个Multi-GigRT2 连接器，J0连接器用于功率传输、维护及测试总线信号，J1和J2连接器用于信号的传输；所述背板电源槽位安装有电源模块专用插件J0，主要传输各种电源信号。

优选地，背板7各槽位之间SRIO和以太网互连关系如图2所示。

其中，EPFP01和EPFP02为扩展平面接口，支持SRIO 4X连接，最大通信带宽40Gbps。DPFP01～DPFP05为数据平面接口，支持SRIO 4X连接，最大通信带宽40Gbps。 CPUTP01～CPUTP06为控制平面接口，支持1000BASE-KX以太网连接，最大通信带宽1.25Gbps。相邻的负载槽位之间通过扩展平面接口EPFP01/EPFP02进行数据通信。5个负载槽位通过数据平面接口DPFP01按顺序连接至交换槽位的数据平面接口DPFP01～DPFP05。5个负载槽位通过控制平面接口CPUTP01按顺序连接至交换槽位的控制平面接口CPUTP01～CPUTP05。

优选地，所述信号采集板1在接口与数据交换板4的控制下，完成雷达中频信号采集、预处理和数据分发任务。

优选地，信号采集板1采用母子板架构，母板与子板之间采用FMC HPC连接。子板和母板之间支持8路GTX和32对LVDS高速数据信号传输。

对于不同雷达系统，中频信号中心频率和带宽会有所不同，甚至需要对射频信号直接进行采样；可以通过更换所述信号采集板的子板，使用不同性能的ADC采样芯片和时钟芯片，使得所述雷达信号处理装置满足雷达系统的采样需求。

具体的，所述信号采集板1子板包含1片1路外部时钟信号输入和4路外部模拟信号输入，均采用SSMA接口；包含1个时钟晶振，型号为SiT9121AI-2D2-25E100；包含2片时钟芯片，均为AD9517-4；2片2通道ADC采样芯片，均为AD9655芯片；每片AD9517均可选择外部输入时钟或者板载晶振作为时钟输入，产生ADC芯片所需的时钟；每片AD9655 芯片均可通过板上零欧电阻调整，选择任意1片AD9517芯片的输出时钟作为时钟输入，完成2路信号的16位ADC采集；每片AD9655芯片通过6路LVDS信号将数据、时钟和帧信号输出到母板FPGA芯片；2片AD9517使用1个SPI接口，连接到母板FPGA芯片上；2片 AD9655使用1个SPI接口，连接到母板FPGA芯片上。

具体的，所述信号采集板1母板FPGA芯片采用Xilinx XCKU060芯片，FPGA芯片外挂4 片MT40A512M16GE芯片，组成64位宽、4GB容量的DDR4存储器；FPGA芯片通过GTX接口，分别连接1路SRIO 4X到所述背板的所述扩展平面接口和所述数据平面接口；板载 88E1111芯片，一端通过RGMII接口连接到FPGA芯片上，一端通过高速串行接口连接到所述背板的控制平面接口；板载1片AD9744芯片实现1路数字信号的DAC输出，可用于系统调试和测试；AD9744芯片输入端通过并行接口连接在FPGA芯片上，输出端经过AD8041AR 芯片缓冲放大，连接到SSMA接口输出。

具体的，所述信号采集板1母板上XCKU060芯片通过第1个SPI接口配置两片AD9517芯片；XCKU060芯片通过第2个SPI控制两片AD9655芯片；AD9517芯片根据配置，产生特定的时钟信号输出给AD9655芯片；AD9655芯片根据配置信息和时钟输入信号，对外部输入的模拟信号进行多通道采样，将采样数据按照配置的格式发送给XCKU060芯片；XCKU060 芯片根据配置格式解析数据，对多路采样数据进行去直流、数字下变频、FFT、脉冲压缩等预处理；预处理结果可以通过SRIO接口发送所述信号与数据处理板进行后续处理；在存储模式下，所述信号采集板1将预处理结果和雷达状态信息、板卡信号和SRIO端口信息打包，组成存储数据包，通过SRIO接口发送给所述存储板进行存储。在数据回放模式下，所述信号采集板1从SRIO接口接收存储数据包，解析并提取预处理处理替换原始数据流。

参见图3，所述信号与数据处理板2采用高性能的FPGA和DSP芯片，组成异构双计算核心架构，提供高性能嵌入式计算能力。

其中，FPGA主要负责数字下变频、杂波滤除、FFT、动目标显示、动目标检测和数字波束合成等信号处理算法实现，以及控制DSP芯片的启停和外围芯片。

DSP芯片主要负责恒虚警检测、角度解算、频谱校正、频谱配对、参数提取、点迹形成与凝聚、帧间滤波、航迹跟踪等信号与数据处理算法实现。

优选地，FPGA和DSP芯片均外挂DDR存储器，扩展存储空间。具体的，FPGA采用1 片Xilinx XCKU060芯片，FPGA芯片外挂4片MT40A512M16GE芯片，组成64位宽、4GB容量的DDR4存储器。

优选地，DSP芯片采用1片TI TMS320C6678芯片，DSP芯片外挂2片MT41K256M16TW芯片，组成32位宽、1GB容量DDR3存储器。

优选地，FPGA芯片和DSP芯片之间通过EMIF和SPI接口实现低速接口互联。DSP芯片包含两路千兆网接口，一路通过SGMII0接口连接到背板控制平面CPUTP01接口，另一路通过SGMII1接口连接到88E1112芯片，88E1112芯片连接到前面板RJ45接口。

优选地，所述信号与数据处理板2采用一片80HCPS1432芯片，实现板上计算芯片之间、板上计算芯片与相邻槽位板上计算芯片的SRIO交换功能。

具体的，80HCPS1432芯片通过IIC总线连接至FPGA芯片，由FPGA芯片对其进行配置和管理。80HCPS1432芯片连接1路SRIO 4X到DSP芯片，连接2路SRIO 4X到FPGA芯片，连接1路SRIO 4X到所述背板的所述数据平面接口DPFP01，连接2路SRIO 4X到所述背板的所述扩展平面接口EPFP01、EPFP02；通过80HCPS1432芯片，可以实现这7个SRIO网络节点之间的无阻塞全互联，并为任意节点之间提供最大20Gbps的数据传输带宽。

优选地，信号与数据处理板FPGA芯片负责DSP芯片的启动和停止功能。板载1片CDCE62005时钟芯片和一片7A-25.000MAAJ-T时钟晶振，由FPGA芯片控制产生DSP芯片所需的内核时钟、DDR时钟、SRIO时钟等。板载1片UCD9222和1片UCD7242芯片，由FPGA 芯片控制，产生DSP芯片所需的多种电源信号；按照DSP芯片的启动需求，FPGA芯片控制产生各种电源和时钟信号。DSP运行过程中，FPGA芯片始终监控DSP芯片的电源状态；如果发现电源状态异常，FPGA芯片按顺序关断DSP芯片所有电源和时钟信号，保护DSP芯片。

优选地，所述存储板3为所述雷达信号处理装置提供共享存储空间，用于所述信号采集板预处理数据1、所述信号与数据处理板2处理的中间结果或者检测结果和对应的雷达系统状态信息存储、回放和导出。所述存储板3采用SOC主控和mSATA SSD磁盘阵列的存储架构。

具体的，所述存储板3的SOC主控芯片采用Xilinx XC7Z100，包含PS和PL两部分。PL部分包含大量可编程逻辑、片上存储、硬件乘法器等资源，PL外挂2片MT41J256M16HA 芯片，组成64位宽、1GB容量DDR3存储器。PS部分包含为基于ARM Cortex-A9的应用处理器单元、Cache、片上存储、外设模块和PS-PL高带宽互联接口等，PS部分外挂2片 MT41K512M16HA芯片，组成32位宽、2GB容量DDR3存储器。

所述存储板采用2片SAMSUNG 860EVO mSATA固态盘，按照RAID0方式组合，每片存储容量1TB，总存储容量2TB。在SOC内部的PL中，为每个SSD硬盘设置一个SATA 3.0控制模块，负责对应SSD的数据写入和读取。SOC芯片PS的RGMII接口通过PHY芯片88E1512，将RGMII转化为SGMII接口并连接到所述背板的所述控制平面CPUTP01接口；SOC芯片PL 部分通过GTX，分别连接1路SRIO 4X到所述背板的所述扩展平面接口EPFP01和所述数据平面接口DPFP01。

将SSD磁盘划分为文件信息区和数据区，文件信息区用于存放数据记录文件信息头，数据区用于存放数据文件，方便对数据记录进行管理。文件信息头包含文件创建时间、存储数据类型、数据存储起始地址和数据长度，文件信息头采用固定长度。

优选地，所述接口与数据交换板4，采用SRIO交换芯片，结合所述背板7实现负载槽位之间的数据平面的SRIO交换。采用以太网交换芯片，结合所述背板7实现负载槽位之间的控制平面的千兆以太网交换；SRIO交换芯片和以太网交换芯片的配置接口都连接在SOC 芯片上。SOC芯片同时实现所述信号处理装置与雷达系统伺服与天线单元、微波前端、显控计算机的控制与通信，以及对所有其他板卡的管理和监控。具体的，SOC芯片采用XilinxXC7Z100芯片，包含PS和PL两部分；PL部分包含大量可编程逻辑、片上存储、硬件乘法器等资源，PL外挂2片MT41J256M16HA芯片，组成64位宽、1GB容量DDR3存储器；PS部分包含为基于ARM Cortex-A9的应用处理器单元、Cache、片上存储、外设模块和PS-PL高带宽互联接口等，PS外挂2片MT41K512M16HA芯片，组成32位宽、2GB容量DDR3存储器；SRIO交换芯片采用IDT公司的80HCPS1432芯片，其IIC总线连接至FPGA的PL部分，由FPGA对其进行配置和管理；80HCPS1432芯片连接2路SRIO 4X到FPGA芯片的PL上，连接5路SRIO 4X到所述VPX背板的数据平面DPFP01～DPFP05接口，连接1路SRIO 4X到板载QSFP光模块；80HCPS1432芯片实现这8路SRIO 4X网络节点的全互联交换；以太网交换芯片采用瑞昱公司8端口RTL8370-GR芯片，连接5路千兆以太网到所述背板的控制平面 CPUTP01～CPUTPP05接口，连接1路千兆以太网到FPGA芯片PS上，连接1路通过前IO面板；SOC芯片挂载4片ADM2682芯片实现4路隔离性RS422接口，连接到前IO面板；SOC 芯片挂载1片MAX3232芯片实现2路RS232接口，连接到前IO面板；SOC芯片挂载3片 SN74LVC16T245D电平转换芯片，实现48路TTL IO信号，连接到前IO面板。

优选地，前IO面板7，用于所述雷达信号处理装置的状态指示和与外部雷达系统的互联接口。

具体的，前IO面板包含多个SMA转接法兰，支持雷达系统时钟信号、中频信号、和系统同步信号经前IO面板转接，内部信号连接到所述信号采集板1。

所述前IO面板7包含一个J30J矩形连接器，用于与雷达天线与伺服组件的RS422通信接口，内部信号连接到所述接口与数据交换板4的RS422接口。所述前IO面板7包含一个J30J矩形连接器，用于与雷微波前端组件的TTL控制接口，内部信号连接到所述接口与数据交换板4的TTL IO接口；所述前IO面板7包含一个RJ45插座连接器，用于连接雷达显控计算机的千兆网络，内部信号连接到所述接口与数据交换板4的千兆网口。

所述前IO面板7包含一组双色LED指示灯，用于指示所述雷达信号处理装置工作状态，内部连接到所述接口与数据交换板的GPIO接口；所述前IO面板7包含一个8芯光纤耦合器，用于扩展与外部的数据传输，内部信号连接到所述接口与数据交换板4的QSFP光纤模块。

对于不同的雷达系统，所述雷达信号处理装置与其相连时接口需求也就不同；所述雷达信号处理装置的所述接口与数据交换板包含丰富的外设接口，可以通过调整或修改前IO 面板，达到适配雷达系统的接口需求，提升所述雷达信号处理装置的可扩展性。

所述电源板5为信号处理装置提供工作电源；输入电源电压为220VAC，输入输出之间采用非隔离式电压转化，输出功率最大600W。

参见图3，所述信号与数据处理板2包含的SRIO交换芯片、所述接口与数据交换板4包含的SRIO交换芯片和所述VPX背板7共同组成了所述雷达信号处理装置的SRIO网络拓扑结构。

所述雷达信号处理装置内部任意的FPGA芯片、DSP芯片和SOC芯片作为计算核心，都直接连接在SRIO网络拓扑结构中。作为SRIO网络节点，任意计算核心之间可直接进行SRIO 协议通信，降低了异构、多计算芯片之间的数据通信复杂度，并且将计算芯片的通信能力最大化，提升了计算芯片之间的通信效率。所述信号采集板1和所述信号与数据处理板2 包含的FPGA芯片都包含2路SRIO 4X连接到SRIO交换网络中，具有最高40Gbps的通信带宽；所述存储板3和所述接口与数据交换板包含的SOC芯片都包含2路SRIO 4X连接到SRIO交换网络中，具有最高40Gbps的通信带宽；所述信号与数据处理板2包含的DSP芯片都包含1路SRIO 4X连接到SRIO交换网络中，具有最高20Gbps的通信带宽。

所述雷达信号处理装置基于所述存储板的数据存储、回放和导出功能具体实施如下：

雷达显控计算机通过以太网连接在所述接口与数据交换板上，通过以太网交换芯片，分别与所述信号采集板、所述信号处理板、所述存储板和所述接口与数据交换板进行网络通信。在雷达显控计算机上，运行包含所述雷达信号处理装置驱动的软件，可通过人机界面，可以选择执行数据存储、获取存储文件列表、选择存储文件回放和导出、磁盘擦除和文件删除等指令。显控计算机将用户指令通过以太网传输给所述雷达信号处理装置相应的板卡；板卡则根据指令执行相应操作，完成操作之后，通过以太网返回结果和状态给雷达显控计算机。

选择存储指令时，需要同时选择存储数据类型；存储数据类型可以是所述信号采集板的预处理数据、所述信号与数据处理板的中间结果或者所述信号与数据处理板的检测结果；所述信号采集板和所述信号与数据处理板接收到存储指令时，判断存储数据类型为自身包含数据，则将该数据与当前雷达状态信息、板卡信息和SRIO节点信息一起打包，组成存储数据包，并通过SRIO接口发送给所述存储板；所述存储板首先根据存储指令创建一个文件信息头，包含文件创建时间、存储数据类型、数据存储起始地址信息；所述存储板接收到存储数据包，首先按照包格式进行校验，再经过DDR缓存系统缓存，并通过数据分发合并模块将存储数据包分发给SATA控制模块，由SATA控制模块完成对应SSD磁盘的数据写入工作；当收到结束存储指令时，则更新文件信息头的数据长度信息，并将文件信息头写入到SSD的文件信息区。

所述存储板收到获取存储文件列表指令时，从SSD的文件信息区读取所有的文件信息头，通过以太网发送给雷达显控计算机。

雷达显控计算机可以根据获取的文件信息头列表，选择需要回访或导出的文件，并发送指令。

选择数据回放指令时，所述存储板根据指令包含的文件信息头，获取数据文件存储器的数据类型、存储起始地址和长度信息；根据存储起始地址和长度信息，控制SATA控制模块从对应的SSD数据取读取数据，经由数据分发合并模块组成完整的存储数据包，经DDR缓存系统；根据存储数据包的板卡信息和SRIO节点信息，将数据通过SRIO接口发送到所述信号采集板或者所述信号与数据处理板；所述信号采集板和所述信号与数据处理板解析收到存储数据包，以回放数据流替换原始数据流。

选择数据导出指令时，所述存储板根据指令包含的文件信息头，获取数据文件存储器的数据类型、存储起始地址和长度信息；根据存储起始地址和长度信息，控制SATA控制模块从对应的SSD数据取读取数据，经由数据分发合并模块组成完整的存储数据包，经DDR缓存系统缓存；存储数据包经以太网接口发送给雷达显控计算机。

前述本发明基本例及其各进一步选择例可以自由组合以形成多个实施例，均为本发明可采用并要求保护的实施例。本发明方案中，各选择例，与其他任何基本例和选择例都可以进行任意组合。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于Open VPX的雷达信号处理装置，其特征在于，所述雷达信号处理装置至少包括机箱、背板、信号采集板、信号与数据处理板、数据存储板、接口与数据交换板、电源板和前IO面板；

所述背板安装固定在机箱内部；信号采集板、信号与数据处理板、数据存储板、接口与数据交换板和电源板采用前插方式与背板连接；前IO面板安装在机箱的正前方；机箱为信号采集板、信号与数据处理板、数据存储板、接口与数据交换板和电源板提供支撑固定和导冷扇热；

所述信号采集板，被配置为用于完成雷达中频信号采样和数据预处理；

所述信号与数据处理板，被配置为用于完成雷达信号处理和数据处理；

所述存储板，被配置为用于完成储数据存储、回放和导出；

所述接口与数据交换板，被配置为用于完成对其他板卡的管理和监控、各板卡之间的SRIO交换和以太网数据交换和与雷达系统通信；

所述背板采用Open VPX总线单星拓扑结构，被配置为用于实现信号采集板、信号与数据处理板、存储板、接口与数据交换板和电源板的搭载，并为搭载的信号采集板、信号与数据处理板、存储板、接口与数据交换板提供高速串口互联和电源信号；

所述前IO面板，被配置为用于为信号处理装置提供状态指示和为信号处理装置与外部雷达设备提供互联接口；

所述电源板被配置为为信号处理装置提供工作电源；所述机箱被配置为为信号处理装置提供支撑固定和散热。

2.如权利要求1所述的一种基于Open VPX的雷达信号处理装置，其特征在于，

所述背板为3U尺寸6槽结构，并符合VITA65 Open VPX总线单星拓扑结构的BKP3-CEN06-15.2.2-n标准，包含1个交换槽位、5个负载槽位和1个电源槽位；

各个负载槽位通过交换槽位进行数据平面的数据交换；各个负载槽位通过交换槽位进行控制平面的以太网交换；各个负载槽位通过扩展平面与相邻负载槽位进行直接数据交换；电源槽位被配置为为背板提供电源信号。

3.如权利要求2所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述负载槽位内安装有1块信号采集板、3块信号与数据处理板和1块存储板安装，所述交换槽位内安装有1块接口与数据交换板。

4.如权利要求3所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述背板的负载槽位和交换槽位内安装有J0、J1和J2共3个Multi-GigRT2连接器；

所述信号采集板、信号与数据处理板、存储板和交换板安装有P0、P1和P2共3个Multi-GigRT2连接器；

J0/P0连接器用于电源信号、维护及测试总线信号，J1/P1和J2/P2连接器用于高速差分和低速单端信号。

5.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述数据平面的数据交换通过1组SRIO X4连接；

所述控制平面的以太网交换通过1组1000Base-KX连接；所述扩展平面的数据交换通过2组SRIO X4连接。

6.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述信号采集板采用FMC HPC连接的母子板架构；

子板采用2片时钟芯片和2片2通道ADC采样芯片实现雷达中频信号采集；

母板FPGA芯片采用Xilinx XCKU060芯片，母板FPGA芯片外挂4片MT40A512M16GE芯片，组成64位宽、4GB容量的DDR4存储器；

母板通过FPGA芯片的GTX，连接到所述背板的扩展平面接口和数据平面接口。

7.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述信号与数据处理板采用FPGA+DSP双核心架构，同时采用SRIO交换芯片，实现板上FPGA和DSP之间、以及板上FPGA、DSP与板外其他计算芯片之间的SRIO通信；

所述SRIO交换芯片与FPGA和DSP芯片均采用SRIO 4X链路连接，同时连接SRIO 4X链路到所述VPX背板的扩展平面接口和数据平面接口，实现板上计算芯片之间、板上计算芯片与相邻槽位板上计算芯片的SRIO交换功能。

8.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述存储板采用SOC主控和mSATA SSD磁盘阵列的存储架构；

SSD磁盘阵列按照RAID0方式组合，SOC芯片内部为每个SSD磁盘提供一个SATA 3.0控制模块，提升SSD磁盘阵列的访问速度；

SOC芯片同时配置有以太网接口和SRIO接口，实现与所述背板的数据平面、扩展平面和控制平面接口连接。

9.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述接口与数据交换板通过采用SRIO交换芯片和千兆以太网交换芯片，实现各板卡之间的SRIO交换和以太网交换；

且所述SOC芯片经RS422、RS232、TTL IO、千兆以太网、光纤接口连接到前IO面板，负责完成所述雷达信号处理装置与雷达系统伺服与天线单元、微波前端、显控计算机的控制与通信，以及对所有其他板卡的管理和监控。

10.如权利要求4所述的一种基于Open VPX的雷达信号处理装置，其特征在于，所述信号与数据处理板包含的SRIO交换芯片、所述接口与数据交换板包含的SRIO交换芯片和所述背板共同组成了雷达信号处理装置的SRIO网络拓扑结构；

所述雷达信号处理装置内部任意的FPGA芯片、DSP芯片和SOC芯片作为计算核心，都直接连接在SRIO网络拓扑结构中；

作为SRIO网络节点，任意计算核心之间可直接进行SRIO协议通信。

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