CN114979813A - 一种vpx设备通讯转发板及其通信方法 - Google Patents

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Abstract

一种VPX设备通讯转发板及其通信方法。属于通信技术领域。包括FPGA芯片、VPX接插件、以太网交换芯片和SRIO交换芯片；所述以太网交换芯片通过一路10GE接口和一路PCIE接口与所述FPGA芯片连接，所述10GE接口用于实现数据通讯，所述PCIE接口用于实现所述以太网交换芯片的配置；所述以太网交换芯片通过多路10GE业务接口与所述VPX接插件相连，多路的所述10GE业务接口用于实现服务器与服务器之间或服务器与存储模块之间的数据交换及转发；本发明对外通信的高速总线及低速总线数据均需通过转发板加密及解密处理，确保数据通信的安全性。

Description

一种VPX设备通讯转发板及其通信方法
技术领域
本发明属于通信技术领域，具体涉及一种基于VPX平台多模块之间的总线通信方法，实现通信机箱内多模块不同类型数据接口之间的通信方法及多机箱之间的数据级联及转发通信。
背景技术
现有技术的应用服务器中，VPX机箱内各模块（服务器处理模块、存储模块、DSP信号处理模块等）的通讯，主要基于以太网、SRIO等总线进行数据通信，这些总线均用作高速数据传输。
随着通信技术的发展，VPX机箱在实际通信应用中，除了兼容上述高速通信接口外，还需具有多种通信板卡接口线路如配置信息、话音数据等数据交换和级联通信的功能，以增加系统的可重配置的灵活性;数据配置、音视频等信号，为需要进行“特殊通信领域的低速通信”，级联通信则需要保证安全性，而前述“基于以太网、SRIO等高速总线进行数据通信”属于开放式的通信方式，在进行配置和保证通信安全性方面，存在硬件设计成本高、私密性差等问题，不能满足使用要求。
现有技术中也有可以进行低速通信和高速通信的VPX机箱，但其低速通信和高速通信的数据不能进行互通，无专用的设备进行接口协议转换，使用不便且成本高。
发明内容
本发明针对以上技术问题，提供了一种能够同时满足低速与高速两种通信方式，且低速与高速数据能够实现互通的VPX设备通讯转发板及其通信方法，实现方便操作、降低成本且保证通信安全的目的。
本发明的技术方案是：一种VPX设备通讯转发板，包括FPGA芯片、VPX接插件、以太网交换芯片和SRIO交换芯片；
所述以太网交换芯片通过一路10GE接口和一路PCIE接口与所述FPGA芯片连接，所述10GE接口用于实现数据通讯，所述PCIE接口用于实现所述以太网交换芯片的配置；
所述以太网交换芯片通过多路10GE业务接口与所述VPX接插件相连，多路的所述10GE业务接口用于实现服务器与服务器之间或服务器与存储模块之间的数据交换及转发；
所述SRIO交换芯片通过一路SRIO接口和一路配置接口与所述FPGA芯片连接，所述SRIO接口用于实现数据通讯，所述配置接口用于实现所述SRIO交换芯片的配置；
所述SRIO交换芯片通过多路SRIO业务接口与所述VPX接插件相连，多路SRIO业务接口用于实现基于DSP数字信号处理模块的数据交换及转发；
所述FPGA芯片还与所述VPX接插件之间设有低速通讯通道，所述低速通讯通道包括低速数据通信接口、低速数据级联输入接口和低速数据级联输出接口，
所述低速数据通信接口用于实现机箱内低速数据的通讯，
所述低速数据级联输入接口和低速数据级联输出接口通过所述VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能。
所述以太网交换芯片还设有至少一路对外10GE业务接口。
所述10GE接口实现的数据通讯包括：
a、FPGA芯片与机箱内网络交换模块直连的业务板卡进行高速通信，
b、FPGA芯片与机箱外的其他设备进行高速通信，
c、FPGA芯片与SRIO交换模块直连的业务板卡进行高速通信，
d、FPGA芯片与低速通讯通道进行低速通信，
e、FPGA芯片通过VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能，
f、FPGA芯片实现三种高速信号和二种低速信号之间的桥接。
一种VPX设备通讯的转发板实现通信的方法，首先转发板上电，FPGA芯片初始化操作，然后，同时执行以下步骤：
1）、以太网交换芯片初始化，
1.1）、获取机箱内以太网设备信息，
1.2）、外部网口获取机箱内其他模块信息，以及与本机箱级联的其他机箱内模块信息；
1.3）、数据进入交换芯片，
1.4）、查找转发表，
1.5）、判断是否对外，是转步骤1.5.1），否转步骤1.5.2），
1.5.1）将数据转发到FPGA芯片，
1.5.1.1）由FPGA芯片对数据进行加密，
1.5.1.2）、重组数据包发送到交换芯片，
1.5.1.3）、由交换芯片对外转发；数据流向通过10GE业务对外接口输出。
1.5.2）、是否发送到FPGA芯片，如是转步骤1.5.2.1），如否转步骤1.5.2.2），
1.5.2.1）、是否发送到SRIO，如是转步骤1.5.2.1.1），如否转步骤1.5.2.1.2），
1.5.2.1.1）、进行数据格式转换，转换SRIO的数据通信格式，再由SRIO接口发送到SRIO交换芯片；
数据流向 即步骤2.2）
1.5.2.1.2）、进行数据格式转换，再将数据发送到低速处理逻辑单元；
数据流向 即步骤3. 3）
1.5.2.2）、发送到机箱内对应的板卡的端口；
2）、SRIO交换芯片初始化，
2.1）、获取机箱内SRIO设备信息，
2.2）、数据进入SRIO交换芯片，
2.3）、是否需要转发到FPGA芯片，如是转步骤2.3.1），如否转步骤2.3.2），
2.3.1）、判断数据是否转发到以太网口，如是转步骤2.3.1.1），如否转步骤2.3.1.2），
2.3.1.1）、对SRIO数据包进行格式转换，再将数据发送到以太网交换芯片，即转入步骤1.3），
2.3.1.2）进行数据格式转换，将数据发送到低速处理逻辑单元，数据流向即步骤3. 3）
2.3.2）、数据发送到机箱内对应的板卡的端口；
3）、低速总线通信初始化，
3.1）、获取机箱内低速总线信息，
3.2）、级联总线交互相邻模块机箱信息，
3.3）、FPGA接受信息数据，
3.4）、根据数据ID号查询对应关系表，
3.5）、是否将步骤3.4）的数据发送到本机箱，如是转步骤3.5.1），如否转步骤3.5.2），
3.5.1）、是否需为加密数据，如是转步骤3.5.1.1），如否转步骤3.5.1.2），
3.5.1.1）、根据加密字段对数据进行解密，再对数据进行组帧后发出，发送至机箱内部总线，
3.5.1.2）、对数据进行组帧后发出，发送至机箱内部总线，
3.5.2）、是否转发到高速数据接口，如是转步骤3.5.2.1），如否转步骤3.5.2.2），
3.5.2.1）、是否转发到SRIO交换芯片，如是转步骤3.5.2.1.1），如否转步骤3.5.2.1.2），
3.5.2.1.1）、将数据包转换成SRIO数据包格式，组包后发送到SRIO交换芯片，数据流向即步骤2.2）
3.5.2.1.2）、将数据包转换成以太网数据包格式，组包后发送到以太网交换芯片，数据流向 即步骤1.3）
3.5.2.2）、对数据加密，再对数据组帧后，由级联输出口发出。
本发明采用FPGA芯片作为“桥梁”，实现低速数据与高速数据之间的互通互联。能够同时进行单机以及多台VPX平台之间“基于以太网、SRIO高速总线进行数据通信”和“特殊通信领域的低速通信”。用以实现VPX机箱内各模块之间的话音、视频、配置信息等数据通信。
本发明还提供了一种实现VPX设备通讯的通信方法，通过转发板，实现高速总线与高速总线之间及高速总线与低速总线之间的数据通信的方法，同时提供通信加密的方法，机箱内所有模块对外通信的高速总线及低速总线数据均需通过转发板加密及解密处理，确保数据通信的安全性。
附图说明
图1是本发明中转发板的电路原理框图，
图2是本发明中VPX机箱内数据通信架构的原理框图，
图3是本发明中转发板与机箱内各业务板卡之间实现数据通讯的原理图，
图4是本发明实现多机箱之间低速数据级联通信的原理图，
图5是本发明低速总线数据协议格式的示意图，
图6是本发明的工作流程图，
图7是本发明通信协议制定流程图，
图8是级联输入接口初始化流程，
图9是级联输出接口初始化流程，
图10是整机数据发送流程，
图11是数据处理流程，
图12是SRIO到以太网之间的数据通信流程
图13是以太网到SRIO之间的数据通信流程
图14是低速总线到高速总线处理流程；
图15是高速到低速总线处理流程。
具体实施方式
以下结合图1-15具体说明。本发明中的 VPX设备通讯转发板，包括FPGA芯片、VPX接插件、以太网交换芯片和SRIO交换芯片；如图1，
以太网交换芯片通过一路10GE接口和一路PCIE接口与FPGA芯片连接，10GE接口用于实现与FPGA芯片之间的数据通讯，PCIE接口用于实现太网交换芯片的配置；以太网交换芯片通过一路10GE接口对外，用于实现与外部设备之间的数据通信。
以太网交换芯片通过多路10GE业务接口与VPX接插件相连，多路的10GE业务接口用于实现服务器与服务器之间或服务器与存储模块之间的数据交换及转发，实现服务器或存储模块与FPGA芯片之间的数据交换，实现与外部设备之间的数据交换。
SRIO交换芯片通过一路SRIO接口和一路配置接口与FPGA芯片连接，SRIO接口用于实现数据通讯，配置接口用于实现SRIO交换芯片的配置；
SRIO交换芯片通过多路SRIO业务接口与VPX接插件相连，多路SRIO业务接口用于实现基于DSP数字信号处理模块的数据交换及转发；
FPGA芯片与VPX接插件之间设有低速通讯通道，低速通讯通道包括低速数据通信接口、低速数据级联输入接口和低速数据级联输出接口，
低速数据通信接口用于实现机箱内低速设备之间的数据的通讯，
低速数据级联输入接口和低速数据级联输出接口通过VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能。
进一步地，以太网交换芯片还设有至少一路对外10GE业务接口。对外10GE业务接口用于实现与机箱外设备实现高速数据通讯。
进一步地，10GE接口实现的数据通讯包括：
a、FPGA芯片与机箱内网络交换模块直连的业务板卡进行高速通信，
b、FPGA芯片与机箱外的其他设备进行高速通信，
c、FPGA芯片与SRIO交换模块直连的业务板卡进行高速通信，
d、FPGA芯片与低速通讯通道进行低速通信，
e、FPGA芯片通过VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能，
f、FPGA芯片实现三种高速信号（即前述网络接口信号a，SRIO接口信号c，外部高速信号b）和二种低速信号（d、e）之间的桥接。
该VPX设备通讯的转发板实现通信的方法，首先转发板上电，FPGA芯片初始化操作，然后，同时执行以下步骤：
1）、以太网交换芯片初始化，
1.1）、获取机箱内以太网设备信息，图2中以太网接口下接的模块；
1.2）、外部网口获取机箱内其他模块信息，以及与本机箱级联的其他机箱内模块信息；
前述两步骤获取信息后，需将相关数据更新到交换芯片的转发表，
1.3）、数据进入交换芯片；可以是外部数据，也可以是内部数据；
1.4）、查找转发表，
1.5）、判断是否对外，是转步骤1.5.1），否转步骤1.5.2），
1.5.1）将数据转发到FPGA芯片，
1.5.1.1）由FPGA芯片对数据进行加密，
1.5.1.2）、重组数据包发送到交换芯片；由于加密后数据的长度、格式发生了变化，需要重组为以太网数据包；
1.5.1.3）、由交换芯片对外转发；数据流向通过10GE业务对外接口输出，
1.5.2）、是否发送到FPGA芯片，如是转步骤1.5.2.1），如否转步骤1.5.2.2），
1.5.2.1）、是否发送到SRIO，如是转步骤1.5.2.1.1），如否转步骤1.5.2.1.2），
1.5.2.1.1）、进行数据格式转换，转换SRIO的数据通信格式，再由SRIO接口发送到SRIO交换芯片；
数据流向 即步骤2.2），
1.5.2.1.2）、进行数据格式转换，再将数据发送到低速处理逻辑单元；
数据流向 即步骤3. 3），
1.5.2.2）、发送到机箱内对应的板卡的端口；
2）、SRIO交换芯片初始化，
2.1）、获取机箱内SRIO设备信息，
2.2）、数据进入SRIO交换芯片，获取信息后，需将相关数据更新到SRIO交换芯片的转发表，
2.3）、是否需要转发到FPGA芯片，如是转步骤2.3.1），如否转步骤2.3.2），
2.3.1）、判断数据是否转发到以太网口，如是转步骤2.3.1.1），如否转步骤2.3.1.2），
2.3.1.1）、对SRIO数据包进行格式转换，再将数据发送到以太网交换芯片，即转入步骤1.3），
2.3.1.2）进行数据格式转换，将数据发送到低速处理逻辑单元，数据流向即步骤3. 3）
2.3.2）、数据发送到机箱内对应的板卡的端口；
3）、低速总线通信初始化，
3.1）、获取机箱内低速总线信息，
3.2）、级联总线交互相邻模块机箱信息，
前述两步骤获取信息后，需将相关数据更新到FPGA芯片中的ID查询表，
3.3）、FPGA接受信息数据，
3.4）、根据数据ID号查询对应关系表，
3.5）、是否将步骤3.4）的数据发送到本机箱，如是转步骤3.5.1），如否转步骤3.5.2），
3.5.1）、是否需为加密数据，如是转步骤3.5.1.1），如否转步骤3.5.1.2），
3.5.1.1）、根据加密字段对数据进行解密，再对数据进行组帧后发出，发送至机箱内部总线，
3.5.1.2）、对数据进行组帧后发出，发送至机箱内部总线，
3.5.2）、是否转发到高速数据接口，如是转步骤3.5.2.1），如否转步骤3.5.2.2），
3.5.2.1）、是否转发到SRIO交换芯片，如是转步骤3.5.2.1.1），如否转步骤3.5.2.1.2），
3.5.2.1.1）、将数据包转换成SRIO数据包格式，组包后发送到SRIO交换芯片，数据流向即步骤2.2）
3.5.2.1.2）、将数据包转换成以太网数据包格式，组包后发送到以太网交换芯片，数据流向 即步骤1.3）
3.5.2.2）、对数据加密，再对数据组帧后，由级联输出口发出。
下面结合实例对本发明作进一步说明，
本实例的转发板技术方案如图1所示，从图中可知，转发板的低速接口由控制芯片FPGA引出，如可选用Xilinx zynq系列的Z-7045；FPGA芯片对外出2路低速通信接口，用于低速板卡之间的数据通信；对外出1路数据级联输入接口与1路级联输出接口，用于多机箱之间的数据级联通信。
高速接口主要分为以太网交换芯片与SRIO交换芯片，其中以太网交换芯片选用盛科的CTC5160，SRIO交换芯片可选用Renease公司的CPS-1432芯片。FPGA芯片通过PCIE接口，实现对交换芯片的二层、三层交换信息的配置；FPGA芯片通过10GE接口如XAUI接口，实现与交换芯片的数据通信。FPGA芯片通过配置接口如JTAG接口或者I²C接口等，实现对SRIO交换芯片的配置；FPGA芯片对外出1路SRIOx4接口，连接到SRIO交换芯片，实现SRIO信息的交互。
应用设计架构
根据现有项目，设计如下应用模型。
3U VPX机箱内共有16块模块，配置如表1：
表1： VPX机箱模块配置表
Figure 89764DEST_PATH_IMAGE002
数据通信的拓扑结构如图2所示，VPX机箱数据通信架构中，机箱内各模块配置如表2所示，其中Slot14为转发板所在槽位。Slot1~4之间通过低速总线，与转发板的FPGA模块进行通信，Slot5~8之间各模块通过SRIO高速接口与转发板的SRIO交换模块进行通信。Slot9~13通过以太网接口连接到转发板的交换模块中，实现基于以太网接口的数据通信。整机统一对外的高速通信接口万兆网口以及低速通信接口级联接口均通过转发板对外提供。
1、低速通信接口
1.1电气特性
1.1.1 低速总线接口定义
低速总线接口定义如表2所示。
表2 ：信号接口定义
Figure 210167DEST_PATH_IMAGE003
假设14个槽位中，1-13槽为通用业务槽，14槽位为消息转发槽。各模块连线关系如图2、3所示。
Slot1~4作为通用业务槽，Slot14作为消息转发槽；转发板通过DIN1~4信号，搜集转发模块发送的业务信息，在下一个时钟周期后，重新组帧并通过CLK、SYNC、DATA信号（差分或单端信号）同时向Slot1~4中的模块发送业务配置信息。各业务模块从差分总线中接收到业务配置信息后，从通信消息中取出与自己相关的业务消息，并对业务消息进行处理，通过DIN信号发送到转发板，并由转发板进行收集处理后，重新组帧并发送表2所述的BUS型总线中。
1.2、多机箱间信号级联
在跨机箱之间的总线数据通信时，需要使用总线级联功能。机箱内转发板对外出两个级联接口，分别为级联输入接口与级联输出接口。级联输入/输出接口定义如表3所示。
表3 ：级联信号接口定义
Figure 255483DEST_PATH_IMAGE004
图4为多个机箱之间的级联通信，从图中可知，机箱1到机箱4的转发板对外各出1路级联输入与级联输出口，机箱1的级联输出口连接到机箱2的级联输入口，机箱2的级联输入口连接到机箱3的级联输出口，并依次连接；各机箱待转发消息可通过级联接口进行转发，并发送到指定机箱中的业务板卡模块中，实现板卡级联通信。
1.3 低速总线协议定制
1.3.1 通信流程定制
表4：
Figure 8282DEST_PATH_IMAGE005
在通信中，低速通信模块种类可分为如表4所示的6种板卡，其中ID为1的通信控制模块在机箱内及机箱级联通信时通常只有1块。
以32.768Mhz通信频率为例。每秒发送32K个数据段，每个数据段为128字节数据。数据段分配如表5所示。
表5 ：数据段分配
Figure 9605DEST_PATH_IMAGE006
图5为协议字段格式内容，每个字段定义如下：
SID：源设备的ID号，其中高4个字节为设备的ID号，低4个字节为系统内同一设备的编号。如系统内由3块话音模块，ID号分别为0x31,0x32,0x33。
DID：目的设备的ID号，同上。
M：加密类型编号，0代表不加密，1~255代表255种加密类型编号，可支持对称加密，非对称加密，及自定义加密算法等。
MY：加密的密钥值，0代码无密钥，1~255代表255种加密密钥。
H-L：表示接收数据来源，其中0代表数据接口为低速接口，1代表数据来源为网口，2代表数据来源为SRIO接口。
L-H：表示发送数据目的，其中0代表数据发送到低速接口，1代表数据发送到网口，2代表数据发送到SRIO接口。
Seq: 数据格式编号，编号前后几条消息seq编码相同代表同一条数据。
Len：代表数据段长度。
DATA：协议数据长度，最长从8到127。
1.3.2通信流程制定
如图7所示，通信协议处理流程如下：
a. 当整机上电后，转发板进行初始化操作流程，并向低速总线发送时钟及同步信号，启动总线。
b. 当业务模块设备接入后，业务模块会通过DIN输入信号向转发板发送数据转发信息。
c.转发板等待输入信号数据后，会识别输入信号槽位号以及源ID号，并将机箱内所有板卡的槽位及ID信息的对应关系建表；
d.转发板根据消息的目的ID号，对数据帧进行组帧，并在下一个周期将数据帧发送出去。
级联通信设计；
如图9所示，转发板对级联输出口处理流程如下：
a.转发板上电并执行初始化操作流程；
b.通过DET信号，检测级联输出口的级联线缆有无接上；
c.线缆接上后，通过级联输出接口，发送确认信号给下一级机箱的级联输入接口，并等待回复。
d.转发板接收到反馈信号后，通过级联输出口将机箱内板卡对应关系表发送给下一级机箱。
e.接收下一级机箱板卡对应关系表。
如图8所示，转发板对级联输入口处理流程如下：
a.转发板上电并执行初始化操作流程；
b.检测级联输入口是否有数据包输入。
c.若有数据输入，检测数据类型是否为确认信号。
d.若数据为确认信号后，发送反馈信号给上一级机箱的级联口。
e.通过上一级机箱的级联口，接收上一级机箱板卡对应关系表。
f.向上一级机箱发送本机箱板卡对应关系表。
g.若数据包非确认信号，查找数据转发表，进行数据转发。
如图10所示，级联数据发送流程如下：
a.转发板通过机箱内的Din数据接口或者级联输入接口获取数据。
b.识别数据的ID号，并查表确认数据是否转发到本机箱。
c.若转发到本机箱，查询数据是否经过加密。若数据未加密，对数据组帧后发出。
d.若数据已加密，根据加密字段查询对应的加密算法及密钥信息对数据进行解密。解密后对数据进行组帧后发出。
e. 若接收数据需要级联转发，检测数据是否已加密；
f.若已加密，数据来源为级联输入口，并将数据转发到级联输出口。
g.若未加密，数据来源为机箱内，则使用随机算法，选取特定的加密算法及密钥规则，对数据进行加密后，重新组帧并发送到级联输出口。
4．高速通信接口
4.1 高速接口处理流程
如图11所示，对于如SRIO、以太网等高速信号接口，端口1连接到转发板FPGA芯片，端口2~5连接到业务板卡，端口6对外。数据流输入处理流程如下：
a.外部数据流从端口6进入交换芯片中；
b.交换芯片内部的处理逻辑单元根据设定的规则，并将数据转发到端口1；
c.转发板FPGA芯片对外部数据进行解密处理后，将数据转发到对应的业务板。
数据流输出处理流程如下：
a.业务模块数据从固定端口如端口3发送，数据经过端口1到达转发板FPGA芯片。
b.FPGA芯片对数据进行加密处理后，将数据发送到交换芯片。
c.交换芯片将数据从端口1发出。
高速信号与低速信号之间的通信流程
4.2 高速接口之间处理流
高速信号之间的通信以SRIO与以太网口之间的通信为例，如图12所示，SRIO到以太网之间的通信流程如下：
a.业务板通过SRIO接口，将数据发送到SRIO交换芯片中；
b.SRIO交换芯片将数据发送到转发板的FPGA芯片中；
c.FPGA芯片对数据包格式进行转换，将SRIO数据包转换成以太网数据包。
d.FPGA芯片对数据包进行判断，若数据包转发到机箱内部，则直接通过以太网交换芯片转发后对外。
e.若数据包需要对外转发，则对数据进行加密处理后，由以太网交换芯片转发到外部以太网接口。
如图13所示，以太网到SRIO之间的数据通信流程如下：
a.外部网口数据或者机箱内部业务模块数据包发送到以太网交换芯片；
b.以太网交换芯片将数据发送到转发板的FPGA芯片中；
c.FPGA芯片对数据包格式进行转换，将以太网数据包转换成SRIO格式数据包。
d.FPGA芯片检测数据包是否加密，若来源于外部以太网，则数据已经过加密处理，按照约定算法对数据进行解密。并将数据包发送到SRIO交换芯片中。
e.若数据包未加密，FPGA芯片将数据包发送到SRIO交换芯片，并发送到指定模块中。
4.3 高速与低速通信
如图14所示，低速到高速通信接口流程如下：
a.FPGA芯片接收到机箱内低速通信模块发送过来的数据包；
b.对数据包相关字段进行解析，判断是否需转发到高速接口。
c.若无需转发到高速接口，按照正常转发流程进行发送。
d.若需要转发到高速接口，对接收到的数据包进行处理，并接收到完整数据包后，将数据按照高速接口协议格式进行重组及格式转换。
e.由FPGA芯片将完整数据包从高速接口转发。
如图15所示，高速到低速通信接口流程如下：
a.FPGA芯片接收到接收到以太网或者SRIO数据包；
b.对数据包相关字段进行解析，判断是否需转发到低速接口。
c.若无需转发到低速接口，按照正常转发流程进行发送。
d.若需要转发到低速接口，对数据包进行处理、分包等操作。
e.由FPGA芯片将完整数据包由低速接口进行转发。
本发明中的通信转发板，集成了FPGA处理芯片、以太网交换芯片、SRIO交换芯片；FPGA处理芯片集成了对交换芯片、SRIO芯片的初始化及功能配置；集成了对低速通信总线的转发控制，集成了高速通信接口以太网接口及SRIO接口；可实现对低速设备接口功能的转发及配置，实现与高速设备接口（以太网口及SRIO接口）之间的数据通信；FPGA处理芯片内部配置相应的接口数据转发及处理规则，可实现低速总线内部通信与多机箱之间的数据的级联转发功能、高速总线内部的数据通信功能、高速总线与低速总线之间的数据通信功能、不同高速总线之间的数据通信功能及机箱内部（高速、低速）数据的对外通信功能（通过以太网接口对外）。

Claims (4)

1.一种VPX设备通讯转发板，其特征在于，包括FPGA芯片、VPX接插件、以太网交换芯片和SRIO交换芯片；
所述以太网交换芯片通过一路10GE接口和一路PCIE接口与所述FPGA芯片连接，所述10GE接口用于实现数据通讯，所述PCIE接口用于实现所述以太网交换芯片的配置；
所述以太网交换芯片通过多路10GE业务接口与所述VPX接插件相连，多路的所述10GE业务接口用于实现服务器与服务器之间或服务器与存储模块之间的数据交换及转发；
所述SRIO交换芯片通过一路SRIO接口和一路配置接口与所述FPGA芯片连接，所述SRIO接口用于实现数据通讯，所述配置接口用于实现所述SRIO交换芯片的配置；
所述SRIO交换芯片通过多路SRIO业务接口与所述VPX接插件相连，多路SRIO业务接口用于实现基于DSP数字信号处理模块的数据交换及转发；
所述FPGA芯片还与所述VPX接插件之间设有低速通讯通道，所述低速通讯通道包括低速数据通信接口、低速数据级联输入接口和低速数据级联输出接口，
所述低速数据通信接口用于实现机箱内低速数据的通讯，
所述低速数据级联输入接口和低速数据级联输出接口通过所述VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能。
2.根据权利要求1所述的一种VPX设备通讯转发板，其特征在于，所述以太网交换芯片还设有至少一路对外10GE业务接口。
3.根据权利要求1所述的一种VPX设备通讯转发板，其特征在于，所述10GE接口实现的数据通讯包括：
a、FPGA芯片与机箱内网络交换模块直连的业务板卡进行高速通信，
b、FPGA芯片与机箱外的其他设备进行高速通信，
c、FPGA芯片与SRIO交换模块直连的业务板卡进行高速通信，
d、FPGA芯片与低速通讯通道进行低速通信，
e、FPGA芯片通过VPX接插件与外部VPX机箱相连，实现低速数据的级联转发功能，
f、FPGA芯片实现三种高速信号和二种低速信号之间的桥接。
4.一种VPX设备通讯的转发板实现通信的方法，其特征在于，首先转发板上电，FPGA芯片初始化操作，然后，同时执行以下步骤：
1）、以太网交换芯片初始化，
1.1）、获取机箱内以太网设备信息，
1.2）、外部网口获取机箱内其他模块信息，以及与本机箱级联的其他机箱内模块信息；
1.3）、数据进入交换芯片，
1.4）、查找转发表，
1.5）、判断是否对外，是转步骤1.5.1），否转步骤1.5.2），
1.5.1）将数据转发到FPGA芯片，
1.5.1.1）由FPGA芯片对数据进行加密，
1.5.1.2）、重组数据包发送到交换芯片，
1.5.1.3）、由交换芯片对外转发；数据流向通过10GE业务对外接口输出，
1.5.2）、是否发送到FPGA芯片，如是转步骤1.5.2.1），如否转步骤1.5.2.2），
1.5.2.1）、是否发送到SRIO，如是转步骤1.5.2.1.1），如否转步骤1.5.2.1.2），
1.5.2.1.1）、进行数据格式转换，转换SRIO的数据通信格式，再由SRIO接口发送到SRIO交换芯片；
数据流向 即步骤2.2）
1.5.2.1.2）、进行数据格式转换，再将数据发送到低速处理逻辑单元；
数据流向 即步骤3. 3）
1.5.2.2）、发送到机箱内对应的板卡的端口；
2）、SRIO交换芯片初始化，
2.1）、获取机箱内SRIO设备信息，
2.2）、数据进入SRIO交换芯片，
2.3）、是否需要转发到FPGA芯片，如是转步骤2.3.1），如否转步骤2.3.2），
2.3.1）、判断数据是否转发到以太网口，如是转步骤2.3.1.1），如否转步骤2.3.1.2），
2.3.1.1）、对SRIO数据包进行格式转换，再将数据发送到以太网交换芯片，即转入步骤1.3），
2.3.1.2）进行数据格式转换，将数据发送到低速处理逻辑单元，数据流向即步骤3. 3）
2.3.2）、数据发送到机箱内对应的板卡的端口；
3）、低速总线通信初始化，
3.1）、获取机箱内低速总线信息，
3.2）、级联总线交互相邻模块机箱信息，
3.3）、FPGA接受信息数据，
3.4）、根据数据ID号查询对应关系表，
3.5）、是否将步骤3.4）的数据发送到本机箱，如是转步骤3.5.1），如否转步骤3.5.2），
3.5.1）、是否需为加密数据，如是转步骤3.5.1.1），如否转步骤3.5.1.2），
3.5.1.1）、根据加密字段对数据进行解密，再对数据进行组帧后发出，发送至机箱内部总线，
3.5.1.2）、对数据进行组帧后发出，发送至机箱内部总线，
3.5.2）、是否转发到高速数据接口，如是转步骤3.5.2.1），如否转步骤3.5.2.2），
3.5.2.1）、是否转发到SRIO交换芯片，如是转步骤3.5.2.1.1），如否转步骤3.5.2.1.2），
3.5.2.1.1）、将数据包转换成SRIO数据包格式，组包后发送到SRIO交换芯片，数据流向即步骤2.2）
3.5.2.1.2）、将数据包转换成以太网数据包格式，组包后发送到以太网交换芯片，数据流向 即步骤1.3）
3.5.2.2）、对数据加密，再对数据组帧后，由级联输出口发出。
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