CN114372021B - 一种支持高一致多信道并行收发的数字信号处理系统 - Google Patents

Abstract

本发明公开了一种支持高一致多信道并行收发的数字信号处理系统，包括多路高一致性直接射频采样的ADC采样模块、多芯片互联组合的数字处理与数据存储模块、多路高一致低谐波的DAC恢复与信号输出模块、支持板级并行扩展的千兆/万兆对外通信与数据交互模块、统一化板上配置与状态管理模块、多级多路多种时钟生成与分配模块、功能业务\计算资源可扩展的多类型接口模块、支持多电压大电流的电源模块以及专用高效散热结构组件模块。本发明多信道收发一致性高、计算资源和接口类型丰富、并行互联扩展能力强，满足多种不同功能类型和信道数量的设备硬件统一化需求，降低了硬件采购与制造成本、降低测试与维护难度，提高底层应用软件可统一维护性。

Description

一种支持高一致多信道并行收发的数字信号处理系统

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种支持高一致多信道并行收发的数字信号处理系统。

背景技术

信号接收、信号生成、信号转发、信号闭环收发、信道模拟等相关高速信号处理平台在通信、雷达、电子对抗、导航等领域中得到了广泛应用。由于不同设备的应用场景不同，实现功能有差异，所以根据不同的应用场景，划分了多个类型的单机，每种单机有各自的硬件平台。尤其在地面大型通信、雷达、电子对抗系统中，所涉及的单机种类较多，若每个功能单机使用单独的硬件平台，会使得不同的硬件设计造成硬件制造、测试、维护的不一致性，加大了硬件设备制造的复杂度和周期。不同类型的信号收发、信号转发等设备对于信号收发硬件通道数量需求也不一致；不同的硬件，也会导致应用软件的可统一维护性变差，元器件种类过多不利于采购成本降低，增加了器件停产带来的设计变更风险。因此，在实际大型系统工程各类设备终端设计中有几个突出的问题有待解决：单机种类多、信号收发通道数量不同、底层驱动差异大、产品周期长、可统一维护性差，需要进行统一的支持高一致性多信道信号收发的高性能通用信号处理系统设计。

发明内容

为了解决现有的技术问题，本发明提供了一种支持高一致多信道并行收发的数字信号处理系统，包括：

ADC采样模块，用于接收多路并行模拟信号的数字转换，生成数字信号，其中，ADC采样模块具有多路高一致性且支持直接射频采样；

数字处理与数据存储模块，用于对数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据；

DAC恢复与信号输出模块，用于将数字信号转换为多路并行模拟信号，其中，DAC恢复与信号的输出模块具有多路高一致性，输出模块用于输出低谐波模拟信号；

对外通信与数据交互模块，用于系统对外的通信、数据交互操作；

板上配置与状态管理模块，用于系统的状态管理和初始化参数配置；

时钟生成与分配模块，用于根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的高精度和多路一致的时钟信号需求；

多类型接口模块，用于针对具有特殊应用需求终端，扩展出具有特别功能的业务模块，实现系统的电路功能和处理资源的定制化扩展。

优选地，多信道并行收发的数字信号处理系统还包括：

电源模块，用于接收外部电源输入，并完成电源二次转换，为各业务模块提供工作需要电压和大额电流支撑；

散热结构组件，用于实现系统工作时的散热功能，其中，散热结构组件其主体呈L型设计，一端为接触式铜板，通过嵌入铜板内部的灌装导热介质密闭铜管，连接另外一端的密集型金属铝制散热片，接触式铜板的凸台紧贴系统高热器件。

优选地，ADC采样模块分别与数字处理与数据存储模块、板上配置与状态管理模块、时钟生成与分配模块电性连接；

ADC采样模块连接采样时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

ADC采样模块包括用于数字信号处理的第一FPGA芯片，以及与第一FPGA芯片连接的若干ADC芯片，其中，每个ADC芯片用于将射频信号转化为数字信号，ADC芯片的信号输出端的PCB布线设计为等长和阻抗标准化；

ADC芯片接入的采样时钟信号，是通过相位一致性和初相一致性控制方法生成所述采样时钟信号；

ADC采样模块包括多路射频接插件，多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输入端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

优选地，DAC恢复与信号输出模块分别与数字处理与数据存储模块、板上配置与状态管理模块、时钟生成与分配模块电性连接；

DAC恢复与信号输出模块连接时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

DAC恢复与信号输出模块包括第二FPGA芯片，以及分别与第二FPGA芯片具有电性连接关系的若干DAC芯片，其中，DAC芯片的信号输入端的PCB布线设计为等长和阻抗标准化；

每个DAC芯片接入的时钟信号，是通过相位一致性和初相一致性控制方法生成时钟信号；

DAC恢复与信号输出模块包括多路射频接插件，多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输出端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

优选地，多类型接口模块包括：软连接型业务扩展接口模块，硬连接型业务扩展接口模块，第三FPGA芯片；

第三FPGA芯片分别与软连接型业务扩展接口模块和硬连接型业务扩展接口模块电性连接；

软连接型业务扩展接口模块包括羊角插座、并行排线插座；

硬连接型业务扩展接口模块包括多管脚FMC插座、高速GPIO扩展插座。

多类型接口模块分别与数字处理与数据存储模块、对外通信与数据交互模块进行数据交互。

优选地，对外通信与数据交互模块用于系统对外的通信、数据交互操作，支持多路千兆/万兆形态对外通信与数据交互；

对外通信与数据交互模块分别与数字处理与数据存储模块、多类型接口模块进行数据交互。

优选地，时钟生成与分配模块包括第四FPGA芯片、时钟分配处理模块；

第四FPGA芯片与时钟分配处理模块电性连接；

时钟生成与分配模块分别与ADC采样模块、DAC恢复与信号输出模块、数字处理与数据存储模块进行数据交互；

时钟生成与分配模块用于生成整个系统所需的各类时钟信号；

时钟分配处理模块包括第一级时钟分配芯片、第二级时钟分配芯片、频率晶振，其中，第一级时钟分配芯片将外部输入的采样信号时钟，分配给第二级时钟分配芯片，第二级时钟分配芯片用于生成时钟信号，频率晶振用于提供时钟频率，避免多级时钟生成与分配电路设计过于冗余。

优选地，数字处理与数据存储模块包括第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片、DSP芯片、DDR存储芯片；

DSP芯片通过总线分别与第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片电性连接；

DDR存储芯片分别与第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片电性连接；

数字处理与数据存储模块用于对数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据等，以多芯片互联组合方式实现海量计算资源。

本发明公开了以下技术效果：

满足多种不同类型功能设备硬件的统一化需求，支持多路信号接收、信号生成、信号转发、信道模拟、闭环收发等功能所需的高性能信号处理能力，多路高一致性并行ADC通道和DAC通道，数据处理、存储、计算资源丰富，且可通过单个系统主板接口扩展子板卡或者多个系统主板基于万兆以太网并行互联方式实现资源与能力扩展，从而支持规模化并行信号处理集群。硬件系统的统一使得器件种类减少，同一器件需求量增大，有利于降低硬件采购与制造成本、降低测试与维护难度，降低器件停产带来的设计变更风险，提高底层应用软件可统一维护性，仅需基于此系统进行各类应用软件开发即可以实现多种终端设备功能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所述的系统功能组成框图；

图2为本发明所述的功能模块逻辑连接关系框图

图3为本发明所述的系统通过网络扩展应用示意框图；

图4为本发明所述的专用高效散热结构组件；

图5为本发明所述的硬件主板设计实例框图。

具体实施方式

下为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图1-5所示，本发明提供了一种支持高一致多信道并行收发的数字信号处理系统，包括：

ADC采样模块，用于接收多路并行模拟信号的数字转换，生成数字信号，其中，ADC采样模块具有多路高一致性且支持直接射频采样；

数字处理与数据存储模块，用于对数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据；

DAC恢复与信号输出模块，用于将数字信号转换为多路并行模拟信号，其中，DAC恢复与信号的输出模块具有多路高一致性，输出模块用于输出低谐波模拟信号；

对外通信与数据交互模块，用于系统对外的通信、数据交互操作；

板上配置与状态管理模块，用于系统的状态管理和初始化参数配置；

时钟生成与分配模块，用于根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的高精度和多路一致的时钟信号需求；

多类型接口模块，用于针对具有特殊应用需求终端，扩展出具有特别功能的业务模块，实现系统的电路功能和处理资源的定制化扩展。

优选地，多信道并行收发的数字信号处理系统还包括：

电源模块，用于接收外部电源输入，并完成电源二次转换，为各业务模块提供工作需要电压和大额电流支撑；

散热结构组件，用于实现系统工作时的散热功能，其中，散热结构组件其主体呈L型设计，一端为接触式铜板，通过嵌入铜板内部的灌装导热介质密闭铜管，连接另外一端的密集型金属铝制散热片，接触式铜板的凸台紧贴系统高热器件。

优选地，ADC采样模块分别与数字处理与数据存储模块、板上配置与状态管理模块、时钟生成与分配模块电性连接；

ADC采样模块连接采样时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

ADC采样模块包括用于数字信号处理的第一FPGA芯片，以及与第一FPGA芯片连接的若干ADC芯片，其中，每个ADC芯片用于将射频信号转化为数字信号，ADC芯片的信号输出端的PCB布线设计为等长和阻抗标准化；

每个ADC芯片接入的时钟信号，是通过相位一致性和初相一致性控制方法生成所述采样时钟信号；

ADC采样模块包括多路射频接插件，多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输入端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

优选地，DAC恢复与信号输出模块分别与ADC采样模块、数字处理与数据存储模块电性连接；

DAC恢复与信号输出模块连接时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

DAC恢复与信号输出模块包括第二FPGA芯片，以及分别与第二FPGA芯片具有电性连接关系的若干DAC芯片，其中，DAC芯片的信号输入端的PCB布线设计为等长和阻抗标准化；

每个DAC芯片接入的时钟信号，是通过相位一致性和初相一致性控制方法生成时钟信号；

DAC恢复与信号输出模块包括多路射频接插件，多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输出端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

优选地，多类型接口模块包括：软连接型业务扩展接口模块，硬连接型业务扩展接口模块，第三FPGA芯片；

第三FPGA芯片分别与软连接型业务扩展接口模块和硬连接型业务扩展接口模块电性连接；

软连接型业务扩展接口模块包括羊角插座、并行排线插座；

硬连接型业务扩展接口模块包括多管脚FMC插座、高速GPIO扩展插座。

多类型接口模块分别与数字处理与数据存储模块、对外通信与数据交互模块进行数据交互。

优选地，对外通信与数据交互模块用于系统对外的通信、数据交互操作，支持多路千兆/万兆形态对外通信与数据交互；

对外通信与数据交互模块分别与数字处理与数据存储模块、多类型接口模块进行数据交互。

优选地，时钟生成与分配模块包括第四FPGA芯片、时钟分配处理模块；

第四FPGA芯片与时钟分配处理模块电性连接；

时钟生成与分配模块分别与ADC采样模块、DAC恢复与信号输出模块、数字处理与数据存储模块进行数据交互；

时钟生成与分配模块用于生成整个系统所需的各类时钟信号；

时钟分配处理模块包括第一级时钟分配芯片、第二级时钟分配芯片、频率晶振，其中，第一级时钟分配芯片将外部输入的采样信号时钟，分配给第二级时钟分配芯片，第二级时钟分配芯片用于生成时钟信号，频率晶振用于提供时钟频率，避免多级时钟生成与分配电路设计过于冗余。

优选地，数字处理与数据存储模块包括第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片、DSP芯片、DDR存储芯片；

DSP芯片通过总线分别与第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片电性连接；

DDR存储芯片分别与第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第四FPGA芯片电性连接；

数字处理与数据存储模块用于对数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据等，以多芯片互联组合方式实现海量计算资源。

实施例1：图1是本发明技术方案，支持高一致性多信道信号收发的高性能通用信号硬件系统框图。如图2所示，本系统主要包括多路高一致性可直接射频采样的ADC采样模块、多芯片互联组合海量资源的数字处理与数据存储模块、多路高一致低谐波的DAC恢复与信号输出模块、支持板级并行扩展的千兆/万兆对外通信与数据交互模块、统一化板上配置与状态管理模块、多级多路多种时钟生成与分配模块、功能业务\计算资源可扩展的多类型接口模块、支持多电压大电流的电源模块以及专用高效散热结构组件模块，各个模块之间互联组成一个通用的硬件系统。

各个模块功能主要如下所述：多路高一致性可直接射频采样的ADC采样模块，用于接收多路并行外部输入模拟信号的数字转换，多路高一致性且支持直接射频采样；多芯片互联组合海量资源的数字处理与数据存储模块，是基于DSP、FPGA和DDR芯片组合的数据计算与存储单元，通过硬件系统上各计算单元器件之间的信号数据互联交换，进行数字信号处理操作，实现对启动加载程序和内部流程数据的存储；多路高一致低谐波的DAC恢复与信号输出模块，用于将数字信号转换为多路并行模拟信号发出，多路高一致且输出低谐波高质量模拟信号；支持板级并行扩展的千兆/万兆对外通信与数据交互模块，为对外的千兆/百兆网口，用于通用硬件系统对外的通信、数据交互操作，支持各个通用硬件系统之间通过千兆/万兆交换机，基于10G光信号的进行数据更新、交换和集中处理；统一化板上配置与状态管理模块，负责整个系统的状态管理和初始化参数配置，包括各芯片初始化参数配置、关键元器件和信号状态监控、对外状态交互管理等功能；多级多路多种时钟生成与分配模块，根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的高精度和多路一致的时钟信号需求；功能业务\计算资源可扩展的多类型接口模块，针对具有特殊应用需求终端，扩展出具有特别功能的业务模块，如计算资源类芯片扩展、外部功能模块接入等，便于系统的电路功能和处理资源的定制化扩展；支持多电压大电流的电源模块，接收外部电源输入，完成电源二次转换，给各业务模块提供工作需要电压和大额电流支撑；专用高效散热结构组件，结合通用系统的电路布局设计进行共形散热结构设计，设计铜板凸台紧贴各高温器件，通过导热管和金属散热片设计，实现系统工作时的散热功能。

多路高一致性可直接射频采样的ADC采样模块，主要技术特点在于多路AD之间的一致性控制，详细介绍如下：

该部分设计主要完成多路输入射频/中频模拟信号的输入采样功能。主要由时钟部分、电源部分、模拟输入接口部分、数字输出部分、串行控制信号等部分组成。

多路射频接插件是模拟射频信号输入接口，接入多路并行独立的ADC芯片的模拟输入管脚，完成1路或者多路模拟信号并行采样，实现外部输入模拟信号的数字转换。多路射频接插件的选择完全一致，采用穿孔式接地管脚的方式稳固，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

多路射频信号到达ADC芯片之后，为满足多路信号接收设备对多路信号间幅度、相位以及时延一致性的需求，将多路ADC采样后输出的数字信号，设计为接入同一片用于数字信号处理的FPGA芯片的方式，便于控制后续数字信号处理所需的一致性。

多路ADC输出信号PCB布线需要做严格的等长和阻抗标准化设计，其工作所需多路时钟信号在生成和分配环节采用相位一致性和初相一致性控制方法生成。

选用ADC芯片可直接支持到S波段甚至更高的模拟射频信号直接采样，具备模拟信号直接射频采样能力，使得系统在进行高频信号输入时，精简前端射频信道变频等环节，具备软件无线电系统前端能力。

多芯片互联组合海量资源的数字处理与数据存储模块，技术特点在于多片DSP和FPGA等计算芯片互联，有效扩展系统的计算能力和资源，同时每片计算芯片都配备了独立的DDR，使得各个芯片既能互联互补扩展也能独立功能规划运行，从而满足应用于不同信号处理系统需求，详细介绍如下：

该部分设计，主要通过硬件系统上各计算单元器件之间的信号数据互联交换，做到统一访问、统一管理和计算资源统一调度分配，满足高速数字信号处理功能需求，主要包括DSP和FPGA等计算芯片，DDR等储存芯片等。

模块实现统一数据访问、管理和高速数据传输，主要设计为DSP芯片通过总线分别与多个FPGA互联，多片FPGA芯片之间通过互联，做到统一访问、统一管理和计算资源统一调度分配，能够实现板级数据的快速交互，便于扩展与互补，从而多片计算芯片共享形成海量计算资源。

多片FPGA芯片之间进行功能区分设计，其中第一片FPGA芯片主要负责接收ADC采样后的数字信号，第二片FPGA芯片主要负责用于数据信号处理和外部资源扩展，第三片FPGA芯片主要负责生成的数字信号通过DAC生成发送模拟信号，形成既能互联协作又能独立实现相应功能的设计架构。

可支持通过SELECT MAP和SPI等形式进行初始化程序加载、升级等操作，进行嵌入式软件远程在线升级。DSP可通过指令实时查验各类软件的版本，能够在线对所有软件版本的更新升级状态进行管理，能够对数据汇聚发送和接收。同时DSP也通过部分信号线与多个FPGA互联，便于相互之间的高速数据互传，具备直接进行DSP和FPGA的高速数据交互的高速计算功能支持能力。

实现各种所需的数据存储功能、程序加载功能，主要设计为DDR芯片组挂载于每一个DSP和FPGA芯片，单个芯片所挂载的一组DDR采用统一读写模式，从而有效增大数据读写位宽。同时，由于每片计算芯片都配备了独立的DDR，使得各个芯片也能独立功能规划运行，从而具备了多个计算芯片之间协同运行和独立工作的有机结合能力。

多路高一致低谐波的DAC恢复与信号输出模块，主要技术特点在于多路DAC之间的一致性设计、模拟射频/中频输出信号的低谐杂波设计，详细介绍如下：

该部分主要实现多路数模转换与模拟信号生成功能，由时钟部分、电源部分、模拟输出接口部分、数字输入部分、串行控制信号等部分组成。

在输出多路并行模拟信号时，根据输出模拟射频/中频信号频率，设计相应的模拟滤波器，用于滤除镜频分量和谐波分量，对外输出高质量低谐杂波的模拟射频/中频信号。

为满足多路信号生成设备对多路信号间幅度、相位以及时延一致性的需求，设计为同一片数字处理FPGA芯片输出至多路DAC模块的形式，便于控制输出信号一致性。

多路DAC输入信号的PCB布线严格进行等长和阻抗标准化设计，其工作所需多路时钟信号在生成和分配环节采用相位一致性和初相一致性控制方法生成。

多路射频接插件是模拟射频信号输出端口，输出多路并行独立的DAC芯片的模拟输出信号，多路射频接插件的选择完全一致，采用穿孔式接地管脚的方式稳固，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

支持板级并行扩展的千兆/万兆对外通信与数据交互模块，主要技术特点在以多路千兆/万兆形态对外通信与数据交互，并基于此实施板级并行扩展形成计算集群，详细介绍如下：

为对外的千兆/万兆网口、串口等，主要连接于用于通用硬件系统对外的通信、数据交互操作，具备多路独立1000M、多路10G万兆的通讯与数据交互能力。系统千兆/万兆内部接口与处理控制，均接入内部多芯片互联组合海量资源的数字处理与数据存储模块，千兆/万兆内部数据流闭环，形成统一对外的通讯与数据交互能力。串口等其他形式接口，可用于模块级互联通讯。

万兆10G数据收发接口是板上计算芯片的对外高速数据收发口，用于各个通用硬件系统之间基于10G光信号的超大数据量更新、交换和集中处理。这种超大数据量传输交换能力，可以等效为板上多片FPGA芯片之间的高速信号互联线，具备了基于万兆以太网接入互联的多系统并行扩展能力。

基于千兆/万兆互联进行多系统之间的并行扩展方法，具体如图3所示，系统的千兆网接口接入千兆交换网络，完成统一通讯与控制管理，万兆网接口接入万兆交换网络，完成超大数据量交互传输，从而多个系统之间统一管理、通讯与数据交互，完成多系统并行扩展。

统一化板上配置与状态管理模块，主要技术特点采用专用计算芯片独立对整个系统实施统一化配置与状态管理，使系统更符合通用性需求，详细介绍如下：

实施统一状态配置，采用专用FPGA芯片负责整个系统的状态管理和初始化参数配置，包括各类需要配置管理的芯片(如ADC、DAC芯片等)初始化参数配置与工作状态管理，对关键元器件和关键信号状态实施监控等。

统一对外交互控制，上述专用FPGA芯片负责整个系统硬件对外状态的交互管理，支持以LED灯或其他醒目的形式完成硬件关键状态显示，便于指示电路工作状态，基本故障快速判断等。

统一时钟信号管理，上述专用FPGA芯片负责整个硬件系统的系统时钟分配管理、时钟复位、输入输出时钟信号转接与选择控制等。

多级多路多种时钟生成与分配模块，主要技术特点在于采用多级时钟生成与分配途径，形成丰富的多路多种时钟信号生成能力，详细介绍如下：

根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的时钟信号需求。主要包括第一级时钟分配芯片、第二级时钟分配芯片、专用频率晶振等。

第一级时钟分配芯片将外部输入的采样信号时钟，进行分配提供给板上多个芯片作为时钟信号输入，同时给第二级时钟分配芯片的作为输入。第二级时钟分配芯片分配时钟信号给板上多个芯片作为时钟信号输入。上述二级时钟生成与分配设计可以形成丰富的时钟频率和路数输出，有效支撑系统各类芯片对时钟信号输入不同频率和不同路数的需求。

部分电路芯片工作时钟无同步或同源需求，则采用各种专用晶振提供所需其时钟频率，从而避免多级时钟生成与分配电路设计过于冗余。

功能业务\计算资源可扩展的多类型接口模块，主要技术特点在于可扩展接口类型丰富，扩展接口连接大量各种类型信号连线，支持类型丰富支持业务\计算资源扩展，详细介绍如下：

软连接型业务扩展接口模块，是采用支持软连接形态的可扩展接口类型(例如羊角插座、并行排线插座等)，连接至内部数字处理与数据存储模块，接口连接大量包括普通IO信号、时钟信号、电源信号等在内的各种类型信号连线。从而具备针对具有特殊应用需求的地面大型通信、雷达、电子对抗、导航等系统终端设备，以软连接形态扩展出具有特别功能的业务模块。

硬连接型业务扩展接口模块，是采用支持硬连接形态的可扩展接口类型(例如多管脚FMC插座、高速GPIO扩展插座等)，连接至内部数字处理与数据存储模块，接口连接大量包括高速信号、时钟信号、电源信号等在内的各种类型信号连线。从而具备针对具有特殊应用需求的地面大型通信、雷达、电子对抗、导航等系统终端设备，以硬连接形态扩展出具有特别功能的业务模块。

支持多电压大电流的电源模块，主要技术特点在于多路多种电压和电流的转换支持能力，详细介绍如下：

大电流输入输出设计，电源模块接收外部电源输入，完成电源二次转换，给各业务模块提供工作需要电压，需要充分考虑数字处理与数据存储模块所需的较大工作电流，进行大电流电路设计。

多电压输出设计，系统各类组成模块及其各类功能芯片，对电压类型需求较多，需要依托DC-DC、LDO等电源芯片，综合分配，提供等于或者低于系统输入电压以下的所有内部所需工作电压，进行多电压变换设计。

专用高效散热结构组件，主要技术特点在于结合通用系统的电路布局进行共形散热结构设计，散热效率较高，详细介绍如下：

设计铜板凸台紧贴FPGA、DSP、DDR等高热器件，铜板上适当开一些通孔，便于散热器紧贴关键器件安装以后，其他部分芯片热量散发有必要的空气交换路径，铜板上采用嵌入式方法安装多个密闭铜管，灌装高导热系数的导热介质后铜管接入散热片区域，从而将热量传导至密集金属散热片。

根据主板系统在终端设备机箱内部安装的位置，及其它有源发热模组的分布，设计专用散热风道，经过专用高效散热结构组件的密集金属散热片部分，由专用风扇以抽风形式，实现系统工作时的散热需求。

专用高效散热结构组件设计示意如图4所示，其主体呈L型设计，一端为接触式铜板，通过嵌入铜板内部的灌装导热介质密闭铜管，连接时另外一端的密集型金属铝制散热片。

图5是本发明技术方案实例的设计框图，下面进一步介绍其主要电路设计、性能对比和实际效益等。

设计实例主要电路设计情况如下：包含了4路特定带宽的模拟输入低通/带通滤波电路，分别对应ADC数模转换芯片电路，采用了高一致性多路并行设计，完成4路并行信号采样功能；4路DAC模数转换芯片电路与各自对应的输出信号低通滤波电路，采用了高一致性多路并行设计，完成4路并行信号恢复功能；一片用于信息处理的DSP芯片，外接DDR芯片组和对外的两个千兆网口，并通过总线与所有4片FPGA芯片互联；三片用于数据处理的FPGA芯片分别编号FPGA1、FPGA2、FPGA3，均外接DDR芯片组，均接入两个万兆以太网络接口(SFP+形态)，三片FPGA之间通过多路信号线互联互通，其中FPGA1接入4路ADC芯片，FPGA1接入外部扩展接口，FPGA3接入4路DAC芯片，完成数字处理与数据存储模块功能以及外通信与数据交互模块功能。用于板上状态管理和参数配置的FPGA芯片，编号为FPGA4，通过多路信号线接入FPGA1、FPGA2、FPGA3芯片，同时连接多组状态显示用LED灯组，接入板上各类需要配置的芯片(含ADC、DAC、时钟分配、复位等芯片)，完成配置与状态管理模块功能；外部采样时钟(以400MHz为例)、10MHz、PPS等时频信号，输入多片时钟生成与分配芯片，配合本地晶振，输出满足内部各个类型器件工作所需的时钟信号，同时也对外输出10MHz、PPS等时频信号，完成时钟生成与分配模块功能；配置双BD9插座、羊角插座、FMC插座等形态的对外接口组件，完成可扩展接口模块功能；采用多组表贴式电源模块、DC-DC芯片、LDO芯片配合接入外部电源，进行电压变换，给各业务模块提供不同的工作电压，完成电源模块功能；专用散热结构组件紧贴各高温器件通过导热管和散热片实现散热，完成专用高效散热功能。

本发明技术方案实例的性能对比如下：现提供的某现有地面大型通信系统中，不同单机硬件电路系统中具有典型代表性的系统A和本通用硬件系统(可完全替代电路系统A)的对比如下表所示：

本发明技术方案实例的有益效果如下：通过与现有硬件系统的对比，展示了高性能通用硬件系统的技术优势和独特性。以往大型信号收发处理系统所需不同类型终端受限于处理资源需求以及功耗、体积、对外接口不统一等原因，各个终端硬件差异性较大。本发明中的通用硬件系统，采用了高一致性多信道信号收发设计，满足了多路信号收发处理所需的通道间高一致性需求，采用了比以往传统资源大4倍以上的FPGA，并且资源还可以通过模块扩展，同等资源下功耗较下降30％左右。系统定义了统一的外围接口和传输接口，不仅使接口统一，也具备了通过增加系统的数量基于万兆以太网互联来进行并行扩展的能力。该通用系统解决了某大型系统中不同终端设备硬件设计种类过多的问题，将具有差异性的需求用通用的硬件设计方法实现，这样可以大大降低了所需各类终端的开发难度，具有很好的自动化测试性，根据通用系统规范设计适合不同需求的业务终端，可以无缝接入到同一系统中，从而将某大系统开发周期由3～5年缩短至1～2年。

本发明满足了通信、雷达、电子对抗、导航等大型系统中，多种不同类型功能单机设备硬件的统一化需求，支持单路/多路信号接收、信号生成、信号转发、信道模拟、闭环收发等功能所需的高性能信号处理能力，多路高一致性并行ADC通道和DAC通道，数据处理、存储、计算资源丰富，且可通过单个系统主板接口扩展子板卡或者多个系统主板基于万兆以太网并行互联方式实现资源与能力扩展，从而支持规模化并行信号处理集群。硬件系统的统一使得器件种类减少，同一器件需求量增大，有利于降低硬件采购与制造成本、降低测试与维护难度，降低器件停产带来的设计变更风险，提高底层应用软件可统一维护性，仅需基于此系统进行各类应用软件开发即可以实现多种终端设备功能。

Claims (6)

1.一种支持高一致多信道并行收发的数字信号处理系统，其特征在于，包括：

ADC采样模块，用于接收多路并行模拟信号的数字转换，生成数字信号，其中，所述ADC采样模块具有多路高一致性且支持直接射频采样；

数字处理与数据存储模块，用于对所述数字信号进行处理，并存储启动加载程序和内部流程数据；DAC恢复与信号输出模块，用于将所述数字信号转换为所述多路并行模拟信号，其中，所述DAC恢复与信号的输出模块具有多路高一致性，所述输出模块用于输出低谐波模拟信号；

对外通信与数据交互模块，用于所述系统对外的通信、数据交互操作；

板上配置与状态管理模块，用于所述系统的状态管理和初始化参数配置；

时钟生成与分配模块，用于根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的高精度和多路一致的时钟信号需求；

多类型接口模块，用于针对具有特殊应用需求终端，扩展出具有特别功能的业务模块，实现系统的电路功能和处理资源的定制化扩展；

所述多信道并行收发的数字信号处理系统还包括：

电源模块，用于接收外部电源输入，并完成电源二次转换，为各业务模块提供工作需要电压和大额电流支撑；

散热结构组件，用于实现系统工作时的散热功能，其中，所述散热结构组件其主体呈L型设计，一端为接触式铜板，通过嵌入铜板内部的灌装导热介质密闭铜管，连接另外一端的密集型金属铝制散热片，所述接触式铜板的凸台紧贴系统高热器件；

所述ADC采样模块分别与所述数字处理与数据存储模块、所述板上配置与状态管理模块、所述时钟生成与分配模块电性连接；

所述ADC采样模块连接采样时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

所述ADC采样模块包括用于数字信号处理的第一FPGA芯片，以及与所述第一FPGA芯片连接的若干ADC芯片，其中，每个所述ADC芯片用于将射频信号转化为所述数字信号，所述ADC芯片的信号输出端的PCB布线设计为等长和阻抗标准化；

每个所述ADC芯片接入的所述时钟信号，是通过相位一致性和初相一致性控制方法生成所述采样时钟信号；

所述ADC采样模块包括多路射频接插件，所述多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输入端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

2.根据权利要求1所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述DAC恢复与信号输出模块分别与所述数字处理与数据存储模块、所述板上配置与状态管理模块、所述时钟生成与分配模块电性连接；

所述DAC恢复与信号输出模块连接时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；

所述DAC恢复与信号输出模块包括第二FPGA芯片，以及分别与所述第二FPGA芯片具有电性连接关系的若干DAC芯片，其中，每个所述DAC芯片用于将数字信号转化为所述射频信号，所述DAC芯片的信号输入端的PCB布线设计为等长和阻抗标准化；

每个所述DAC芯片接入所述时钟信号，是通过相位一致性和初相一致性控制方法生成所述时钟信号；

所述DAC恢复与信号输出模块包括多路射频接插件，所述多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输出端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。

3.根据权利要求2所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：

所述多类型接口模块包括：软连接型业务扩展接口模块，硬连接型业务扩展接口模块，第三FPGA芯片；

所述第三FPGA芯片分别与所述软连接型业务扩展接口模块和所述硬连接型业务扩展接口模块电性连接；

所述软连接型业务扩展接口模块包括羊角插座、并行排线插座；

所述硬连接型业务扩展接口模块包括多管脚FMC插座、高速GPIO扩展插座；所述多类型接口模块分别与所述数字处理与数据存储模块、所述对外通信与数据交互模块进行数据交互。

4.根据权利要求3所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：

所述对外通信与数据交互模块用于所述系统对外的通信、数据交互操作，支持多路千兆/万兆形态对外通信与数据交互；

所述对外通信与数据交互模块分别与所述数字处理与数据存储模块、所述多类型接口模块进行数据交互。

5.根据权利要求4所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：

所述时钟生成与分配模块包括第四FPGA芯片、时钟分配处理模块；所述第四FPGA芯片与所述时钟分配处理模块电性连接；

所述时钟生成与分配模块分别与所述ADC采样模块、所述DAC恢复与信号输出模块、所述数字处理与数据存储模块进行数据交互；

所述时钟生成与分配模块用于生成整个系统所需的各类所述时钟信号；

所述时钟分配处理模块包括第一级时钟分配芯片、第二级时钟分配芯片、频率晶振，其中，所述第一级时钟分配芯片将外部输入的采样信号时钟，分配给所述第二级时钟分配芯片，所述第二级时钟分配芯片用于生成所述时钟信号，所述频率晶振用于提供时钟频率，避免多级时钟生成与分配电路设计过于冗余。

6.根据权利要求5所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：

所述数字处理与数据存储模块包括所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片、DSP芯片、DDR存储芯片；

所述DSP芯片通过总线分别与所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片电性连接；

所述DDR存储芯片分别与所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片电性连接；

所述数字处理与数据存储模块用于对所述数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据，以多芯片互联组合方式实现海量计算资源。

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