CN116932450A - PCIe Retimer系统时钟架构及其工作方法 - Google Patents

PCIe Retimer系统时钟架构及其工作方法 Download PDF

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Abstract

本发明提供一种PCIe Retimer系统时钟架构及其工作方法，所述时钟架构包括根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器、低频同轴连接器SMA、带第二扩频时钟SSC的时钟源、交换矩阵和微控制单元MCU；根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器和低频同轴连接器SMA经交换矩阵连接；带第二扩频时钟SSC的时钟源与根复合体RC连接；第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵的控制端与微控制单元MCU连接。本发明能够在不需要对硬件进行修改的情形下实现各种时钟架构。

Description

PCIe Retimer系统时钟架构及其工作方法
技术领域
本发明涉及PCIe Retimer系统时钟架构技术领域，具体而言，涉及一种PCIeRetimer系统时钟架构及其工作方法。
背景技术
人工智能、云计算、大数据的快速发展，推动数据中心设备（服务器、存储阵列、交换机等）对数据传输的速度越来越高，PCIe（即PCI-Express，Peripheral ComponentInterconnect Express，高速串行计算机扩展总线标准）协议由PCIe 3.0发展到PCIe 4.0，传输速率从8GT/s提升到16GT/s，再发展到PCIe 5.0，传输速率将进一步提升到32GT/s。在PCIe Retimer系统中，PCIe设备之间的级联也越来越复杂，时钟架构也越来越多。
为了兼容各种各样的RC（Root Complex，根复合体）+Retimer（重定时器）+EP（EndPoint，终端设备）应用场景，各家公司开发出了多种时钟架构来满足要求，常见的时钟架构有CC架构（Common Clock Architecture，通用时钟架构）、DC架构（Data ClockArchitecture，数据时钟架构）、SRIS架构（Separate Refclk with Independent SSC，独立时钟开展频时钟架构）和SRNS架构（Separate Refclk with No SSC，独立时钟不开展频时钟架构）。具体如下：
(1)通用时钟架构
如图1所示，CC架构中，RC、Retimer和EP采用PCIe链接并共享同一个参考时钟，CC架构是PCIe Retimer系统时钟架构中最常用的一种时钟架构，采用通用时钟（CommonClock）支持SSC（Spread Spectrum Clock，扩频时钟）且对参考时钟的要求不如SRIS架构严苛。通用时钟对于频率稳定性的要求是±300 ppm。对于适用同一通用时钟作为参考时钟的PCIe设备，所有PCIe设备间的时钟偏斜（Clock Skew）必须保持在12ns以内，随着电路板规模越来越大，跨板级联数越来越多，CC架构对PCIe设备间布局布线形成巨大挑战。
(2)数据时钟架构
如图2所示，DC架构中，仅发送端需要参考时钟，接收端无需外部参考时钟，其依靠CDR技术（Clock Data Recovery，时钟数据恢复技术）从数据中恢复出参考时钟。DC架构是所有时钟架构中最易实现的一种时钟架构，其无需外部参考时钟，硬件架构最简单，成本也最低，但是当数据速率过高（如>5Gbps）之后，恢复出来的时钟信号抖动无法得到有效控制，使得误码率加大。因此，在PCIe 4.0及以上的系统中，DC架构使用的越来越少。
(3)独立时钟开展频时钟架构
如图3所示，SRNS架构中，收发端采用独立的参考时钟，但是不打开SSC。对于SRNS架构，其收发端独立使用不同的参考时钟，无需单独传递时钟，对布局布线的要求更宽松。SRNS架构允许±300ppm（600ppm）。
(4)独立时钟不开展频时钟架构
如图4所示，SRIS架构中，收发端采用独立的参考时钟，并且打开SSC。SRIS架构与SRNS架构类似，并且新引入了SSC的时钟处理技术，能降低时钟翻转引入的EMI（Electromagnetic Interference，电磁干扰）。在越来越复杂的场景下，此种时钟架构能有效提高系统稳定性，降低系统误码率，相信在未来会有越来越多的应用。
针对目前PCIe Retimer系统常用的四种时钟架构，通常只能选择一种时钟架构进行设计，一旦选定，后期很难调整为其他时钟架构。如果要调整时钟架构，一般的处理办法是重新进行硬件设计、重新采购器件并焊接调试，费时费力，耽误项目进度。
发明内容
本发明旨在提供一种PCIe Retimer系统时钟架构及其工作方法，以解决调整时钟架构需要重新进行硬件设计、重新采购器件并焊接调试的问题。
本发明提供的一种PCIe Retimer系统时钟架构，包括根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器、低频同轴连接器SMA、带第二扩频时钟SSC的时钟源、交换矩阵和微控制单元MCU；
所述根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器和低频同轴连接器SMA经交换矩阵连接；所述带第二扩频时钟SSC的时钟源与根复合体RC连接；所述第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵的控制端与微控制单元MCU连接。
进一步的，所述交换矩阵由若干个多路时钟扇出器构成。
进一步的，所述交换矩阵包括多路时钟扇出器MUX1、多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；
多路时钟扇出器MUX1的输入端A连接低频同轴连接器SMA，多路时钟扇出器MUX1的输入端B连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX1的输出端C连接多路时钟扇出器MUX3的输入端A，多路时钟扇出器MUX1的输出端D连接多路时钟扇出器MUX4的输入端A；
多路时钟扇出器MUX2的输入端A连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX2的输入端B连接根复合体RC，多路时钟扇出器MUX2的输出端C连接多路时钟扇出器MUX3的输入端B，多路时钟扇出器MUX2的输出端D连接多路时钟扇出器MUX4的输入端B；
多路时钟扇出器MUX3的输出端C连接多路时钟扇出器MUX5的输入端A，多路时钟扇出器MUX3的输出端D悬空；
多路时钟扇出器MUX4的输出端C经重定时器Retimer连接多路时钟扇出器MUX5的输入端B，多路时钟扇出器MUX4的输出端D悬空；
多路时钟扇出器MUX5的任一输出端连接终端设备EP。
进一步的，所述PCIe Retimer系统时钟架构的工作方法，包括：
微控制单元MCU通过控制第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵，实现各种时钟架构。
进一步的，实现的各种时钟架构包括CC架构、SRNS架构和SRIS架构。
进一步的，实现CC架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和多路时钟扇出器MUX1，控制打开多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；低频同轴连接器SMA不接外部时钟源；两条路径提供时钟实现CC架构：
第一条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX3的输出端C、多路时钟扇出器MUX5的输入端A以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP；
第二条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B、多路时钟扇出器MUX4的输出端C、重定时器Retimer、多路时钟扇出器MUX5的输入端B以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
进一步的，实现SRNS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接不带扩频时钟SSC的外部时钟源；
三条路径提供不带扩频时钟SSC的时钟，实现SRNS架构：
第一条路径：时钟源提供不带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
进一步的，实现SRIS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B和输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接带扩频时钟SSC的外部时钟源；
三条路径提供带扩频时钟SSC的时钟，实现SRIS架构：
第一条路径：时钟源提供带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、本发明在不需要对硬件进行修改的情形下，根据用户配置的时钟架构，通过微控制单元MCU控制控制第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵，即可实现各种时钟架构，满足不同场景的应用需求，兼容各种根复合体RC和终端设备EP。
2、本发明以软件的方式控制交换矩阵生成不同的时钟架构，能够缩短项目开发周期，节约硬件开发成本，减少重复开发硬件带来的工作量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为CC架构的示意图。
图2为DC架构的示意图。
图3为SRNS架构的示意图。
图4为SRIS架构的示意图。
图5为本发明实施例中PCIe Retimer系统时钟架构的示意图。
图6为本发明实施例中PCIe Retimer系统时钟架构实现CC架构的示意图。
图7为本发明实施例中PCIe Retimer系统时钟架构实现SRNS架构的示意图。
图8为本发明实施例中PCIe Retimer系统时钟架构实现SRIS架构的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
如图5所示，本实施例提出一种PCIe Retimer系统时钟架构，包括根复合体RC（图5、图6、图7和图8中的RC PCIe 设备）、重定时器Retimer、终端设备EP（图5、图6、图7和图8中的EP PCIe 设备）、带第一扩频时钟SSC的时钟发生器、低频同轴连接器SMA、带第二扩频时钟SSC的时钟源、交换矩阵和微控制单元MCU；
根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器和低频同轴连接器SMA经交换矩阵连接；带第二扩频时钟SSC的时钟源与根复合体RC连接；所述第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵的控制端与微控制单元MCU连接。
所述交换矩阵有若干个多路时钟扇出器构成。本实施例中所述交换矩阵由5片多路时钟扇出器构成，包括多路时钟扇出器MUX1、多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；
多路时钟扇出器MUX1的输入端A连接低频同轴连接器SMA，多路时钟扇出器MUX1的输入端B连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX1的输出端C连接多路时钟扇出器MUX3的输入端A，多路时钟扇出器MUX1的输出端D连接多路时钟扇出器MUX4的输入端A；
多路时钟扇出器MUX2的输入端A连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX2的输入端B连接根复合体RC，多路时钟扇出器MUX2的输出端C连接多路时钟扇出器MUX3的输入端B，多路时钟扇出器MUX2的输出端D连接多路时钟扇出器MUX4的输入端B；
多路时钟扇出器MUX3的输出端C连接多路时钟扇出器MUX5的输入端A，多路时钟扇出器MUX3的输出端D悬空；
多路时钟扇出器MUX4的输出端C经重定时器Retimer连接多路时钟扇出器MUX5的输入端B，多路时钟扇出器MUX4的输出端D悬空；
多路时钟扇出器MUX5的任一输出端（输出端C或输出端D）连接终端设备EP。
基于上述的PCIe Retimer系统时钟架构，PCIe Reimer系统上电后，微控制单元MCU进行初始化，解析用户配置的时钟架构，微控制单元MCU即可通过控制第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵，实现各种时钟架构，包括CC架构、SRNS架构和SRIS架构等等。具体地：
如图6所示，实现CC架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和多路时钟扇出器MUX1，控制打开多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；低频同轴连接器SMA不接外部时钟源；两条路径提供时钟实现CC架构，此时根复合体RC、重定时器Retimer和终端设备EP共用一个不带扩频时钟SSC的时钟：
第一条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX3的输出端C、多路时钟扇出器MUX5的输入端A以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP；
第二条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B、多路时钟扇出器MUX4的输出端C、重定时器Retimer、多路时钟扇出器MUX5的输入端B以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
如图7所示，实现SRNS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接不带扩频时钟SSC的外部时钟源；
三条路径提供不带扩频时钟SSC的时钟，实现SRNS架构，此时根复合体RC、重定时器Retimer和终端设备EP各自独立使用一个不带扩频时钟SSC的时钟：
第一条路径：时钟源提供不带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
如图8所示，实现SRIS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B和输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接带扩频时钟SSC的外部时钟源；
三条路径提供带扩频时钟SSC的时钟，实现SRIS架构，此时根复合体RC、重定时器Retimer和终端设备EP各自独立使用一个带扩频时钟SSC的时钟：
第一条路径：时钟源提供带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
通过上述可见，本发明的PCIe Retimer系统时钟架构具有如下优势：
1、本发明在不需要对硬件进行修改的情形下，根据用户配置的时钟架构，通过微控制单元MCU控制控制第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵，即可实现各种时钟架构，满足不同场景的应用需求，兼容各种根复合体RC和终端设备EP。
2、本发明以软件的方式控制交换矩阵生成不同的时钟架构，能够缩短项目开发周期，节约硬件开发成本，减少重复开发硬件带来的工作量。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种PCIe Retimer系统时钟架构，其特征在于，包括根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器、低频同轴连接器SMA、带第二扩频时钟SSC的时钟源、交换矩阵和微控制单元MCU；
所述根复合体RC、重定时器Retimer、终端设备EP、带第一扩频时钟SSC的时钟发生器和低频同轴连接器SMA经交换矩阵连接；所述带第二扩频时钟SSC的时钟源与根复合体RC连接；所述第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵的控制端与微控制单元MCU连接；
所述交换矩阵包括多路时钟扇出器MUX1、多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；
多路时钟扇出器MUX1的输入端A连接低频同轴连接器SMA，多路时钟扇出器MUX1的输入端B连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX1的输出端C连接多路时钟扇出器MUX3的输入端A，多路时钟扇出器MUX1的输出端D连接多路时钟扇出器MUX4的输入端A；
多路时钟扇出器MUX2的输入端A连接带第一扩频时钟SSC的时钟发生器，多路时钟扇出器MUX2的输入端B连接根复合体RC，多路时钟扇出器MUX2的输出端C连接多路时钟扇出器MUX3的输入端B，多路时钟扇出器MUX2的输出端D连接多路时钟扇出器MUX4的输入端B；
多路时钟扇出器MUX3的输出端C连接多路时钟扇出器MUX5的输入端A，多路时钟扇出器MUX3的输出端D悬空；
多路时钟扇出器MUX4的输出端C经重定时器Retimer连接多路时钟扇出器MUX5的输入端B，多路时钟扇出器MUX4的输出端D悬空；
多路时钟扇出器MUX5的任一输出端连接终端设备EP。
2.一种如权利要求1所述的PCIe Retimer系统时钟架构的工作方法，其特征在于，包括：
微控制单元MCU通过控制第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和交换矩阵，实现各种时钟架构。
3.根据权利要求2所述的PCIe Retimer系统时钟架构的工作方法，其特征在于，实现的各种时钟架构包括CC架构、SRNS架构和SRIS架构。
4.根据权利要求3所述的PCIe Retimer系统时钟架构的工作方法，其特征在于，实现CC架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器和多路时钟扇出器MUX1，控制打开多路时钟扇出器MUX2、多路时钟扇出器MUX3、多路时钟扇出器MUX4和多路时钟扇出器MUX5；低频同轴连接器SMA不接外部时钟源；两条路径提供时钟实现CC架构：
第一条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX3的输出端C、多路时钟扇出器MUX5的输入端A以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP；
第二条路径：时钟源提供的不带扩频时钟SSC的时钟依次经根复合体RC、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B、多路时钟扇出器MUX4的输出端C、重定时器Retimer、多路时钟扇出器MUX5的输入端B以及多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
5.根据权利要求3所述的PCIe Retimer系统时钟架构的工作方法，其特征在于，实现SRNS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭第一扩频时钟SSC、第二扩频时钟SSC、多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接不带扩频时钟SSC的外部时钟源；
三条路径提供不带扩频时钟SSC的时钟，实现SRNS架构：
第一条路径：时钟源提供不带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的不带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
6.根据权利要求3所述的PCIe Retimer系统时钟架构的工作方法，其特征在于，实现SRIS架构时，所述PCIe Retimer系统时钟架构的工作方法包括：
微控制单元MCU控制关闭多路时钟扇出器MUX1的输入端B和输出端D、多路时钟扇出器MUX2的输入端B和输出端C、多路时钟扇出器MUX3的输入端B、多路时钟扇出器MUX4的输入端A以及多路时钟扇出器MUX5的输入端B，控制打开第一扩频时钟SSC、第二扩频时钟SSC、时钟发生器以及交换矩阵中其余端口；低频同轴连接器SMA接带扩频时钟SSC的外部时钟源；
三条路径提供带扩频时钟SSC的时钟，实现SRIS架构：
第一条路径：时钟源提供带扩频时钟SSC的时钟给根复合体RC；
第二条路径：时钟发生器提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX2的输入端A、多路时钟扇出器MUX2的输出端D、多路时钟扇出器MUX4的输入端B和多路时钟扇出器MUX4的输出端C输出至重定时器Retimer；
第三条路径：外部时钟源提供的带扩频时钟SSC的时钟依次经多路时钟扇出器MUX1的输入端A、多路时钟扇出器MUX1的输出端C、多路时钟扇出器MUX5的输入端A和多路时钟扇出器MUX5的任一输出端输出至终端设备EP。
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