CN220543348U - 多路服务器的主板和服务器 - Google Patents

Abstract

本公开提供了多路服务器的主板和服务器。该多路服务器的主板包括：N组处理器，N组处理器中每一组处理器包括M个处理器；电源模块，被配置为向N组处理器提供电能；时序管理器，与电源以及N组处理器连接，其中，时序管理器被配置为控制电源模块向N组处理器供电；N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接。通过总线实现所有的处理器互连，从而处理器之间无需额外的芯片才能够进行通信，减少由于该芯片带来的通信延迟，并且在服务器上电的过程中无需考虑该芯片，使得上电的流程更加简单并易于实现。

Description

多路服务器的主板和服务器

技术领域

本公开的实施例涉及计算机技术领域，尤其涉及一种多路服务器的主板和服务器。

背景技术

随着用户对于服务器的性能要求越来越高，多路服务器的使用也越来越普遍。多路服务器在计算性能以及在可靠性上都比传统的单路服务器更具有优势。多路服务器通常是指四路、八路及更多路的服务器，其会有四个及以上的处理器，从而处理器之间的通信对于服务器性能的影响就会比较大。

一般多路服务器会有多块主板基板组成，不同主板基板上的处理器通常需要借助协同芯片组(Co-Operative Chipest，CC)芯片进行通信，这不仅会增加处理器之间的通信延迟，也对服务器上电造成了困难。

实用新型内容

本公开至少一个实施例提供一种多路服务器的主板和服务器，其提供了一种无需CC芯片的多路服务器的结构，不仅能够减少不同处理器之间的通信延迟，还能使服务器上电的流程简单易实现。

第一方面，本公开至少一个实施例提供一种多路服务器的主板，包括：N组处理器，N组处理器中每一组处理器包括M个处理器，其中，N为大于或等于4的整数，M为大于或等于1的整数；电源模块，被配置为向N组处理器提供电能；和时序管理器，与电源以及N组处理器连接，其中，时序管理器被配置为控制电源模块向N组处理器供电；其中，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：N块主板基板，其中，N块主板基板中任意两块主板基板是分立的、N块主板基板中的部分主板基板是分立的、或者N块主板基板中的所有主板基板属于同一块电路板；其中，N块主板基板中的每一块主板基板上设置有N个处理器中的一组处理器。

在根据第一方面提供的至少一个实施例中，时序管理器包括第一时序管理模块和N个第二时序管理模块，其中，第一时序管理模块与N个第二时序管理模块连接；N个第二时序管理模块分别对应于N组处理器，其中，N个第二时序管理模块中的每一个第二时序管理模块与对应的M个处理器连接。

在根据第一方面提供的至少一个实施例中，N块主板基板中的每一块主板基板上还设置有N个第二时序管理模块中的一个第二时序管理模块，第一时序管理模块设置在N块主板基板之外。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：时钟模块，与N*M个处理器连接，被配置为从N*M个处理器中的第一处理器接收第一时钟信号，将第一时钟信号扩展为N*M-1个第二时钟信号，并将N*M-1个第二时钟信号分别发送给N*M个处理器中除第一处理器之外的N*M-1个处理器，其中，第一时钟信号和第二时钟信号在时间上同步。

在根据第一方面提供的至少一个实施例中，在N块主板基板中的所有主板基板属于同一块电路板时，N*M个处理器中的任意两个处理器之间的总线采用走线实现；在N块主板基板中有分立的主板基板时，分立的主板基板上的处理器之间采用可拆卸的线缆实现处理器互连。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：N*M个第一拨码开关，分别连接到N*M个处理器，其中，N*M个第一拨码开关中的每一个第一拨码开关被配置为设定对应的一个处理器的编号。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：N个第二拨码开关，分别设置在N块主板基板上，其中，N个第二拨码开关中的每一个第二拨码开关被配置为设定对应的一块主板基板的编号。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括N个边带信号接口和N个时序信号接口，其中，N个边带信号接口分别设置在N块主板基板上，N个时序信号接口分别设置在N块主板基板上，其中，N个边带信号接口中的每一个边带信号接口经由缆或走线与第一时序管理模块连接，N个时序信号接口经由线缆或走线与第一时序管理模块连接，并且N个时序信号接口中的每一个时序信号接口经由走线与对应的第二时序管理模块连接。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：N*M个电压调节模块，与电源模块以及时序管理器连接，并分别与N*M个处理器连接，被配置为根据时序管理器的控制，将电源模块输出的电压转换为处理器所需的电压。

在根据第一方面提供的至少一个实施例中，多路服务器的主板还包括：N*M个第一晶振，分别与N*M个处理器连接；和N*M个第二晶振，分别与N*M个处理器连接；其中，N*M个第一晶振的频率高于N*M个第二晶振的频率。

在根据第一方面提供的至少一个实施例中，至少一条总线采用芯片间全局存储器互连xGMI总线、计算快速链接CXL总线、超径互连UPI总线、或者外部存储器接口xHMI总线。

在根据第一方面提供的至少一个实施例中，N*M个处理器中的任意一个处理器还包括外部设备接口，外部设备接口支持外围组件互联高速PCIe总线，并支持串行高级技术附件SATA总线、xHMI总线、xGMI总线、CXL总线、UPI总线、外部万兆以太网XGBE总线和图形输出协议GOP总线中的至少一种。

第二方面，本公开的至少一个实施例提供一种多路服务器，包括：如第一方面中任一项的多路服务器的主板。

第三方面，本公开的至少一个实施例提供一种上电控制方法，应用于如第一方面中任一项中的多路服务器的主板或应用于如第二方面中的多路服务器，方法包括：时序管理器接收N*M个处理器发送的进入睡眠状态信号；响应于确定N*M个处理器进入睡眠状态，时序管理器向电源模块发送正常电压控制信号，正常电压控制信号用于指示电源模块向N*M个处理器输出正常工作电压；时序管理器接收N*M个处理器发送的第一供电正常信号，第一供电正常信号指示处理器的供电为正常工作电压；时序管理器向N*M个处理器发送第二供电正常信号，第二供电正常信号指示处理器对供电状态进行确认；响应于接收到确认信号，时序管理器向电源模块发送电源重置信号，电源重置信号指示电源模块进行重置，确认信号指示处理器确认供电状态无异常；时序管理器接收N*M个处理器发送的重置完成信号，以完成上电。

在根据第三方面提供的至少一个实施例中，在接收到N*M个处理器发送的进入睡眠状态信号之前，方法还包括：响应于接通电源，时序管理器向电源模块发送唤醒电压控制信号，唤醒电压控制信号用于指示电源模块向N*M个处理器输出唤醒电压，其中，唤醒电压使N*M个处理器进入非正常工作的逻辑唤醒状态。

在根据第三方面提供的至少一个实施例中，时序管理器接收N*M个处理器发送的进入睡眠状态信号，包括：N个第二时序管理模块接收所对应的M个处理器中每一个处理器发送的进入睡眠状态信号；在N个第二时序管理模块中的每一个第二时序管理模块收到M个进入睡眠状态信号之后，N个第二时序管理模块向第一时序管理模块发送指示处理器处于睡眠状态的信号；在第一时序管理模块收到N个第二时序管理模块中的每一个时序管理模块发送的指示处理器处于睡眠状态的信号之后，第一时序管理模块确定N*M个处理器进入睡眠状态。

在根据第三方面提供的至少一个实施例中，时序管理器向电源模块发送正常电压控制信号，包括：由第一时序管理模块向N个第二时序管理模块发送正常工作电压的第一指示信号：响应于第一指示信号，N个第二时序管理模块中的每一个第二时序管理模块向电源模块发出M个第一使能信号，第一使能信号用于指示电源模块输出正常工作电压，并且M个第一使能信号中的每一个第一使能信号对应于一个处理器。

在根据第三方面提供的至少一个实施例中，时序管理器向电源模块发送唤醒电压控制信号，包括：由第一时序管理模块向N个第二时序管理模块发送唤醒电压的第二指示信号；响应于第二指示信号，N个第二时序管理模块中的每一个第二时序管理模块向电源模块发出M个第二使能信号，第二使能信号用于指示电源模块输出唤醒电压，并且M个第二使能信号中的每一个第二使能信号对应于一个处理器。

本公开一种多路服务器的主板、服务器及上电控制方法。该多路服务器的主板包括：N组处理器，N组处理器中每一组处理器包括M个处理器，其中，N为大于或等于4的整数，M为大于或等于1的整数；电源模块，被配置为向N组处理器提供电能；和时序管理器，与电源以及N组处理器连接，其中，时序管理器被配置为控制电源模块向N组处理器供电；其中，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接。通过总线实现所有的处理器互连，从而处理器之间无需额外的CC芯片才能够进行通信，减少由于CC芯片带来的通信延迟，并且在服务器上电的过程中无需考虑CC芯片，使得上电的流程更加简单并易于实现。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出了本公开至少一实施例提供的一种处理器的接口的框图；

图2示出了本公开至少一个实施例提供的一种双路服务器的主板200的示意图；

图3a和图3b示出了本公开至少一个实施例提供的多路服务器的主板的示意图；

图4示出了本公开至少一个实施例提供的多路服务器的主板内的处理器的连接关系的示意图；

图5示出了本公开至少一个实施例提供的多路服务器的主板上的处理器与时钟模块的示意图；

图6示出了本公开至少一个实施例提供的多路服务器的主板的示意图；

图7示出了至少一个实施例提供的一种上电控制方法的流程图；

图8a-图8d示出了本公开至少一个实施例提供的八路服务器的主板中的处理器的上电的流程。

具体实施例

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”、“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本公开一种多路服务器的主板、服务器及上电控制方法。该多路服务器的主板包括：N组处理器，N组处理器中每一组处理器包括M个处理器，其中，N为大于或等于4的整数，M为大于或等于1的整数；电源模块，被配置为向N组处理器提供电能；和时序管理器，与电源以及N组处理器连接，其中，时序管理器被配置为控制电源模块向N组处理器供电；其中，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接，至少一条总线采用芯片间全局存储器互连xGMI总线、计算快速链接CXL总线、超径互连UPI总线、或者外部存储器接口xHMI总线。通过总线实现所有的处理器互连，从而处理器之间无需额外的CC芯片才能够进行通信，减少由于CC芯片带来的通信延迟，并且在服务器上电的过程中无需考虑CC芯片，使得上电的流程更加简单并易于实现。

下面结合附图对本公开的实施例及其示例进行详细说明。除非特别说明，附图中相同的附图标记表示相同的组件、部件或元件。

图1示出了本公开至少一实施例提供的一种处理器100的接口的框图。

例如，在一些示例中，处理器100可以包括8个接口，接口G0、接口G1、接口G2、接口G3、接口G4、接口G5、接口P6和接口P7。这8个接口可以都是差分总线接口，例如，其可以支持PCIe(Peripheral Component Interconnect Express，外围组件互联高速)总线、SATA(Serial Advanced Technology Attachment，串行高级技术附件)总线、XGBE(10GigabitEthernet，万兆以太网)总线等，每个接口可以支持至少一种总线。处理器100的接口也可以支持xGMI(Socket/Inter-Chip Global Memory Interconnect，芯片间全局存储器互连)总线、UPI(Ultra Path Interconnect，超径互连)总线、CXL(Compute Express Link，计算快速链接)总线等可以用于处理器之间的连接的总线。可选地，处理器100的接口还可以是通用外部设备接口，例如通用外部存储器接口。

例如，接口G0-接口G3支持PCIe总线和xGMI总线，接口G4和接口G5支持PCIe总线、SATA总线和xGMI总线，接口P6支持PCIe总线和SATA总线、接口P7支持PCIe总线、SATA总线和XGBE总线。支持xGMI总线的接口可以用作处理器互相连接，实现处理器之间的通信。支持PCIe总线的接口可以用作连接PCIe设备，例如，接口P6可以连接PCIe Gen 5(第五代PCIe)设备，并兼容PCIe Gen 4-Gen 1设备。支持SATA总线的接口可以用作连接SATA设备，例如SATA硬盘。支持XGBE总线的接口可以用作连接以太网。

如图1所示，处理器100中有6个接口可以用作处理器互相连接，所有的接口都可以连接PCIe设备，并有4个接口可以连接SATA设备以及1个以太网接口。6个xGMI接口可以保证在处理器100需要和其它处理器连接时，有充足的处理器接口。此外可以设置接口在处理器100中的位置，从而为外部连线或者主板上的走线设计提供更多选择，提高产品的灵活性并适应更多的场景。比如，处理器100的8个接口均匀的分布在处理器100的四个边缘，或者8个接口平均地分布在处理器100的两个边缘，或者8个接口均设置在处理器100的一个边缘。例如4个接口在处理器100的左侧的边缘，而另外四个接口在处理器100的右侧的边缘，或者4个接口在处理器100的北/上侧的边缘，而另外四个接口在处理器100的南/下侧的边缘。

图1中用箭头示出了“南”和“北”的方向，可以理解地，图中的方向仅为示意处理器在图1中的方向，并不表示及限制处理器100在使用中的方向。依旧可以理解地，图1中的8个接口在处理器100中的位置仅作为示意并不限制真实的位置。

图2示出了本公开至少一个实施例提供的一种双路服务器的主板200的示意图。

例如，双路服务器的主板200包括主板基板201、第一处理器插槽204、第二处理器插槽205、内存接口206、内存接口207、内存接口208、内存接口209、处理器接口210、处理器接口211、处理器接口212、处理器接口213、处理器接口214、处理器接口215、处理器接口216、高速处理器217、处理器接口220、处理器接口221、处理器接口222、处理器接口223、处理器接口224、处理器接口225、处理器接口226和高速处理器227。处理器接口在图中用实线框表示。图中还有以斜线条纹填充的虚线框表示的第一处理器202和第二处理器203。例如，第一处理器202在图中位于第一处理器插槽204内部，并不表示第一处理器202是第一处理器插槽204的组成部分，而是示意第一处理器202和第一处理器插槽204的相对位置关系。例如，在实际应用中，第一处理器202是“插入”第一处理器插槽204的，第一处理器插槽204起到将第一处理器202牢固连接在主板201上的作用。第一处理器202和第一处理器插槽204在图中的比例并不表示真实的比例关系。第二处理器203与第二处理器插槽205的关系和第一处理器202与第一处理器插槽204的关系相同，在此不再赘述。第一处理器202和第二处理器203为相同的处理器，例如都采用图1中的处理器100。本公开的实施例中的处理器可以是中央处理器(Central Processing Unit，CPU)，比如X86架构的CPU。处理器插槽用于放置处理器，第一处理器插槽204用于放置第一处理器202，第二处理器插槽205用于放置第二处理器203，第一处理器202和第二处理器203并不是焊接或以其他形式固定连接在主板基板201上的，即第一处理器202和第二处理器203是可以从处理器插槽上拆卸下来的或者处理器可以被更换。可以理解地，本公开的实施例并不限制第一处理器插槽204和第二处理器插槽205的形状、尺寸及外观。

内存接口206和内存接口207连接到第一处理器插槽204，内存接口208和内存接口209连接到第二处理器插槽205。处理器接口210-处理器接口217连接到第一处理器插槽204，处理器接口220-处理器接口217连接到第二处理器插槽205。通过第一处理器插槽204，内存接口206-207和处理器接口210-处理器接口217可以连接到第一处理器202。通过第二处理器插槽205，内存接口208-内存接口209和处理器接口220-处理器接口227可以连接到第二处理器203。内存接口206-内存209可以通过主板基板201中的走线连接到第一处理器插槽204和第二处理器插槽205。类似地，处理器接口210-处理器接口217以及处理器接口220-处理器接口227可以通过主板基板201中的走线连接到第一处理器插槽204和第二处理器插槽205。可选地，内存接口206-内存209、处理器接口210-处理器接口217以及处理器接口220-处理器接口227还可以设置在处理器插槽上或者通过可拆卸的线缆连接到处理器插槽上。

内存接口206-内存接口209中的每个内存接口可以连接一组内存，例如6个或12个存储器作为一组内存。可选地，内存接口206-内存接口209连接到6个或12个双列直插式存储模块插槽。

处理器接口210-处理器接口217和处理器接口220-处理器接口227中的每一个处理器接口都支持外围组件互联高速PCIe总线。处理器接口210-处理器接口217和处理器接口220-处理器接口227中的每一个处理器接口还支持串行高级技术附件SATA总线、外部存储器接口xHMI总线和万兆以太网XGBE总线中的至少一种。即，每一个处理器接口均支持两种以上的总线，可参照图1中处理器的接口的设置。

上文已经描述了双路服务器的主板的结构。下面将结合附图描述本公开至少一个实施例提供的多路服务器的主板。

在一些实施例中，多路服务器的主板包括：N组处理器，N组处理器中每一组处理器包括M个处理器，其中，N为大于或等于4的整数，M为大于或等于1的整数；电源模块，被配置为向N组处理器提供电能；和时序管理器，与电源以及N组处理器连接，其中，时序管理器被配置为控制电源模块向N组处理器供电；其中，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接，至少一条总线采用芯片间全局存储器互连xGMI总线、计算快速链接CXL总线、超径互连UPI总线、或者外部存储器接口xHMI总线。

多路服务器的主板中可以设置有两个及两个以上的处理器，例如2个、4个、8个、16个、32个甚至更多个。前面已经介绍了双路服务器的主板，双路服务器的两个处理器通常都会设置在同一块主板基板上，而随着处理器的数量增加，使用一块主板基板放置多个处理器会使得主板的面积很大，这对主板的设计生产带来更高的要求并且过大面积的主板并不利于实际应用。

本公开的实施例中提供的多路服务器主要针对三路服务器、四路服务器、八路服务器、十六路服务器、三十二路服务器等，即多路服务器中处理器的数量是大于或等于3的整数。例如，N等于3、4、5、6、8、16等，M等于1、2、4等。比如，八路服务器可以有4组处理器，此时M等于2，N等于4。四路服务器可以有4组处理器，此时M等于1，N等于4。又如N等于3、M等于表示共有3组处理器，每组处理器有1个处理器。

在本实施例中，将处理器进行了分组，这可以更便于设计主板的布局、更好的管理处理器上电等流程。例如，可以统一处理器接口的连接方式，如图4。

在一些实施例中，处理器的分组可以对应于主板基板。例如，多路服务器的主板还包括：N块主板基板，其中，N块主板基板中任意两块主板基板是分立的、N块主板基板中的部分主板基板是分立的、或者N块主板基板中的所有主板基板属于同一块电路板；其中，N块主板基板中的每一块主板基板上设置有N个处理器中的一组处理器。

本实施例中，主板基板可以是独立的或者仅是一块电路板的一部分。例如，N块主板基板同属于一块电路板，则所有的处理器均可以使用电路板中的走线实现互相连接。如果N块主板基板都是相互独立的，即分立的，则不同的主板基板上的处理器要通过线缆连接，相同主板基板上的处理器可以通过走线连接。类似的，如果N块主板基板中有一部分主板基板属于同一块电路板，另一部分主板基板属于其他电路板，则相同电路板上的主板基本上的处理器可以通过走线连接，而不同电路板上的处理器需要通过线缆连接。例如，八路服务器的主板可以包括4块主板基板，每块主板基板上有两个处理器。四路服务器的主板可以包括2块主板基板，每块主板基板上有两个处理器。如此，八路服务器的主板和四路服务器的主板可以都使用例如图2中的双路服务器的主板来实现，即双路服务器的主板作为本实施例中的主板基板。类似的，八路服务器的主板可以使用四路服务器的主板来实现。比如八路服务器的主板也可以包括2块主板基板，每块主板基板上有四个处理器，而四路服务器的主板可以仅包括1块主板基板，每块主板基板上有四个处理器。在这种情况下，八路服务器的主板就可以使用2个四路服务器的主板来实现。可选地，多路服务器的主板还可以使用单路服务器的主板来实现，例如将多个单路服务器的主板进行拼接并根据多路服务器的需求进行连接。本文中没有描述单路服务器的主板，可以理解地，单路服务器可采用现有的架构，在此不作限制。

在本实施例中，电源模块与N块主板基板连接，从而为N*M个处理器供电。电源模块可以设置在N块主板基板之外，例如，另有一块主板基板用于放置处理器之外的其他部件。电源模块也可以设置在N块主板基板中的一块主板基板上。电源模块提供电源接口，从而外部的电源线可以接入电源模块。类似地，时序管理器也可以设置在N块主板基板之外，例如和电源模块设置在同一块专用的主板基板上。时序管理器还可以设置在N块主板基板中的一块主板基板上。

可选地，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接。为了实现任意两个处理器之间的互连，任意两个处理器至少需要一条总线连接，即任意两个处理器需要各自提供一个接口用于互连。例如图1中的处理器的接口，在有四个处理器需要互连时，可以选择任意两个处理器之间通过一条或两条总线进行互连。在有八个处理器需要互连时，可以选择仅使用一条总线。在处理器具有很多接口，可以选择更多的总线进行互连，从而提高处理器之间的通信性能。

图3a和图3b示出了本公开至少一个实施例提供的多路服务器的主板的示意图。

在图3a中，以多路服务器的主板300包括2块主板基板和4个处理器为例进行描述。如图3a所示，多路服务器的主板300包括主板基板310、主板基板320、处理器311、处理器312、处理器321、处理器322、电源模块330和时序管理器330。处理器311和处理器312设置在主板基板310上，处理器321和处理器322设置在主板基板320上。电源模块330与主板基板310以及主板基板320连接。时序管理器340与处理器311、处理器312、处理器321、处理器322以及电源模块330连接。电源模块330为时序管理器340、处理器311、处理器312、处理器321和处理器322、以及外部设备供电。处理器311、处理器312、处理器321和处理器322中的任意两个处理器通过一条或两条总线连接，连接方式可参见图4的描述。

图4示出了本公开至少一个实施例提供的多路服务器的主板内的处理器的连接关系的示意图。

为了更清楚的示意处理器之间的连接方式，图4仅示出了主板基板和处理器，而未示出其他器件或接口，这并不表示其他器件或接口不存在。并且为了便于理解，图4中的多路服务器的主板仅包括四个处理器，可以理解地，八路服务器、十六路服务器以及更多路的服务器也可以采用图4示出的处理器的连接方式。

例如，在图4中，多路服务器的主板400包括主板基板410和主板基板420。主板基板410上有处理器411和处理器412。主板基板420上有处理器421和处理器422。主板基板410和主板基板420可以均采用如图2所示的双路服务器的主板200实现。主板基板410和主板基板420可以是在同一个平面上，即主板基板410和主板基板420为同一块电路板。主板基板410和主板基板420还可以是在不同平面上，例如主板基板410和主板基板420是堆叠起来的，主板基板410和主板基板420属于不同层。处理器411的接口G2连接到处理器421的接口G0，处理器411接口G0连接到处理器412的接口G2，处理器411的接口G5连接到处理器422的接口G4，处理器412的接口G0连接到处理器422的接口G2，处理器412的接口G4连接到处理器421的接口G5，处理器421的接口G2连接到处理器422的接口G0。图4中没有被连接接口可以用于连接外部设备，比如PCIe设备、SATA设备、网络设备等。除了图4中的连接方式之外，两个处理器之间可以则任意编号的接口进行互连，例如接口G1、接口G4等，只要一个接口可以支持xHMI总线就可以作为处理器互连的接口。

图4中的主板基板410上的处理器411和处理器412可以是走线连接的，主板基板410上的处理器411和主板基板420上的处理器421可以是通过线缆连接的。

图4中的任意两个处理器通过一条总线(也可以是一组总线)连接，例如处理器411和处理器412、处理器421以及处理器422都通过一条总线连接。可选的，任意两个处理器还可以通过两条总线连接，在不需要负载很多外部设备的时候，可以通过增加处理器互连所使用的总线数量来提供处理器之间的数据通信性能。可选地，处理器互连的至少一条总线采用芯片间全局存储器互连xGMI总线、计算快速链接CXL总线、超径互连UPI总线、或者外部存储器接口xHMI总线。

采用本公开至少一个实施例所提供的多路服务器的主板，该主板中的处理器之间通过xHMI总线互连，无需额外的CC芯片，从而可以减少经由CC芯片实现处理器之间的通信带来的延迟，还可以降低成本。

可选地，N*M个处理器中的任意一个处理器还包括外部设备接口，外部设备接口支持外围组件互联高速PCIe总线，并支持串行高级技术附件SATA总线、外部存储器接口xHMI总线、外部万兆以太网XGBE总线和图形输出协议GOP总线中的至少一种。例如，处理器311还包括5个外部设备接口，这5个外部设备接口也支持xHMI总线等。

可选地，时序管理器包括第一时序管理模块和N个第二时序管理模块，其中，第一时序管理模块与N个第二时序管理模块连接；N个第二时序管理模块分别对应于N组处理器，其中，N个第二时序管理模块中的每一个第二时序管理模块与对应的M个处理器连接。本实施例中，第一时序管理模块和第二时序管理模块可以采用复杂可编程逻辑器件(ComplexProgrammable Logic Device，CPLD)实现。

进一步可选地，N块主板基板中的每一块主板基板上还设置有N个第二时序管理模块中的一个第二时序管理模块，第一时序管理模块设置在N块主板基板之外。

例如，图3b中的时序管理器340包括第一时序管理模块341、第二时序管理模块342和第二时序管理模块343。第一时序管理模块341设置在主板基板310和主板基板320之外，第二时序管理模块342设置在主板基板310上，第二时序管理模块343设置在主板基板320上。第二时序管理模块342连接处理器311和处理器312，第二时序管理模块343连接处理器321和处理器322。第一时序管理模块341、第二时序管理模块342和第二时序管理模块343均连接到电源模块330。

可选地，多路服务器的主板还包括：开机键接口，与第一时序管理模块以及N个第二时序管理模块连接。开机键接口连接到开机键。开机键被触发(例如被按下)时，经由开机键接口向向第一时序管理模块以及N个第二时序管理模块发送开机信号。例如，开机键接口分别与图3b中的第一时序管理模块341、第二时序管理模块342以及第二时序管理模块343连接。

可选地，多路服务器的主板还包括：N*M个电压调节模块，与电源模块以及时序管理器连接，并分别与N*M个处理器连接，被配置为根据时序管理器的控制，将电源模块输出的电压转换为处理器所需的电压。例如，图3b中的主板基板310上设置有2个电压调节模块，分别连接处理器311、处理器312、电源模块330以及第二时序管理模块342；主板基板320上也设置有2个电压调节模块，分别连接处理器321、处理器322、电源模块330以及第二时序管理模块343。

可选地，多路服务器的主板还包括：N*M个第一拨码开关，分别连接到N*M个处理器，其中，N*M个第一拨码开关中的每一个第一拨码开关被配置为设定对应的一个处理器的编号。多路服务器的主板还包括：N个第二拨码开关，分别设置在N块主板基板上，其中，N个第二拨码开关中的每一个第二拨码开关被配置为设定对应的一块主板基板的编号。例如，主板基板310上总共有3个拨码开关，第二拨码开关用于设定主板基板310的编号、2个第一拨码开关分别与处理器311和处理器312连接，分别用于设定处理器311和处理器312的编号。通过拨码开关，时序管理器可以分辨信号来源，例如是来自哪一块主板基板、哪一个处理器等。

可选地，多路服务器的主板还包括N个边带信号接口和N个时序信号接口，其中，N个边带信号接口分别设置在N块主板基板上，N个时序信号接口分别设置在N块主板基板上，其中，N个边带信号接口中的每一个边带信号接口经由缆或走线与第一时序管理模块连接，N个时序信号接口经由线缆或走线与第一时序管理模块连接，并且N个时序信号接口中的每一个时序信号接口经由走线与对应的第二时序管理模块连接。例如，主板基板320上设置有1个边带信号接口和1个时序信号接口，边带信号接口和时序信号接口均通过走线或线缆连接到第一时序管理模块341。边带信号接口用于传输例如各个处理器的编号信息等无需实时传输的信号。时序信号接口用于传输用于处理器上电的时序信号，其对时效性要求高。

可选地，N块主板基板上中的每一块主板基板还可以包括USB(Universal SerialBus，通用串行总线)接口/插槽、网络接口、低速的外部接口等。低速接口例如是M.2接口、执行伺服器远端管理控制器(Baseboard Management Controller，BMC)的接口、350网卡接口等。

可选地，多路服务器的主板还包括：时钟模块，与N*M个处理器连接，被配置为从N*M个处理器中的第一处理器接收第一时钟信号，将第一时钟信号扩展为N*M-1个第二时钟信号，并将N*M-1个第二时钟信号分别发送给N*M个处理器中除第一处理器之外的N*M-1个处理器，其中，第一时钟信号和第二时钟信号在时间上同步。在一些实施方式中，第一时钟信号是第一处理器生成的。例如，第一处理器从外部接收到初始时钟信号，第一处理器根据该初始时钟信号生成了频率/周期不同的第一时钟信号。比如，第一处理器连接一个48MHz的晶振，第一处理器根据该48MHz的时钟信号，生成一个100MHz的时钟信号并输出给时钟模块，从而时钟模块输出例如7个100MHz的时钟信号。

图5示出了本公开至少一个实施例提供的多路服务器的主板上的处理器与时钟模块的示意图。

图5沿用图3a和图3b中的处理器为例。为了凸出处理器和时钟模块的关系，图5仅示出图3a和图3b中的处理器而并未示出其他器件。在图5中，处理器311、处理器312、处理器321和处理器322均与时钟模块500连接。其中，处理器311被作为主处理器，其还有一个时钟接口，由时钟接口输入第一时钟信号。处理器311将第一时钟信号输出给时钟模块500。时钟模块500根据第一时钟信号，生成3个第二时钟信号，并将3个第二时钟信号分别输出至处理器312、处理器321和处理器322。在本实施例中，第一时钟信号和第二时钟信号是同步的时钟信号，也可以理解为是相同的时间信号。

例如，时钟模块500为时钟扩展芯片，其可以将输入的时钟信号扩展为多个时钟信号，并且扩展出来的时钟信号与输入的时钟信号是时间上同步。从而处理器311、处理器312、处理器321和处理器322在时间上是同步的，也无需其他时间同步操作。

可选地，输入处理器311的还可以是初始时钟信号，然后处理器311根据初始时钟信号生成第一时钟信号，初始时钟信号可以与第一时钟信号在时间上不同步，但第一时钟信号和第二时钟信号在时间上是同步的。如此，处理器311和处理器312、处理器321以及处理器322时钟的都是使用第一时钟信号进行工作，从而保证处理器之间的时间同步。

可选地，多路服务器的主板还包括：N*M个第一晶振，分别与N*M个处理器连接；和N*M个第二晶振，分别与N*M个处理器连接；其中，N*M个第一晶振的频率高于N*M个第二晶振的频率。

例如，图5中的处理器311包括晶振接口501和晶振接口502，处理器312包括晶振接口503和晶振接口504，类似地处理器321和处理器322也均包括2个晶振接口(晶振接口505、506、507和508)。其中，晶振接口501和晶振接口503连接低频晶振，晶振接口502和晶振接口504连接的是高频晶振。晶振接口501和晶振接口503连接到不同的晶振。可选的，晶振接口501和晶振接口503也可以连接到同一个晶振。本实施例中，低频晶振可以是频率为32KHz的晶振，高频晶振可以是频率为48MHz的晶振。

图6示出了本公开至少一个实施例提供的多路服务器的主板的示意图。

除了图3a、图3b和图5中已经介绍过的器件之外，主板基板310还包括拨码开关610、拨码开关611、拨码开关612、边带通信接口601、时序通信接口603、2个晶振32KTXAL和2个晶振48MXTAL。主板基板320还包括拨码开关620、拨码开关621、拨码开关622、边带通信接口602、时序通信接口604、2个晶振32KTXAL和2个晶振48MXTAL。其中，边带通信接口601、时序通信接口603、边带通信接口602和时序通信接口604与第一时序管理模块341连接。拨码开关610用于设定主板基板310的编号，拨码开关620用于设定主板基板320的编号，拨码开关611用于设定处理器311的编号，拨码开关612用于设定处理器312的编号，拨码开关621用于设定处理器321的编号，拨码开关622用于设定处理器322的编号。例如，拨码开关611、612、621和622可以设定000-111共8个编号，其采用二进制编码。拨码开关610和拨码开关620则可以设定00-11共4个编号。

在本公开的至少一个实施例还提供一种多路服务器，包括如上述任一实施例中描述的多路服务器的主板。在一些实现方式中，多路服务器还可以包括机箱，机箱内还设置有电源模块、散热结构、存储模块、网卡等。电源模块连接到多路服务器的主板，为主板提供电压。存储模块可以是PCIe存储器、SATA存储器等，存储模块可以作为主板的外部设备，通过主板上的接口连接。散热结构则可以对机箱内的主板等器件进行散热，从而使得多路服务器更好的工作。网卡可以直接插入主板上的插槽。机箱外表面可以设置多种接口，例如电源接口、显示器接口、存储设备接口、测试设备接口、USB接口、音频输入和音频输出接口等。

本公开的至少一个实施例还提供一种上电控制方法，应用于上述任一实施例中的多路服务器的主板或上述实施例中的多路服务器，方法包括：响应于接收到开机信号，由N*M个处理器向时序管理器发送进入睡眠状态信号；响应于确定N*M个处理器进入睡眠状态，由时序管理器控制电源模块向N*M个处理器输出正常工作电压；在N*M个处理器感知到正常工作电压之后，向时序控制器发送第一供电正常信号，第一供电正常信号指示处理器的供电为正常工作电压；响应于接收到第一供电正常信号，由时序管理器向N*M个处理器发送第二供电正常信号，第二供电正常信号指示处理器对供电状态进行确认；响应于接收到确认信号，由时序管理器向电源模块发送电源重置信号，使得电源模块进行重置，确认信号指示处理器确认供电状态无异常；在电源模块完成重置的预设时长后，由N*M个处理器向时序管理器发送重置完成信号，以完成上电。

图7示出了至少一个实施例提供的一种上电控制方法的流程图。

如图7所示，上电控制方法700包括如下步骤：

步骤S701，时序管理器接收N*M个处理器发送的进入睡眠状态信号。

步骤S702，响应于确定N*M个处理器进入睡眠状态，时序管理器向电源模块发送正常电压控制信号。其中，该正常电压控制信号用于指示电源模块向N*M个处理器输出正常工作电压。

步骤S703，时序管理器接收N*M个处理器发送的第一供电正常信号，第一供电正常信号指示处理器的供电为正常工作电压。

步骤S704，时序管理器向N*M个处理器发送第二供电正常信号，第二供电正常信号指示处理器对供电状态进行确认。步骤S705，响应于接收到确认信号，时序管理器向电源模块发送电源重置信号。其中，电源重置信号指示电源模块进行重置，确认信号指示处理器确认供电状态无异常。步骤S706，时序管理器接收N*M个处理器发送的重置完成信号，以完成上电。

下面以图3b中的多路服务器的主板300中的时序管理器340为例来描述处理器的上电过程。

在多路服务器的主板300接通电源的情况下，处理器和时序管理器可以接收到开机信号。例如，主板300的电源模块330接通了电源线，但仅接通电源线不代表主板300上的器件上电完成，尤其是处理器需要通过一定的流程后才可以完成上电。

在一些实施例中，在主板接通电源之后，响应于多路服务器的主板接通电源，由时序管理器控制电源模块向N*M个处理器输出唤醒电压，唤醒电压使N*M个处理器进入非正常工作的逻辑唤醒状态。例如，响应于接通电源，时序管理器向电源模块发送唤醒电压控制信号，唤醒电压控制信号用于指示电源模块向N*M个处理器输出唤醒电压，其中，唤醒电压使N*M个处理器进入非正常工作的逻辑唤醒状态。

例如，主板300的电源模块330接通直流电源线之后，时序管理器340会向电源模块330发送唤醒电压的使能信号，使得电源模块330向处理器311、处理器312、处理器321和处理器322同时提供唤醒电压。该唤醒电压可以使处理器311、处理器312、处理器321和处理器322进入非正常工作的逻辑唤醒状态，例如软关机状态。唤醒电压可以是S5电源的电压。

在一些实施例中，时序管理器向电源模块发送唤醒电压控制信号，包括：由第一时序管理模块向N个第二时序管理模块发送唤醒电压的指示信号；响应于唤醒电压的指示信号，N个第二时序管理模块中的每一个第二时序管理模块向电源模块发出M个唤醒电压的使能信号，该唤醒电压的使能信号用于指示电源模块输出唤醒电压，并且M个唤醒电压的使能信号中的每一个唤醒电压的使能信号对应于一个处理器。

例如，主板300接通直流电源线之后，第二时序管理模块342和第二时序管理模块343均向电源模块330发送唤醒电压的使能信号，使得电源模块330向处理器311、处理器312、处理器321和处理器322同时提供唤醒电压。

在一些实施例中，在电源模块稳定输出唤醒电压之后，电源模块向时序管理器发送唤醒电压的供电正常信号。例如，电源模块330在输出唤醒电压超过预设时长之后，确定唤醒电压输出稳定，比如1ms。在时序管理器接收到所有的唤醒电压的供电正常信号之后，向所有的处理器发送逻辑唤醒信号，使得处理器完成逻辑唤醒。这里的唤醒电压的供电正常信号的数量与处理器的数量相同。例如，时序管理器340向处理器311、处理器312、处理器321和处理器322同时发送RSMRST_L信号。

又如，电源模块330在稳定输出唤醒电压之后，向第二时序管理模块342和第二时序管理模块343发送唤醒电压的供电正常信号，第二时序管理模块342和第二时序管理模块343将该唤醒电压的供电正常信号透传给第一时序管理模块341。在第一时序管理模块341接收到两个唤醒电压的供电正常信号之后，第一时序管理模块341透过第二时序管理模块342向处理器311和处理器312发送RSMRST_L信号，第一时序管理模块341透过第二时序管理模块343向处理器321和处理器322发送RSMRST_L信号。

在执行步骤S701时。时序管理器340接收N*M个处理器发送的进入睡眠状态信号。响应于接收到开机信号，由N*M个处理器向时序管理器340发送进入睡眠状态信号。例如，开机信号可以是开机键触发的，这里的开机键类似于电脑的开机键。开机键被使用者按下之后，会产生一个上升沿或下降沿的信号，即为开机信号。开机键可以是经由开机键接口连接到时序管理器上的，时序管理器先接收到开机信号，然后透传给处理器。例如，时序管理器340接收到开机信号，然后时序管理器透传给处理器311、处理器312、处理器321和处理器322。又如，第一时序管理模块341接收到开机信号，将开机信号透传给第二时序管理模块342和第二时序管理模块343，然后第二时序管理模块342将开机信号透传给处理器311和处理器312，以及第二时序管理模块343将开机信号透传给处理器321和处理器322。

处理器在接收到开机信号之后，会向时序管理器340发送进入睡眠状态信号。本实施例中，进入睡眠状态信号可以是SLP_S3和SLP_S5的高电平信号。例如，处理器311、处理器312、处理器321和处理器322在接收到开机信号之后，分别会向时序管理器(例如图3a中的时序管理器340)发送进入睡眠状态信号。或者，如图3b所示，处理器311和处理器312分别向第二时序管理模块342发送进入睡眠状态信号，处理器321和处理器322分别向第二时序管理模块343发送进入睡眠状态信号，第二时序管理模块343向第一时序管理模块341发送处理器321和处理器322的进入睡眠状态信号。时序管理器在接收到所有的进入睡眠状态信号之后，确定处理器均进入睡眠状态。该睡眠状态也可以叫做待机状态、休眠状态等。

在一些实施例中，在N*M个处理器中的每一个处理器向所在主板基板上的第二时序管理模块发送进入睡眠状态信号；在N个第二时序管理模块中的每一个第二时序管理模块收到M个进入睡眠状态信号之后，向第一时序管理模块发送指示处理器处于睡眠状态的信号；在第一时序管理模块收到N个第二时序管理模块中的每一个时序管理模块发送的指示处理器处于睡眠状态的信号之后，确定N*M个处理器进入睡眠状态。例如，第二时序管理模块342将来自处理器311和处理器312的两个进入睡眠状态信号合并为一个信号后发送给第一时序管理模341，第二时序管理模块343将来自处理器321和处理器322的两个进入睡眠状态信号合并为一个信号后发送给第一时序管理模341。

执行步骤S702，响应于确定N*M个处理器进入睡眠状态，时序管理器向电源模块发送正常电压控制信号。其中，该正常电压控制信号用于指示电源模块向N*M个处理器输出正常工作电压。例如，时序管理器340在接收到处理器311、处理器312、处理器321和处理器322的四个进入睡眠状态信号之后，控制电源模块330向处理器311、处理器312、处理器321和处理器322输出正常电压。在一些实现方式中，时序管理器向电源模块输出正常工作电压的使能信号或者发送正常电压控制信号，从而电源模块向所有的处理器输出正常工作电压。本实施例中，正常工作电压例如是S0电源的电压。

在又一些实现方式中，由第一时序管理模块向N个第二时序管理模块发送正常工作电压的指示信号：响应于正常工作电压的指示信号，N个第二时序管理模块中的每一个第二时序管理模块向电源模块发出M个正常工作电压的使能信号，正常工作电压的使能信号用于指示电源模块输出正常工作电压，并且M个正常工作电压的使能信号中的每一个正常工作电压的使能信号对应于一个处理器。响应于M个第一使能信号，电源模块向与M个第一使能信号对应的M个处理器输出正常工作电压。例如，第一时序管理模块341向第二时序管理模块342和第二时序管理模块343发送正常工作电压的指示信号，第二时序管理模块342和第二时序管理模块343分别向电源模块330发送2个指示输出正常工作电压的使能信号，从而使得电源模块330向处理器311、处理器312、处理器321和处理器322输出正常电压。

执行步骤S703，时序管理器接收N*M个处理器发送的第一供电正常信号。其中，第一供电正常信号指示处理器的供电为正常工作电压。例如，处理器311、处理器312、处理器321和处理器322向时序管理器340发送正常工作电压的供电正常信号。或者，处理器311和处理器312向第二时序管理模块342发送正常工作电压的供电正常信号，处理器321和处理器322向第二时序管理模块343发送正常工作电压的供电正常信号。第二供电正常信号例如是power good信号。

执行步骤S704，时序管理器向N*M个处理器发送第二供电正常信号。其中，第二供电正常信号指示处理器对供电状态进行确认。例如，时序管理器340在收到4个第一供电正常信号之后，向处理器311、处理器312、处理器321和处理器322发送第二供电正常信号。或者，第一时序管理模块341在收到4个第一供电正常信号之后，向第二时序管理模块342和第二时序管理模块343发送第二供电正常信号，第二时序管理模块342和第二时序管理模块343将第二供电正常信号透传给处理器311、处理器312、处理器321和处理器322。

N*M个处理器在接收到第二供电正常信号之后，在当前的供电状态无误时，会向时序管理器发送确认信号。

执行步骤S705，响应于接收到确认信号，时序管理器向电源模块发送电源重置信号。其中，确认信号指示处理器确认供电状态无异常。电源重置信号指示电源模块进行重置。例如电源模块330接收到电源重置信号之后，会进行重置。

执行步骤S706，时序管理器接收N*M个处理器发送的重置完成信号，以完成上电。N*M个处理器在感知到电源模块重置之后，会在预设时长之后，向时序管理器发送重置完成信号。例如，预设时长为1ms，则在电源模块330重置的1ms之后，处理器311、处理器312、处理器321和处理器322向时序管理器340发送重置完成信号。或者，处理器311、处理器312、处理器321和处理器322经由第二时序管理模块342和第二时序管理模块343向第一时序管理模块341发送重置完成信号。可以理解地，电源模块重置并不代表电源断电。

上面结合四路服务器的处理器和时序管理器对处理器的上电进行了介绍，可以理解地，该方法同样可以推广到八路服务器或更多路的服务器中。例如，在八路服务器中，仅是第二时序管理模块的数量以及对应的处理器的数量增加，但是每个处理器需要经历上电的流程都与四路服务器的处理器相同。

图8a-图8d示出了本公开至少一个实施例提供的八路服务器的主板中的处理器的上电的流程。

八路服务器包括8个处理器，分别为CPU0、CPU1、CPU2、……和CPU7。主CPLD为第一时序管理模块，CPLD0-CPLD3均为第二时序管理模块。CPLD0-CPLD3分别设置在4块主板基板上，主板基板未在图中示出。主CPLD与CPLD0-CPLD3连接，CPLD0连接CPU0和CPU1，CPLD1连接CPU2和CPU3，CPLD2连接CPU4和CPU5，CPLD3连接CPU6和CPU7。

在图8a中，主CPLD接通电源之后，主CPLD向CPLD0发送CPU0和CPU1的唤醒电压的指示信号，主CPLD向CPLD1发送CPU2和CPU3的唤醒电压的指示信号，主CPLD向CPLD2发送CPU4和CPU5的唤醒电压的指示信号，主CPLD向CPLD3发送CPU6和CPU7的唤醒电压的指示信号。从而CPLD0向电源模块发送CPU0和CPU1的S5电源的使能信号，CPLD1向电源模块发送CPU2和CPU3的S5电源的使能信号，CPLD2向电源模块发送CPU4和CPU5的S5电源的使能信号，CPLD3向电源模块发送CPU6和CPU7的S5电源的使能信号。在电源模块向各个CPU供电S5电源的电压后，电源模块向CPLD0-CPLD3反馈PG信号，即power good信号。CPLD0-CPLD3各自向主CPLD发送CPU_S5_PWRGD信号，如图中步骤801。主CPLD在接收到所有的CPU_S5_PWRGD信号之后，向CPLD0-CPLD3发送CPU_RSMRST_L信号，如步骤802。CPLD0-CPLD3向各自连接的CPU透传该信号，以完成CPU的唤醒。图中相同的步骤表示其代表同一个时序阶段且没有时间差。

在图8b中，开机键触发步骤803，即开机键被按下时触发开机信号PWR_BTN发送至主CPLD。主CPLD而后向CPLD0发送CPU0/1_PWR_BTN、向CPLD1发送CPU2/3_PWR_BTN、向CPLD2发送CPU4/5_PWR_BTN、向CPLD3发送CPU6/7_PWR_BTN。CPLD0-3在接收到开机信号之后，将开机信号透传给对应的CPU，例如图中CPLD0将PWR_BTN信号发送给CPU0。在每一个CPU均收到开机信号之后，CPU反馈进入睡眠状态信号。例如，进入睡眠状态信号可以是图中的SLP_S3_L和SLP_S5_L输出的高电平信号。步骤804，CPLD0接收CPU0_S5、CPU0_S3、CPU1_S5和CPU1_S3，并向主CPLD发送CPU0/1_S5和CPU0/1_S3信号以表示CPU0和CPU1进入待机状态。CPLD1-CPLD3执行与CPLD1相同的操作。

在图8c中，主CPLD确定所有的CPU进入待机状态之后，执行步骤805，向CPLD0-CPLD3发送CPU_S0_EN信号。该信号指示电源模块输出S0电源的电压。CPLD0向电源模块输出CPU0_S0_EN和CPU1_S0_EN(在图中简化为EN)，使得电源模块向CPU0和CPU1输出S0电源的电压，并且电源模块在稳定输出S0电源的电压之后，向CPLD0反馈PG信号，以表示该电压正常输出。CPLD0接收到PG信号之后，向主CPLD发送CPU0/1_S0_PWRGD信号(步骤806)。CPLD1-CPLD3也执行与CPLD0相同的操作。

在主CPLD收到CPU0/1_S0_PWRGD信号、CPU2/3_S0_PWRGD信号、CPU4/5_S0_PWRGD信号和CPU6/7_S0_PWRGD信号之后，执行步骤807。主CPLD经由CPLD0-CPLD3向各个CPU透传CPU_POWERGOOD信号。CPU0-CPU7在确定供电状态正常之后，经由CPLD0-CPLD3向主CPLD透传CPU_PWRGD_OUT信号。然后执行步骤808，主CPLD和CPLD0-CPLD3相互发送CPU_PWROK信号，CPLD0-CPLD3和其连接的CPU也相互发送该信号(在图中相互发送示为双箭头)，相互连接的CPU之间也需要相互发送CPU_PWROK信号。图中的CPU0 SVI3 VR是CPU0的电压调节模块，其作用调节CPU0的工作电压。

在相互确认CPU的电压正常后，主CPLD向控制电源模块进行重置，例如图8c中的RST。

在电源模块重置后的预设时长后，各个CPU进行图8d中的步骤809，各个CPU进行重置且相互发送RESET_L信号，并经由CPLD0-CPLD3向主CPLD发送该信号，从而完成上电过程。

以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

值得注意的，本申请中的步骤流程图以及以上方法描述仅作为例示性的例子并且不旨在于要求或暗示必须按照给出的顺序进行各个实施例的步骤，某些步骤可以并行、彼此独立或按照其他适当的顺序执行。另外，诸如“其次”、“然后”、“接下来”等等的词语不旨在于限制步骤的顺序；这些词语仅用于引导读者通读这些方法的描述。

本申请中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。还需要指出的是，在本申请的装置和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。

有以下几点需要说明：(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (14)

1.一种多路服务器的主板，其特征在于，包括：

N组处理器，其中，所述N组处理器中每一组处理器包括M个处理器，其中，N为大于或等于3的整数，M为大于或等于1的整数；

电源模块，被配置为向所述N组处理器提供电能；和

时序管理器，与所述电源以及所述N组处理器连接，其中，所述时序管理器被配置为控制所述电源模块向所述N组处理器供电；

其中，N*M个处理器中的任意两个处理器之间通过至少一条总线相互连接。

2.根据权利要求1所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括：

N块主板基板，其中，所述N块主板基板中任意两块主板基板是分立的、所述N块主板基板中的部分主板基板是分立的、或者所述N块主板基板中的所有主板基板属于同一块电路板；

其中，所述N块主板基板中的每一块主板基板上设置有所述N组处理器中的一组处理器。

3.根据权利要求2所述的多路服务器的主板，其特征在于，所述时序管理器包括第一时序管理模块和N个第二时序管理模块，其中，所述第一时序管理模块与所述N个第二时序管理模块连接；

所述N个第二时序管理模块分别对应于所述N组处理器，其中，所述N个第二时序管理模块中的每一个第二时序管理模块与对应的M个处理器连接。

4.根据权利要求3所述的多路服务器的主板，其特征在于，所述N块主板基板中的每一块主板基板上还设置有所述N个第二时序管理模块中的一个第二时序管理模块，所述第一时序管理模块设置在所述N块主板基板之外。

5.根据权利要求1所述的多路服务器的主板，其特征在于，所述多路服务器的主板，还包括：

时钟模块，与所述N*M个处理器连接，被配置为从所述N*M个处理器中的第一处理器接收第一时钟信号，将所述第一时钟信号扩展为N*M-1个第二时钟信号，并将所述N*M-1个第二时钟信号分别发送给所述N*M个处理器中除所述第一处理器之外的N*M-1个处理器，

其中，所述第一时钟信号和所述第二时钟信号在时间上同步。

6.根据权利要求3所述的多路服务器的主板，其特征在于，

在所述N块主板基板中的所有主板基板属于同一块电路板时，所述N*M个处理器中的任意两个处理器之间的总线采用走线实现；

在所述N块主板基板中有分立的主板基板时，所述分立的主板基板上的处理器之间采用可拆卸的线缆实现处理器互连。

7.根据权利要求1所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括：

N*M个第一拨码开关，分别连接到所述N*M个处理器，其中，所述N*M个第一拨码开关中的每一个第一拨码开关被配置为设定对应的一个处理器的编号。

8.根据权利要求3所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括：

N个第二拨码开关，分别设置在所述N块主板基板上，其中，所述N个第二拨码开关中的每一个第二拨码开关被配置为设定对应的一块主板基板的编号。

9.根据权利要求3所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括N个边带信号接口和N个时序信号接口，

其中，所述N个边带信号接口分别设置在所述N块主板基板上，所述N个时序信号接口分别设置在所述N块主板基板上，

所述N个边带信号接口中的每一个边带信号接口经由缆或走线与所述第一时序管理模块连接，所述N个时序信号接口经由线缆或走线与所述第一时序管理模块连接，并且所述N个时序信号接口中的每一个时序信号接口经由走线与对应的第二时序管理模块连接。

10.根据权利要求1所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括：

N*M个电压调节模块，与所述电源模块以及所述时序管理器连接，并分别与所述N*M个处理器连接，被配置为根据所述时序管理器的控制，将所述电源模块输出的电压转换为处理器所需的电压。

11.根据权利要求1所述的多路服务器的主板，其特征在于，所述多路服务器的主板还包括：

N*M个第一晶振，分别与所述N*M个处理器连接；和

N*M个第二晶振，分别与所述N*M个处理器连接；

其中，所述N*M个第一晶振的频率高于所述N*M个第二晶振的频率。

12.根据权利要求1所述的多路服务器的主板，其特征在于，所述至少一条总线采用芯片间全局存储器互连xGMI总线、计算快速链接CXL总线、超径互连UPI总线、或者外部存储器接口xHMI总线。

13.根据权利要求1所述的多路服务器的主板，其特征在于，所述N*M个处理器中的任意一个处理器还包括外部设备接口，

所述外部设备接口支持外围组件互联高速PCIe总线，并支持串行高级技术附件SATA总线、xHMI总线、xGMI总线、CXL总线、UPI总线、外部万兆以太网XGBE总线和图形输出协议GOP总线中的至少一种。

14.一种多路服务器，其特征在于，包括：

如权利要求1-13中任一项所述的多路服务器的主板。