JP2543312B2 - コンピュ―タ・アセンブリ - Google Patents
コンピュ―タ・アセンブリInfo
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- JP2543312B2 JP2543312B2 JP5125926A JP12592693A JP2543312B2 JP 2543312 B2 JP2543312 B2 JP 2543312B2 JP 5125926 A JP5125926 A JP 5125926A JP 12592693 A JP12592693 A JP 12592693A JP 2543312 B2 JP2543312 B2 JP 2543312B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- wiring circuit
- edge connection
- switch control
- control module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
- G06F1/185—Mounting of expansion boards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
- G06F1/184—Mounting of motherboards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
- G06F1/188—Mounting of power supply units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Human Computer Interaction (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・アセン
ブリに関し、特にエッジ接続モジュールを有するアセン
ブリに関する。
ブリに関し、特にエッジ接続モジュールを有するアセン
ブリに関する。
【０００２】
【従来の技術】高性能コンピュータでは、基本記憶モジ
ュール（ＢＳＭ）と呼ばれる共通メモリ・モジュールを
共用するプロセッサの数が増加する傾向がある。これら
プロセッサと共通メモリ間の結合は、或る形のネットワ
ークにより行われる。この結合として、密結合多重処理
及び疎結合多重処理がある。ＩＢＭコーポレーションの
システム／３９０、９０００シリーズ（システム／３９
０はＩＢＭ社の商標である）は密結合多重処理システム
の一例である。密結合多重処理システムでは、複数個の
プロセッサが実記憶部を共用し、そして同じ制御プログ
ラムによって制御され、そして、互いに直接通信するこ
とができる。そして、密結合多重処理システムでは、Ｎ
個のプロセッサとＭ個のＢＳＭがある。全てのプロセッ
サは、例えばクロスバー・スイッチのようなＮｘＭ個の
スイッチを介してＢＳＭへ均等にアクセスし、このスイ
ッチにより或るプロセッサと現在アドレスされているメ
モリとの間にデータの記憶及び取り出しのためのパスが
選択される。疎結合多重処理システムでは、複数のプロ
セッサは、それぞれ自己の制御プログラムにより制御さ
れ、直接アクセス記憶装置へのアクセスを共用し、そし
て、複数個のプロセッサは、例えば制御情報を送るため
のチャネル間アダプタによって結合される。本発明は、
密結合多重処理システムに最適である。
ュール（ＢＳＭ）と呼ばれる共通メモリ・モジュールを
共用するプロセッサの数が増加する傾向がある。これら
プロセッサと共通メモリ間の結合は、或る形のネットワ
ークにより行われる。この結合として、密結合多重処理
及び疎結合多重処理がある。ＩＢＭコーポレーションの
システム／３９０、９０００シリーズ（システム／３９
０はＩＢＭ社の商標である）は密結合多重処理システム
の一例である。密結合多重処理システムでは、複数個の
プロセッサが実記憶部を共用し、そして同じ制御プログ
ラムによって制御され、そして、互いに直接通信するこ
とができる。そして、密結合多重処理システムでは、Ｎ
個のプロセッサとＭ個のＢＳＭがある。全てのプロセッ
サは、例えばクロスバー・スイッチのようなＮｘＭ個の
スイッチを介してＢＳＭへ均等にアクセスし、このスイ
ッチにより或るプロセッサと現在アドレスされているメ
モリとの間にデータの記憶及び取り出しのためのパスが
選択される。疎結合多重処理システムでは、複数のプロ
セッサは、それぞれ自己の制御プログラムにより制御さ
れ、直接アクセス記憶装置へのアクセスを共用し、そし
て、複数個のプロセッサは、例えば制御情報を送るため
のチャネル間アダプタによって結合される。本発明は、
密結合多重処理システムに最適である。
【０００３】このシステムに最も重要な性能パラメータ
は、プロセッサ・サイクル時間、帯域幅、電気的なパス
の長さ、往復伝搬遅延時間、タイミングずれ（スキュ
ウ）等である。サイクル時間は、サイクル決定パス・エ
レメントを互いに可能なかぎり近接して設けることによ
って最小にされる。プロセッサとメモリ間の帯域幅は、
プロセッサとスイッチとの間そしてスイッチとＢＳＭと
の間の多数の平行接続線上を最も速いデータ速度でデー
タを伝送することによって達成される。電気的なパスの
長さは、異なった地点に設けられているが互いに相互接
続されている複数の機能ユニット上のデータ・ラッチ点
相互間の長さをナノ秒単位で測定した長さである。プロ
セッサからメモリへそしてメモリからプロセッサへの往
復伝搬遅延時間は、メモリの待ち時間として知られてい
る。タイミングずれは、或る点から他の点への経路の変
動に基づく電気的パスの長さの差である。
は、プロセッサ・サイクル時間、帯域幅、電気的なパス
の長さ、往復伝搬遅延時間、タイミングずれ（スキュ
ウ）等である。サイクル時間は、サイクル決定パス・エ
レメントを互いに可能なかぎり近接して設けることによ
って最小にされる。プロセッサとメモリ間の帯域幅は、
プロセッサとスイッチとの間そしてスイッチとＢＳＭと
の間の多数の平行接続線上を最も速いデータ速度でデー
タを伝送することによって達成される。電気的なパスの
長さは、異なった地点に設けられているが互いに相互接
続されている複数の機能ユニット上のデータ・ラッチ点
相互間の長さをナノ秒単位で測定した長さである。プロ
セッサからメモリへそしてメモリからプロセッサへの往
復伝搬遅延時間は、メモリの待ち時間として知られてい
る。タイミングずれは、或る点から他の点への経路の変
動に基づく電気的パスの長さの差である。
【０００４】本出願人の米国特許第５、０５８、０５３
は、メモリ・モジュールを介して一方向の情報流れを有
するシステムにおけるこれら重要なパラメータのいくつ
かを与える一つのシステムを示している。又、複数のメ
モリ・モジュール、ＢＳＭ、および要求・応答スイッチ
を有するパッケージが、たとえが、本出願人の米国特許
第５、１６８、３４７号に示されている。
は、メモリ・モジュールを介して一方向の情報流れを有
するシステムにおけるこれら重要なパラメータのいくつ
かを与える一つのシステムを示している。又、複数のメ
モリ・モジュール、ＢＳＭ、および要求・応答スイッチ
を有するパッケージが、たとえが、本出願人の米国特許
第５、１６８、３４７号に示されている。
【０００５】
【発明が解決しようとする課題】本発明は、プロセッサ
とＢＳＭ間のパスの長さの短縮を実現できるコンピュー
タ・アセンブリを実現することを目的とする。
とＢＳＭ間のパスの長さの短縮を実現できるコンピュー
タ・アセンブリを実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明に従うコンピュー
タ・アセンブリは、支持フレームと、第１表面及び第２
表面を有し、上記支持フレーム内に設けられた第１相互
接続配線回路ボードと、上記第１表面に垂直な面に配置
されて、上記支持フレーム内に滑動的に装着された少な
くとも３つの第１平坦状パッケージであって、該第１平
坦状パッケージのそれぞれは、電力供給セクション及び
該電力供給セクションに結合され該電力供給セクション
から電力を受け取るエッジ接続モジュールを有し、該エ
ッジ接続モジュールは、基板及び該基板上に配列された
複数個の半導体チップを有し、上記エッジ接続モジュー
ルのエッジは第１コネクタを介して上記第１相互接続配
線回路ボードの上記第１表面に接続され、１つの第１平
坦状パッケージのエッジ接続モジュールはスイッチ制御
モジュールとして働き、残りの複数個の第１平坦状パッ
ケージのエッジ接続モジュールはそれぞれプロセッサと
して働く上記第１平坦状パッケージと、上記第１相互接
続配線回路ボードの第２表面に第２コネクタをそれぞれ
介して接続された複数個の第１メモリ・カードとを備
え、該複数個の第１メモリ・カードのそれぞれは、該第
１メモリ・カードの平面が上記スイッチ制御モジュール
として働くエッジ接続モジュールの平面に直交する平面
内になるように、上記第２表面のうち、上記スイッチ制
御モジュールとして働く上記エッジ接続モジュールに対
向する位置に設けられ、上記プロセッサとして働く複数
個のエッジ接続モジュールは上記スイッチ制御モジュー
ルとして働くエッジ接続モジュールを介して上記複数個
の第１メモリ・カードに接続され、そして上記第１相互
接続配線回路ボードは上記スイッチ制御モジュールとし
て働くエッジ接続モジュールの第１コネクタと上記複数
個の第２コネクタとを接続する配線を有することを特徴
とする。そして、上記複数個のプロセッサ、上記スイッ
チ制御モジュール及び上記第１メモリ・カードは、密結
合多重処理システムを構成することを特徴とする。そし
て、第１表面及び第２表面を有し、上記第１相互接続配
線回路ボードと平行に上記支持フレーム内に設けられた
第２相互接続配線回路ボードと、上記第２相互接続配線
回路ボードの上記第１表面に垂直な面に配置されて、上
記支持フレーム内に滑動的に装着された少なくとも３つ
の第２平坦状パッケージであって、該第２平坦状パッケ
ージのそれぞれは、電力供給セクション及び該電力供給
セクションに結合され該電力供給セクションから電力を
受け取るエッジ接続モジュールを有し、該エッジ接続モ
ジュールは、基板及び該基板上に配列された複数個の半
導体チップを有し、上記エッジ接続モジュールのエッジ
は、第３コネクタを介して上記第２相互接続配線回路ボ
ードの上記第１表面に接続され、１つの第２平坦状パッ
ケージのエッジ接続モジュールはスイッチ制御モジュー
ルとして働き、残りの複数個の第２平坦状パッケージの
エッジ接続モジュールはそれぞれプロセッサとして働く
上記第２平坦状パッケージと、上記第２相互接続配線回
路ボードの第２表面に第４コネクタをそれぞれ介して接
続された複数個の第２メモリ・カードとを備え、該複数
個の第２メモリ・カードのそれぞれは、該第２メモリ・
カードの平面が上記スイッチ制御モジュールとして働く
上記第２平坦状パッケージのエッジ接続モジュールの平
面に直交する平面内になるように、上記第２相互接続配
線回路ボードの第２表面のうち、上記スイッチ制御モジ
ュールとして働く上記エッジ接続モジュールに対向する
位置に設けられ、上記第２相互接続配線回路ボードに装
着された上記プロセッサとして働く複数個のエッジ接続
モジュールは上記スイッチ制御モジュールとして働くエ
ッジ接続モジュールを介して上記複数個の第２メモリ・
カードに接続され、そして上記第２相互接続配線回路ボ
ードは上記スイッチ制御モジュールとして働くエッジ接
続モジュールの第３コネクタと上記複数個の第４コネク
タとを接続する配線を有し、上記第１相互接続配線回路
ボードに装着された上記スイッチ制御モジュールとして
働く上記エッジ接続モジュールと上記第２相互接続配線
回路ボードに装着された上記スイッチ制御モジュールと
して働く上記エッジ接続モジュールとが互いに隣接し且
つ平行になるように、上記第１相互接続配線回路ボード
及び上記第２相互接続配線回路ボードが配置されてお
り、上記第１相互接続配線回路ボードに装着された上記
スイッチ制御モジュールとして働く上記エッジ接続モジ
ュールは、上記第２相互接続配線回路ボードの第１表面
に対向するエッジに設けられた第５コネクタを介して上
記第２相互接続配線回路ボードの第１表面に接続され、
該第２相互接続配線回路ボードは上記第５コネクタを上
記複数個の第４コネクタに接続する配線を有し、上記第
２相互接続配線回路ボードに装着された上記スイッチ制
御モジュールとして働く上記エッジ接続モジュールは、
上記第１相互接続配線回路ボードの第１表面に対向する
エッジに設けられた第６コネクタを介して上記第１相互
接続配線回路ボードの第１表面に接続され、該第１相互
接続配線回路ボードは上記第６コネクタを上記複数個の
第２コネクタに接続する配線を有することを特徴とす
る。
タ・アセンブリは、支持フレームと、第１表面及び第２
表面を有し、上記支持フレーム内に設けられた第１相互
接続配線回路ボードと、上記第１表面に垂直な面に配置
されて、上記支持フレーム内に滑動的に装着された少な
くとも３つの第１平坦状パッケージであって、該第１平
坦状パッケージのそれぞれは、電力供給セクション及び
該電力供給セクションに結合され該電力供給セクション
から電力を受け取るエッジ接続モジュールを有し、該エ
ッジ接続モジュールは、基板及び該基板上に配列された
複数個の半導体チップを有し、上記エッジ接続モジュー
ルのエッジは第１コネクタを介して上記第１相互接続配
線回路ボードの上記第１表面に接続され、１つの第１平
坦状パッケージのエッジ接続モジュールはスイッチ制御
モジュールとして働き、残りの複数個の第１平坦状パッ
ケージのエッジ接続モジュールはそれぞれプロセッサと
して働く上記第１平坦状パッケージと、上記第１相互接
続配線回路ボードの第２表面に第２コネクタをそれぞれ
介して接続された複数個の第１メモリ・カードとを備
え、該複数個の第１メモリ・カードのそれぞれは、該第
１メモリ・カードの平面が上記スイッチ制御モジュール
として働くエッジ接続モジュールの平面に直交する平面
内になるように、上記第２表面のうち、上記スイッチ制
御モジュールとして働く上記エッジ接続モジュールに対
向する位置に設けられ、上記プロセッサとして働く複数
個のエッジ接続モジュールは上記スイッチ制御モジュー
ルとして働くエッジ接続モジュールを介して上記複数個
の第１メモリ・カードに接続され、そして上記第１相互
接続配線回路ボードは上記スイッチ制御モジュールとし
て働くエッジ接続モジュールの第１コネクタと上記複数
個の第２コネクタとを接続する配線を有することを特徴
とする。そして、上記複数個のプロセッサ、上記スイッ
チ制御モジュール及び上記第１メモリ・カードは、密結
合多重処理システムを構成することを特徴とする。そし
て、第１表面及び第２表面を有し、上記第１相互接続配
線回路ボードと平行に上記支持フレーム内に設けられた
第２相互接続配線回路ボードと、上記第２相互接続配線
回路ボードの上記第１表面に垂直な面に配置されて、上
記支持フレーム内に滑動的に装着された少なくとも３つ
の第２平坦状パッケージであって、該第２平坦状パッケ
ージのそれぞれは、電力供給セクション及び該電力供給
セクションに結合され該電力供給セクションから電力を
受け取るエッジ接続モジュールを有し、該エッジ接続モ
ジュールは、基板及び該基板上に配列された複数個の半
導体チップを有し、上記エッジ接続モジュールのエッジ
は、第３コネクタを介して上記第２相互接続配線回路ボ
ードの上記第１表面に接続され、１つの第２平坦状パッ
ケージのエッジ接続モジュールはスイッチ制御モジュー
ルとして働き、残りの複数個の第２平坦状パッケージの
エッジ接続モジュールはそれぞれプロセッサとして働く
上記第２平坦状パッケージと、上記第２相互接続配線回
路ボードの第２表面に第４コネクタをそれぞれ介して接
続された複数個の第２メモリ・カードとを備え、該複数
個の第２メモリ・カードのそれぞれは、該第２メモリ・
カードの平面が上記スイッチ制御モジュールとして働く
上記第２平坦状パッケージのエッジ接続モジュールの平
面に直交する平面内になるように、上記第２相互接続配
線回路ボードの第２表面のうち、上記スイッチ制御モジ
ュールとして働く上記エッジ接続モジュールに対向する
位置に設けられ、上記第２相互接続配線回路ボードに装
着された上記プロセッサとして働く複数個のエッジ接続
モジュールは上記スイッチ制御モジュールとして働くエ
ッジ接続モジュールを介して上記複数個の第２メモリ・
カードに接続され、そして上記第２相互接続配線回路ボ
ードは上記スイッチ制御モジュールとして働くエッジ接
続モジュールの第３コネクタと上記複数個の第４コネク
タとを接続する配線を有し、上記第１相互接続配線回路
ボードに装着された上記スイッチ制御モジュールとして
働く上記エッジ接続モジュールと上記第２相互接続配線
回路ボードに装着された上記スイッチ制御モジュールと
して働く上記エッジ接続モジュールとが互いに隣接し且
つ平行になるように、上記第１相互接続配線回路ボード
及び上記第２相互接続配線回路ボードが配置されてお
り、上記第１相互接続配線回路ボードに装着された上記
スイッチ制御モジュールとして働く上記エッジ接続モジ
ュールは、上記第２相互接続配線回路ボードの第１表面
に対向するエッジに設けられた第５コネクタを介して上
記第２相互接続配線回路ボードの第１表面に接続され、
該第２相互接続配線回路ボードは上記第５コネクタを上
記複数個の第４コネクタに接続する配線を有し、上記第
２相互接続配線回路ボードに装着された上記スイッチ制
御モジュールとして働く上記エッジ接続モジュールは、
上記第１相互接続配線回路ボードの第１表面に対向する
エッジに設けられた第６コネクタを介して上記第１相互
接続配線回路ボードの第１表面に接続され、該第１相互
接続配線回路ボードは上記第６コネクタを上記複数個の
第２コネクタに接続する配線を有することを特徴とす
る。
【０００７】
【実施例】本発明の望ましい実施例について添付図面を
参照して説明する。
参照して説明する。
【０００８】図１には、支持フレーム１１を有する支持
システム１０が示されており、この支持フレーム１１は
３方向（ｘ、ｙ、ｚ）にそれぞれ伸びる直交部材１１
ａ、１１ｂ、１１ｃにより構成される。更に、支持フレ
ーム１１は、ｙ方向に伸びる垂直部材１１ｂに固定した
支持ラック１３を有する。この支持ラック１３は、図２
に示すように、ｘ方向即ち水平面に、又、垂直部材１１
ｂに垂直に固定されたチャネル状支持部材１３ａを有す
る。平坦状パッケージ１５が、これらのラック１３内に
滑動的に挿入される。垂直部材１１ｂと平行なｙ方向に
電源バス１７が伸び、電源とラック１３内の平坦状パッ
ケージ１５とをコネクタ１５ｃ（図６）を経て接続す
る。水平部材１１ａはｘ方向に伸び、フレーム１１の最
上部と底部で垂直部材１１ｂと交差する。部材１１ｃは
前後方向即ちｚ方向に伸びる。
システム１０が示されており、この支持フレーム１１は
３方向（ｘ、ｙ、ｚ）にそれぞれ伸びる直交部材１１
ａ、１１ｂ、１１ｃにより構成される。更に、支持フレ
ーム１１は、ｙ方向に伸びる垂直部材１１ｂに固定した
支持ラック１３を有する。この支持ラック１３は、図２
に示すように、ｘ方向即ち水平面に、又、垂直部材１１
ｂに垂直に固定されたチャネル状支持部材１３ａを有す
る。平坦状パッケージ１５が、これらのラック１３内に
滑動的に挿入される。垂直部材１１ｂと平行なｙ方向に
電源バス１７が伸び、電源とラック１３内の平坦状パッ
ケージ１５とをコネクタ１５ｃ（図６）を経て接続す
る。水平部材１１ａはｘ方向に伸び、フレーム１１の最
上部と底部で垂直部材１１ｂと交差する。部材１１ｃは
前後方向即ちｚ方向に伸びる。
【０００９】図３乃至図５には、支持フレーム１１を除
去した上記システム１０が示されている。平坦状パッケ
ージ１５は、電源バス１７に接続された電力供給セクシ
ョン１５ａを含み、これにより、電源バス１７は、電力
をこの電力供給セクション１５ａに供給する。この電力
供給セクション１５ａは支持フレーム１１の後部からｚ
方向に伸び、図１に示すように部材１１ａの支持部材１
６と交差する。一対の第１相互接続配線回路ボード２０
及び第２相互接続配線回路ボード１９は、これらがフレ
ーム１１の前面と直交するｙｚ面に延びるように支持部
材１６に装着される。平坦状パッケージ１５は、エッジ
接続モジュール（ＥＣＭ）２１を含み、そしてこれは電
力供給セクション１５ｂから伸び、そしてフレーム１１
に装着された時には図１の支持部材１６の前方に伸び
る。このエッジ接続モジュール（ＥＣＭ）２１は第１及
び第２相互接続配線回路ボード２０及び１９の間でｘｚ
面に延びる。これらのエッジ接続モジュール（ＥＣＭ）
２１は、同じパッケージ１５の電力供給セクション１５
ａ及び１５ｂ内の対応する電力供給セクションによって
それぞれ電力を供給される。エッジ接続モジュール（Ｅ
ＣＭ）は、その名が示すように、図６および図７に示す
ごとく、エッジ接続入出力コネクタ２９及び３０を有す
る。これらのコネクタ２９及び３０は、第１及び第２相
互接続配線回路ボード２０及び１９の一方あるいは両方
の第１表面に接続される。エッジ接続モジュール（ＥＣ
Ｍ）は、平坦状パッケージ１５の電力供給セクション１
５ａ及び１５ｂに固定されてこれらから電力を受け取
り、そして平坦状パッケージ１５全体は、後方からｚ方
向に摺動して所定位置で止まり、平坦状パッケージ１５
は、チャネル状支持部材１３ａに支持され、そしてエッ
ジ接続モジュール（ＥＣＭ）は、第１及び第２相互接続
配線回路ボード２０及び１９のＺＩＦ（無挿抜力）エッ
ジ・コネクタ２９及び３０間を滑動される。エッジ接続
モジュール２１は、チップ・アレイ２１ａ、冷却板２１
ｂ、アレイ・コネクタ２１ｃ、高密度回路ボード２１
ｄ、電力コネクタ２１ｅ及び電源板２１ｆを有する。
去した上記システム１０が示されている。平坦状パッケ
ージ１５は、電源バス１７に接続された電力供給セクシ
ョン１５ａを含み、これにより、電源バス１７は、電力
をこの電力供給セクション１５ａに供給する。この電力
供給セクション１５ａは支持フレーム１１の後部からｚ
方向に伸び、図１に示すように部材１１ａの支持部材１
６と交差する。一対の第１相互接続配線回路ボード２０
及び第２相互接続配線回路ボード１９は、これらがフレ
ーム１１の前面と直交するｙｚ面に延びるように支持部
材１６に装着される。平坦状パッケージ１５は、エッジ
接続モジュール（ＥＣＭ）２１を含み、そしてこれは電
力供給セクション１５ｂから伸び、そしてフレーム１１
に装着された時には図１の支持部材１６の前方に伸び
る。このエッジ接続モジュール（ＥＣＭ）２１は第１及
び第２相互接続配線回路ボード２０及び１９の間でｘｚ
面に延びる。これらのエッジ接続モジュール（ＥＣＭ）
２１は、同じパッケージ１５の電力供給セクション１５
ａ及び１５ｂ内の対応する電力供給セクションによって
それぞれ電力を供給される。エッジ接続モジュール（Ｅ
ＣＭ）は、その名が示すように、図６および図７に示す
ごとく、エッジ接続入出力コネクタ２９及び３０を有す
る。これらのコネクタ２９及び３０は、第１及び第２相
互接続配線回路ボード２０及び１９の一方あるいは両方
の第１表面に接続される。エッジ接続モジュール（ＥＣ
Ｍ）は、平坦状パッケージ１５の電力供給セクション１
５ａ及び１５ｂに固定されてこれらから電力を受け取
り、そして平坦状パッケージ１５全体は、後方からｚ方
向に摺動して所定位置で止まり、平坦状パッケージ１５
は、チャネル状支持部材１３ａに支持され、そしてエッ
ジ接続モジュール（ＥＣＭ）は、第１及び第２相互接続
配線回路ボード２０及び１９のＺＩＦ（無挿抜力）エッ
ジ・コネクタ２９及び３０間を滑動される。エッジ接続
モジュール２１は、チップ・アレイ２１ａ、冷却板２１
ｂ、アレイ・コネクタ２１ｃ、高密度回路ボード２１
ｄ、電力コネクタ２１ｅ及び電源板２１ｆを有する。
【００１０】図８は、各部材がどのように接続されてい
るか示す概略図である。半導体チップ１０２は基板１０
１上に設けられる。複数のチップ１０２及び基板１０１
は、チップ・アレイ２１ａを構成する。冷却板２１ｂ
は、チップの上に設けられている。表面の入力／出力パ
ッド１０３は、ボード２１ｄの表面上に設けられてお
り、そしてアレイ・コネクタ２１ｃの配線に接続され、
そして基板１０１は、アレイ・コネクタ２１ｃの配線１
０５をチップ１０２に接続するバイア１０１ａを有す
る。アレイ用の電力は、電源板２１ｆからバイア１０５
ｂを介して高密度回路ボード２１ｄへの電源接続線１０
４ａに接続され、そして、高密度回路ボード２１ｄから
バイア１０７ａを介してアレイ・コネクタ２１ｃの配線
１０５に接続され、そして信号搬送バイアから離れたバ
イア１０１ａを介してチップ１０２に接続される。ＺＩ
Ｆコネクタ２９は、図９に示されており、そしてこれは
本出願人の米国再発行特許第３３、６０４あるいは米国
特許第５、１２３、８５２に示されている。フレックス
・フィルム・コネクタ２９は、印刷配線板である第１又
は第２相互接続配線回路ボード２０又は１９に接続し、
そしてこれらのボードは、メモリ・カード２５のカード
コネクタに接続する。
るか示す概略図である。半導体チップ１０２は基板１０
１上に設けられる。複数のチップ１０２及び基板１０１
は、チップ・アレイ２１ａを構成する。冷却板２１ｂ
は、チップの上に設けられている。表面の入力／出力パ
ッド１０３は、ボード２１ｄの表面上に設けられてお
り、そしてアレイ・コネクタ２１ｃの配線に接続され、
そして基板１０１は、アレイ・コネクタ２１ｃの配線１
０５をチップ１０２に接続するバイア１０１ａを有す
る。アレイ用の電力は、電源板２１ｆからバイア１０５
ｂを介して高密度回路ボード２１ｄへの電源接続線１０
４ａに接続され、そして、高密度回路ボード２１ｄから
バイア１０７ａを介してアレイ・コネクタ２１ｃの配線
１０５に接続され、そして信号搬送バイアから離れたバ
イア１０１ａを介してチップ１０２に接続される。ＺＩ
Ｆコネクタ２９は、図９に示されており、そしてこれは
本出願人の米国再発行特許第３３、６０４あるいは米国
特許第５、１２３、８５２に示されている。フレックス
・フィルム・コネクタ２９は、印刷配線板である第１又
は第２相互接続配線回路ボード２０又は１９に接続し、
そしてこれらのボードは、メモリ・カード２５のカード
コネクタに接続する。
【００１１】図４には、密結合された４つのプロセッサ
ＥＣＭ（ＣＰ０−ＣＰ３）及びスイッチ制御モジュール
（ＳＣＥ−Ａ）を含む１つの群が示され、そして最上部
付近にプロセッサＥＳＭ（ＣＰ０−ＣＰ３）が配置さ
れ、そして、底部にスイッチ制御モジュール（ＳＣＥ−
Ａ）３３が配置されている。４つのプロセッサＥＣＭ
（ＣＰ０−ＣＰ３）、スイッチ制御モジュール（ＳＣＥ
−Ａ）及び第１メモリ・カード（ＭＥＭ−Ａ）２５は、
密結合多重処理システムを構成する。第１相互接続配線
回路ボード２０の第１表面には、プロセッサＥＳＭ（Ｃ
Ｐ０−ＣＰ３）、スイッチ制御モジュール３３のコネク
タ３３ｂ及び第２スイッチ制御モジュール接続用のコネ
クタ１１９が接続される。そして、第１相互接続配線回
路ボード２０の第２表面には、第１メモリ・カード（Ｍ
ＥＭ Ａ）２５が接続される。スイッチ制御モジュール
として働くエッジ接続モジュール３３と第１メモリ・カ
ード（ＭＥＭ Ａ）２５とは、第１相互接続配線回路ボ
ード２０を挟んで互いに対向するように配置され、これ
により、密結合多重処理システムの動作速度を高める。
スイッチ制御モジュール（ＳＣＥ−Ａ）は、第２相互接
続配線回路ボード１９に接続するためのコネクタ３３ａ
を有し、そしてこの回路ボード１９を介して第２メモリ
カード（ＭＥＭ Ｂ）に接続される。
ＥＣＭ（ＣＰ０−ＣＰ３）及びスイッチ制御モジュール
（ＳＣＥ−Ａ）を含む１つの群が示され、そして最上部
付近にプロセッサＥＳＭ（ＣＰ０−ＣＰ３）が配置さ
れ、そして、底部にスイッチ制御モジュール（ＳＣＥ−
Ａ）３３が配置されている。４つのプロセッサＥＣＭ
（ＣＰ０−ＣＰ３）、スイッチ制御モジュール（ＳＣＥ
−Ａ）及び第１メモリ・カード（ＭＥＭ−Ａ）２５は、
密結合多重処理システムを構成する。第１相互接続配線
回路ボード２０の第１表面には、プロセッサＥＳＭ（Ｃ
Ｐ０−ＣＰ３）、スイッチ制御モジュール３３のコネク
タ３３ｂ及び第２スイッチ制御モジュール接続用のコネ
クタ１１９が接続される。そして、第１相互接続配線回
路ボード２０の第２表面には、第１メモリ・カード（Ｍ
ＥＭ Ａ）２５が接続される。スイッチ制御モジュール
として働くエッジ接続モジュール３３と第１メモリ・カ
ード（ＭＥＭ Ａ）２５とは、第１相互接続配線回路ボ
ード２０を挟んで互いに対向するように配置され、これ
により、密結合多重処理システムの動作速度を高める。
スイッチ制御モジュール（ＳＣＥ−Ａ）は、第２相互接
続配線回路ボード１９に接続するためのコネクタ３３ａ
を有し、そしてこの回路ボード１９を介して第２メモリ
カード（ＭＥＭ Ｂ）に接続される。
【００１２】図５に示すように、密結合された４つのプ
ロセッサＥＣＭ及びスイッチ制御モジュールをそれぞれ
含む２つの群は、互いに上下方向に重なるように、次の
ようにして支持ラック１３内に配置される。即ち、第１
の群及び第２の群のスイッチ制御モジュールＳＣＥ−Ａ
及びＳＣＥ−Ｂ（２つのＥＣＭ）は中央部に配置され、
第１の群の４つのプロセッサ（ＣＰＯ−ＣＰ３）ＥＣＭ
２１は上側に配置され、そして第２の群の４つのプロセ
ッサ（ＣＰ４ーＣＰ７）ＥＣＭ２１は下側に配置され
る。本発明の一実施例によると、これらのプロセッサＥ
ＣＭ２１は、スカラ、ベクトル、および暗号タイプのプ
ロセッサ・エレメントの組合せから成る。最上部および
底部のＥＣＭ３１は、メモリ・カードへ電力を供給する
機能を有する。第１メモリ・カード（ＭＥＭ Ａ）は、
サイド・コネクタ２５ａ（図４）を介して第１相互接続
配線回路ボード２０の第２表面に、この回路ボードと直
交したｘｙ面（図１参照）に配置され、そして第２メモ
リ・カード（ＭＥＭ Ｂ）は、サイド・コネクタ２５ａ
を介して第２相互接続配線回路ボード１９の第２表面
に、この回路ボード１９と直交したｘｙ面（図１参照）
に配置され、そして、第１及び第２相互接続配線回路ボ
ード２０及び１９のそれぞれの第１表面には、ＥＣＭの
エッジ・コネクタが接続されている。それぞれのメモリ
・カード２５のコネクタ２５ａは、第１群及び第２群の
ＳＣＥ３３のＥＣＭに対向するように配置される。図５
に示す実施例では、４つの密結合されたプロセッサＣＰ
０−ＣＰ３が、スイッチ制御モジュールＳＣＥ−Ａを介
して第１メモリ・カード（ＭＥＭＡ）及び第２メモリ・
カード（ＭＥＭ Ｂ）を均等にアクセスし、そして、４
つの密結合されたプロセッサＣＰ４−ＣＰ７が、スイッ
チ制御モジュールＳＣＥ−Ｂを介して第１メモリ・カー
ド（ＭＥＭ Ａ）及び第２メモリ・カード（ＭＥＭＢ）
を均等にアクセスする。スイッチ制御モジュールは、１
つのプロセッサとこのプロセッサが現在アクセスしてい
るメモリ・カードとの間に、データの記憶及び取り出し
のためのデータ・パスを設定する。このデータ・パス
は、プロセッサから第１及び第２相互接続配線回路ボー
ド２０及び１９のいずれかを介して第１メモリ・カード
若しくは第２メモリ・カードに至る。この密結合多重シ
ステムの制御動作自体は周知であり、そして本発明の要
部ではないので、図４及び図５ではこれらのデータ・パ
ス及び制御パスを太い相互接続線として示してある。各
エッジ接続モジュールＥＣＭは、図６及び図７に示すよ
うなエッジ接続入出力コネクタ２９及び３０を介して第
１及び第２相互接続配線回路ボード２０及び１９の第１
表面にそれぞれ接続され、そして第１及び第２メモリ・
カード２５は、図８に示すコネクタ２５ａを介して第１
及び第２相互接続配線回路ボード２０及び１９の第２表
面にそれぞれ接続される。
ロセッサＥＣＭ及びスイッチ制御モジュールをそれぞれ
含む２つの群は、互いに上下方向に重なるように、次の
ようにして支持ラック１３内に配置される。即ち、第１
の群及び第２の群のスイッチ制御モジュールＳＣＥ−Ａ
及びＳＣＥ−Ｂ（２つのＥＣＭ）は中央部に配置され、
第１の群の４つのプロセッサ（ＣＰＯ−ＣＰ３）ＥＣＭ
２１は上側に配置され、そして第２の群の４つのプロセ
ッサ（ＣＰ４ーＣＰ７）ＥＣＭ２１は下側に配置され
る。本発明の一実施例によると、これらのプロセッサＥ
ＣＭ２１は、スカラ、ベクトル、および暗号タイプのプ
ロセッサ・エレメントの組合せから成る。最上部および
底部のＥＣＭ３１は、メモリ・カードへ電力を供給する
機能を有する。第１メモリ・カード（ＭＥＭ Ａ）は、
サイド・コネクタ２５ａ（図４）を介して第１相互接続
配線回路ボード２０の第２表面に、この回路ボードと直
交したｘｙ面（図１参照）に配置され、そして第２メモ
リ・カード（ＭＥＭ Ｂ）は、サイド・コネクタ２５ａ
を介して第２相互接続配線回路ボード１９の第２表面
に、この回路ボード１９と直交したｘｙ面（図１参照）
に配置され、そして、第１及び第２相互接続配線回路ボ
ード２０及び１９のそれぞれの第１表面には、ＥＣＭの
エッジ・コネクタが接続されている。それぞれのメモリ
・カード２５のコネクタ２５ａは、第１群及び第２群の
ＳＣＥ３３のＥＣＭに対向するように配置される。図５
に示す実施例では、４つの密結合されたプロセッサＣＰ
０−ＣＰ３が、スイッチ制御モジュールＳＣＥ−Ａを介
して第１メモリ・カード（ＭＥＭＡ）及び第２メモリ・
カード（ＭＥＭ Ｂ）を均等にアクセスし、そして、４
つの密結合されたプロセッサＣＰ４−ＣＰ７が、スイッ
チ制御モジュールＳＣＥ−Ｂを介して第１メモリ・カー
ド（ＭＥＭ Ａ）及び第２メモリ・カード（ＭＥＭＢ）
を均等にアクセスする。スイッチ制御モジュールは、１
つのプロセッサとこのプロセッサが現在アクセスしてい
るメモリ・カードとの間に、データの記憶及び取り出し
のためのデータ・パスを設定する。このデータ・パス
は、プロセッサから第１及び第２相互接続配線回路ボー
ド２０及び１９のいずれかを介して第１メモリ・カード
若しくは第２メモリ・カードに至る。この密結合多重シ
ステムの制御動作自体は周知であり、そして本発明の要
部ではないので、図４及び図５ではこれらのデータ・パ
ス及び制御パスを太い相互接続線として示してある。各
エッジ接続モジュールＥＣＭは、図６及び図７に示すよ
うなエッジ接続入出力コネクタ２９及び３０を介して第
１及び第２相互接続配線回路ボード２０及び１９の第１
表面にそれぞれ接続され、そして第１及び第２メモリ・
カード２５は、図８に示すコネクタ２５ａを介して第１
及び第２相互接続配線回路ボード２０及び１９の第２表
面にそれぞれ接続される。
【００１３】メモリ・カード２５は図１に示すようにｚ
方向に積み重ねられる。ｙ方向に沿って、これらメモリ
・カードの上側又は下側のどちらかに、これらメモリ・
カードを冷却するためのファン２７を設け、また必要に
応じて追加のメモリ電力供給手段を設ける。図６に示す
ように、給水パイプを設け冷却水をパッケージ１５の電
力供給部に送る。また、図７に示すように、ＥＣＭは冷
却板２１ｂを有する。このＥＣＭの電源面はその電力供
給セクションに結合される。ＥＣＭの電源面からチップ
・アレイに電力を伝えるバイア即ち導電性供給路があ
る。これらのバイアと電源面は、米国特許第５、１６
８、３４７号に示されているものでよい。フレーム１１
は、ｘｚ面に延び、そして、前方垂直部材１１ｂの前面
に固定されて、メモリ・カード間に冷却空気を送りこむ
空気冷却手段１１０（図１）を有する。ＳＣＥとして、
米国特許第５、０５８、０５３（Ｇｉｌｌｅｔｔ）の図
３、図５に示されたものと同様の要求、応答スイッチを
使用できる。
方向に積み重ねられる。ｙ方向に沿って、これらメモリ
・カードの上側又は下側のどちらかに、これらメモリ・
カードを冷却するためのファン２７を設け、また必要に
応じて追加のメモリ電力供給手段を設ける。図６に示す
ように、給水パイプを設け冷却水をパッケージ１５の電
力供給部に送る。また、図７に示すように、ＥＣＭは冷
却板２１ｂを有する。このＥＣＭの電源面はその電力供
給セクションに結合される。ＥＣＭの電源面からチップ
・アレイに電力を伝えるバイア即ち導電性供給路があ
る。これらのバイアと電源面は、米国特許第５、１６
８、３４７号に示されているものでよい。フレーム１１
は、ｘｚ面に延び、そして、前方垂直部材１１ｂの前面
に固定されて、メモリ・カード間に冷却空気を送りこむ
空気冷却手段１１０（図１）を有する。ＳＣＥとして、
米国特許第５、０５８、０５３（Ｇｉｌｌｅｔｔ）の図
３、図５に示されたものと同様の要求、応答スイッチを
使用できる。
【図１】本発明による支持ラックを有するシステムを説
明する概略斜視図である。
明する概略斜視図である。
【図２】支持ラックの一部を示す概略図である。
【図３】支持ラックを取り除いた状態の本発明によるシ
ステムの前部を示す概略斜視図である。
ステムの前部を示す概略斜視図である。
【図４】本発明のシステム・エレメントの４重クラスタ
配列を機能説明するための前面正面概略図である。
配列を機能説明するための前面正面概略図である。
【図５】タイト接続した２組の個別な４重クラスタを示
す前面正面図である。
す前面正面図である。
【図６】図１乃至図５に示したシステムのエッジ接続モ
ジュールを有するパッケージを示す概略斜視図である。
ジュールを有するパッケージを示す概略斜視図である。
【図７】図６のエッジ接続モジュールの分解図である。
【図８】図７のエッジ接続モジュールの信号と電力を接
続するための電源面と配線を示し、またメモリカードと
エッジ接続モジュール間の相互接続する回路ボードを示
す概略図である。
続するための電源面と配線を示し、またメモリカードと
エッジ接続モジュール間の相互接続する回路ボードを示
す概略図である。
【図９】図７のフレックス・コネクタを示す概略斜視図
である。
である。
【図１０】エッジ接続したパッケージをＰＣボードに差
し込む状態を示す概略図である。
し込む状態を示す概略図である。
１０ 支持システム １１ 支持フレーム １１ａ 直交部材 １１ｂ 直交部材 １１ｃ 直交部材 １３ 支持ラック １５ 平坦なパッケージ １６ 支持部品 １７ 電源バス １９ 第１相互接続配線回路ボード ２０ 第２相互接続配線回路ボード ２１ エッジ接続モジュール（ＥＣＭ） ２５ メモリ・カード ２７ 冷却ファン ２９ エッジ・コネクタ ３０ エッジ・コネクタ
Claims (4)
- 【請求項１】支持フレームと、 第１表面及び第２表面を有し、上記支持フレーム内に設
けられた第１相互接続配線回路ボードと、 上記第１表面に垂直な面に配置されて、上記支持フレー
ム内に滑動的に装着された少なくとも３つの第１平坦状
パッケージであって、該第１平坦状パッケージのそれぞ
れは、電力供給セクション及び該電力供給セクションに
結合され該電力供給セクションから電力を受け取るエッ
ジ接続モジュールを有し、該エッジ接続モジュールは、
基板及び該基板上に配列された複数個の半導体チップを
有し、上記エッジ接続モジュールのエッジは第１コネク
タを介して上記第１相互接続配線回路ボードの上記第１
表面に接続され、１つの第１平坦状パッケージのエッジ
接続モジュールはスイッチ制御モジュールとして働き、
残りの複数個の第１平坦状パッケージのエッジ接続モジ
ュールはそれぞれプロセッサとして働く上記第１平坦状
パッケージと、 上記第１相互接続配線回路ボードの第２表面に第２コネ
クタをそれぞれ介して接続された複数個の第１メモリ・
カードとを備え、 該複数個の第１メモリ・カードのそれぞれは、該第１メ
モリ・カードの平面が上記スイッチ制御モジュールとし
て働くエッジ接続モジュールの平面に直交する平面内に
なるように、上記第２表面のうち、上記スイッチ制御モ
ジュールとして働く上記エッジ接続モジュールに対向す
る位置に設けられ、上記プロセッサとして働く複数個の
エッジ接続モジュールは上記スイッチ制御モジュールと
して働くエッジ接続モジュールを介して上記複数個の第
１メモリ・カードに接続され、そして上記第１相互接続
配線回路ボードは上記スイッチ制御モジュールとして働
くエッジ接続モジュールの第１コネクタと上記複数個の
第２コネクタとを接続する配線を有することを特徴とす
るコンピュータ・アセンブリ。 - 【請求項２】上記複数個のプロセッサ、上記スイッチ制
御モジュール及び上記第１メモリ・カードは、密結合多
重処理システムを構成することを特徴とする請求項１記
載のコンピュータ・アセンブリ。 - 【請求項３】第１表面及び第２表面を有し、上記第１相
互接続配線回路ボードと平行に上記支持フレーム内に設
けられた第２相互接続配線回路ボードと、 上記第２相互接続配線回路ボードの上記第１表面に垂直
な面に配置されて、上記支持フレーム内に滑動的に装着
された少なくとも３つの第２平坦状パッケージであっ
て、該第２平坦状パッケージのそれぞれは、電力供給セ
クション及び該電力供給セクションに結合され該電力供
給セクションから電力を受け取るエッジ接続モジュール
を有し、該エッジ接続モジュールは、基板及び該基板上
に配列された複数個の半導体チップを有し、上記エッジ
接続モジュールのエッジは、第３コネクタを介して上記
第２相互接続配線回路ボードの上記第１表面に接続さ
れ、１つの第２平坦状パッケージのエッジ接続モジュー
ルはスイッチ制御モジュールとして働き、残りの複数個
の第２平坦状パッケージのエッジ接続モジュールはそれ
ぞれプロセッサとして働く上記第２平坦状パッケージ
と、 上記第２相互接続配線回路ボードの第２表面に第４コネ
クタをそれぞれ介して接続された複数個の第２メモリ・
カードとを備え、 該複数個の第２メモリ・カードのそれぞれは、該第２メ
モリ・カードの平面が上記スイッチ制御モジュールとし
て働く上記第２平坦状パッケージのエッジ接続モジュー
ルの平面に直交する平面内になるように、上記第２相互
接続配線回路ボードの第２表面のうち、上記スイッチ制
御モジュールとして働く上記エッジ接続モジュールに対
向する位置に設けられ、上記第２相互接続配線回路ボー
ドに装着された上記プロセッサとして働く複数個のエッ
ジ接続モジュールは上記スイッチ制御モジュールとして
働くエッジ接続モジュールを介して上記複数個の第２メ
モリ・カードに接続され、そして上記第２相互接続配線
回路ボードは上記スイッチ制御モジュールとして働くエ
ッジ接続モジュールの第３コネクタと上記複数個の第４
コネクタとを接続する配線を有し、 上記第１相互接続配線回路ボードに装着された上記スイ
ッチ制御モジュールとして働く上記エッジ接続モジュー
ルと上記第２相互接続配線回路ボードに装着された上記
スイッチ制御モジュールとして働く上記エッジ接続モジ
ュールとが互いに隣接し且つ平行になるように、上記第
１相互接続配線回路ボード及び上記第２相互接続配線回
路ボードが配置されており、 上記第１相互接続配線回路ボードに装着された上記スイ
ッチ制御モジュールとして働く上記エッジ接続モジュー
ルは、上記第２相互接続配線回路ボードの第１表面に対
向するエッジに設けられた第５コネクタを介して上記第
２相互接続配線回路ボードの第１表面に接続され、該第
２相互接続配線回路ボードは上記第５コネクタを上記複
数個の第４コネクタに接続する配線を有し、 上記第２相互接続配線回路ボードに装着された上記スイ
ッチ制御モジュールとして働く上記エッジ接続モジュー
ルは、上記第１相互接続配線回路ボードの第１表面に対
向するエッジに設けられた第６コネクタを介して上記第
１相互接続配線回路ボードの第１表面に接続され、該第
１相互接続配線回路ボードは上記第６コネクタを上記複
数個の第２コネクタに接続する配線を有することを特徴
とする請求項１又は請求項２記載のコンピュータ・アセ
ンブリ。 - 【請求項４】上記第２相互接続配線回路ボードに接続さ
れる上記複数個のプロセッサ、上記スイッチ制御モジュ
ール及び上記第２メモリ・カードは、密結合多重処理シ
ステムを構成することを特徴とする請求項３記載のコン
ピュータ・アセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US906971 | 1992-06-30 | ||
| US07/906,971 US5317477A (en) | 1992-06-30 | 1992-06-30 | High density interconnection assembly |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659776A JPH0659776A (ja) | 1994-03-04 |
| JP2543312B2 true JP2543312B2 (ja) | 1996-10-16 |
Family
ID=25423323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125926A Expired - Lifetime JP2543312B2 (ja) | 1992-06-30 | 1993-05-27 | コンピュ―タ・アセンブリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5317477A (ja) |
| EP (1) | EP0579387A1 (ja) |
| JP (1) | JP2543312B2 (ja) |
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|---|---|---|---|---|
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| US20020188718A1 (en) * | 2001-05-04 | 2002-12-12 | Rlx Technologies, Inc. | Console information storage system and method |
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