CN220273788U - 一种afdx总线交换设备 - Google Patents
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Abstract
本实用新型涉及航空电子通信，具体涉及一种AFDX总线交换设备，包括通过3U VPX标准背板进行通信交互的第一控制板、第二控制板、网络交换板、扩展板，以及核心板，核心板通过连接器与网络交换板连接，网络交换板引出八路以太网接口、两路双冗余AFDX接口和一路GPIO输入输出接口；以太网接口，其中两路以太网接口对内分别连接至第一控制板、第二控制板，剩余六路以太网接口对外通过六类以太网线连接至其他以太网终端，进行设备间大带宽数据的交互；两路双冗余AFDX接口，通过网线连接至AFDX终端；本实用新型提供的技术方案能够有效克服现有技术所存在的布线复杂、AFDX通信网络性能较差的缺陷。
Description
技术领域
本实用新型涉及航空电子通信，具体涉及一种AFDX总线交换设备。
背景技术
机载网络总线技术是解决航空电子系统信息综合和功能综合的关键技术之一。一代航电系统架构提出一代总线要求，新一代总线也进一步支持下一代航电系统架构的发展。航空电子系统架构经历了分立式、联合式、综合式和先进综合式的演变过程，机载总线也由RS422、ARINC429等点对点、点对多形式发展为1553B总线型和1394b的环状结构，再到AFDX和FC等交换网络。作为典型混合系统关键的无人机，希望以统一的总线通信网络，实现优化的系统架构设计，这就对总线网络提出了更高的实时性、可靠性，以及更高的带宽和更好的适应性等要求。
AFDX是一种为航空电子系统中子系统间的数据交互而定义的电气特性的标准协议，由工业标准的以太网通信协议经过适应性改进形成，具有相对较高的实时性、可靠性，以及对恶劣环境更好的适应性。传统的AFDX总线系统主要由航空电子综合计算机子系统、AFDX终端系统、AFDX网络交换机和虚拟链路组成，整个系统的搭建相对复杂，会涉及到多设备之间的协作运行。由此可见，现有总线拓扑结构下的AFDX总线系统存在布线复杂、连接设备较多和传输速率较低等应用瓶颈。
实用新型内容
(一)解决的技术问题
针对现有技术所存在的上述缺点，本实用新型提供了一种AFDX总线交换设备，能够有效克服现有技术所存在的布线复杂、AFDX通信网络性能较差的缺陷。
(二)技术方案
为实现以上目的，本实用新型通过以下技术方案予以实现：
一种AFDX总线交换设备，包括通过3U VPX标准背板进行通信交互的第一控制板、第二控制板、网络交换板、扩展板，以及核心板，所述核心板通过连接器与网络交换板连接，所述网络交换板引出八路以太网接口、两路双冗余AFDX接口和一路GPIO输入输出接口；
以太网接口，其中两路以太网接口对内分别连接至第一控制板、第二控制板，剩余六路以太网接口对外通过六类以太网线连接至其他以太网终端，进行设备间大带宽数据的交互；
两路双冗余AFDX接口，通过网线连接至AFDX终端；
所述核心板包括FPGA芯片，所述FPGA芯片连接内存模块、第一存储模块和第二存储模块，所述FPGA芯片通过CTOLC连接器与网络交换板连接；
所述网络交换板包括PHY接口板，所述PHY接口板通过与CTOLC连接器适配的CSOLC连接器连接FPGA芯片；
所述PHY接口板包括第一PHY芯片、第二PHY芯片和第三PHY芯片，所述第一PHY芯片通过两路QSGMII接口连接CSOLC连接器，所述第一PHY芯片通过网络变压器向VPX连接器输出八路以太网接口；
所述第二PHY芯片、第三PHY芯片分别通过一路SGMII接口连接CSOLC连接器，所述第二PHY芯片、第三PHY芯片分别通过网络变压器向VPX连接器各输出一路AFDX接口。
优选地，所述FPGA芯片接入系统时钟模块、链路时钟模块和复位模块。
优选地，所述系统时钟模块采用50MHz的单端晶振，所述链路时钟模块采用125MHz的差分晶振。
优选地，所述第一PHY芯片、第二PHY芯片、第三PHY芯片分别接入第一参考时钟、第二参考时钟、第三参考时钟。
优选地，所述八路以太网接口均为支持10/100/1000Mbps自适应的以太网接口。
(三)有益效果
与现有技术相比，本实用新型所提供的一种AFDX总线交换设备，具有以下有益效果：
1)能够有效克服现有技术所存在的布线复杂、AFDX通信网络性能较差的缺陷，大大提升AFDX通信网络的传输速率，具有高实时性、高可靠性、高适应性和低延时的特点；
2)采用VPX架构，使得设备具有高带宽，并且互联结构可灵活配置，设备可扩展性较好。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型的硬件结构示意图；
图2为本实用新型图1中核心板的硬件结构示意图；
图3为本实用新型图1中PHY接口板引出以太网接口和AFDX接口的硬件结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
一种AFDX总线交换设备，如图1至图3所示，包括通过3UVPX标准背板进行通信交互的第一控制板、第二控制板、网络交换板、扩展板，以及核心板，核心板通过连接器与网络交换板连接，网络交换板引出八路以太网接口、两路双冗余AFDX接口和一路GPIO输入输出接口；
以太网接口，其中两路以太网接口对内分别连接至第一控制板、第二控制板，剩余六路以太网接口对外通过六类以太网线连接至其他以太网终端，进行设备间大带宽数据的交互；
两路双冗余AFDX接口，通过网线连接至AFDX终端；
核心板包括FPGA芯片，FPGA芯片连接内存模块、第一存储模块和第二存储模块，FPGA芯片通过CTOLC连接器与网络交换板连接；
网络交换板包括PHY接口板，PHY接口板通过与CTOLC连接器适配的CSOLC连接器连接FPGA芯片；
PHY接口板包括第一PHY芯片、第二PHY芯片和第三PHY芯片，第一PHY芯片通过两路QSGMII接口连接CSOLC连接器，第一PHY芯片通过网络变压器向VPX连接器输出八路以太网接口；
第二PHY芯片、第三PHY芯片分别通过一路SGMII接口连接CSOLC连接器，第二PHY芯片、第三PHY芯片分别通过网络变压器向VPX连接器各输出一路AFDX接口。
FPGA芯片接入系统时钟模块、链路时钟模块和复位模块。其中，系统时钟模块采用50MHz的单端晶振，链路时钟模块采用125MHz的差分晶振。
第一PHY芯片、第二PHY芯片、第三PHY芯片分别接入第一参考时钟、第二参考时钟、第三参考时钟。
八路以太网接口均为支持10/100/1000Mbps自适应的以太网接口。
VPX架构的AFDX总线交换设备采用标准3UVPX进行设计，内部设计有两块控制板、一块网络交换板以和一块扩展板等4块功能板卡，功能板卡之间通过3U VPX标准背板进行通信交互，对外引出六路支持10/100/1000Mbps自适应的以太网接口、两路双冗余AFDX接口和一路GPIO输入输出接口。整个设备采用FPGA芯片作为核心处理器，外围电路包括时钟电路、复位电路、DDR3电路、SPI FLASH电路和以太网交换电路等。
AFDX总线交换设备对外引出六路支持10/100/1000Mbps自适应的以太网接口，通过六类以太网线连接至其他以太网终端，进行设备间大带宽数据的交互。
AFDX总线交换设备对外引出两路百兆的AFDX接口，通过网线连接至AFDX终端。两路AFDX接口实现冗余网路，AFDX终端根据AFDX帧的序列号(SN)消除两个双冗余通道的冗余帧，将两路消息转换成一路，降低通信系统的负担，增加系统的有效带宽，提高资源利用率。
本申请技术方案中所涉及电器元件的型号均已在说明书附图中注明，各电器元件的引脚功能均可在技术资料上查看，而这些电器元件的电路连接关系可根据技术资料进行连接，本领域技术人员有能力完成此项工作。
值得注意的是，本申请技术方案的目的仅是为了提供一种不同于现有技术的硬件配置，使技术人员能够在这样的硬件配置下实现进一步的开发，至于软件程序可在后期由本领域的编程人员根据实际效果需要进行编程。
以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不会使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
Claims (5)
1.一种AFDX总线交换设备，其特征在于：包括通过3UVPX标准背板进行通信交互的第一控制板、第二控制板、网络交换板、扩展板，以及核心板，所述核心板通过连接器与网络交换板连接，所述网络交换板引出八路以太网接口、两路双冗余AFDX接口和一路GPIO输入输出接口；
以太网接口，其中两路以太网接口对内分别连接至第一控制板、第二控制板，剩余六路以太网接口对外通过六类以太网线连接至其他以太网终端，进行设备间大带宽数据的交互；
两路双冗余AFDX接口，通过网线连接至AFDX终端；
所述核心板包括FPGA芯片，所述FPGA芯片连接内存模块、第一存储模块和第二存储模块，所述FPGA芯片通过CTOLC连接器与网络交换板连接；
所述网络交换板包括PHY接口板，所述PHY接口板通过与CTOLC连接器适配的CSOLC连接器连接FPGA芯片；
所述PHY接口板包括第一PHY芯片、第二PHY芯片和第三PHY芯片，所述第一PHY芯片通过两路QSGMII接口连接CSOLC连接器，所述第一PHY芯片通过网络变压器向VPX连接器输出八路以太网接口；
所述第二PHY芯片、第三PHY芯片分别通过一路SGMII接口连接CSOLC连接器，所述第二PHY芯片、第三PHY芯片分别通过网络变压器向VPX连接器各输出一路AFDX接口。
2.根据权利要求1所述的AFDX总线交换设备，其特征在于：所述FPGA芯片接入系统时钟模块、链路时钟模块和复位模块。
3.根据权利要求2所述的AFDX总线交换设备，其特征在于：所述系统时钟模块采用50MHz的单端晶振，所述链路时钟模块采用125MHz的差分晶振。
4.根据权利要求1所述的AFDX总线交换设备，其特征在于：所述第一PHY芯片、第二PHY芯片、第三PHY芯片分别接入第一参考时钟、第二参考时钟、第三参考时钟。
5.根据权利要求1所述的AFDX总线交换设备，其特征在于：所述八路以太网接口均为支持10/100/1000Mbps自适应的以太网接口。
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