CN112416831A - 一种高速信号采集存储处理系统 - Google Patents

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Abstract

本发明公开了一种高速信号采集存储处理系统，采用VPX架构，主要分为CPU模块，信号采集模块、数据存储模块、信号处理模块以及高速背板，CPU模块作为主控模块，提供系统管理及界面显示功能，通过信号采集模块实现高带宽数据的采集的同时还具有DAC回访功能，通过数据存储模块实现高速数据的实时存储，同时实现存储数据的回读或回传功能，通过信号处理板实现数字信号的实时处理，建立了小型化、高性能高速信号采集存储及处理的系统，能满足高达10GB/s存储速度的采集记录需求，同时提供信号采集、处理、存储和分析一体化解决方案，基于本发明的高集成度小型化设备可以适应复杂的外场环境，提高工作效率。

Description

一种高速信号采集存储处理系统
技术领域
本发明属于通信技术领域，涉及一种信号处理系统，具体是一种高速信号采集存储处理系统。
背景技术
随着雷达技术的日益发展，中频雷达信号的速度不断提高，要求的采集精度也提出了新的需求。然而目前乃至将来，雷达现场工作环境日益恶劣，电磁信号中不仅包含了目标信息，还包含了急剧增多的电磁干扰，以及天气、地形等干扰信息。恶劣的现场环境给雷达信号处理算法的研制带来极大难度，需要将不同环境的雷达信号波形进行前期的记录，提供研发人员做后期的数据分类研究，以及算法模拟，因此对雷达原波形的10GB/s存储速度的采集记录的需求日益迫切。在此基础上,可以衍生出信号一致性分析、雷达检修等设备。
目前国内外市场上已有一些低速应用的采集存储设备，采集存储的吞吐量难以突破2GSPS/16bit的存储性能。其主要技术受限于存储，而存储的性能受限于目前以CPU为核心的系统架构，以及存储通道的带宽稳定性。高速采集行业已经由原来的采集—处理—执行，发展到采集—处理—存储—执行—回放研究等多种需求一体化的系统要求。同时对于采集信号的高频率、采集系统的高精度、存储系统的高带宽、大容量的需求已经日益明显。
目前国内外市场上多家公司(如E2V，TI，ADI)能够提供10GB/s带宽的ADC解决方案，但几乎没有能够提供如此高速的小型化采集存储设备。
发明内容
本发明的目的在于提供一种基于多层次FPGA数据分发技术，建立的小型化、高性能高速信号采集存储及处理系统。
本发明的目的可以通过以下技术方案实现：
一种高速信号采集存储处理系统，包括CPU模块、信号采集模块、若干数据存储模块和若干信号处理模块，其中，所述CPU模块、信号采集模块、数据存储模块和信号处理模块之间通过高速背板通信连接；
所述CPU模块，作为系统的主控模块，提供系统管理及界面显示功能，与信号采集模块实现数据的交互，以及上位机的命令发送；
所述信号采集模块，实现高速信号的采集，并对采集数据进行转换及预处理，同时实现DAC回放功能；
所述数据存储模块，实现高速数据的实时存储，同时实现存储数据的回读或回传功能；
所述信号处理模块，实现数字信号的实时处理。
进一步地，所述信号采集模块包括采集子板和采集载板；
所述采集子板，实现高带宽数据的采集，同时实现DAC回放功能。
所述采集载板，实现ADC数字信号的串并转换及预处理功能，并且可以将数据传输给数据存储模块进行数据存储，也可以将预处理后的数据或者原始数据直接传输给信号处理模块进行处理，同时能够从数据存储模块中读取波形数据进行DAC回放，或者回放特定的波形。
进一步地，所述采集子板为FMC+子板，所述采集子板的ADC芯片和DAC芯片的数字接口部分均采用通用的JESD204B高速串行接口，通过FMC+与采集载板连接。
进一步地，所述采集载板具有两组DDR3、一个标准FMC+插口以及收发一体光单元，所述收发一体光单元用于实现与其它系统的互联。
进一步地，所述数据存储模块包括FPGA芯片、电源单元、时钟单元以及配置单元；
所述FPGA芯片具有一组4*DDRIII、一组2*DDRIII、一组4*SSD、两组4*GTX接口以及预留的GE和RS232接口；
所述电源单元，将高速背板的+12V电源，根据板内各个模块的需求，经由两级DC-DC转换为特定的电压，保证满足各路电源的功耗需求；
所述时钟单元，提供稳定的高质量参考时钟，供内部锁相环使用。
所述配置单元，通过通用的QSPI实现FPGA的配置。
进一步地，其中一组所述4*GTX接口连接到高速背板，与系统内的信号采集模块通过高速背板进行互联，实现数据的传输存储；另一组所述4*GTX接口为前端数据光纤接口，负责外部数据的采集并把采集到的数据通过光纤接口传输至FPGA芯片内部。
进一步地，所述信号处理模块使用3片KU115组合进行数字信号的处理，接口KU115通过16组高速信号经由高速背板与信号采集模块连接，获取信号采集模块的采集数据，在信号处理模块内进行数据分配处理及处理后进行数据融合。
本发明的有益效果：本发明采用VPX架构，主要分为CPU模块，信号采集模块、数据存储模块、信号处理模块以及高速背板，CPU模块作为主控模块，提供系统管理及界面显示功能，通过信号采集模块实现高带宽数据的采集的同时还具有DAC回访功能，通过数据存储模块实现高速数据的实时存储，同时实现存储数据的回读或回传功能，通过信号处理板实现数字信号的实时处理，建立了小型化、高性能高速信号采集存储及处理的系统，能满足高达10GB/s存储速度的采集记录需求，同时提供信号采集、处理、存储和分析一体化解决方案，基于本发明的高集成度小型化设备可以适应复杂的外场环境，提高工作效率。
附图说明
下面结合附图和具体实施例对本发明作进一步详细描述。
图1是本发明的系统示意图。
图2是本发明采集载板的示意图。
图3是本发明数据存储模块的示意图。
图4是本发明信号处理模块的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“开孔”、“上”、“下”、“厚度”、“顶”、“中”、“长度”、“内”、“四周”等指示方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制。
如图1所示，本发明提供了一种高速信号采集存储处理系统，包括CPU模块、信号采集模块、2个数据存储模块和2个信号处理模块，其中，CPU模块、信号采集模块、数据存储模块和信号处理模块之间通过高速背板通信连接。
本系统将前端信号采集模块和后端数据存储模块采用模块分离的方式进行设计，前端信号采集模块和后端数据存储模块采用GTX连接，数据传输及通讯采用xilinx的aurora协议，由四个GTX组成一个数据口。GTX外部参考时钟为125MHz,内部并行数据位宽为128bit，采用8b/10b编解码,单个GTX带宽为6.25Gbit/s。从而，前端信号采集模块的工程可以对用户半开放或者全开发，以便于用户进行二次开发，只要保证两个模块之间的接口按照协议进行就可以了。
CPU模块，作为系统的主控模块，提供系统管理及界面显示等功能，与信号采集模块通过PCIE3.0X4实现数据的交互，以及上位机的命令发送。
具体的，CPU模块采用6U5HP×120mm VPX板卡结构，集成第4代Intel® Core I7处理器的VPX主板，遵循VITA65 Payload Profile：MOD6-PAY-4F1Q2U2T-12.2.2.1-2，支持2个×4 SRIO接口和2个×8 PCI-E接口。
信号采集模块，实现高速信号的采集，并对采集数据进行转换及预处理，同时实现DAC回放功能。
其中，信号采集模块共计分为2个板卡，分别为采集子板和采集载板，采集子板与采集载板的数据交互遵循JESD204B协议，采集载板按照204B协议进行数据的串并转换。
采集子板，实现高带宽数据的采集，同时实现DAC回放功能。
具体的，采集子板为FMC+子板，支持双通道3.2GSPS@12bit或者单通道6.4GSPS@12bit的ADC采样，采集子板的ADC芯片采用TI公司的ADC12DJ3200芯片，板卡尺寸采用标准FMC+尺寸。
ADC12DJ3200芯片是一款射频采样千兆采样ADC，支持从直流至10GHz 的直接输入频率采样。在双通道模式下，ADC12DJ3200芯片支持的采样频率分别高达3200MSPS；而在单通道模式下，支持的采样频率分别高达 6400MSPS。通道数（双通道模式）和奎斯特带宽（单通道模式）的可编程交换功能可用于开发灵活的硬件，这些硬件能够满足高通道数或宽瞬时信号带宽应用的需求。8.0GHz 的全功率输入带宽(-3dB)，结合双通道和单通道模式下均超过-3dB点的可用频率，可对频率捷变系统的L、S、C 和X 频带进行直接射频采样。
ADC12DJ3200芯片采用具有多达16个串行通道和子类1兼容性的高速 JESD204B输出接口，可实现确定性延迟和多器件同步。串行输出通道支持高达12.8Gbps的速率，并可配置交换位速率和通道数。该器件具有无噪声孔径延迟(TAD)调节和SYSREF窗口等创新的同步特性，简化了相控阵雷达和MIMO 通信的系统设计。采用双通道模式的可选数字下变频器(DDC)可以降低接口速率（实际和复杂抽取模式），支持数字化信号混合（仅复杂抽取模式）。
采集子板的DAC芯片采用ADI公司的AD9172芯片，ADC芯片和DAC芯片的数字接口部分均采用通用的JESD204B高速串行接口，通过FMC+与采集载板的高性能FPGA连接，并将8个高速接口放置于FMC+的DP0-7上，提高通用性，兼容FMC的接口。
采集载板，实现ADC数字信号的串并转换及预处理功能，并且可以将数据传输给数据存储模块进行数据存储，也可以将预处理后的数据或者原始数据直接传输给信号处理模块进行处理，同时能够从数据存储模块中读取波形数据进行DAC回放，或者回放特定的波形等。
具体地，采集载板采用XILINX公司的高性能大容量V7系列FPGA芯片，具体型号为XC7VX690T-2FFG1927I。
如图2所示，采集载板具有两组DDR3、一个标准FMC+插口以及12收发一体光单元，两组DDR3均为64bits数据位宽，两组DDR3的速率均为1600MT/s。FMC+插口完全按照VITA2018.4进行设计，同时接插件的接口定义，完全按照规范进行设计，DP0-31,按照10Gbps速率进行差分设计，同时32组的TX和RX的误差也控制在10mil以内，以便于调试。同时，低速的差分信号，也按照1Gbps的并行总线进行等长设计。12收发一体光单元用于实现与其它系统的互联，提高系统的互联性，其单通道最高速率为10Gbps。
数据存储模块，实现高速数据的实时存储，同时实现存储数据的回读或回传功能。
其中，如图3所示，数据存储模块包括FPGA芯片、电源单元、时钟单元以及配置单元，FPGA芯片具有一组4*DDRIII、一组2*DDRIII、一组4*SSD、两组4*GTX接口以及预留的GE和RS232接口。
4*DDRIII， 使用XINLINX FPGA DDRIII管理器，实现接收数据的缓存，再由FPGA内部的AXI总线将数据写入到SSD阵列中。
2*DDRIII，供FPGA内部的软核MicroBlaze运行使用。
4*SSD，外部数据存储介质，接口为SATAIII，单盘最大容量达到1TB，带宽400MB/S。
两组4*GTX接口，其中一组4*GTX接口连接到高速背板，与系统内的信号采集模块通过高速背板进行互联，实现数据的传输存储；另一组4*GTX接口为前端数据光纤接口，负责外部数据的采集并把采集到的数据通过光纤接口传输至FPGA内部。
预留的RS232接口为串口接口，作为设备调试接口，预留的GE接口为千兆网接口,可以实现上位机对数据存储模块的控制，并且可以实现UDP协议的数据上传。
电源单元，将高速背板的+12V电源，根据板内各个模块的需求，经由两级DC-DC转换为特定的电压，并能够保证满足各路电源的功耗需求。
时钟单元，为DDRIII，光纤接口以及SATAIII部分，提供参考稳定的高质量的参考时钟，供内部锁相环使用。
配置单元，通过通用的QSPI实现FPGA的配置。
信号处理模块，实现数字信号的实时处理。
具体地，如图4所示，信号处理模块使用3片KU115组合进行数字信号的处理，接口KU115通过16组高速信号经由高速背板与信号采集模块连接，获取信号采集模块的采集数据，在信号处理模块内进行数据分配处理及处理后进行数据融合。
本发明采用VPX架构，主要分为CPU模块，信号采集模块、数据存储模块、信号处理模块以及高速背板，CPU模块作为主控模块，提供系统管理及界面显示功能，通过信号采集模块实现高带宽数据的采集的同时还具有DAC回访功能，通过数据存储模块实现高速数据的实时存储，同时实现存储数据的回读或回传功能，通过信号处理板实现数字信号的实时处理，建立了小型化、高性能高速信号采集存储及处理的系统，能满足高达10GB/s存储速度的采集记录需求，同时提供信号采集、处理、存储和分析一体化解决方案，基于本发明的高集成度小型化设备可以适应复杂的外场环境，提高工作效率。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上内容仅仅是对本发明结构所作的举例和说明，所属本技术领域的技术人员对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。

Claims (7)

1.一种高速信号采集存储处理系统，其特征在于，包括CPU模块、信号采集模块、若干数据存储模块和若干信号处理模块，其中，所述CPU模块、信号采集模块、数据存储模块和信号处理模块之间通过高速背板通信连接；
所述CPU模块，作为系统的主控模块，提供系统管理及界面显示功能，与信号采集模块实现数据的交互，以及上位机的命令发送；
所述信号采集模块，实现高速信号的采集，并对采集数据进行转换及预处理，同时实现DAC回放功能；
所述数据存储模块，实现高速数据的实时存储，同时实现存储数据的回读或回传功能；
所述信号处理模块，实现数字信号的实时处理。
2.根据权利要求1所述的一种高速信号采集存储处理系统，其特征在于，所述信号采集模块包括采集子板和采集载板；
所述采集子板，实现高带宽数据的采集，同时实现DAC回放功能；
所述采集载板，实现ADC数字信号的串并转换及预处理功能，并且可以将数据传输给数据存储模块进行数据存储，也可以将预处理后的数据或者原始数据直接传输给信号处理模块进行处理，同时能够从数据存储模块中读取波形数据进行DAC回放，或者回放特定的波形。
3.根据权利要求2所述的一种高速信号采集存储处理系统，其特征在于，所述采集子板为FMC+子板，所述采集子板的ADC芯片和DAC芯片的数字接口部分均采用通用的JESD204B高速串行接口，通过FMC+与采集载板连接。
4.根据权利要求2所述的一种高速信号采集存储处理系统，其特征在于，所述采集载板具有两组DDR3、一个标准FMC+插口以及收发一体光单元，所述收发一体光单元用于实现与其它系统的互联。
5.根据权利要求1所述的一种高速信号采集存储处理系统，其特征在于，所述数据存储模块包括FPGA芯片、电源单元、时钟单元以及配置单元；
所述FPGA芯片具有一组4*DDRIII、一组2*DDRIII、一组4*SSD、两组4*GTX接口以及预留的GE和RS232接口；
所述电源单元，将高速背板的+12V电源，根据板内各个模块的需求，经由两级DC-DC转换为特定的电压，保证满足各路电源的功耗需求；
所述时钟单元，提供稳定的高质量参考时钟，供内部锁相环使用；
所述配置单元，通过通用的QSPI实现FPGA的配置。
6.根据权利要求5所述的一种高速信号采集存储处理系统，其特征在于，其中一组所述4*GTX接口连接到高速背板，与系统内的信号采集模块通过高速背板进行互联，实现数据的传输存储；另一组所述4*GTX接口为前端数据光纤接口，负责外部数据的采集并把采集到的数据通过光纤接口传输至FPGA芯片内部。
7.根据权利要求1所述的一种高速信号采集存储处理系统，其特征在于，所述信号处理模块使用3片KU115组合进行数字信号的处理，接口KU115通过16组高速信号经由高速背板与信号采集模块连接，获取信号采集模块的采集数据，在信号处理模块内进行数据分配处理及处理后进行数据融合。
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