发明内容
本实用新型的目的是:提供一种多路信号采集处理电路,可以实现多路宽带模拟中频信号的高速采集、传输、处理,同时具有大容量数据存储、传输能力等。此外,板卡采用子板加母板的架构,用FMC标准接插件连接AD采集子板与信号处理、传输母板。只要更换不同的AD子板,就可实现系统对多路AD更高采样率的需求,而无需更换信号处理板。板卡设计灵活性强,同时板卡还具有尺寸较小的优点。
本实用新型的技术方案是:一种多路信号采集处理电路,包括可同步采集若干模拟中频信号的信号采集子板、对采集的信号数据进行分析处理的信号处理板;所述信号采集子板和信号处理板通过FMC标准接插件连接。
进一步的,所述信号采集子板上设置有一个FMC公头接插件,所述信号处理板上设置有对采集的信号数据进行预处理的FPGA芯片和一个FMC母头接插件,所述FMC公头接插件通过通信处理板上的FMC母头接插件连接于FPGA上,将采集的信号数据输送至FPGA芯片上。
进一步的,所述FMC标准接插件拥有160个用户自定义的单端IO口或80个差分IO,在信号处理板上以80对差分等长信号的方式连接到FMC接插件上,使信号处理板可兼容多种不同信号连接方式的信号采集子板。
进一步的,所述信号采集子板上设置有若干个ADC和与ADC一一对应连接的由两级变压器组成的变压器组信号调理电路,分别接受外部输入的模拟中频信号,形成若干个相互独立的数据采集通道。
进一步的,所述信号采集子板上设置有一个时钟产生电路,输出的同频同相的时钟分别信号传输至若干个ADC和一个FPGA芯片,控制ADC输出数据的同步接受处理。
进一步的,所述FMC标准接插件的尺寸为69±1mm×76.5±1mm。尺寸较小。
进一步的,所述FMC标准接插件采用贴片的BGA封装。抗震性能较好。
进一步的,所述FMC标准接插件采用标准化电源,使得兼容性较强。
本实用新型的有益效果是:一种多路信号采集处理电路,可以实现多路宽带模拟中频信号的高速采集、传输、处理,同时具有大容量数据存储、传输能力等。此外,板卡采用子板加母板的架构,用FMC标准接插件连接AD采集子板与信号处理、传输母板。只要更换不同的AD子板,就可实现系统对多路AD更高采样率的需求,而无需更换信号处理板。板卡设计灵活性强,同时板卡还具有尺寸较小的优点。
该设计基于多路高速ADC采集电路,FMC接口以及高速大容量数据存储、传输接口,来完成对多路宽带信号的同步数据采集、传输、处理。时钟产生和同步电路产生满足保证高速ADC信噪比和同步性要求的多路时钟。多路高速ADC电路部分完成对多路宽带模拟数字信号的转换。FMC接口部分使得该采集电路可以使用于基于FMC的信号处理板上,使得该同步采集电路的通用性较强,信号处理电路部分使得板卡具有能对多路宽带信号采集、高速处理、大容量存储、高速传输的能力。该电路可以应用于无线通信,电子侦察,数字仪表,导航,探测,电子对抗等多种领域。
具体实施方式
下面结合附图对本实用新型作进一步的说明。
本实用新型设计一种多路信号采集处理电路是由多路信号采集板,信号数据处理板两块构成,中间通过FMC接插件进行无缝对接,可灵活更换采样率不同的子板。多路信号采集处理板框图如图1所示。
本设计提出一种信号采集板与信号处理板分开的架构,中间通过FMC接插件J5,J6连接。整板的主要功能为同步采集四路模拟中频信号,通过FMC接插件传给FPGA,FPGA接收到数据后进行数据预处理,包括数字下变频,数字信道化等操作,然后把预处理后的数据发送给后端的DSP做进一步数据分析、处理。DSP处理后的最终数据可以通过板上的千兆网口J4传给 上位机分析。实现了对四路模拟中频信号同步采样,并把采集后的数据进行信号处理分析的功能。
信号采集板包括4路ADI ADC AD9265,1片IDT时钟分配芯片ICS8533 I-01,4个变压器组,7个SSMB-JWHD接插件,1个板上时钟产生芯片SI570,1个SAMTEK FMC公头接插件等。
信号处理板主要包括一片Xilinx FPGA芯片XC5VSX95T-1136I,1片TI DSP芯片TMS320C6455,多个电源转换芯片,多片DDR2,2片Flash,1个7芯电源接插件,2个60芯CPCI接口。1个FMC母头,1个RJ45千兆网口。
信号采集板主要采样能力为4路125MHz,16bit的ADC
信号处理板整板电源设计能力为+12V/3A和+5V/6A,采用两级电源的方案,第一级为DC-DC电路,第二级为线性直流稳压电源LDO。板上FPGA对外接口为FPGA的4路GTP信号,设计速率3.125Gbps,DSP对外预留高速接口为Rapid IO高速接口,设计速率2.5Gbps。FPGA与DSP之间通信接口为EMIFA接口,DSP对外互联通信接口主要为RJ45千兆网口。此外,整板支持外部触发功能,用于控制对四路模拟信号的同步采集、处理等。
板上数据存储能力主要设计为FPGA部分可存储8Gb的数据,DSP部分可存储4Gb的数据。
板卡的3D示意图如图2(a)和图2(b)所示。
1、AD子板的设计
AD子板的框图如图3所示。
AD采集子板主要由4路125MHz,16bit的AD9265和采样时钟产生电路组成。
4路ADC接收4路外部输入模拟中频信号,J9、J10、J11、J12分别通过一个由两级变压器组成的变压器组信号调理电路与ADC相连,形成4个相互独立的数据采集通道。每片AD都是单通道的,以防止外部输入的中频信号之间的串扰。
时钟产生电路主要产生4路ADC采样时钟。时钟产生电路主要芯片为IDT公司的ICS8533I-01,该芯片为时钟分配芯片,支持外部LVPECL时钟输入。本设计中板上时钟产生芯片采用Silicon labs公司SI570芯片,该芯片可编程输出10-800MHz的LVPECL时钟。外部LVPECL时钟由AD9518-4ABPZ产生,可产生抖动指标为225fs的时钟。外部时钟源产生的时钟经ICS8533I-01输出5路同频同相的时钟,其中4路给4片ADC,第5路直接经FMC接插件连接到FPGA的BANK3上,可作为FPGA的接收数据时钟。
4路ADC中频数字化后的信号,ADC的4路独立的SPI配置信号等都是通过FMC公头接插件接通信处理板上的FMC母头连FPGA上,可以由FPGA灵活配置四路ADC的内部寄存器。同 步触发信号是由外部主控板产生的控制信号,该信号由AD子板通过FMC连接到FPGA上,可以用于控制对4路ADC数据的同步接收、处理等操作。
AD子板采用FMC单宽度标准设计,尺寸小巧、操作灵活。
2、信号处理板的设计
信号处理板主要由FPGA、DSP、DDR2、CPLD、千兆网芯片,电源模块,Flash等构成芯片及外围电路构成。
主芯片为XC5VSX95T、TMS320C6455。FPGA完成对AD子板采集的数据的接收,存储,及数据预处理,处理完成后,通过EMIF口把数据发送给DSP做进一步的数据分析,DSP把处理后的数据通过千兆网口传给上位机做进一步分析、处理、显示等。
FPGA部分
FPGA接收到的ADC采集的数据可以直接由FPGA进行数字下变频、信道化接收处理后传给DSP,也可以直接存储到板上的DDR2中,后续再做数据分析。每片FPGA上外挂两组DDR2,每组由两片各16bit 2Gb的Micron公司的DDR2构成32bit 4Gb的DDR2(型号为MT47H128M16RT),共8Gb的数据存储能力。两组DDR2可以单独使用,也可以进行乒乓操作,两组DDR2还可以组成一个64bit 8Gb的存储空间。
此外,FPGA外挂32Mb的Flash用于程序存储。
FPGA通过60芯接插件J2连接到底板上,该接插件上走的信号如下:
X1:12根信号线组成2路AGC SPI控制信号,这两组信号中每组时钟和数据线复用,片选信号不同。
X2:与ARM互联的SPI一组,4个IO;
X3:32根频合控制线,共8组SPI线;
X4:3个IO,主要有完成软件复位,板卡电源,温度状态指示;
X7:4路GTP信号共16根线。4路GTP的最高可传速率3.125Gbps;
X8:3路槽位标识信号,用于在区分底板上不同的信号处理板;
X9:FPGA通过J3引出的27个预留IO口,兼容3.3V、2.5V、1.8V。
J6:J6接插件为FPGA的FMC接插件,该接插件为400pin贴片接插件,支持高速数据传输,数据速率可达10Gbps,FMC标准只要求核心I/O收发器电路直接连接至载卡上的FPGA即可。使用FMC标准接插件使得板卡的可重用性好,此外,该接插件尺寸较小69mm×76.5mm,本设计采用的FMC-HPC标准,具有400pin,拥有160个用户自定义的单端IO口或80个差分IO,同时还有10组高速串行收发器。标准化电源使得兼容性较强,贴片的BGA封装也使得抗 震性能较好。
本设计中,FPGA的FMC接插件,所有的160个用户自定义IO口,在信号处理板上以80对差分等长信号的方式连接到FMC接插件上,使得该处理板可兼容多种不同信号连接方式的AD子板。
DSP部分
该信号处理板上DSP主要功能是用来对FPGA预处理后的数据做进一步的数据分析和处理,并将处理后的数据通过千兆网口J4传给上位机做处理、显示结果等。
DSP上外挂由2片Micron公司的MT47H128M16RT组成的一组32bit的共4Gb存储空间的DDR2。此外,DSP外部连接一片128Mb的程序存储器Flash。
60芯接插件J3与DSP连接的信号有X5,X6,X10。
X5:DSP的通用IO口GPIO12-GPIO15,这4个IO口通过60芯接插件连接到底板上,可以作为与其它信号处理板之间的控制信号使用。
X6:DSP的高速串行接口Rapid IO接口,该接口通过60芯接插件J3连接到底板上,可以实现不同信号处理板之间的互联。该接口通过4对差分信号传输数据,以满足高速数据的传输。该接口还有一组Rapid IO发送时钟,一组Rapid IO接收时钟。
X10:通过J3发送由其他信号处理板通过底板产生的Rapid IO同源时钟,接入板内的时钟分配芯片CDCLVD1208。产生本信号处理板需要的各路时钟,其中包括两路FPGA的全局时钟,三路FPGA的GTP时钟,一路FPGA用于提供给其他信号处理板的GTP同源时钟,一路DSP的Rapid IO时钟,一路输出给其他信号处理板上DSP的Rapid IO同源时钟。
FPGA与DSP之间的互联接口
本设计FPGA与DSP之间的互联接口如图4所示:
如图4所示:FPGA与DSP之间的接口有三个:
1、FPGA挂在DSP的EMIFA接口的CE2,CE3,CE4,CE5空间上。此外由于数据总线是64位的,故对应的寻址空间是8MB。FPGA通过使能端CE2、CE3、CE4、CE5管脚可以配置需要通讯数据宽度。FPGA预处理完的数据通过该EMIFA接口传输给DSP做进一步的数据分析和信息提取。
本设计中,使用EMIFA方式,64bit数据线,设计时钟频率为100MHz,因此数据传输能力最高可达800MB/s。
2、同时将DSP的GPIO4,GPIO5,GPIO6,GPIO7四个通用GPIO口连接到FPGA上,DSP可以通过这四个IO口对FPGA发起中断请求,从而与EMIFA接口或MSCBSP接口配合进行FPGA 与DSP之间的数据传输。
3、此外,将DSP的两个MCBSP接口,都通过CPLD连接到FPGA上,
图3中芯片XC2C256是一个CPLD,主要功能是对板子上电顺序进行管理,同时作为FPGA与DSP之间的数据转接口。
整板的加载方式
DSP原始程序存在与DSP PROGRAM FLASH中,DSP通过PROGRAM FLASH进行加载。FPGA可通过XCF32P以从串模式加载。如果DSP更新FPGA程序不成功,可以恢复其原始配置;如果要更新FPGA的配置,可以用DSP通过MCBSP接口将要更新的数据通过CPLD配置给FPGA,实现程序的更新,而DSP可以控制CPLD来实现加载FPGA,并且可以选择加载程序是原始程序还是更新后的程序。FPGA加载成功后会有有一个响应信号,CPLD可通过检测FPGA是否已加载成功而决定是否实施重加载,或者可以通过拨码开关来选择让CPLD对FPGA进行加载。
3、实施效果
本设计设计了一种多路信号采集处理的板卡。提出一种信号采集板与信号处理板分开的架构。整板的主要功能为同步采集四路模拟中频信号,通过FMC接插件传给FPGA,FPGA接收到数据后进行数据预处理,包括数字下变频,数字信道化等操作,然后把预处理后的数据发送给后端的DSP做进一步数据分析、处理。处理后的最终数据可以通过板上的千兆网口J4传给上位机分析。实现了对四路模拟中频信号同步采样,并把采集后的数据进行信号处理分析的功能。
该设计可应用于无线通信,电子侦察,数字仪表,导航,探测,电子对抗等多种领域。