CN104980156A - 基于fpga的高速adc同步采集系统 - Google Patents

Abstract

本发明基于FPGA的高速ADC同步采集系统，包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计。

Description

基于FPGA的高速ADC同步采集系统

技术领域

该发明属于高速数据采集领域，具体涉及一种基于FPGA的高速同步采集系统。

背景技术

在无线通信及信号接收处理领域中，处理的信号带宽越来越宽，对ADC的采样率要求越来越高，同时对采样系统的SNR(信噪比)、SFDR(无杂散动态范围，用于A/D转换器和D/A转换器的指标)和同步性等性能指标要求日益苛刻。传统的信号采集板的采样率不够高，SNR、SFDR和同步性指标不能满足宽带信号采集处理的要求，尤其是需要对多通道信号同步处理的接收设备相关应用中，传统的信号采集板卡更无法满足当前主流设计要求，因此，迫切需要一种高性能新型采样技术。

本设计提出了一种SNR和SFDR性能高，同步性好的高速同步采样系统，可解决传统采样系统当前无法解决的问题。

发明内容

本发明提供了一种基于FPGA(现场可编程门阵列)的高速同步采集系统，该发明克服了传统数据采集系统的不足，基于超低抖动同步时钟产生电路，配合宽频信号调理电路、高速采集电源设计技术、基于FPGA的信号处理平台等实现了对多路模拟信号同步高速采集，实现了较高的同步性以及SNR和SFDR性能，并且该板卡基于FMC结构设计，具有较广泛的适用性。

本发明的技术方案是：基于FPGA的高速ADC同步采集系统，包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；

所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计及布局布线技术保证高速ADC充分发挥其SNR和SFDR性能。

进一步的，所述基于FPGA的信号处理平台和高速ADC同步采集子板通过标准FMC-HPC接插件连接，进行信号传输。具有较广泛的适用性。

进一步的，所述超低抖动同步时钟产生电路采用时钟产生芯片AD9525，该芯片采用外部VCO方案，能够实现最低30fs的输出时钟抖动。完全满足系统需求。

进一步的，所述时钟产生芯片AD9525输出多路同样的时钟信号，其中一路连接到基于FPGA的信号处理平台上的全局时钟上，用于接收调理ADC的采样数据，其余路一一对应连接高速ADC采集电路作为ADC的采样时钟。

进一步的，多个高速ADC采集电路的输出时钟和数据的同步设计方法如下：首先FPGA对单个ADC的输出时钟和数据相位关系进行校准，校准完成后；再对其他的ADC输出时钟和数据相位关系进行校准，此校准信号要满足采样时钟的建立时间和保持时间与已校准的ADC保持一致，FPGA给出该触发信号后，不同ADC之间的输出时钟和数据相位关系将得到同步。

进一步的，所述时钟产生芯片AD9525与每个高速ADC采集电路之间的时钟信号均通过2路连接线传输，所述2路连接线长度误差小于5mil，且在时钟信号输入高速ADC采集电路的接收端时，需交流耦合之后再进入高速ADC采集电路。保证时钟同步及信号输出质量。

进一步的，所述超低抖动同步时钟产生电路的参考输入时钟可选用内时钟和外时钟两种方式。

进一步的，所述电源模块采用两级稳压设计，第一级为DC-DC电源，第二级为线性LDO电源；第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的主芯片提供低噪声电源。

进一步的，所述高速ADC同步采集子板上的高速信号孔内径选择10mil，外径18mil。以最大限度保持信号完整性。

进一步的，所述高速ADC同步采集子板，利用层间耦合电容去耦，将电源层与GND层之间的间距拉低至3mil以内。减少串扰。

本发明的有益效果是：基于超低抖动同步时钟产生电路，配合宽频信号调理电路、高速采集电源设计技术、基于FPGA的信号处理平台等实现了对多路模拟信号同步高速采集，实现了较高的同步性以及SNR和SFDR性能，并且该板卡基于FMC结构设计，具有较广泛的适用性。

附图说明

图1基于FPGA的高速ADC同步采集系统组成框图；

图2 ADC时钟产生电路框图；

图3时钟输出相噪；

图4 ADC输入采样时钟匹配电路；

图5宽频信号调理电路；

图6两路ADC输出同步框图；

图7两路ADC输出随路时钟同步过程；

图8电源部分框图；

图9 ADC采集输出的SNR、SFDR性能。

具体实施方式

下面结合附图对本发明作进一步的说明。

本专利通过一种基于FPGA的高速采集电路设计，实现了2路采样率为500MHz，量化位宽为14bit的高速同步采集系统。实现了较高的同步性以及SNR和SFDR性能，并且该板卡基于FMC结构设计，具有较广泛的适用性。

如图1所示，该设计基于多路超低抖动高速时钟产生电路，高速ADC前端信号调理电路，多通道ADC同步技术，高速ADC低噪声电源设计技术及布局布线技术，基于FPGA的信号处理平台设计技术等，完成对2路宽带信号的高速同步数据采集。多路高速同步时钟电路产生满足保证高速ADC信噪比和同步性要求的多路低抖动时钟。在高速ADC信号调理电路中，采用两级交流耦合的信号调理电路，可以满足输入频率从10kHz到700MHz的中频信号采集，多通道ADC同步技术保证了不同通道之间的ADC可以进行同步采样。高速ADC低噪声电源设计及布局布线技术保证了ADC充分发挥其SNR和SFDR性能。基于FPGA的信号处理平台完成对高速ADC采集数据的接收和处理等。

该设计完成了对2路信号的高速同步采集，并保证ADC的SNR及SFDR指标。适用于对信号同步性要求较高，或者对信号的采样率和SNR和SFDR要求较高的信号采集、信号处理领域，可以应用于无线通信，电子侦察，数字仪表，电子对抗等多种领域。

1、高速ADC同步时钟产生

当高速ADC采样信号的最高频率较高时，ADC的信噪比(SNR)对采样时钟的抖动非常敏感，为了满足ADC的信噪比和同步性，需要选择抖动性能较好的时钟源。高速ADC的理想SNR与中频输入、采样率等的关系如公式1所示：

SNR(dB)＝-20lg(2πF_inj_total)   (1)

其中：Fin是被数字化的最高频率，j_total是被采样时钟的均方根RMS总抖动，其中包括ADC的采样时钟抖动j_clk，以及ADC本身的孔径抖动j_adc。

本系统选用的AD芯片采样率为500MHz，量化位宽14bit。系统输入的最高模拟频率为700MHz，系统实际输入中频频率约为400MHz。如果要达到手册上极限SNR为70dB，根据公式(1)可得：系统的总时钟抖动(rms)j_total小于125.8fs。而所选ADC芯片本身的孔径抖动为75fs，因此选择时钟芯片时，均方根抖动指标要小于101fs，本设计选择ADI的时钟产生芯片AD9525，该芯片采用外部VCO(压控振荡器)方案时，可以实现最低30fs的输出时钟抖动。

为了实现抖动低于101fs的外部VCO芯片选择某公司的1GHz的CRO系列的VCOCRO-1000LB时，参考时钟为100MHz，锁相环PLL的环路带宽为8kHz时，积分带宽为1kHz到100MHz时，抖动jitter为72fs，完全满足系统需求。

时钟产生单元AD9525可通过SPI总线对其内部时钟进行配置，可以灵活输出系统需要的频点，该芯片支持6路LVPECL输出，LVPECL输出可有效降低时钟传输过程中带来的共模干扰，适合远距离时钟传输。

为了给2路ADC提供同步时钟源，需要将时钟产生单元产生的差分时钟输出给两路ADC，输出电平为LVPECL电平格式。当采样率等于500MHz时，FPGA接收AD采集的数据时，使用ADC的随路时钟。该部分组成框图如图2所示。

AD1_CLKP/N和AD2_CLKP/N为输入ADC的采样时钟，频率为500MHz。Global_CLK为输入到FPGA全局时钟网络上的全局时钟。SYNC_OUTP和SYNC_OUTN为时钟芯片上用于同步多个器件的同步信号。本设计中，通过寄存器配置，AD9525输出的时钟都是同频同相位的。本专利中，AD9525输出3路500MHz的时钟，其中第一路、第二路时钟用于ADC的采样时钟，第三路连接到FPGA上的全局时钟上，用于接收调理ADC的采样数据。其中一路输出时钟相噪如图3所示。

本发明的参考输入时钟可灵活选用内时钟及外时钟两种方式，外时钟采用其他标频单元输入的100MHz时钟，内时钟选用100MHz的差分晶振。两种时钟的切换可通过硬件选择，也可以通过外部可编程器件控制进行选择。参考时钟输入到板上的高速同步时钟产生芯片上，该芯片及外围器件组成的时钟系统产生采样系统需要的多路高速同步时钟。

为保证时钟同步及信号输出质量，两路时钟输出线需要阻抗匹配、等长处理。时钟输出布线要做到差分阻抗100Ω，等长线P端和N端长度误差小于5mil。时钟输入ADC的接收端要做好匹配，同时注意时钟需交流耦合(通过隔直电容耦合，去掉了直流分量)进入ADC如图4所示。

其中，R57，R42为时钟输出端LVPECL的源端下拉匹配电阻，这两个电阻必须并联下拉到地，否则会导致无输出，放置时要靠近时钟芯片的时钟输出端放置。C118，C119为输出端的交流耦合滤波电容，对时钟芯片输出端的直流电平进行隔离，R33为输入AD的采样时钟的终端匹配电阻，应靠近AD芯片时钟输入引脚放置。

2、宽频信号调理

如图5所示，宽带信号调理电路主要由前端滤波电路、交流耦合电路，阻抗匹配电路等组成，主要实现对输入模拟信号的信号调理功能。该电路为交流耦合电路，支持前端输入模拟信号为交流耦合信号，直流信号无法通过。

该电路中T3和T4为两级变压器交流耦合电路，变压器芯片选用wbc1-1lb，该器件具有300kHz-800MHz的模拟输入带宽，使得ADC前端模拟信号输入支持较宽的频段。C59和C62为交流耦合电容，隔离前端的直流分量。R45，R52主要为优化源端阻抗，减少由ADC返回模拟前端的“反冲”或电荷注入，可以优化采样网络的建立，提供高线性度，以优化ADC的SFDR性能。R46和R50为消除共模直流的负载电阻，为保持差分电路的平衡，二者必须对称放置且阻值相等。C60为滤波电容，消除偏置电压上的干扰。R47，C51，R54组成RCR滤波器。

变压器耦合能驱动高中频而基本无损耗，带宽较高，功耗较低，也不会引入噪声，可最大限度的保证高中频时SNR不下降，两级变压器T3和T4互补级联可消除高中频输入时由于变压器本身相位不平衡引起的偶次谐波影响，可以提高SFDR性能。VCOM2为ADC输出的模拟信号输入的参考电压，使模拟输入电压的电平与ADC电压匹配，需要通过0.1uF下地。

3、两路ADC的输出时钟和数据的同步设计

本设计中两路ADC的采样时钟为同频同相位的时钟，但是不同ADC的内部延迟不同，导致两路ADC输出的时钟和数据相位会有差别，一般会出现0°，90°，180°，270°四种相位，为了使两路ADC的输出时钟和数据相位对齐，本设计中采取了一种同步方法，使得输出的两路ADC的输出时钟数据相位对齐。

两路ADC输出同步框图如图6所示。

输出同步系统由时钟源，FPGA信号处理板以及两路ADC组成，其中时钟源产生ADC的采样时钟CLK1、CLK2，以及第三路时钟CLK3给FPGA使用的接收ADC数据的时钟。FPGA主要产生系统复位信号，同步触发信号，以及配置外围芯片的寄存器，接收ADC的输出随路时钟以及采集的数据等。本设计中，由FPGA产生控制信号使得两路ADC输出数据时钟同步。具体同步过程如图7所示。

首先由FPGA产生复位信号RST，对时钟产生芯片以及两路ADC进行复位，然后FPGA对时钟芯片进行配置，使得时钟芯片产生3路500MHz的采样时钟，此后，FPGA对单个ADC的输出时钟和数据相位关系进行校准，该校准通过FPGA产生的复位信号RESETN来产生，该信号首先拉低，拉低时间要至少持续2.048us，等RESETN的上升沿到来时，ADC时钟和数据校准开始，在550ms后，校准完成，复位校准后的ADC的输出时钟和相位关系将达到最佳状态，ADC的输出时钟可以采到数据的中间位置。而不同ADC之间的时钟相位关系需要采取进一步措施。

本设计中在保证单路ADC输出的时钟和相位关系校准的前提下，引入了信号CLKDIVRSTP和CLKDIVRSTN。图7中只给出了CLKDIVRSTP信号，以该信号为例来说明如何使得两路ADC之间的时钟相位一致。

本设计中采样的ADC芯片输出随路时钟为ADC采样时钟的一半，在ADC内部做了分频处理，具体可参考相关手册，在此不详细描述。不同ADC的输出采样随路时钟相位关系不确定，相位差可能为0°，90°，180°，270°。要完成不同ADC输出时钟的校准，此校准信号要满足采样时钟的建立时间Tsetup和保持时间Thold。FPGA给出该触发信号后，不同ADC之间的输出采样随路时钟相位将得到同步。

4、低噪声电源设计及布局布线技术

高速ADC的性能对电源也非常敏感，如图8所示：本设计电源部分采用两级稳压设计，第一级为DC-DC电源，由两个DC-DC电源模块组成，第二级为线性LDO电源，由三个独立的LDO电源模块组成。第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的主芯片提供低噪声电源。LDO电源选用的低噪声线性电源，噪声为40μVRMS(10Hz to100kHz)，最大输出电流3A。布局时，电源部分与时钟和AD输出的数据信号分开区域放置，电源部分要与时钟部分及AD部分充分隔离。数字部分和模拟部分分开供电，电源平面要做好分割，以免造成干扰。此外，对第一级的开关电源的频率做了重点滤除。

2路ADC的供电采用线性LDO稳压芯片供给，VCO和时钟产生部分分别用两个线性LDO供给，其中时钟部分包括两个板上晶振以及时钟产生芯片。

为滤除高频电流，减少干扰，每个AD的电源去耦电容采用10uF到22uF范围的低ESR的钽电容与0.01uF到0.1uF范围的陶瓷电容并接去耦，使电路中电磁辐射(EMI)最小。此外，ADC部分电源的滤波电容引线要尽可能短，并靠近ADC电源引脚底部放置，以减少寄生效应以及引入外部噪声。

板子的布局要分区域放置，模拟中频输入信号调理部分、AD部分、时钟部分、电源部分，分区域独立放置。

模拟中频远离电源和时钟，布局布线严格对称，以减少共模干扰。模拟中频区域下方不可走线，为了信号最短路径回流到地，需要信号调理器件周围密集打上地孔。本设计高速信号孔内径选择10mil，外径18mil，以最大限度保持信号完整性。

为了减少串扰，本设计充分利用层间耦合电容去耦，将电源层与GND层之间的间距拉低至3mil以内，本采集板尺寸为76mm×69mm，一组电源和地层带来的层间耦合电容大约为520nF。层间耦合电容除减少串扰外，还可以与局部旁路电容一起共同提供ADC所需的高频电流。

ADC的数据线都要进行等长处理和阻抗控制，数据线之间的长度误差不超过5mil，差分线阻抗控制为100Ω，为了给高速信号提供最小信号环路，每个信号层都要有参考地平面，信号线尽量少打孔。

5、FPGA信号处理平台

基于FPGA的信号处理平台基于Xilinx Virtex-5系列的FPGA进行设计。FPGA与ADC采集子板通过FMC-HPC连接，用于ADC采集的时钟信号、控制信号、ADC采集的数据通过FMC接口传输到FPGA上，FPGA和DSP进行后续信号处理。本设计中用FPGA抓取ADC采集的数据进行分析、处理，主要测试数据采集系统的性能指标。

本设计采用高速ADC同步时钟产生技术，高速ADC的前端信号调理技术，低噪声电源设计及布局布线技术，多路ADC同步技术对高速多路ADC同步采集电路进行设计。该设计结果在FPGA信号处理板上进行测试验证。测试结果表明，该平台的信噪比SNR为73.3dBFS,无杂散动态范围(SFDR)为88dBFS。两路ADC的同步性达到4°。

采集的信号的SNR及SFDR指标如图9所示。采样率为500MHz ADC对功率为0dBm，频率5MHz的正弦信号进行采集，信噪比SNR为73.3dBFS,无杂散动态范围(SFDR)为88dBFS。

本发明完成了一种基于FPGA的高速ADC同步采集系统，采样率500MHz，量化位宽14bit，同步性误差小于4°，信噪比大于73dBm，SFDR大于88dBFS。本发明可实现对模拟信号的高速采集、传输、处理等。本发明具有采样率高、信噪比高、动态范围大、同步性好等优势。本发明在信号采集、信号处理领域，有着较强的实用性，可广泛用于宽带无线通信，电子侦察，数字仪表，电子对抗等领域。

Claims (10)

1.基于FPGA的高速ADC同步采集系统，其特征在于：包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；

所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计。

2.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述基于FPGA的信号处理平台和高速ADC同步采集子板通过标准FMC-HPC接插件连接，进行信号传输。

3.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述超低抖动同步时钟产生电路采用时钟产生芯片AD9525，该芯片采用外部VCO方案，能够实现最低30fs的输出时钟抖动。

4.根据权利要求3所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述时钟产生芯片AD9525输出多路同样的时钟信号，其中一路连接到基于FPGA的信号处理平台上的全局时钟上，用于接收调理ADC的采样数据，其余路一一对应连接高速ADC采集电路作为ADC的采样时钟。

5.根据权利要求4所述的基于FPGA的高速ADC同步采集系统，其特征在于：多个高速ADC采集电路的输出时钟和数据的同步设计方法如下：首先FPGA对单个ADC的输出时钟和数据相位关系进行校准，校准完成后；再对不同通道的ADC之间的输出时钟和数据相位关系进行校准，此校准信号要满足ADC输出的采样随路时钟的建立时间和保持时间，FPGA给出该触发信号后，不同ADC之间的输出时钟和数据相位关系将得到同步。

6.根据权利要求4所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述时钟产生芯片AD9525与每个高速ADC采集电路之间的时钟信号均通过2路连接线传输，所述2路连接线长度误差小于5mil，且在时钟信号输入高速ADC采集电路的接收端时，需交流耦合之后再进入高速ADC采集电路。

7.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述超低抖动同步时钟产生电路的参考输入时钟可选用内时钟和外时钟两种方式。

8.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述电源模块采用两级稳压设计，第一级为DC-DC电源，第二级为线性LDO电源；第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的主芯片提供低噪声电源。

9.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述高速ADC同步采集子板上的高速信号孔内径选择10mil，外径18mil。

10.根据权利要求1所述的基于FPGA的高速ADC同步采集系统，其特征在于：所述高速ADC同步采集子板，利用层间耦合电容去耦，将电源层与GND层之间的间距拉低至3mil以内。