CN105468073A - 一种高速采集处理系统瞬态功耗降低电路及方法 - Google Patents

一种高速采集处理系统瞬态功耗降低电路及方法 Download PDF

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    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

一种高速采集处理系统瞬态功耗降低电路及方法,基于多片AD和FPGA实现,多片高速AD模数转换模块完成多路宽带信号的采集,FPGA完成多片高速AD模数转换模块的上电控制、配置并完成高速AD模数转换模块输出的高速并行信号的接收及处理,开关电源类型的DC/DC模块完成+28V转+5V,开关电源类型的点负载模块分别完成+5V电压转+1.2V电压和+5V电压转+2.5V电压的功能,多片线性稳压电源模块完成+2.5V转+1.9V的功能,调节点负载模块的开关频率和补偿参数。本发明使高速采集电路在FPGA加载及宽带信号输入的情况下瞬态功耗得到一定的抑制,DC/DC模块在瞬态功耗接近额定输出时仍能稳定工作,从而保证DC/DC模块较高的输出效率,从而降低了整机的热耗。

Description

一种高速采集处理系统瞬态功耗降低电路及方法
技术领域
[0001]本发明涉及一种高速采集处理系统瞬态功耗降低电路及方法,尤其涉及一种基于多片AD和FPGA的高速采集处理系统瞬态功耗降低的电路及方法。
背景技术
[0002]对于宽带信号采集,例如微波辐射计相关器、雷达信号采集处理或高速示波器往往采用FPGA加多片高速AD的方法实现。这些采集处理电路所用的高速器件的处理规模和功耗都比较大,在FPGA程序加载以及信号源接通的瞬间,器件开始工作和逻辑开始翻转的瞬间往往会产生较大的浪涌,导致电路的瞬态功耗高于电路的动态功耗,这种瞬态功耗对这种高速信号采集电路的配电设计提出了较高的要求。
[0003]全极化微波辐射计数字相关器的相关处理电路接收通道输出的四路2G带宽中频信号,通过高速AD变换后进行全极化的相关处理,完成全极化信息的提取。相关处理单板功耗接近25W,整机动态功耗接近60W。因为采集电路对温度的变化是比较敏感的,因此大功率单机对整星的供配电和散热设计都提出较高的要求,因此降低高速处理电路的瞬态功耗是影响到高速采集电路应用的一个重要的因素。
发明内容
[0004]本发明的技术解决问题是:克服现有技术的不足,提供了一种基于多片AD和FPGA的高速采集处理系统瞬态功耗降低电路及方法,有效降低了电路的瞬态功耗,提高了电源模块的使用效率,从而降低了高速采集处理电路的整机功耗,是一种实用的高速采集处理电路的配电设计方法。
[0005]本发明的技术解决方案是:
[0006] 一种高速采集处理系统瞬态功耗降低电路,包括多个高速AD转换模块、FPGA模块、DC/DC模块、两个点负载模块和多个线性稳压模块;
[0007] DC/DC模块对输入的电压进行电压转换,输出点负载模块工作电压至两个点负载模块,一个点负载模块对输入的所述点负载模块工作电压进行电压转换,输出FPGA内核电压给FPGA芯片;另一个点负载模块对输入的所述点负载模块工作电压进行电压转换,输出FPGA的I/O电压至FPGA芯片,同时,所述FPGA的I/O电压还被输出到多个线性稳压模块,多个线性稳压模块对输入电压进行线性稳压变换,产生AD工作电压并输出至多个高速AD转换模块;FPGA分时产生高速AD模数转换模块的上电控制信号,控制多个高速AD模数转换模块逐一上电;FPGA还分时产生高速AD模数转换模块的配置信号,控制多个高速AD模数转换模块逐一配置;高速AD转换模块对输入的宽带模拟信号进行采样,并进行模数转换及降速后,得到并行数字信号输出至FPGA。
[0008]点负载模块的开关频率和补偿参数通过点负载模块的外围电路进行调节,进而降低输入到点负载模块的负载电流,从而降低瞬态功耗。
[0009] —种高速采集处理系统瞬态功耗降低方法,其特征在步骤如下:
[0010] (1)DC/DC模块对输入的+28V电压进行电压转换,输出+5V至两个点负载模块;
[0011] (2)—个点负载模块对输入的+5V电压进行电压转换,输出+ 1.2V电压到FPGA作为FPGA的内核电压;
[0012] (3)另一个点负载模块对输入的+5V电压进行电压转换,输出+2.5V电压到FPGA作为FPGA的I/O电压,同时输出+2.5V电压到多片线性稳压模块;
[0013] (4)多片线性稳压模块对输入的+2.5V电压进行线性稳压变换,产生AD1.9V电压,输出至多片高速AD模数转换模块;
[0014] (5)FPGA通过内部逻辑电路分时产生高速AD转换模块的上电控制信号,使多个高速AD模数转换模块逐一上电,避免同时上电所导致的瞬态大电流;
[0015] (6)FPGA通过内部逻辑电路分时产生高速AD转换模块的配置信号,使多个高速AD模数转换模块逐一配置,避免同时开始工作导致的瞬态大电流;
[0016] (7)高速AD转换模块对输入的宽带模拟信号采样,并进行模数转换及降速后,得到并行数字信号输出至FPGA;
[0017] (8)FPGA接受多个高速AD转换模块输出的并行信号后进行后续处理;
[0018] (9)通过调整点负载模块的外围电路实现调整点负载模块的开关频率和补偿参数,进而降低输入到点负载模块的负载电流,从而降低瞬态功耗。
[0019]本发明与现有技术相比的有益效果是:
[0020] (1)采用FPGA逻辑有效地控制FPGA加载后外部器件的工作状态以减小FPGA加载后的瞬态浪涌,无需增加额外的限流器件,可以节省功耗,降低设计复杂度并提高可靠性。
[0021] (2)采用设置点负载模块的参数得方法以提升点负载模块在FPGA加载后及加源后负载瞬态变化的适应能力,无需采用额定输出电流更大的电源模块以适应瞬态功耗的要求。从而提高电源模块的使用效率。
附图说明
[0022]图1为本发明瞬态功耗降低电路原理图;
[0023]图2为本发明高速采集处理系统瞬态功耗降低方法流程图;
[0024]图3为本发明FPGA产生的多片高速AD模数变换模块上电控制信号时序图;
[0025]图4为本发明点负载模块及外围电路原理图。
具体实施方式
[0026]下面结合附图对本发明的具体实施方式进行进一步的详细描述。
[0027]如图1所示,本发明提供了一种高速采集处理系统瞬态功耗降低电路,包括多个高速AD转换模块、FPGA模块、DC/DC模块、两个点负载模块和多个线性稳压模块;
[0028] DC/DC模块对输入的+28V电压进行电压转换,输出+5V至两个点负载模块,一个点负载模块对输入的+5V电压进行电压转换,输出+ 1.2V电压到FPGA作为FPGA的内核电压;另一个点负载模块对输入的+5V电压进行电压转换,输出+2.5V电压到FPGA作为FPGA的I/O电压,同时输出到多个线性稳压模块,采用这种电路的好处是基于开关电源的DC/DC模块和基于开关电源的点负载模块可以完成电压的高效转换,因为+1.2V电流接近3.5A,+2.5V电流接近5A。
[0029]多个线性稳压模块对输入的+2.5V电压进行线性稳压变换,产生1.9V电压并输出至多个高速AD转换模块;采用线性稳压模块的好处是保证多片AD1.9V电压的稳定性,同时由于线性稳压模块输入输出的低压差(0.6V)使线性稳压模块热耗较低。
[0030] FPGA通过内部逻辑电路分时产生高速AD模数转换模块的上电控制信号,控制多个高速AD模数转换模块逐一上电,有效避免了多片AD同时上电导致的瞬态大电流;FPGA还通过内部逻辑电路分时产生高速AD模数转换模块的配置信号,控制多个高速AD模数转换模块逐一配置,避免多片AD同时开始工作导致的瞬态大电流。
[0031]高速AD转换模块对输入的宽带模拟信号进行采样,并进行模数转换及降速后,得到并行数字信号输出至FPGA。采取这种电路的好处是FPGA具有较多的高速的I/O接口,内部具有较多的高速并行处理资源。通过FPGA高速并行接收和处理可以提高采集电路的采样速率和实时处理能力。
[0032]点负载模块的开关频率和补偿参数通过点负载模块的外围电路进行调节,进而降低输入到点负载模块的负载电流,从而降低瞬态功耗。
[0033]在本发明电路工作过程中发现,当宽带模拟信号接通的瞬间,作为FPGA的内核电压的+ 1.2V发生电流突变,这是因为多片AD同时输出的高速并行信号使FPGA内部逻辑同时翻转。产生+1.2V的点负载模块是基于脉宽调制的开关电源。
[0034]通过调整点负载模块的开关频率和补偿参数可以提高点负载模块在负载电流瞬态增加时的效率,降低对输入瞬态电流的要求,也就降低了瞬态功耗,从而降低了 DC/DC额定输出电流的要求,提高了 DC/DC的输出效率。
[0035]本发明使高速采集电路在FPGA加载及宽带信号输入的情况下瞬态功耗得到一定的抑制,DC/DC模块在瞬态功耗接近额定输出时仍能稳定工作,从而保证DC/DC模块较高的输出效率,从而降低了整机的热耗。
[0036]如图4所示,本发明给出了一种点负载模块及其外围电路的示例,点负载模块采用1'1公司的了?350601-3?型号的芯片,其外围电路包括电阻1?1、1?2、1?3、1^1'、电容(:1工2、033、Cin、Css、Cboot、Co、Lo0
[0037]芯片上的管脚:功率输入管脚(PVIN),电压输入管脚(VIN),缓启动及跟踪管脚(SS/TR),开关频率控制管脚(RT),补偿管脚(C0MP),引导点管脚(BOOT),开关点管脚(PH),电压反馈管脚(VSENSE)。
[0038] Cin为输入电压VIN对地滤波电容;Co为输出电压Vout对地滤波电容,其与输出电感Lo组成充放电回路,将PH端输出的脉冲电压整形为直流电压;Cboot为BOOT和PH端口之间的自举电容;Css为SS/TR端口对地电容,用于设置缓启动的时间;Rrt为RT管脚(开关频率控制管脚)的对地电阻,用于开关频率设置;R1和R2串连后接在V0UT和地之间,分压产生的电压接至VSENSE端,用于输出电压的设置;C1和R3串连接在C0MP和地之间,C2接在C0MP和地之间,三个器件用于频率补偿。
[0039]与本发明中所述的降低瞬态功耗相关的外围器件是Rrt和C1、C2及R3,增加Rrt可以提高开关频率,减少R3(补偿环路的电阻)可以降低交叉频率,C1、C2根据手册进行相应的变化。观察负载瞬变时点负载模块输入+5V的电流浪涌,以减小电流浪涌为目的调节开关频率和交叉频率。
[0040]如图2所示,基于上述瞬态功耗降低电路,本发明还提供了一种瞬态功耗降低方法,首先是由DC/DC模块、点负载模块和线性稳压模块组成高效的配电网络;然后FPGA通过内部逻辑电路分时产生多片AD上电控制信号和配置信号;接着每片高速AD转换模块,对输入的宽带模拟信号采样,得到高速并行数字信号输出至FPGA;FPGA接收高速并行数字信号并进行后续处理;最后调整点负载模块的开关频率和补偿参数。
[0041]采用这种处理流程的好处是根据信号产生的先后顺序进行相应的控制,流程清晰。
[0042]上述系统的瞬态功耗降低方法方法,具体步骤如下:
[0043 ] (1) DC/DC模块对输入的+28V电压进行电压转换,输出+5V至两片点负载模块;
[0044] (2)—片点负载模块对输入的+5V电压进行电压转换,输出+ 1.2V电压到FPGA作为FPGA的内核电压;
[0045] (3)—片点负载模块对输入的+5V电压进行电压转换,输出+2.5V电压到FPGA作为FPGA的I/O电压,同时输出到多片线性稳压模块;
[0046] (4)多片线性稳压模块对输入的+2.5V电压进行线性稳压变换,产生多片AD1.9V电压,输出至多片高速AD模数转换模块。
[0047] (5)FPGA通过内部逻辑电路分时产生多片AD上电控制信号,使多片高速AD模数转换模块逐一上电;如图3所示,多片AD上电控制信号初始值均为高,保证芯片处于POWERDOWN状态(根据芯片定义的状态决定是高电平还是低电平),然后依次变低,使多片AD依次上电,上电时间间隔T要大于AD上电时其工作电流上升的时间,要根据实际测试得到
[0048] (5)FPGA通过内部逻辑电路分时产生多片AD配置信号,使多片高速AD模数转换模块逐一配置;加载控制信号的时序按照图3所示同样的方法进行设计;
[0049] (6)配置完成后每片高速AD转换模块,对输入的宽带模拟信号采样,并进行模数转换及降速后,得到高速并行数字信号输出至FPGA。
[0050] (7)FPGA接受多片高速AD模数转换模块输出的高速并行信号后进行后续处理;
[0051 ] (8)最后根据产生+1.2V的点负载模块和产生+2.5V的点负载模块输入输出电流的瞬态特性,尤其是宽带信号的瞬间电流变化,调整点负载模块的开关频率和补偿参数以提高点负载模块在负载电流瞬态增加时的效率。
[0052]本发明的优点是不用增加任何元器件就有效抑制了瞬态功耗,从而降低对点负载模块和DC/DC模块的额定功率要求,因此提高了其功率转换的效率,降低了热耗。
[0053]本发明已经应用在某遥感卫星微波辐射计分系统的数字相关器中,且能够达到在单片AD模数变换采样率为2G Sample/S,四片AD模数变换同时工作,单板功耗25W,单机功耗65W的情况下保持所有器件温度一级降额,测量精度满足系统要求的效果。
[0054]本发明说明书中未作详细描述的内容属于本领域技术人员的公知技术。

Claims (5)

1.一种高速采集处理系统瞬态功耗降低电路,其特征在于:包括多个高速AD转换模块、FPGA模块、DC/DC模块、两个点负载模块和多个线性稳压模块; DC/DC模块对输入的电压进行电压转换,输出点负载模块工作电压至两个点负载模块,一个点负载模块对输入的所述点负载模块工作电压进行电压转换,输出FPGA内核电压给FPGA芯片;另一个点负载模块对输入的所述点负载模块工作电压进行电压转换,输出FPGA的I/O电压至FPGA芯片,同时,所述FPGA的I/O电压还被输出到多个线性稳压模块,多个线性稳压模块对输入电压进行线性稳压变换,产生AD工作电压并输出至多个高速AD转换模块;FPGA分时产生高速AD模数转换模块的上电控制信号,控制多个高速AD模数转换模块逐一上电;FPGA还分时产生高速AD模数转换模块的配置信号,控制多个高速AD模数转换模块逐一配置;高速AD转换模块对输入的宽带模拟信号进行采样,并进行模数转换及降速后,得到并行数字信号输出至FPGA。
2.根据权利要求1所述的一种高速采集处理系统瞬态功耗降低电路,其特征在于:点负载模块的开关频率和交叉频率通过点负载模块的外围电路进行调节,进而降低输入到点负载模块的负载电流,从而降低瞬态功耗。
3.根据权利要求2所述的一种高速采集处理系统瞬态功耗降低电路,其特征在于:所述点负载模块的开关频率和交叉频率通过点负载模块的外围电路进行调节具体为:增加点负载丰吴块开关频率控制管脚的对地电阻,用于提尚点负载t吴块的开关频率;减小点负载t吴块补偿环路的电阻,用于降低点负载模块的交叉频率。
4.一种基于权利要求1所述电路实现的瞬态功耗降低方法,其特征在步骤如下: (1 )DC/DC模块对输入的+28V电压进行电压转换,输出+5V至两个点负载模块; (2)—个点负载模块对输入的+5V电压进行电压转换,输出+ 1.2V电压到FPGA作为FPGA的内核电压; (3)另一个点负载模块对输入的+5V电压进行电压转换,输出+2.5V电压到FPGA作为FPGA的I/O电压,同时输出+2.5V电压到多片线性稳压模块; (4)多片线性稳压模块对输入的+2.5V电压进行线性稳压变换,产生AD 1.9V电压,输出至多片高速AD模数转换模块; (5)FPGA通过内部逻辑电路分时产生高速AD转换模块的上电控制信号,使多个高速AD模数转换模块逐一上电,避免同时上电所导致的瞬态大电流; (6)FPGA通过内部逻辑电路分时产生高速AD转换模块的配置信号,使多个高速AD模数转换模块逐一配置,避免同时开始工作导致的瞬态大电流; (7)高速AD转换模块对输入的宽带模拟信号采样,并进行模数转换及降速后,得到并行数字信号输出至FPGA; (8)FPGA接受多个高速AD转换模块输出的并行信号后进行后续处理; (9)通过调整点负载模块的外围电路实现调整点负载模块的开关频率和交叉频率,进而降低输入到点负载模块的负载电流,从而降低瞬态功耗。
5.根据权利要求4所述的一种高速采集系统瞬态功耗降低方法,其特征在于:所述步骤(9)中调整点负载模块的外围电路实现调整点负载模块的开关频率和交叉频率,具体为:增加点负载t吴块开关频率控制管脚的对地电阻,用于提尚点负载t吴块的开关频率;减小点负载模块补偿环路的电阻,用于降低点负载模块的交叉频率。
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