CN106385256B - 具有存储同步识别功能的多通道并行采集系统 - Google Patents

Abstract

本发明公开了一种具有存储同步识别功能的多通道并行采集系统，在多通道并行采集系统的N个FPGA模块中，第1个FPGA模块根据触发通道的触发信号生成有效触发信号，并发送给第2个FPGA模块；第2至第N个FPGA模块中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，采用同步识别模块在多通道并行采集系统初始化时按照FPGA模块序号依次对延迟模块的延迟值进行设置，在实际工作时，延迟模块接收前一个FPGA模块的有效触发信号，根据延迟值延迟后发送给触发模块，进而生成有效触发信号。本发明通过对多通道并行采集系统中各FPGA模块中有效触发信号进行准确的识别与控制，从而保证后端存储数据顺序的正确性。

Description

具有存储同步识别功能的多通道并行采集系统

技术领域

本发明属于高速数据采集技术领域，更为具体地讲，涉及一种具有存储同步识别功能的多通道并行采集系统。

背景技术

随着科技的快速发展，数字信号的频率和带宽也随之急剧增长，这就对电子测量仪器的指标提出了更高的要求。在利用并行方式的时间交替模数转换(TIADC)技术，成功实现了高速采集系统对高频信号进行采集的功能之后，如何稳定的对产生的高速数据流的存储，则成为了采集系统稳定工作的重要研究部分之一。

已有对TIADC系统同步问题的研究主要集中于前端多ADC之间的复位同步问题，通过TDC电路的测量功能对时钟偏移进行相应的测量，最后对数据进行相位的调整，从而得到稳定正确拼合的目的。虽然该方法能有效解决前端采集的同步问题，但是随着系统复杂性的增加，普通的单处理器的TIADC系统已经向多转换器、多处理器的(MCMP)系统转变，那么假如后端处理器的存储不同步，依旧会导致数据拼合的失败。而工程上一般采用的是可编程逻辑器件(FPGA，Field－Programmable Gate Array)对数据进行接收，数据的接收缓存功能是由FPGA内部控制的存储资源(如FIFO)进行数据存储，而存储器的控制信号往往是由外部输入，但由于该信号与数据同步时钟的不同源，往往会导致多通道间亚稳态现象的发生，使得数据的顺序再次出现错误。

图1是MCMP架构的多通道并行采集系统的结构图。如图1所示，在MCMP架构的多通道并行采集系统中，N片ADC(Analog to Digital Converter，模数转换器)同时对来自信号调理通道的数据进行相应的采集操作，根据对采样时钟相位的调整，以及前端ADC同步处理之后，将得到的采集数据SD₁-SD_N传输到各自对应的FPGA芯片进行相应的接收。在FPGA的内部可利用串并转换模块2对数据进行降速处理，以匹配FPGA内部操作的运行速度。而降速完成的数据流将在数据存储模块中进行缓存处理，等待后续的操作。

而在多通道并行采集系统当中，数据存储模块的控制主要有读写信号的控制，以及触发信号的控制，而这些控制信号的开启关闭是否能够做到同步性，则直接关系到后续的数据拼合的正确与否。为此需要对存储操作的控制信号的同步处理进行相应的分析。

而在这些控制信号当中，触发信号则是整个采集过程的核心所在。因为在多通道并行采集系统当中，读写操作是根据触发信号来进行相应的操作。以FIFO作为数据存储单元为例，当设定预触发深度之后，数据存储模块会一直开启写使能，直到将预触发深度的空间写满。然后开启读使能，数据存储模块进行边读边写的状态，等待触发信号的到来，当有效触发信号到来的同时，关闭读使能，直到将整个数据存储模块的空间写满为止。由此可见，由于触发信号与FPGA内部运行时钟CCLK不同源，那么当有效触发信号恰好处于CCLK时钟的亚稳态区间，就会导致相位不确定性，最终导致读写使能控制的不同，最终使得数据发生顺序错位。为此，需要对多通道并行高速数据采集系统中的触发信号作去亚稳态的同步处理，以便确定后端存储数据顺序的正确性。

在现在技术中，触发通道产生触发信号，由各个FPGA内部的触发模块转换成有效触发信号，发送给FPGA中的数据存储模块。在对数据存储模块的读写使能控制之前，有效触发信号要经过FPGA内部逻辑延迟和电路板极延迟，而这些延迟时间不容易得到精确控制，那么由于触发信号与系统内部的运行时钟的不同源性，有可能触发信号恰好位于运行时钟的亚稳态区间，那么将会导致读写控制操作的不确定性，进而引发数据处理错误。

发明内容

本发明的目的在于克服现有技术的不足，提供一种具有存储同步识别功能的多通道并行采集系统，对多通道并行采集系统中各FPGA模块中有效触发信号进行准确的识别与控制，从而保证后端存储数据顺序的正确性。

为实现上述发明目的，本发明具有存储同步识别功能的多通道并行采集系统包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的模拟信号进行采集，将采集数据发送给FPGA模块；FPGA模块中包含内部时钟模块、串并转换模块、触发模块、数据存储模块、数据处理模块、延迟模块和同步识别模块，内部时钟模块生成FPGA内部时钟，发送给触发模块和数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；触发模块生成有效触发信号发送给数据存储模块；数据存储模块在FPGA内部时钟和有效触发信号的控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；数据存储过程的同步功能由延迟模块和同步识别模块共同完成，具体过程为：

第1个FPGA模块中触发模块接收触发通道发送的触发信号tr_s和内部时钟信号CCLK₁，生成有效触发信号tr₁，发送给数据存储模块和第2个FPGA模块；

第2至第N个FPGA中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，同步识别模块包括控制模块、倍频模块、解串模块、数字序列检测模块；第i个FPGA中，i＝2,3,…,N，延迟模块接收第i-1个FPGA模块中触发模块输出的有效触发信号tr_i-1，按照延迟值Δ_i进行延迟后得到触发信号tr′_i-1，输出至触发模块，触发模块根据信号tr′_i-1和内部时钟信号CCLK_i生成有效触发信号tr_i，发送给FIFO数据存储模块和第i+1个FPGA模块；

第2至第N个FPGA模块中延迟模块的延迟值Δ_i在多通道并行采集系统初始化时由该FPGA模块中的同步识别模块按照FPGA序号依次进行确定，同步识别模块中各模块的具体工作为：

第i个FPGA中，同步识别模块中的控制模块按照预设周期对延迟模块的延迟值Δ_i进行周期性设置，时刻t的延迟值δ表示增加步长，控制模块监测数字序列检测模块发送的电平信号，如果是无效电平则不做任何操作，如果是有效电平，则判断是否是第一次接收到有效电平，如果是，记录当前的延迟值为Δ_i(1)，如果是第二次接收到有效电平，则记录当前的延迟值为Δ_i(2)，停止对延迟值的周期性修改，计算延迟模块的延迟值

倍频模块接收内部时钟信号CCLK_i进行K倍倍频，将生成的时钟信号CCLK_i′发送给解串模块；解串模块获取延迟后触发信号tr′_i-1，采用时钟信号CCLK_i′对延迟后触发信号tr′_i-1进行解串处理，将得到的数字序列发送给数字序列检测模块；数字序列检测模块对接收到的数字序列进行检测，如果是连续的K个1和K个0组成的序列，则向控制模块发送无效电平，否则向控制模块发送一个有效电平。

本发明具有存储同步识别功能的多通道并行采集系统，在多通道并行采集系统的N个FPGA模块中，第1个FPGA模块根据触发通道的触发信号生成有效触发信号，并发送给第2个FPGA模块；第2至第N个FPGA模块中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，采用同步识别模块在多通道并行采集系统初始化时按照FPGA模块序号依次对延迟模块的延迟值进行设置，在实际工作时，延迟模块接收前一个FPGA模块的有效触发信号，根据延迟值延迟后发送给触发模块，进而生成有效触发信号。

本发明中同步识别模块根据倍频内部运行时钟对有效触发信号是否位于内部运行时钟的亚稳态区间内，对延迟模块的延迟值进行设置，以校正有效触发信号的边沿从而达到避免亚稳态发生的目的，从而保证后端存储数据顺序的正确性。

附图说明

图1是MCMP架构的多通道并行采集系统的结构图；

图2是本发明具有存储同步识别功能的多通道并行采集系统的结构图；

图3是相邻FPGA间触发信号和两个FPGA内部信号运行的时序关系图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图是本发明具有存储同步识别功能的多通道并行采集系统的结构图。如图所示，本发明具有存储同步识别功能的多通道并行采集系统包括N组ADC模块和FPGA模块，N的取值范围为N≥2。

ADC模块对信号调理通道内的数据进行采集，将采集数据发送给相应的FPGA模块。

FPGA模块中包含内部时钟模块1、串并转换模块2、触发模块3、数据存储模块4、数据处理模块5、延迟模块6和同步识别模块7，各模块的具体说明如下：

内部时钟模块1生成FPGA内部时钟CCLK，发送给触发模块3和数据存储模块4。本实施例中各个FPGA中内部时钟模块1采用DCM时钟管理单元，将接收的ADC模块1的采样同步时钟信号DCLK(采样时钟的分频时钟)进行分频处理后得到FPGA的内部运行时钟CCLK。

串并转换模块2将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块4。

触发模块3生成有效触发信号发送给数据存储模块4。在传统的多通道并行采集系统中，各个FPGA的触发模块3接收触发通道的有效触发信号tr_s，根据内部运行时钟CCLK_i生成相应的有效触发信号tr_i。在本发明中，对触发模块3进行了改进，对各个FPGA中触发信号的精确控制，从而保证存储数据顺序的正确性。

本发明中，第1个FPGA模块中触发模块接收触发通道发送的触发信号tr_s和内部运行时钟CCLK₁，生成有效触发信号tr₁，发送给数据存储模块和第2个FPGA模块。第2至第N个FPGA模块中，在每个FPGA模块的触发模块3前，增加了一个延迟模块6，延迟模块6接收第i-1个FPGA模块中触发模块输出的有效触发信号tr_i-1，按照延迟值Δ_i进行延迟后得到触发信号tr′_i-1，输出至触发模块3，其中i＝2,3,…,N。

数据存储模块4在FPGA内部时钟和有效触发信号的控制下对并行数据进行缓存。

数据处理模块5从数据存储模块4中读取数据进行处理后发送给后续模块。

根据以上各个模块的说明可以看出，本发明中，为了保证存储数据顺序的正确性，延迟值Δ_i的设置是其关键，要保证延迟后的触发信号tr′_i-1不会处于该FPGA内部运行时钟CCLK_i的亚稳态区间内。由于不同硬件设计的延迟值不同，并且该值不易于测量得到，传统的验证方法是通过多次试验后的数据组合结果来判定是否达到去亚稳态的目的，但是该种测试判定方法不能完全达到高可靠的目的，而且不同的硬件布线系统就存在不同的实现过程，非常不利于系统的调试。因此本发明在第2至第N个FPGA模块中，还分别增加配置了一个同步识别模块7，用于确定该FPGA中延迟模块6的延迟值Δ_i。

同步识别模块7包括控制模块71、倍频模块72、解串模块73、数字序列检测模块74。在多通道并行采集系统初始化时，第2至第N个FPGA模块中的同步识别模块7按照顺序依次确定对延迟模块6的延迟值Δ_i进行确定。为了更好地说明本发明中的同步识别模块7，先对延迟值Δ_i确定的原理进行说明。

图3是相邻FPGA间触发信号和两个FPGA内部信号运行的时序关系图。如图3所示，CCLK_i-1表示第i-1个FGPA模块的内部运行时钟，t_c1和t_c2表示CCLK_i-1的一个周期的上升沿时刻。tr_i-1是第i-1个FGPA模块中的触发模块在其内部运行时钟CCLK_i-1的作用下得到的触发信号，输入至第i个FGPA模块的延迟模块6进行延迟，得到延迟后的触发信号tr′_i-1。t_t指的是触发信号tr_i-1同步到CCLK_i-1的时钟域所需的转换时间。t_r1表示触发信号tr_i-1的上升沿到来时刻。本实施例中触发信号采用上升沿触发，即上升沿时刻就表示触发信号的到达时刻，并且在实施同步识别过程时设定该触发信号为CCLK_i-1的二分频。此处假定在两个不同的传输路径延迟值下，得到两个延迟后的触发信号分别为tr′_i-1(1)和tr′_i-1(2)。t_r2表示tr_i-1经过延迟d(1)之后得到的触发信号tr′_i-1(1)的上升沿到来时刻。t_r3表示tr_i-1经过延迟d(2)之后得到的触发信号tr′_i-1(2)的上升沿到来时刻。CCLK_i表示第i个FGPA模块的内部运行时钟，t_c3和t_c4表示CCLK_i的一个周期的上升沿时刻。内部运行时钟CCLK_i的每个跳变沿附近区间即为其亚稳态区间。可见，t_r2不处于内部运行时钟CCLK_i的亚稳态区间内，而t_r3位于亚稳态区间内。

延迟后的触发信号tr′_i-1如果没有处在第i个FGPA模块内部运行时钟CCLK_i的亚稳定区间内，那么用内部运行时钟CCLK_i去对触发信号tr′_i-1进行一个解串操作处理，得到的解串值应该为...,0,1,0,1,...的数字序列。而为了解串的精确性，降低解串误码的情况发生，本发明中采用倍频模块7对内部运行时钟CCLK_i进行K倍倍频，K≥2。那么在进行解串时，会得到连续的K个1和K个0组成的序列。假设K＝4，那么就会得到...,1,1,1,1,0,0,0,0,....的数字序列。

采用4倍内部运行时钟分别对于触发信号tr′_i-1(1)和tr′_i-1(2)进行解串，可能得到数字序列1和序列2。根据图3可知，由于触发信号tr′_i-1(1)未在内部运行时钟CCLK_i的亚稳态区间到达，解串得到的序列1是...,1,1,1,1,0,0,0,0,....。而触发信号tr′_i-1(2)的到达时刻t_r3位于内部运行时钟CCLK_i的亚稳态区间内，那么会产生±1个(内部运行时钟CCLK_i的周期)的不确定现象，那么不难分析可知得到的数字序列是混乱的，不是固定规律的...,1,1,1,1,0,0,0,0,....。触发模块3接收触发信号tr′_i-1(1)和tr′_i-1(2)，根据内部运行时钟CCLK_i生成相应的有效触发信号tr_i(1)和tr_i(2)。对比tr_i(1)和tr_i(2)可知，触发信号tr′_i-1(1)和tr′_i-1(2)所生成的有效触发信号不同，因此需要通过控制延迟值从而实现对触发信号的控制。那么在数字序列检测模块74当中对解串出来的数据进行分析，并根据结果对延迟器6的延迟值Δ_i进行设置，从而使得数字序列为固定值，避免触发信号tr′_i-1(1)在内部运行时钟CCLK_i的亚稳态区间到达。

基于以上原理，可知本发明中多通道并行采集系统初始化时同步识别模块7中各个模块的具体工作为：

倍频模块72接收内部运行时钟CCLK_i进行K倍倍频，将生成的时钟信号CCLK_i′发送给解串模块73。

解串模块73获取延迟模块6输出的延迟后触发信号tr′_i-1，采用时钟信号CCLK_i′对延迟后触发信号tr′_i-1进行解串处理，将得到的数字序列发送给数字序列检测模块74。

数字序列检测模块74对接收到的数字序列进行检测，如果是连续的K个1和K个0组成的确定规律序列，则向控制模块71发送无效电平，否则向控制模块71发送一个有效电平。

第i个FPGA模块中，同步识别模块7中的控制模块71按照预设周期对延迟模块6的延迟值Δ_i进行周期性设置，令延迟值Δ_i的初始值每次设置在前一时刻的延迟值Δ_i基础上增加δ，即时刻t的延迟值δ表示增加步长；控制模块71监测数字序列检测模块74发送的电平信号，如果是无效电平(确定规律的序列)则不做任何操作，如果是有效电平(非确定规律的序列)，则判断是否是第一次接收到有效电平，如果是，记录当前的延迟值为Δ_i(1)，如果是第二次接收到有效电平，则记录当前的延迟值为Δ_i(2)，停止对延迟值的周期性修改，计算延迟模块6的延迟值Δ_i，计算公式为：

根据同步识别模块的工作过程可知，本发明中采用的方法是从0开始按照预设步长周期性改变延迟值，对各个延迟值下得到的有效触发信号采用倍频后的内部运行时钟进行解串处理，根据解串得到的数据序列进行检测，从而判断得到根据该延迟值得到的有效触发信号是否位于内部运行时钟的亚稳态区间，从而设置合适的延迟值。

可以看出，多通道并行采集系统初始化时，除了第1个FPGA模块以外，其他第2至第N个FPGA模块，依次由其中的同步识别模块7对延迟模块6的延迟值进行识别和设置。相邻的两个FPGA模块中，前一个FPGA模块相当于主FPGA，后一个FPGA模块相当于从FPGA，从FPGA将主FPGA的触发信号按照设置的延迟值进行延迟，根据延迟后的触发信号生成自身的触发信号。当然，也可以采用以第一个FPGA为主，发送多路触发信号分别到其他从FPGA中来控制相应的数据同步存储。采用这种交叉识别同步方式，可以保证触发信号在内部运行时钟的亚稳态区间以外的时刻到达，从而保证存储数据顺序的正确性。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种具有存储同步识别功能的多通道并行采集系统，包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的模拟信号进行采集，将采集数据发送给FPGA模块；FPGA模块中包含内部时钟模块、串并转换模块、触发模块、数据存储模块、数据处理模块，内部时钟模块生成FPGA内部时钟，发送给触发模块和数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；触发模块生成有效触发信号发送给数据存储模块；数据存储模块在FPGA内部时钟和有效触发信号的控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；其特征在于：

第1个FPGA模块中触发模块接收触发通道发送的触发信号tr_s和内部时钟信号CCLK₁，生成有效触发信号tr₁，发送给数据存储模块和第2个FPGA模块；

第2至第N个FPGA中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，同步识别模块包括控制模块、倍频模块、解串模块、数字序列检测模块；第i个FPGA中，i＝2,3,…,N，延迟模块接收第i-1个FPGA模块中触发模块输出的有效触发信号tr_i-1，按照延迟值Δ_i进行延迟后得到触发信号tr′_i-1，输出至触发模块和同步识别模块，触发模块根据信号tr′_i-1和内部时钟信号CCLK_i生成有效触发信号tr_i，发送给数据存储模块和第i+1个FPGA模块；

第2至第N个FPGA模块中延迟模块的延迟值Δ_i在多通道并行采集系统初始化时由该FPGA模块中的同步识别模块按照FPGA序号依次进行确定，同步识别模块中各模块的具体工作为：

第i个FPGA中，同步识别模块中的控制模块按照预设周期对延迟模块的延迟值Δ_i进行周期性设置，时刻t的延迟值δ表示增加步长，控制模块监测数字序列检测模块发送的电平信号，如果是无效电平则不做任何操作，如果是有效电平，则判断是否是第一次接收到有效电平，如果是，记录当前的延迟值为Δ_i(1)，如果是第二次接收到有效电平，则记录当前的延迟值为Δ_i(2)，停止对延迟值的周期性修改，计算延迟模块的延迟值

倍频模块接收内部时钟信号CCLK_i进行K倍倍频，将生成的时钟信号CCLK_i′发送给解串模块；解串模块获取延迟后触发信号tr′_i-1，采用时钟信号CCLK_i′对tr′_i-1进行解串处理，将得到的数字序列发送给数字序列检测模块；数字序列检测模块对接收到的数字序列进行检测，如果是连续的K个1和K个0组成的序列，则向控制模块发送无效电平，否则向控制模块发送一个有效电平。