CN111367158B - 基于sca的波形数字化时间测量方法及系统 - Google Patents

Abstract

本发明公开了基于SCA的波形数字化时间测量方法及系统，测量方法包括：进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，进行粗时间的测量的方法包括：在现场可编程门阵列(FPGA)中引入与SCA的参考时钟同步的一路时钟信号，并以此在FPGA中生成两路时钟信号，用于提供给FPGA中的一双计数器进行粗时间计数，这两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号相位的相位差以保证每个计数器的亚稳态时间错开；以及在FPGA中设置SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。该方法及系统实现了精确、大量程的时间测量。

Description

基于SCA的波形数字化时间测量方法及系统

技术领域

本公开属于波形数字化电子学技术领域，涉及一种基于SCA的波形数字化时间测量方法及系统。

背景技术

波形数字化技术是未来粒子物理实验前端电子学非常重要的发展趋势之一，通过探测器波形，实验者可以获取其携带的所有物理信息。图1为现有技术中利用波形数字化技术获取信号信息的过程示意图。如图1所示，探测器输出波形经过波形数字化转化为波形数据，通过对波形数据进行拟合、插值和甄别即可获得波形所携带的时间信息。

传统基于模数转换器(ADC，Analog-to-Digital Converter)的波形数字化技术路线不仅集成度低，成本高昂，而且随着采样率的提高，功耗越来越大。而基于开关电容矩阵(SCA，Switched-Capacitor Arrays)的波形数字化技术采用模拟采样+数字变换的路线，即：开关电容矩阵高速采样模拟信号，采样电荷再通过慢速高精度ADC数字化。该技术解决了高速采样和高精度模拟到数字(A/D，Analog-to-Digital)变换之间的矛盾，同时由于避免采用高速ADC，降低了系统的功耗。此外，基于开关电容矩阵的波形数字化技术在系统集成度和成本方面相对于ADC也具有明显优势。此方向是目前国际上该领域电子学的一个研究热点，特别是在高精度时间测量方面，SCA因其优异的表现受到越来越多的关注。

图2为现有技术中开关电容阵列电路原理示意图。如图2所示，高速时钟信号控制的电容开关阵列依次对输入电压信号进行模拟采样、存储，然后再以较低的速率输出给后续的ADC电路进行较低速度的A/D变换。

现有的波形数字化方案中，通常会进行一段时间的连续采样，获得时间上连续的一段波形的信息。然而在物理实验中，我们有时关注的是两段相隔较长时间(10μs以上)的波形A和波形B之间的时间关系，而对于A、B波形之间的信号并不关心。然而，采用现有波形数字化的方案需要将A、B两段波形之间的所有时间间隔均进行采样和量化，需要耗费大量的存储资源。对于SCA芯片来说，其采样深度有限，不能完成长时间的连续采样和量化，因此实现包含较大时间间隔的长时间测量量程存在很大困难，尤其是针对采样波形单帧中存在多个间隔开的探测信号的情况。

发明内容

(一)要解决的技术问题

本公开提供了一种基于SCA的波形数字化时间测量方法及系统，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种基于SCA的波形数字化时间测量方法，包括：进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，进行粗时间的测量的方法包括：在现场可编程门阵列(FPGA)中引入与SCA的参考时钟同步的一路时钟信号，并在FPGA中生成两路时钟信号，这两路时钟信号用于提供给FPGA中的一双计数器进行粗时间计数，这两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及在FPGA中设置SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

根据本公开的另一个方面，提供了一种基于SCA的波形数字化时间测量方法，包括：进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，进行粗时间的测量的方法包括：在SCA芯片中集成一双计数器，在SCA芯片中引入与SCA的参考时钟同步的一路时钟信号，并以此生成两路时钟信号，这两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及在SCA芯片中设置SCA采样控制逻辑，利用SCA的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

在本公开的一些实施例中，根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间的方法包括：根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

在本公开的一些实施例中，粗时间的范围与双计数器的位数有关。

在本公开的一些实施例中，波形数字化时间测量方法，还包括：基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元；以及将细时间与粗时间进行对齐，通过粗时间与细时间的结合，得到SCA波形数字化的大量程的精确时间。

在本公开的一些实施例中，该波形数字化时间测量方法应用于包含至少两段采样波形的时间间隔在10μs以上的探测信号的时间测量。

根据本公开的又一个方面，提供了一种基于SCA的波形数字化时间测量系统，包括：一SCA芯片，包含数据采集单元，用于波形采集；一FPGA芯片，包含粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元；粗计数产生单元包含一双计数器和SCA采样控制逻辑，其中，与SCA芯片的参考时钟同步的一路时钟信号被引入FPGA芯片，并以此在粗计数产生单元内生成两路时钟信号，该两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

根据本公开的再一个方面，提供了一种基于SCA的波形数字化时间测量系统，包括：一SCA芯片，包含：数据采集单元，用于波形采集；以及粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，粗计数产生单元包含：一双计数器和SCA采样控制逻辑；其中，与SCA芯片的参考时钟同步的一路时钟信号被引入该SCA芯片，并以此在粗计数产生单元内生成两路时钟信号，这两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

在本公开的一些实施例中，SCA采样的时钟从输入给SCA芯片的参考时钟产生，并且SCA采样循环时间为参考时钟周期的一半或与参考时钟周期相同；和/或，采样停止信号由SCA芯片内部产生，或者由其他芯片产生并通过SCA芯片管脚输入。

在本公开的一些实施例中，波形数字化时间测量系统，还包括：一计算单元，用于基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元。

(三)有益效果

从上述技术方案可以看出，本公开提供的基于SCA的波形数字化时间测量方法及系统，至少具有以下有益效果：

(1)通过提出一种粗时间测量的方法，该粗时间作为SCA所采集波形的时间参考(大量程时间单元)，基于SCA输出波形计算得到的细时间(子量程时间单元)结果与该粗时间进行对齐，通过粗时间与细时间的结合，使得SCA波形数字化系统也能实现时间信息的精确、大量程的测量，可实现具有较长的时间间隔的精确测量，特别地，适用于采样波形单帧中存在一个或多个长时间间隔开的探测信号(波形)的情况，比如，包含至少两段采样波形的时间间隔在10μs以上的探测信号的时间测量；

(2)粗时间测量的方法基于波形数字化电子学上SCA芯片和/或FPGA芯片，结合使用SCA采样停止信号和采样停止位置编号信息以及双计数器结构，实现采样波形单帧中存在一个或多个较长时间间隔的波形情况下时间信息的精确、大量程的测量；

(3)通过在FPGA芯片或SCA芯片内构建与SCA参考时钟同步的、具有相位差的双计数器(counter1和counter2)，在FPGA芯片或SCA芯片内创建了粗时间测量逻辑-SCA采样控制逻辑以完成粗时间的测量；

(4)使用SCA芯片的采样停止信号和采样停止位置编号信息来锁存双计数器的结果，并用于在双计数器的计数结果中选择正确的输出；进一步，使用SCA芯片输出的采样停止位置编号来实现基于SCA输出波形得到的细时间结果和粗时间的对齐；

(5)双计数器的使用，一方面用于表示粗时间测量值，另一方面还用于消除单一计数器在锁存时的亚稳态问题，在计数过程中，通过设置亚稳态时间错开的两个计数器进行粗时间测量，以保证测量过程中在其中一个计数器处于亚稳态的时间内，另一个计数器处于正常工作状态，即总有一个计数器处于正常工作状态实现粗时间测量。

附图说明

图1为现有技术中利用波形数字化技术获取信号信息的过程示意图。

图2为现有技术中开关电容阵列电路原理示意图。

图3为根据本公开一实施例所示的基于SCA的波形数字化时间测量方法流程图。

图4为根据本公开一实施例所示的基于SCA的波形数字化时间测量系统的结构示意图。

图5为根据本公开一实施例所示的基于SCA的波形数字化时间测量时序图。

具体实施方式

基于SCA的波形数字化电子学要求：让SCA波形数字化电子学也能实现时间信息的精确、大量程的测量，本公开提出了一种基于SCA的波形数字化时间测量方法及系统，基于波形数字化电子学上SCA芯片和/或FPGA芯片，通过在FPGA芯片或SCA芯片内构建与SCA参考时钟同步的、相位差设置保证每个计数器的亚稳态时间错开的两个计数器(counter1和counter2)，使用SCA芯片的采样停止信号和采样停止位置编号信息来锁存双计数器的结果，并用于在双计数器的计数结果中选择正确的输出；进一步，使用SCA芯片输出的采样停止位置编号来实现基于SCA输出波形得到的细时间结果和粗时间的对齐，实现了精确、大量程的时间测量，特别地，适用于采样波形单帧中存在一个或多个较长时间间隔开的探测信号(波形)的情况。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

在本公开的第一个示例性实施例中，提供了一种基于SCA的波形数字化时间测量方法。

图3为根据本公开一实施例所示的基于SCA的波形数字化时间测量方法流程图。图4为根据本公开一实施例所示的基于SCA的波形数字化时间测量系统的结构示意图。

结合图3和图4来看，本公开的基于SCA的波形数字化时间测量方法，包括：

步骤S11：进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元；

在步骤S11中，进行粗时间的测量的方法包括：

在FPGA中引入与SCA的参考时钟同步的一路时钟信号，并在FPGA中生成两路时钟信号，这两路时钟信号用于提供给FPGA中的一双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及

在FPGA中设置SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

本实施例中，如图4所示，SCA输出的参考时钟的同步时钟被引入FPGA，并由此生成两路时钟信号，这两路时钟信号与SCA采样循环时间相同，两路时钟信号之间的相位相差180°，一个时钟分别给一个counter进行粗时间计数。在SCA芯片进行量化时，“粗时间逻辑”-SCA采样控制逻辑，根据传输给SCA芯片的采样停止信号锁存两个counter值，根据SCA芯片的采样停止位置编号选择counter值，从而获得本次测量所对应的粗时间。

本实施例中，SCA采样的时钟从输入给SCA芯片的参考时钟产生，并且SCA采样循环时间为参考时钟周期的一半或与参考时钟周期相同；和/或，采样停止信号由SCA芯片内部产生，或者由其他芯片产生并通过SCA芯片管脚输入。

在一实例中，同步时钟和参考时钟可以由板上时钟电路产生，一路送给SCA芯片作为参考时钟，另一路送给FPGA芯片作为同步时钟。对于某些SCA芯片来说，其存在着输出同步时钟的管脚，如DRS4芯片的“dtap”管脚。可以将“dtap”管脚的输出送入FPGA芯片作为同步时钟，而不用再在板上时钟电路产生同步时钟信号，从而简化了板上时钟电路的设计。

SCA芯片采样过程中存在着控制采样电容是否采样的信号，在本公开中称为采样停止信号。此采样停止信号根据不同的SCA设计，可以由SCA芯片内部产生，也可以由其他芯片产生并通过SCA芯片管脚输入，如DRS4芯片的“dwrite”管脚用于接收该采样停止信号。

本公开设置双计数器的目的和作用，一方面用于表示粗时间测量值，另一方面还用于消除单一计数器在锁存时的亚稳态问题，在计数过程中，通过设置亚稳态时间错开的两个计数器进行粗时间测量，以保证测量过程中在其中一个计数器处于亚稳态的时间内，另一个计数器处于正常工作状态，即总有一个计数器处于正常工作状态实现粗时间测量。

亚稳态的含义如下：触发器和锁存器在工作过程中要满足数据建立-保持时间的要求，建立和保持时间确定了一个判决窗，输入信号的变换若在判决窗之内发生变化，触发器或锁存器将进入业稳态，其输出在经过一段时间的不确定状态后才能随机的稳定到0或1，在稳定期间其输出一些电平或者可能处于震荡状态，这种无效电平沿各级联电路传递下去将导致其他逻辑单元的逻辑混乱。

在本公开的一些实施例中，根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间的方法包括：根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

其中，本实施例所示的亚稳态时间为图5所示“0相位counter”及“180°相位counter”的黑色交叉部分。

设置两路时钟信号的相位相差足够大，以保证每个计数器的亚稳态时间错开，在一些实施例中，该相位差可以从10°到180°不等，可以根据实际芯片类型和实际需求进行适应性设置，本公开不限制两路时钟信号的相位值以及两路时钟信号的相位差大小，任何能够保证每个计数器的亚稳态时间错开的相位值均在本公开的保护范围之内。

步骤S12：基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元；

本实施例中，基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元，子量程时间单元为现有技术中可以得到的一种连续采样的最小时间单元。

步骤S13：将细时间与粗时间进行对齐，通过粗时间与细时间的结合，得到SCA波形数字化的大量程的精确时间；

本实施例中，通过将子量程时间单元(类似于分针的概念)和大量程时间单元(类似于时针的概念)进行对齐，实现较大量程、较高精度的时间测量。

当然，作为第一个实施例所示的基于SCA的波形数字化时间测量方法的并列实施例，在本公开的其它实施例中，双计数器不是必须利用FPGA实现，也可以直接在SCA芯片中集成双计数器，步骤S11中对应进行粗时间的测量的方法包括：在SCA芯片中集成一双计数器，在SCA芯片中引入与SCA的参考时钟同步的一路时钟信号，并以此生成两路时钟信号，这两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及在SCA芯片中设置SCA采样控制逻辑，利用SCA的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。其他内容与第一个实施例的相同，这里不再赘述。

在本公开的第二个示例性实施例中，提供了一种基于SCA的波形数字化时间测量系统，参照图4所示，该系统包括：一SCA芯片，包含数据采集单元，用于波形采集；以及一FPGA芯片，包含粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元。

其中，粗计数产生单元包含一双计数器和SCA采样控制逻辑，其中，与SCA芯片的参考时钟同步的一路时钟信号被引入FPGA芯片，并以此在粗计数产生单元内生成两路时钟信号，这两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。

本实施例中以DRS4芯片为例进行说明，在如图4所示的系统中，DRS4芯片为每个通道有1024(N)个采样单元的SCA，其采样过程为从单元0#(编号0)采样到单元1023#(N-1#)，再接着回归单元0#循环采样的过程。每次回归到0#代表完成了一个采样周期。该DRS4芯片的“dtap”管脚输出同步时钟，“dwrite”管脚输出采样停止信号。两路时钟信号的相位相差180°(可以是其他数值的相位差)，对应一个计数器为0相位计数器，另一个计数器为180°相位计数器，这两路时钟信号信号均同步于采样周期，且分别对齐于采样单元单元0#和单元512#(N/2#)，且保证0相位计数器和180°相位计数器的计数先后顺序固定，对应进行粗时间计算的计算方法如下文所述(采用相位值加1作为粗时间，或者直接采用相位值作为粗时间)，当然，在其它实施例中，0相位计数器和180°相位计数器的先后顺序也可以不固定，对应粗时间的计算方法相应变化而已，这些可以根据实际情况进行适应性设置，本公开不进行限制。

在本公开的一些实施例中，波形数字化时间测量系统，还包括：一计算单元，用于基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元。

作为第二个实施例所示的波形数字化时间测量系统的并列实施例，双计数器不是必须利用FPGA实现，也可以直接在SCA芯片中集成双计数器，在本公开的其它实施例中，该波形数字化时间测量系统包括：一SCA芯片，包含：数据采集单元，用于波形采集；以及粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，粗计数产生单元包含：一双计数器和SCA采样控制逻辑；其中，与SCA芯片的参考时钟同步的一路时钟信号被引入该SCA芯片，并以此在粗计数产生单元内生成两路时钟信号，这两路时钟信号用于提供给双计数器进行粗时间计数，两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间。其他内容与第一个实施例的相同，这里不再赘述。

图5为根据本公开一实施例所示的基于SCA的波形数字化时间测量时序图。

参照图4和图5来说明该基于SCA的波形数字化时间测量方法的测量原理。

本实施例中，DRS4芯片的“dtap”管脚会输出DRS4芯片的SCA的同步时钟。如图5所示，将此同步时钟信号引入FPGA芯片内，生成“0相位时钟”和“180°相位时钟”两路时钟信号信号。这两路时钟信号的周期均同步于采样周期，且分别对齐于单元0#和单元512#。“0相位counter”及“180°相位counter”分别以这两路时钟信号作为计数时钟开始计数，且保证“0相位counter”比“180°相位counter”先开始计数。

DRS4芯片的“dwrite”管脚输出了图5所示的“采样停止信号”。对于每一次物理实验的测量，第一步将会是将此信号拉低。在拉低这个信号的时候，FPGA逻辑将会锁存“0相位counter”及“180°相位counter”的值，作为粗计数的备选。

如上文所述，根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间的方法包括：根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

本实施例中，如图5所示，FPGA芯片将会获取DRS4芯片的“停止单元”编号，选择和计算粗计数值，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间：

1、当停止单元编号为处于0#到255#之间时，采用“180°相位counter”的值，并将此值加1作为粗时间。

2、当停止单元编号为处于256#到767#之间时，采用“0相位counter”的值，作为粗时间。

3、当停止单元编号为处于768#到1023#之间时，采用“180°相位counter”的值，作为粗时间。

这样，对于每次DRS4芯片的采样，都有一个稳定并且正确的粗计数值作为标志，表示这次采样的时间，作为SCA所采集波形的大量程时间单元，并且粗时间的范围仅仅和双计数器的位数有关，通过简单的扩充counter位数的方法，此系统的时间测量范围可以做到足够大。

综上所述，本公开提供了一种基于SCA的波形数字化时间测量方法及系统，通过提出一种粗时间测量的方法，该粗时间作为SCA所采集波形的时间参考(大量程时间单元)，基于SCA输出波形计算得到的细时间(子量程时间单元)结果与该粗时间进行对齐，通过粗时间与细时间的结合，使得SCA波形数字化系统也能实现时间信息的精确、大量程的测量，可实现具有较长的时间间隔的精确测量，特别地，适用于采样波形单帧中存在多个间隔开的探测信号(波形)的情况，比如，包含至少两段采样波形的时间间隔在10μs以上的探测信号的时间测量。

需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。

并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。依照本公开的内容所制造的产品的实际尺寸与规格应是可依据生产时的需求、产品本身的特性、及搭配本公开的内容据以调整，于此进行声明。

本公开可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。本公开的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)或者将功能部件(例如双计数器)集成于SCA芯片内来实现根据本公开实施例的相关设备中的一些或者全部部件的一些或者全部功能。本公开还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本公开的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (9)

1.一种基于SCA的波形数字化时间测量方法，其特征在于，包括：

进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，所述进行粗时间的测量的方法包括：

在FPGA中引入与SCA的参考时钟同步的一路时钟信号，并以此在FPGA中生成两路时钟信号，所述两路时钟信号用于提供给FPGA中的一双计数器进行粗时间计数，所述两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及

在FPGA中设置SCA采样控制逻辑，利用SCA的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间；

其中，所述根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间的方法包括：

根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；

或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

2.一种基于SCA的波形数字化时间测量方法，其特征在于，包括：

进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，所述进行粗时间的测量的方法包括：

在SCA芯片中集成一双计数器，在SCA芯片中引入与SCA的参考时钟同步的一路时钟信号，并以此生成两路时钟信号，所述两路时钟信号用于提供给所述双计数器进行粗时间计数，所述两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；以及

在SCA芯片中设置SCA采样控制逻辑，利用SCA的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间；

其中，所述根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间的方法包括：

根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；

或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

3.根据权利要求1或2所述的波形数字化时间测量方法，其中，所述粗时间的范围与双计数器的位数有关。

4.根据权利要求1或2所述的波形数字化时间测量方法，还包括：

基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元；以及

将所述细时间与所述粗时间进行对齐，通过粗时间与细时间的结合，得到SCA波形数字化的大量程的精确时间。

5.根据权利要求4所述的波形数字化时间测量方法，其中，该波形数字化时间测量方法应用于包含至少两段采样波形的时间间隔在10μs以上的探测信号的时间测量。

6.一种基于SCA的波形数字化时间测量系统，其特征在于，包括：

一SCA芯片，包含数据采集单元，用于波形采集；以及

一FPGA芯片，包含粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元；

所述粗计数产生单元包含一双计数器和SCA采样控制逻辑，其中，与SCA芯片的参考时钟同步的一路时钟信号被引入FPGA芯片，并以此在所述粗计数产生单元内生成两路时钟信号，所述两路时钟信号用于提供给所述双计数器进行粗时间计数，所述两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；

所述SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间；

其中，所述根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间包括：

根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；

或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

7.一种基于SCA的波形数字化时间测量系统，其特征在于，包括：

一SCA芯片，包含：数据采集单元，用于波形采集；以及粗计数产生单元，用于进行粗时间的测量，该粗时间作为SCA所采集波形的大量程时间单元，所述粗计数产生单元包含：一双计数器和SCA采样控制逻辑；

其中，与SCA芯片的参考时钟同步的一路时钟信号被引入该SCA芯片，并以此在所述粗计数产生单元内生成两路时钟信号，所述两路时钟信号用于提供给所述双计数器进行粗时间计数，所述两路时钟信号的周期与SCA采样循环时间相同，且设置两路时钟信号的相位差以保证每个计数器的亚稳态时间错开；

所述SCA采样控制逻辑，利用SCA芯片的采样停止信号锁存双计数器的输出结果，并根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间；

其中，所述根据采样停止位置编号选择双计数器其中一个计数器的结果来计算得到粗时间包括：

根据采样停止位置编号对应的某一计数器是否处于该计数器的亚稳态时间内，如果处于亚稳态时间内，选择另一个计数器的结果来计算得到粗时间，如果不处于亚稳态时间内，选择该计数器的结果来计算得到粗时间；

或者，根据采样停止位置编号选取满足建立-保持时间的计数器的结果来计算得到粗时间。

8.根据权利要求6或7所述的波形数字化时间测量系统，其中，

SCA采样的时钟从输入给SCA芯片的所述参考时钟产生，并且所述SCA采样循环时间为参考时钟周期的一半或与参考时钟周期相同；和/或，

所述采样停止信号由SCA芯片内部产生，或者由其他芯片产生并通过SCA芯片管脚输入。

9.根据权利要求6或7所述的波形数字化时间测量系统，还包括：

一计算单元，用于基于SCA所采集波形计算得到细时间的结果，该细时间作为所采集波形的子量程时间单元。

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