CN107124185A

CN107124185A - 一种时间交织模数转换系统的数据缓存与重现系统

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Publication number: CN107124185A
Application number: CN201710247186.4A
Authority: CN
Inventors: 谭洪舟; 蔡彬; 李宇; 刘崇庆; 吕立钧; 农革
Original assignee: SYSU CMU Shunde International Joint Research Institute; National Sun Yat Sen University
Current assignee: SYSU CMU Shunde International Joint Research Institute; National Sun Yat Sen University
Priority date: 2017-04-10
Filing date: 2017-04-10
Publication date: 2017-09-01

Abstract

本发明提供一种时间交织模数转换系统的数据缓存与重现系统，该系统为提高数据的缓存准确率，设计了高精度的时间交织ADC多相时钟，同时充分利用了FPGA的内部资源，降低了系统的集成复杂度和硬件成本，通过对采样数据的合理存储，并对TIADC系统存在的偏误误差、增益误差以及时间相位误差做了数字后端补偿，最后完成数据上传上位机，测试结果比较真实地还原了输入信号的形态，数字后端补偿改善了TIADC系统的SNR(信噪比)与ENOB(有效位数)等性能。

Description

一种时间交织模数转换系统的数据缓存与重现系统

技术领域

本发明涉及数字信号处理领域，更具体地，涉及一种时间交织模数转换系统的数据缓存与重现系统。

背景技术

随着微电子技术的飞速发展，电路系统的集成度、复杂度不断提高，同时对速度也提出了严苛的要求，在一些高端仪器仪表、医疗器械、雷达、通信等领域，模拟前端的数据采集速度需要几Gsps甚至几十Gsps。单片集成高速采样技术由于存在内部热噪声、孔径抖动和渡越时间不确定等因素，面临精度和速度相互制约的影响，而采用多通道时间交织模数转换技术可以弥补这一缺陷。然而在高速时间交织模数转换数据采集系统硬件实现过程中，驱动各通道ADC需要高精准度的多相时钟，这对数据的准确接收与缓存起到至关重要的作用，时间相位偏移误差(Time-Skew Error)直接影响到TIADC系统的性能，同时为了处理传输速度达到几百MHz甚至几GHz、传输带宽从数GB/s到几十GB/s的采样结果，人们面临信号处理数据量大、速度快、传输准确率要求高等问题，所以如何对大容量高速数据流进行高速缓存与处理成为高速数据采集系统设计的关键。

现阶段对TIADC高速数据缓存的方法主要是以各通道ADC单元输出的随路时钟作为数据缓冲单元的驱动时钟，采用基于FPGA的DDR2/DDR3SDRAM双缓冲乒乓结构设计对数据进行缓存，数据通过可编程逻辑单元校正、变换后(或者直接上传PC机)，并采用高速接口如PCIE、Ethernet以及USB3.0等进行数据传输，通过人机交互接口获取TIADC数据采样系统的性能效果。然而这种方法对硬件资源要求高，设计方法难度相对较大，开发周期长，给系统设计者带来很大挑战。所以设计一种低成本、低复杂度的TIADC高速数据缓存与重现方案是非常有意义的。

发明内容

本发明提供一种设计复杂度、加快开发进度、降低硬件设计成本的时间交织模数转换系统的数据缓存与重现系统。

为了达到上述技术效果，本发明的技术方案如下：

一种时间交织模数转换系统的数据缓存与重现系统，包括顺次连接的多通道ADC模块、多相时钟产生模块、异步时钟域数据处理模块、数据重排序与联合模块、校正模块和数据发送存储器模块；

多相时钟产生模块驱动多通道ADC模块接收数据，异步时钟域数据处理模块对多通道ADC模块接收的数据进行数据处理，数据重排序与联合模块对处理后的数据进行重排序，校正模块对重排序后的数据进行通道失配误差校正与补偿，数据发送存储器模块对校正与补偿后的数据进行存储与对外发送。本发明中，采用结构简单、稳定性好的PLL技术以及结合可编程延迟电路产生高精度、低抖动的多相时钟，以驱动时间交织模数转换系统各通道ADC单元，同时启用各通道ADC的数据同步功能，产生的随路时钟与多相驱动时钟同步，也成等间隔相位差，为把数据能顺序地写入存储器提供先决要求。

进一步地，所述多相时钟产生模块驱动多通道ADC模块中的各ADC单元，同时启用各通道ADC的数据同步功能，产生的随路时钟与多相驱动时钟同步，也成等间隔相位差。本发明中，选取任意通道，如通道4的ADC随路时钟作为数据缓存的触发条件，发出写请求信号，通过通道1，2，3的随路时钟对该写请求信号作同步处理，由要点1，根据随路时钟存在的相位差，可确定ADC数据写入存储器的顺序为ADC1，ADC2，ADC3，ADC4。

进一步地，所述异步时钟域数据处理模块采用异步FIFO缓冲方式，通过改变数据总线的宽度达到数据降频，实现后级补偿的逻辑时序要求，提供充分的建立时间与保持时间，对输入FIFO的数据进行降频处理。本发明中，为实现异步时钟域的ADC采样数据接收，系统采用异步FIFO缓冲方式，由于FIFO输入、输出具有相互独立的时钟线和数据总线的特点，通过改变数据总线的宽度达到数据降频的目的，为顺利实现后级补偿算法的逻辑时序要求，提供充分的建立时间与保持时间，对输入FIFO的数据进行降频处理。

进一步地，所述数据重排序与联合模块对输入数据速率进行4倍降频处理，输入FIFO的数据在62.5MHz时钟信号下进行读处理，根据数据写入FIFO的先后顺序进行重排序。本发明中，选择对输入数据速率进行4倍降频处理，但又不限于4倍。输入FIFO的数据在62.5MHz时钟信号下进行读处理，根据数据写入FIFO的先后顺序进行重排序。

进一步地，所述校正模块内设置了两级由嵌入式RAM、校正通道构成的乒乓双缓冲流水线结构来提高数据处理效率。本发明中，由于通道间的失配误差如偏置误差、增益误差以及时间相位误差等影响了系统的性能，所以需要对采样数据进行校正与补偿处理，考虑到后级误差补偿算法的处理速度，该设计还加入了两级由嵌入式RAM、校正通道构成的乒乓双缓冲流水线结构，提高数据处理效率。

本发明中，数据上传上位机与系统性能评估。重排序的数据利用低速、经济的串行接口如JTAG进行数据上传PC端进行波形重现，当输入数据带宽大于输出数据带宽的情况下，为满足大容量数据的传输，必须对重排序的数据进行再次缓存，折中考虑采用信号采样时间与数据发送时间分离的办法解决数据带宽问题。同时在PC端对采样波形数据进行频域分析，评估采样系统性能。

与现有技术相比，本发明技术方案的有益效果是：

本发明为提高数据的缓存准确率，设计了高精度的时间交织ADC多相时钟，同时充分利用了FPGA的内部资源，降低了系统的集成复杂度和硬件成本，通过对采样数据的合理存储，并对TIADC系统存在的偏误误差、增益误差以及时间相位误差做了数字后端补偿，最后完成数据上传上位机，测试结果比较真实地还原了输入信号的形态，数字后端补偿改善了TIADC系统的SNR(信噪比)与ENOB(有效位数)等性能。

附图说明

图1为本发明TIADC数据缓存与重现装置系统结构示意图；

图2为本发明TIADC系统多相时钟产生原理示意图；

图3为本发明TIADC系统异步时钟域数据缓存控制时序图；

图4为本发明TIADC系统异步时钟域数据处理设计图；

图5为本发明TIADC系统数字后端补偿结构示意图；

图6为本发明TIADC系统采样结果数据波形重现设计图；

图7-1为本发明TIADC系统通道失配误差补偿前性能对比图；

图7-2为本发明TIADC系统通道失配误差补偿后性能对比图。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；

为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

本发明提供一种时间交织模数转换系统的数据缓存与重现系统如图1所示，由多通道ADC模块，多相时钟产生模块，异步时钟域数据处理模块、数据重排序与校正模块以及数据发送存储器模块构成。

高精度多相时钟产生原理图如图2所示。TIADC系统的数据接收需要在多相时钟的驱动下依次进行，为得到数据缓冲单元精准的多相驱动时钟，采用PLL倍频技术获得高稳定度的时钟信号，通过SPI配置CLOCK GENERATE模块内部寄存器，实现时钟延时的微调Δt₁，Δt₂，Δt₃，Δt₄，由于模块内部时间调节精度与PLL倍频频率倒数的最小单位有关，所以无法做到精确调节，系统设计了由LC电路组成的可编程延迟线Programble Delay Line A，B，C，D，通过SPI协议控制延迟模块电路中的DAC从而改变电容C的容值，实现可编程延迟的目的，实验实现了最小10ps单位的延时，最终得到相位差为90°的四路时钟信号，其相位为Δφ₁＝0°，Δφ₂＝90°，Δφ₃＝180°，Δφ₄＝270°。系统在多相时钟CLK1，CLK2，CLK3，CLK4的驱动下，控制四路ADC顺序采样，其采样率达到单个ADC采样率的四倍。其中，ADC的数据输出在CLK_ADC的上升沿触发后，且等周期输出，同时ADC的数据与随路时钟同步，即随路时钟DCO1，DCO2，DCO3，DCO4以相同相位差输出，为把数据顺序写入存储器提供了条件。

如图3所示为TIADC系统数据缓存控制的时序图。为了按次序缓存时间交织模数转换系统各通道ADC的数据，必须准确控制存储器的读写逻辑。操作如下：

①完成TIADC系统所有的外部配置(如时钟模块、可编程延迟线等)之后，设计选择ADC4随路时钟DCO_4+的上升沿Tri作为触发信号，发出FIFO的写请求，记为WR_4_P；

②为提高系统的稳定性，随路时钟DCO_1+、DCO_1-、DCO_2+、DCO_2-、DCO_3+、DCO_3-、DCO_4-分别对异步信号WR_4_P做同步处理，同时对WR_4_P也在时钟DCO_4+下打一拍，发出对应通道存储器的写信号；

③对各随路时钟同步后的写信号做时序约束，确保各通道随路时钟同步后的写信号等延迟到达各存储器控制端，确保通道间写控制信号的相位关系与DCO_1+、DCO_1-、DCO_2+、DCO_2-、DCO_3+、DCO_3-、DCO_4+、DCO_4-同步。

④记随路时钟DCO_1+、DCO_1-、DCO_2+、DCO_2-、DCO_3+、DCO_3-、DCO_4+、DCO_4-对应的写入FIFO名称为FIFO_A_DCO_P、FIFO_A_DCO_N、FIFO_B_DCO_P、FIFO_B_DCO_N、FIFO_C_DCO_P、FIFO_C_DCO_N、FIFO_D_DCO_P、FIFO_D_DCO_N，根据③可确定数据写入八路FIFO的顺序依次为FIFO_A_DCO_P、FIFO_B_DCO_P、FIFO_C_DCO_P、FIFO_D_DCO_P、FIFO_A_DCO_N、FIFO_B_DCO_N、FIFO_C_DCO_N、FIFO_D_DCO_N；

⑤由于不同ADC数据输出相对ADC初始转换有一定的固定采样周期延迟，则图中正弦波采样点1，2，3……的值将在m个周期(ADC芯片的固有特性)之后输出。

如图4所示为异步时钟域数据处理设计图。为实现异步时钟域的数据接收，设计采用异步FIFO的形式。采用ADC输出的随路时钟DCO作为FIFO的写时钟，以时间交织四路8位、采样率250Msps的ADC为例，但不限于四路8位250Msps。分别采用随路时钟的上升沿与下降沿向存储器写入数据，设计例化了八个FIFO。由于DCO输出的相位与驱动ADC的多相输入时钟有关，输出的等相位差、多路随路时钟DCO_1+、DCO_2+、DCO_3+、DCO_4+、DCO_1-、DCO_2-、DCO_3-、DCO_4-按相位要求依次向FIFO_A/B/C/D_P以及FIFO_A/B/C/D_N中写入采样数据。考虑到后级逻辑设计的时序约束要求，保留充分的建立时间与保持时间裕量，系统设计采用面积、速度互换的方法对250MHz的数据速率进行了4倍降频，则每通道输入数据为8位，输出数据为32位，采用FPGA内部PLL产生62.5MHz时钟作为各通道FIFO的读时钟，则数据重排序与联合模块将对速率为62.5MHz，宽度为256位的数据进行处理，根据设计要求，异步FIFO的输出数据宽度是输入数据宽度的四倍，写时钟为读时钟的四倍，为防止FIFO读空或者写满，在WR_4_P发出写请求后，等待FIFO半满的时候，发出FIFO读请求，这样保证了FIFO的容量始终保持在FIFO的中间状态，提高了缓存的安全稳定性，可以确定最终数据重排序与联合(DATA_RESORT AND COMBINE)模块输出的数据顺序为：D_R[255:0]＝{FIFO_A_DCO_P[31:24]，FIFO_B_DCO_P[31:24]，FIFO_C_DCO_P[31:24]，FIFO_D_DCO_P[31:24]，FIFO_A_DCO_N[31:24]，FIFO_B_DCO_N[31:24]，FIFO_C_DCO_N[31:24]，FIFO_D_DCO_N[31:24]，FIFO_A_DCO_P[23:16]，FIFO_B_DCO_P[23:16]，FIFO_C_DCO_P[23:16]，FIFO_D_DCO_P[23:16]，FIFO_A_DCO_N[23:16]，FIFO_B_DCO_N[23:16]，FIFO_C_DCO_N[23:16]，FIFO_D_DCO_N[23:16]，FIFO_A_DCO_P[15:8]，FIFO_B_DCO_P[15:8]，FIFO_C_DCO_P[15:8]，FIFO_D_DCO_P[15:8]，FIFO_A_DCO_N[15:8]，FIFO_B_DCO_N[15:8]，FIFO_C_DCO_N[15:8]，FIFO_D_DCO_N[15:8]，FIFO_A_DCO_P[7:0]，FIFO_B_DCO_P[7:0]，FIFO_C_DCO_P[7:0]，FIFO_D_DCO_P[7:0]，FIFO_A_DCO_N[7:0]，FIFO_B_DCO_N[7:0]，FIFO_C_DCO_N[7:0]，FIFO_D_DCO_N[7:0]}。

如图5所示TIADC系统数字后端补偿与数据缓存结构示意图，由于该系统的输入数据带宽大于输出数据带宽，设计采用采样时间与数据传输时间分离的办法。通过判断发送模块DATA_OUT存储器地址的大小决定系统是处于数据发送状态(SENDING)还是数据存储接收状态(RECEIVING)。当处于RECEIVING状态时，闭合开关S，为提高数据处理效率，存储器前级缓存中重排序的数据DATA_IN[255:0]通过数据输入双路选择开关(DATA_IN SELECT)分别进入由RAM_A、Error Correction A和RAM_B、Error Correction B组成的乒乓流水线结构，第一级流水处理低128位，第二级流水线处理高128位，误差校正后的数据通过数据输出选择模块(DATA_OUT SELECT)输出到DATA_OUT缓存；当DATA_OUT存储器将满时，断开开关S，准备上传数据。

为直观地了解采样信号的数据结果，设计采用数据上传PC端的方法进行波形重现，TIADC系统采样结果数据波形重现设计如图6所示。采用FPGA内部剩余的逻辑资源例化一个逻辑分析仪LOGIC ANALYZER，通过JTAG进行数据传输，同时采用Quartus内嵌的SignalTap II提供的用户接口进行波形重现。波形重现得到的二进制文件，采用Matlab对接收的采样数据进行分析，得到TIADC系统的性能结果，如SNR，ENOB等。为了验证数字后端通道失配误差补偿设计对系统性能的改善情况，测试对TIADC系统在数字补偿前后进行了详细的性能对比分析，测量结果如图7所示，其中图7-1为不经过通道失配误差补偿处理得到的系统性能分析参数，图7-2为经过硬件实时实现通道失配误差补偿处理得到的系统性能分析参数。结果表明，在1Gsps采样率下，对17MHz的模拟信号进行采样，通过数字后端通道失配误差补偿设计，信噪比SNR提高了10.2dB，有效位ENOB提高了1.69位，达到7.1位，系统的性能得到了明显提高。

相同或相似的标号对应相同或相似的部件；

附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims

1.一种时间交织模数转换系统的数据缓存与重现系统，其特征在于，包括顺次连接的多通道ADC模块、多相时钟产生模块、异步时钟域数据处理模块、数据重排序与联合模块、校正模块和数据发送存储器模块；

多相时钟产生模块驱动多通道ADC模块接收数据，异步时钟域数据处理模块对多通道ADC模块接收的数据进行数据处理，数据重排序与联合模块对处理后的数据进行重排序，校正模块对重排序后的数据进行通道失配误差校正与补偿，数据发送存储器模块对校正与补偿后的数据进行存储与对外发送。

2.根据权利要求1所述的时间交织模数转换系统的数据缓存与重现系统，其特征在于，所述多相时钟产生模块驱动多通道ADC模块中的各ADC单元，同时启用各通道ADC的数据同步功能，产生的随路时钟与多相驱动时钟同步，也成等间隔相位差。

3.根据权利要求2所述的时间交织模数转换系统的数据缓存与重现系统，其特征在于，所述异步时钟域数据处理模块采用异步FIFO缓冲方式，通过改变数据总线的宽度达到数据降频，实现后级补偿的逻辑时序要求，提供充分的建立时间与保持时间，对输入FIFO的数据进行降频处理。

4.根据权利要求3所述的时间交织模数转换系统的数据缓存与重现系统，其特征在于，所述数据重排序与联合模块对输入数据速率进行4倍降频处理，输入FIFO的数据在62.5MHz时钟信号下进行读处理，根据数据写入FIFO的先后顺序进行重排序。

5.根据权利要求4所述的时间交织模数转换系统的数据缓存与重现系统，其特征在于，所述校正模块内设置了两级由嵌入式RAM、校正通道构成的乒乓双缓冲流水线结构来提高数据处理效率。