WO2023029880A1 - 一种数据交织方法及数据交织装置 - Google Patents

一种数据交织方法及数据交织装置 Download PDF

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WO2023029880A1
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delay
delay line
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黄科超
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华为技术有限公司
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    • H03M13/2778—Interleaver using block-wise interleaving, e.g. the interleaving matrix is sub-divided into sub-matrices and the permutation is performed in blocks of sub-matrices
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    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • the present application relates to the communication field, in particular to a data interleaving method and a data interleaving device.
  • FEC forward error correction coding
  • a cascaded FEC transmission scheme in which the originating device and the originating processing module are connected through an attachment unit interface (AUI).
  • the originating device performs the first FEC encoding on the data to be transmitted, and sends the first FEC-encoded data to the originating processing module.
  • the processing module at the sending end performs second FEC encoding on the data encoded by the first FEC, and transmits the data encoded by the second FEC to the data receiving end through the channel.
  • the processing module at the sending end receives multiple data streams, and performs convolutional interleaving on the multiple data streams respectively, and then performs second FEC encoding on each data stream after convolutional interleaving.
  • one data stream participating in the second FEC encoding should come from multiple codewords after the first FEC encoding, but this needs to be realized by convolutional interleaving with a long delay. When low delay is required In some scenarios, the application effect is not ideal.
  • Embodiments of the present application provide a data interleaving method and a data interleaving device. Better performance of the cascaded FEC solution can be obtained in scenarios with lower latency.
  • the present application provides a data interleaving method, which includes the following steps. Delay n data streams respectively according to n delay lines, n is a positive integer divisible by p, and p is an integer greater than 1.
  • the delay value of each delay line is any delay value in the delay value set, the delay value set includes p delay values, the smallest delay value in the delay value set is 0, and the delay value
  • the p delay values in the set are in ascending order, and the difference between every two adjacent delay values is V symbols, V is an integer greater than or equal to 34, and each delay value in the delay value set corresponds to The number of delay lines is n/p.
  • L ⁇ m symbols are obtained from the delayed n-way data streams to obtain L first symbol sets, each first symbol set includes n ⁇ m symbols, L is an integer greater than or equal to 1, and m is An integer greater than or equal to 1. Furthermore, the L first symbol sets are respectively interleaved to obtain L second symbol sets, and the number of symbols in each second symbol set is the same as the number of symbols in each first symbol set.
  • the n data streams are codewords encoded by the outer code, and after delaying the n data streams respectively, data interleaving will be performed on the delayed n data streams.
  • the delay processing scheme provided by this application, the n symbols output by the delayed n-way data stream at the same time can be realized through a short delay, and the n symbols are from multiple different outer code words, on the basis of ensuring better performance It also helps to reduce the delay of data interleaving. That is to say, in this application, the scheme of combining delay processing and data interleaving adopts a lower overall delay, and is more suitable for application scenarios requiring low delay.
  • n delay lines include at least one group of delay lines, each group of delay lines includes 16 adjacent delay lines, and the kth of the n delay lines A 0th delay line, a 1st delay line, a 2nd delay line, a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line in a group of delay lines Delay line, a 7th delay line, a 8th delay line, a 9th delay line, a 10th delay line, a 11th delay line, a 12th delay line , a 13th delay line line, the delay values of the a14th delay line and the a15th delay line satisfy the first condition, where, 0 ⁇ k ⁇ n/16, a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 ,
  • the difference between the delay value of the a 0th delay line and the delay value of the a 1st delay line is 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 3rd delay line differ by 2V symbols
  • the delay value of the a 4th delay line and the delay value of the a 5th delay line differ by 2V symbols
  • the delay value of the a 6th delay line and the delay value of the a 7th delay line differ by 2V symbols
  • the difference between the delay value of the 8th delay line and the delay value of the 9th delay line is 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 11th delay line is 2V symbols
  • the delay value of the a12th delay line and the delay value of the a13th delay line differ by 2V symbols
  • the difference between the delay value of the a14th delay line and the delay value of the a15th delay line is 2V symbols.
  • the client side is an 8 ⁇ 100G interface with 100Gb/s per channel and adopts the "100G RS-FEC" mode. If the above first condition is met and V ⁇ 68, the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a 0th symbol and The a 1st symbol is from 2 different RS codeword symbols, the a 2nd symbol and a 3rd symbol are from 2 different RS codeword symbols, ..., the a 14th symbol and a 15th symbol are from Two different RS codeword symbols, through this delay design method, it is convenient to adopt a simple and low-latency interleaving processing scheme to achieve better performance of the cascaded FEC scheme and reduce the overall transmission scheme delay.
  • each group of 16 delay lines of n delay lines the number of delay lines whose delay values are 0 symbols, V symbols, 2V symbols and 3V symbols is four.
  • the a0th delay line, the a1th delay line, the a2th delay line, the a3rd delay line, the a4th delay line delay line a delay line a 5 , delay line a 6 , delay line a 7 , delay line a 8 , delay line a 9 , delay line a 10 , delay line a 11
  • the delay values of the delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line satisfy the second condition, and the second condition is:
  • the delay value of the a 0th delay line, the delay value of the a 4th delay line, the delay value of the a 8th delay line and the delay value of the a 12th delay line are not equal to each other, the a 1
  • the delay value of the first delay line, the delay value of the a 5th delay line, the delay value of the a 9th delay line and the delay value of the a 13th delay line are not equal to each other, the a 2nd delay line
  • the delay value of the a 6th delay line, the delay value of the a 10th delay line and the delay value of the a 14th delay line are not equal to each other, the delay value of the a 3rd delay line is value, the delay value of the a7th delay line, the delay value of the a11th delay line, and the delay value of the a15th delay line are not equal to each other.
  • each channel is 1 ⁇ 800G interface or 2 ⁇ 400G interface at 100Gb/s.
  • the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a 0th symbol among the 16 symbols respectively output each time, a 4th symbol, a 8th symbol, a 12th symbol from 4 different RS codeword symbols, a 1st symbol, a 5th symbol, a 9th symbol, a 13th symbol From 4 different RS codeword symbols, a-th 2 symbols, a-th 6 symbols, a-th 10 symbols, a-th 14 symbols come from 4 different RS codeword symbols, a-th 3 symbols, a-th The 7th symbol, the 11th symbol, and the 15th symbol come from 4 different RS codeword symbols.
  • this delay design method it is convenient to adopt an interleaving processing scheme with simple implementation and low delay to achieve better Excellent cascaded FEC solution performance,
  • the a0th delay line, the a2th delay line, the a4th delay line, the a6th delay line, the a8th delay line in the kth group of delay lines of n delay lines The delay values of the first delay line, the a10th delay line, the a12th delay line and the a14th delay line meet the third condition, and the third condition is:
  • the difference between the delay value of the a 0th delay line and the delay value of the a 4th delay line is 2V symbols
  • the difference between the delay value of the a 2nd delay line and the delay value of the a 6th delay line is 2V Symbol
  • the difference between the delay value of the 8th delay line and the delay value of the 12th delay line is 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols.
  • each channel is 4 ⁇ 200G interface of 100Gb/s. If the above-mentioned first and third conditions are met and V ⁇ 68, the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a-th 0 of the 16 symbols respectively output each time A symbol, a 1st symbol, a 4th symbol, a 5th symbol come from 4 different RS codeword symbols, and a 2nd symbol, a 3rd symbol, a 6th symbol, a 6th symbol, a a 7 symbols from 4 different RS codeword symbols.
  • a 8th symbol, a 9th symbol, a 12th symbol, a 13th symbol come from 4 different RS codeword symbols, and a 10th symbol, a 11th symbol, a 14th Symbols and the 15th symbol a come from 4 different RS codeword symbols.
  • the first delay value set ⁇ A ⁇ sequentially includes the a0th delay line, the a1th delay line, and the a2th delay line in the kth group of delay lines of n delay lines , a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line, a 7th delay line, a 8th delay line, a 9th delay line,
  • the set of values ⁇ A ⁇ includes one of the following:
  • data streams 0-15 (or data streams 16-31) in the 32 data streams are a 0th symbol, a 1st symbol, a 4th symbol, a 5th symbol, a 8th symbol, a 9th symbol, a 12th symbol, a 13th symbol from 8 Different RS codeword symbols, a 2 symbols, a 3 symbols, a 6 symbols, a 7 symbols, a 10 symbols, a 11 symbols, a 14 symbols, a a The 15 symbols come from 8 different RS codeword symbols.
  • this delay design method it is convenient to implement a simple and low-latency interleaving processing scheme to achieve better performance of the cascaded FEC scheme and reduce the overall transmission time. delay.
  • the a0th delay line, the a1th delay line, the a2th delay line, the a3rd delay line, the a4th delay line delay line a delay line a 5 , delay line a 6 , delay line a 7 , delay line a 8 , delay line a 9 , delay line a 10 , delay line a 11
  • the delay values of the delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line satisfy the fourth condition, and the fourth condition is:
  • the delay value of the a0th delay line and the delay value of the a2th delay line are equal or differ by 2V symbols
  • the delay value of the a 1st delay line and the delay value of the a 3rd delay line are equal or differ by 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 4th delay line are equal or differ by 2V symbols
  • the delay value of the third delay line a and the delay value of the fifth delay line a are equal or differ by 2V symbols
  • the delay value of the a 4th delay line is equal to or differs from the delay value of the a 6th delay line by 2V symbols
  • the delay value of the fifth delay line a and the delay value of the seventh delay line a are equal or differ by 2V symbols
  • the delay value of the 8th delay line and the delay value of the 10th delay line are equal or differ by 2V symbols
  • the delay value of the 9th delay line and the delay value of the 11th delay line are equal or differ by 2V symbols
  • the delay value of the 10th delay line and the delay value of the 12th delay line are equal or differ by 2V symbols
  • the delay value of the 11th delay line and the delay value of the 13th delay line are equal or differ by 2V symbols
  • the delay value of the 12th delay line and the delay value of the 14th delay line are equal or differ by 2V symbols
  • the delay value of the a13th delay line and the delay value of the a15th delay line are equal or differ by 2V symbols.
  • the second delay value set ⁇ B ⁇ sequentially includes the a0th delay line, the a1th delay line, and the a2th delay line in the kth group of n delay lines , a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line, a 7th delay line, a 8th delay line, a 9th delay line,
  • the set of values ⁇ B ⁇ includes one of the following:
  • the numbered value set ⁇ C ⁇ sequentially includes a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 ,
  • the values of a 11 , a 12 , a 13 , a 14 and a 15 , the value set ⁇ C ⁇ includes one of the following items:
  • n 32
  • the number values of the 32 first symbol subsets include b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 , b 7 , b 8 , b 9 , b 10 , b 11 , b 12 , b 13 , b 14 , b 15 , b 16 , b 17 , b 18 , b 19 , b 20 , b 21 , b 22 , b 23 , b 24 , b 25 , b 26 , b 27 , b 28 , b 29 , b 30 and b 31 , where b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 , b 7 , b 8 , b 9 , b 10 , b 11 , b 12 , b 13
  • the 8 symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, the b The 5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset.
  • the 8 symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, the bth The 7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset.
  • the 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, the b th The 21st first symbol subset, the b24th first symbol subset, the b25th first symbol subset, the b28th first symbol subset, and the b29th first symbol subset.
  • the 8 symbols in each second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b th The 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset, and the b31st first symbol subset.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 4 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 4 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, b 8th first symbol subset, b 9th first symbol subset, b 12th first symbol subset and b 13th first symbol subset 4 first symbol subsets, and the other 4 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 4 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 4 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, b 10th first symbol subset, b 11th first symbol subset, b 14th first symbol subset and b 15th first symbol subset 4 first symbol subsets, and the other 4 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 4 first symbol subsets among the first symbol subsets.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, the b 8th first symbol subset, the b 9th first symbol subset, the b 12th first symbol subset and the b 13th first symbol subset, each The other 8 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, the b 8th first symbol subset, the b 9th first symbol subset, the b 12th first symbol subset and the b 13th first symbol subset, each The other 8 symbols in the second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, the b 10th first symbol subset, the b 11th first symbol subset, the b 14th first symbol subset and the b 15th first symbol subset, each The other 8 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, the b 10th first symbol subset, the b 11th first symbol subset, the b 14th first symbol subset and the b 15th first symbol subset, each The other 8 symbols in the second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Some 4 of the 21st first symbol subset, the b24th first symbol subset, the b25th first symbol subset, the b28th first symbol subset and the b29th first symbol subset A first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 6 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, the b22th first symbol subset in the first symbol set respectively 4 of the 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset and the b31st first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, b 8th first symbol subset, b 9th first symbol subset, b 12th first symbol subset and b 13th first symbol subset 6 first symbol subsets, and the other 6 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively. 4 of the 21st first symbol subset, the b24th first symbol subset, the b25th first symbol subset, the b28th first symbol subset and the b29th first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 6 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, the b22th first symbol subset in the first symbol set respectively 4 of the 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset and the b31st first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, b 10th first symbol subset, b 11th first symbol subset, b 14th first symbol subset and b 15th first symbol subset 6 first symbol subsets, and the other 6 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st a first subset of symbols.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • each second symbol subset Four of the symbols in each second symbol subset are from the 0th symbol in the k1th first symbol subset, the 0th symbol in the k1 + 8th first symbol subset, and the 0th symbol in the k1th first symbol subset in the first symbol set.
  • the 0th symbol in the k 1 + 16 first symbol subsets and the 0th symbol in the k 1 + 24 first symbol subsets, and the other 4 symbols in each second symbol subset are from the first symbol set
  • the 1st symbol in the 24 first symbol subsets, the other 4 symbols in each second symbol subset are from the 2nd symbol in the k 3rd first symbol subset in the first symbol set, the k 3 +8
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols
  • Y%Z means the remainder after dividing Y by Z
  • G is 2, 6, 10, 14, 18, 22, 26 or 30.
  • the m symbols of the h-th first symbol subset in the first symbol set come from the delayed h-th data stream, 0 ⁇ h ⁇ n-1.
  • V is an integer greater than or equal to 68.
  • V Q ⁇ d
  • Q represents the number of storage units in the delay line
  • d represents the number of symbols stored in each storage unit
  • Q is an integer greater than or equal to 1
  • d is greater than or equal to Integer of 1.
  • each first symbol set is a first symbol matrix
  • each first symbol matrix includes symbols in n rows and m columns
  • each second symbol set is a second symbol matrix
  • each second The symbol matrix includes r rows and c columns of symbols
  • the c symbols in each row of the second symbol matrix correspond to the c symbols distributed in c rows in the first symbol matrix.
  • the n delay lines include g groups of delay lines, each group of delay lines includes p delay lines, and the delay values of the p delay lines in each group of delay lines are respectively in the delay value set
  • the p delay values of , each first symbol set is a first symbol matrix, each first symbol matrix includes n rows and m columns of symbols, each second symbol set is a second symbol matrix, and each second symbol
  • the matrix includes r rows and c columns of symbols, c symbols in each row of the second symbol matrix correspond to c symbols distributed in c rows in the first symbol matrix, and g is an integer greater than 1.
  • the n symbols in each column in the first symbol matrix include g groups, each group in the g groups includes p symbols, g is an integer greater than 1, and each row in the second symbol matrix
  • the c symbols of the group include s groups, each of the s groups includes p symbols, s is an integer greater than 1, and one group of p symbols in the second symbol matrix comes from one group of p symbols in the first symbol matrix symbols, any two groups of 2p symbols in each row of the second symbol matrix come from different rows in the first symbol matrix.
  • the 8 symbols in one row of the second symbol matrix respectively correspond to the 4 symbols of the a-th group and the 4 symbols of the b-th group of the first symbol matrix, 0 ⁇ a ⁇ 4, 4 ⁇ b ⁇ 8.
  • the symbol in row i and column j in the second symbol matrix corresponds to the symbol in row x%32 and column 0 in the first symbol matrix, 0 ⁇ i ⁇ 4, 0 ⁇ j ⁇ 8.
  • G is 0, 4, 8 or 12
  • Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the 16 symbols in one row of the second symbol matrix correspond to the 4 symbols of the a-th group in the 0th column of the first symbol matrix, the 4 symbols of the b-th group in the 0th column of the first symbol matrix, and the first symbol matrix
  • the 4 symbols of the e-th group in the first column of and the 4 symbols of the f-th group in the first column of the first symbol matrix, a, b, e and f are not equal to each other. 0 ⁇ a ⁇ 4, 0 ⁇ e ⁇ 4, 4 ⁇ b ⁇ 8, 4 ⁇ f ⁇ 8.
  • the symbols in row i and column j in the second symbol matrix correspond to row x%32 and column j in the first symbol matrix
  • Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the 12 symbols in one row of the second symbol matrix correspond to the 4 symbols of group a in column 0 of the first symbol matrix, the 4 symbols of group b in column 1 of the first symbol matrix, and the first symbol matrix
  • a, b and e are not equal to each other. 0 ⁇ a ⁇ 4 and 4 ⁇ e ⁇ 8, or, 0 ⁇ e ⁇ 4 and 4 ⁇ a ⁇ 8.
  • the symbols in row i and column j in the second symbol matrix correspond to row x%32 and column j in the first symbol matrix
  • Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • FEC forward error correction
  • each of the first symbol sets is a first symbol matrix
  • each of the first symbol matrices includes symbols in n rows and m columns
  • each of the second symbol sets is a second symbol matrix
  • each of the second symbol matrix includes r rows and c columns of symbols
  • the first symbol matrix includes g first symbol sub-matrices
  • each of the first symbol sub-matrices includes p rows and m columns of symbols
  • the second symbol matrix includes g second symbol sub-matrices
  • the c symbols in each row of the t-th second symbol sub-matrix are from the c symbols in the t-th first symbol sub-matrix, and the t-th second symbol
  • the c symbols in the sub-matrix are distributed in no more than A columns of the t-th first symbol sub-matrix.
  • the symbols in the t-th first symbol sub-matrix are arranged in order, and the rows from row 0 to p-1 of each column in the t-th first symbol sub-matrix are arranged according to the specified
  • the p symbols arranged in the above order, the tth first symbol sub-matrix in the adjacent two columns of the first row of the previous column p-1 to the first row of the next column are 2 symbols arranged in the above order, so
  • the c symbols in the 0th row in the t-th second symbol submatrix are from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the t-th first symbol sub-matrix, And so on, until the c symbols of the r0-1th row in the t-th second symbol submatrix are from the t-th first symbol sub-matrix arranged in the order starting from the 0th row and the 0th column
  • the delay values of the p delay lines in each group of delay lines are sequentially increased by V symbols or sequentially decreased by V symbols.
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol, b 13th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol, b 28th symbol, The b 29th symbol;
  • the first group of 16 symbols includes: the b 2nd symbol, the b 3rd symbol, the b 6th symbol, the b 7th symbol, the b 10th symbol, the b 11th symbol symbol, b 14th symbol, b 15th symbol, b 18th symbol, b 19th symbol, b 22nd symbol, b 23rd symbol, b 26th symbol, b 27th symbol, b 30th symbol, b 31st symbol;
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol, b 13th symbol, b 18th symbol, b 19th symbol, b 22nd symbol, b 23rd symbol, b 26th symbol, b 27th symbol, b 30th symbol,
  • the first group of 16 symbols includes: the b 2nd symbol, the b 3rd symbol, the b 6th symbol, the b 7th symbol, the b 10th symbol, the b 11th symbol symbol, b 14th symbol, b 15th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol,
  • the b 28th symbol, the b 29th symbol includes: b 0th symbol, b 1st symbol, b 4th symbol, b
  • each of the first symbol sets is a first symbol matrix
  • each of the first symbol matrices includes symbols in 32 rows and m columns
  • each of the second symbol sets is a second symbol Matrix
  • each of the second symbol matrix includes r rows and c columns of symbols
  • the 0th group of 16 row symbols in the first symbol matrix sequentially includes the 0th row symbol, the 1st row symbol, the 4th row symbol, and the 5th row symbol.
  • the first group of 16 row symbols in the first symbol matrix sequentially includes row 2 symbol, row 3 symbol, row 6 symbol, row 7 symbol, and row 10 symbol Line symbols, Line 11 symbols, Line 14 symbols, Line 15 symbols, Line 18 symbols, Line 19 symbols, Line 22 symbols, Line 23 symbols, Line 26 symbols, Line 27 symbols, Line 30 line symbol, line 31 symbol;
  • the 0th group of 16 symbols is arranged in order, the 0th to 15th rows of each column in the 0th group of 16 symbols are arranged in the order of 16 symbols, the 0th group of 16 symbols The 2 symbols arranged in the order from the 15th row of the previous column to the 0th row of the next column in the two adjacent columns, the c of the 0th row in the 0th group r/2 row symbols of the second symbol matrix
  • the symbols come from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the 0th group of 16-row symbols, and so on, until the 0th group r/2 row of the second symbol matrix
  • the c symbols in the r/2-1th row of the symbols are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the 0th group of 16 row symbols;
  • the first group of 16-line symbols is arranged in order, the 0th to 15th lines of each column in the first group of 16-line symbols are 16 symbols arranged in the order, and the first group of 16-line symbols
  • the 2 symbols arranged in the order from the 15th row of the previous column to the 0th row of the next column in the two adjacent columns, the c of the 0th row in the first group of r/2 row symbols of the second symbol matrix
  • the symbols come from the 0th group of c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16-row symbols, and so on, until the first group r/2 rows of the second symbol matrix
  • the c symbols in the r/2-1th row of the symbols are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16 rows of symbols.
  • the method before delaying the n data streams respectively according to the n delay lines, the method further includes: performing channel reordering on the n data streams, so that the n data streams are arranged in a preset order. Or, after delaying the n data streams respectively according to the n delay lines, before acquiring L ⁇ m symbols from the delayed n data streams to obtain L first symbol sets, the method further includes: Channel reordering is performed on the n data streams, so that the n data streams are arranged in a preset order.
  • the method before delaying n channels of data streams respectively according to n delay lines, the method further includes: performing channel correction processing on the n channels of data streams to obtain n channels of aligned channel data streams .
  • the n data streams are all the data streams after the first FEC encoding, and after interleaving the L first symbol sets to obtain the L second symbol sets, the method further includes: The second FEC encoding is performed on the r second symbol subsets in the second matching sets to obtain L ⁇ r codewords.
  • the present application provides a data interleaving device.
  • the data interleaving device includes a delayer and an interleaver.
  • the delayer is used for: respectively delaying n channels of data streams according to n delay lines, n is a positive integer divisible by p, and p is an integer greater than 1.
  • the delay value of each delay line is any delay value in the delay value set, and the delay value set includes p delay values.
  • the smallest delay value in the delay value set is 0, and the p delay values in the delay value set are in ascending order.
  • the difference between every two adjacent delay values is V symbols, and V is greater than or An integer equal to 34, the number of delay lines corresponding to each delay value in the delay value set is n/p.
  • the interleaver is configured to: obtain L ⁇ m symbols from the delayed n-way data streams to obtain L first symbol sets, each first symbol set includes n ⁇ m symbols, and L is an integer greater than or equal to 1, m is an integer greater than or equal to 1.
  • the L first symbol sets are respectively interleaved to obtain L second symbol sets, and the number of symbols in each second symbol set is the same as the number of symbols in each first symbol set.
  • n delay lines include at least one group of delay lines, each group of delay lines includes 16 adjacent delay lines, and the kth of the n delay lines A 0th delay line, a 1st delay line, a 2nd delay line, a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line in a group of delay lines Delay line, a 7th delay line, a 8th delay line, a 9th delay line, a 10th delay line, a 11th delay line, a 12th delay line , a 13th delay line line, the delay values of the a14th delay line and the a15th delay line satisfy the first condition, where, 0 ⁇ k ⁇ n/16, a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 ,
  • the difference between the delay value of the a 0th delay line and the delay value of the a 1st delay line is 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 3rd delay line differ by 2V symbols
  • the delay value of the a 4th delay line and the delay value of the a 5th delay line differ by 2V symbols
  • the delay value of the a 6th delay line and the delay value of the a 7th delay line differ by 2V symbols
  • the difference between the delay value of the 8th delay line and the delay value of the 9th delay line is 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 11th delay line is 2V symbols
  • the delay value of the a12th delay line and the delay value of the a13th delay line differ by 2V symbols
  • the difference between the delay value of the a14th delay line and the delay value of the a15th delay line is 2V symbols.
  • each group of 16 delay lines of n delay lines the number of delay lines whose delay values are 0 symbols, V symbols, 2V symbols and 3V symbols is four.
  • the a0th delay line, the a1th delay line, the a2th delay line, the a3rd delay line, the a4th delay line delay line a delay line a 5 , delay line a 6 , delay line a 7 , delay line a 8 , delay line a 9 , delay line a 10 , delay line a 11
  • the delay values of the delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line satisfy the second condition, and the second condition is:
  • the delay value of the a 0th delay line, the delay value of the a 4th delay line, the delay value of the a 8th delay line and the delay value of the a 12th delay line are not equal to each other, the a 1
  • the delay value of the first delay line, the delay value of the a 5th delay line, the delay value of the a 9th delay line and the delay value of the a 13th delay line are not equal to each other, the a 2nd delay line
  • the delay value of the a 6th delay line, the delay value of the a 10th delay line and the delay value of the a 14th delay line are not equal to each other, the delay value of the a 3rd delay line is value, the delay value of the a7th delay line, the delay value of the a11th delay line, and the delay value of the a15th delay line are not equal to each other.
  • the a0th delay line, the a2th delay line, the a4th delay line, the a6th delay line, the a8th delay line in the kth group of delay lines of n delay lines The delay values of the first delay line, the a10th delay line, the a12th delay line and the a14th delay line meet the third condition, and the third condition is:
  • the difference between the delay value of the a 0th delay line and the delay value of the a 4th delay line is 2V symbols
  • the difference between the delay value of the a 2nd delay line and the delay value of the a 6th delay line is 2V Symbol
  • the difference between the delay value of the 8th delay line and the delay value of the 12th delay line is 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols.
  • the first delay value set ⁇ A ⁇ sequentially includes the a0th delay line, the a1th delay line, and the a2th delay line in the kth group of delay lines of n delay lines , a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line, a 7th delay line, a 8th delay line, a 9th delay line,
  • the set of values ⁇ A ⁇ includes one of the following:
  • the a0th delay line, the a1th delay line, the a2th delay line, the a3rd delay line, the a4th delay line delay line a delay line a 5 , delay line a 6 , delay line a 7 , delay line a 8 , delay line a 9 , delay line a 10 , delay line a 11
  • the delay values of the delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line satisfy the fourth condition, and the fourth condition is:
  • the delay value of the a0th delay line and the delay value of the a2th delay line are equal or differ by 2V symbols
  • the delay value of the a 1st delay line and the delay value of the a 3rd delay line are equal or differ by 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 4th delay line are equal or differ by 2V symbols
  • the delay value of the third delay line a and the delay value of the fifth delay line a are equal or differ by 2V symbols
  • the delay value of the a 4th delay line is equal to or differs from the delay value of the a 6th delay line by 2V symbols
  • the delay value of the fifth delay line a and the delay value of the seventh delay line a are equal or differ by 2V symbols
  • the delay value of the 8th delay line and the delay value of the 10th delay line are equal or differ by 2V symbols
  • the delay value of the 9th delay line and the delay value of the 11th delay line are equal or differ by 2V symbols
  • the delay value of the 10th delay line and the delay value of the 12th delay line are equal or differ by 2V symbols
  • the delay value of the 11th delay line and the delay value of the 13th delay line are equal or differ by 2V symbols
  • the delay value of the 12th delay line and the delay value of the 14th delay line are equal or differ by 2V symbols
  • the delay value of the a13th delay line and the delay value of the a15th delay line are equal or differ by 2V symbols.
  • the second delay value set ⁇ B ⁇ sequentially includes the a0th delay line, the a1th delay line, and the a2th delay line in the kth group of n delay lines , a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line, a 7th delay line, a 8th delay line, a 9th delay line,
  • the set of values ⁇ B ⁇ includes one of the following:
  • the numbered value set ⁇ C ⁇ sequentially includes a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 ,
  • the values of a 11 , a 12 , a 13 , a 14 and a 15 , the value set ⁇ C ⁇ includes one of the following items:
  • n 32
  • the number values of the 32 first symbol subsets include b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 , b 7 , b 8 , b 9 , b 10 , b 11 , b 12 , b 13 , b 14 , b 15 , b 16 , b 17 , b 18 , b 19 , b 20 , b 21 , b 22 , b 23 , b 24 , b 25 , b 26 , b 27 , b 28 , b 29 , b 30 and b 31 , where b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 , b 7 , b 8 , b 9 , b 10 , b 11 , b 12 , b 13
  • the 8 symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, the b The 5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset and the b13th first symbol subset;
  • the 8 symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, the bth the 7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset and the b15th first symbol subset;
  • the 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, the b th The 21st subset of first symbols, the b24th first subset of symbols, the b25th first subset of symbols, the b28th first subset of symbols, the b29th first subset of symbols;
  • the 8 symbols in each second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b th The 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset and the b31st first symbol subset;
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 4 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 4 first symbol subsets among the first symbol subsets;
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, b 8th first symbol subset, b 9th first symbol subset, b 12th first symbol subset and b 13th first symbol subset 4 first symbol subsets, and the other 4 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 4 first symbol subsets among the first symbol subsets;
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 4 first symbol subsets among the first symbol subsets;
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, b 10th first symbol subset, b 11th first symbol subset, b 14th first symbol subset and b 15th first symbol subset 4 first symbol subsets, and the other 4 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 4 first symbol subsets among the first symbol subsets.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, the b 8th first symbol subset, the b 9th first symbol subset, the b 12th first symbol subset and the b 13th first symbol subset, each The other 8 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, the b 8th first symbol subset, the b 9th first symbol subset, the b 12th first symbol subset and the b 13th first symbol subset, each The other 8 symbols in the second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, the b 10th first symbol subset, the b 11th first symbol subset, the b 14th first symbol subset and the b 15th first symbol subset, each The other 8 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, the b 10th first symbol subset, the b 11th first symbol subset, the b 14th first symbol subset and the b 15th first symbol subset, each The other 8 symbols in the second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22nd first symbol subset, the b
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x -th first symbol subset in the first symbol set, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively.
  • Some 4 of the 21st first symbol subset, the b24th first symbol subset, the b25th first symbol subset, the b28th first symbol subset and the b29th first symbol subset A first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 6 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b0th first symbol subset, the b1th first symbol subset, the b4th first symbol subset, and the b4th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, the b22th first symbol subset in the first symbol set respectively 4 of the 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset and the b31st first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the b 5th first symbol subset, b 8th first symbol subset, b 9th first symbol subset, b 12th first symbol subset and b 13th first symbol subset 6 first symbol subsets, and the other 6 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b 0th first symbol subset, the b 1st symbol subset, the b 4th first symbol subset, and the b 4th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b16th first symbol subset, the b17th first symbol subset, the b20th first symbol subset, the b20th first symbol subset in the first symbol set respectively. 4 of the 21st first symbol subset, the b24th first symbol subset, the b25th first symbol subset, the b28th first symbol subset and the b29th first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 6 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b 16th first symbol subset, the b 17th first symbol subset, the b 20th first symbol subset, b21st first symbol subset, b24th first symbol subset, b25th first symbol subset, b28th first symbol subset and b29th a first subset of symbols.
  • Eight of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 4 symbols in the second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22th first symbol subset, the b22th first symbol subset in the first symbol set respectively 4 of the 23rd first symbol subset, the b26th first symbol subset, the b27th first symbol subset, the b30th first symbol subset and the b31st first symbol subset a first subset of symbols.
  • each second symbol subset Six of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the b 7th first symbol subset, b 10th first symbol subset, b 11th first symbol subset, b 14th first symbol subset and b 15th first symbol subset 6 first symbol subsets, and the other 6 symbols in each second symbol subset are from the b18th first symbol subset, the b19th first symbol subset, the b22nd first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st 6 first symbol subsets among the first symbol subsets.
  • each second symbol subset Four of the symbols in each second symbol subset are from the b2th first symbol subset, the b3th first symbol subset, the b6th first symbol subset, and the b6th first symbol subset in the first symbol set.
  • the other 8 symbols in each second symbol subset are from the b 18th first symbol subset, the b 19th first symbol subset, the b 22th first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st a first subset of symbols.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • each second symbol subset Four of the symbols in each second symbol subset are from the 0th symbol in the k1th first symbol subset, the 0th symbol in the k1 + 8th first symbol subset, and the 0th symbol in the k1th first symbol subset in the first symbol set.
  • the 0th symbol in the k 1 + 16 first symbol subsets and the 0th symbol in the k 1 + 24 first symbol subsets, and the other 4 symbols in each second symbol subset are from the first symbol set
  • the 1st symbol in the 24 first symbol subsets, the other 4 symbols in each second symbol subset are from the 2nd symbol in the k 3rd first symbol subset in the first symbol set, the k 3 +8
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols
  • Y%Z means the remainder after dividing Y by Z
  • G is 2, 6, 10, 14, 18, 22, 26 or 30.
  • the m symbols of the h-th first symbol subset in the first symbol set come from the delayed h-th data stream, 0 ⁇ h ⁇ n-1.
  • V is an integer greater than or equal to 68.
  • V Q ⁇ d
  • Q represents the number of storage units in the delay line
  • d represents the number of symbols stored in each storage unit
  • Q is an integer greater than or equal to 1
  • d is greater than or equal to Integer of 1.
  • each first symbol set is a first symbol matrix
  • each first symbol matrix includes symbols in n rows and m columns
  • each second symbol set is a second symbol matrix
  • each second The symbol matrix includes r rows and c columns of symbols
  • the c symbols in each row of the second symbol matrix correspond to the c symbols distributed in c rows in the first symbol matrix.
  • the n delay lines include g groups of delay lines, each group of delay lines includes p delay lines, and the delay values of the p delay lines in each group of delay lines are respectively in the delay value set
  • the p delay values of , each first symbol set is a first symbol matrix, each first symbol matrix includes n rows and m columns of symbols, each second symbol set is a second symbol matrix, and each second symbol
  • the matrix includes r rows and c columns of symbols, c symbols in each row of the second symbol matrix correspond to c symbols distributed in c rows in the first symbol matrix, and g is an integer greater than 1.
  • the n symbols in each column in the first symbol matrix include g groups, each group in the g groups includes p symbols, g is an integer greater than 1, and each row in the second symbol matrix
  • the c symbols of the group include s groups, each of the s groups includes p symbols, s is an integer greater than 1, and one group of p symbols in the second symbol matrix comes from one group of p symbols in the first symbol matrix symbols, any two groups of 2p symbols in each row of the second symbol matrix come from different rows in the first symbol matrix.
  • the 8 symbols in one row of the second symbol matrix respectively correspond to the 4 symbols of the a-th group and the 4 symbols of the b-th group of the first symbol matrix, 0 ⁇ a ⁇ 4, 4 ⁇ b ⁇ 8.
  • the symbol in row i and column j in the second symbol matrix corresponds to the symbol in row x%32 and column 0 in the first symbol matrix, 0 ⁇ i ⁇ 4, 0 ⁇ j ⁇ 8.
  • G is 0, 4, 8 or 12
  • Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the 16 symbols in one row of the second symbol matrix correspond to the 4 symbols of the a-th group in the 0th column of the first symbol matrix, the 4 symbols of the b-th group in the 0th column of the first symbol matrix, and the first symbol matrix
  • the 4 symbols of the e-th group in the first column of and the 4 symbols of the f-th group in the first column of the first symbol matrix, a, b, e and f are not equal to each other. 0 ⁇ a ⁇ 4, 0 ⁇ e ⁇ 4, 4 ⁇ b ⁇ 8, 4 ⁇ f ⁇ 8.
  • the symbols in row i, column j in the second symbol matrix correspond to row x%32, row x in the first symbol matrix
  • Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the 12 symbols in one row of the second symbol matrix correspond to the 4 symbols of group a in column 0 of the first symbol matrix, the 4 symbols of group b in column 1 of the first symbol matrix, and the first symbol matrix
  • a, b and e are not equal to each other. 0 ⁇ a ⁇ 4 and 4 ⁇ e ⁇ 8, or, 0 ⁇ e ⁇ 4 and 4 ⁇ a ⁇ 8.
  • the symbols in row i and column j in the second symbol matrix correspond to row x%32 and column j in the first symbol matrix
  • Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • FEC forward error correction
  • each of the first symbol sets is a first symbol matrix
  • each of the first symbol matrices includes symbols in n rows and m columns
  • each of the second symbol sets is a second symbol matrix
  • each of the second symbol matrix includes r rows and c columns of symbols
  • the first symbol matrix includes g first symbol sub-matrices
  • each of the first symbol sub-matrices includes p rows and m columns of symbols
  • the second symbol matrix includes g second symbol sub-matrices
  • the c symbols in each row of the t-th second symbol sub-matrix are from the c symbols in the t-th first symbol sub-matrix, and the t-th second symbol
  • the c symbols in the sub-matrix are distributed in no more than A columns of the t-th first symbol sub-matrix.
  • the symbols in the t-th first symbol sub-matrix are arranged in order, and the rows from row 0 to p-1 of each column in the t-th first symbol sub-matrix are arranged according to the specified
  • the p symbols arranged in the above order, the tth first symbol sub-matrix in the adjacent two columns of the first row of the previous column p-1 to the first row of the next column are 2 symbols arranged in the above order, so
  • the c symbols in the 0th row in the t-th second symbol submatrix are from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the t-th first symbol sub-matrix, And so on, until the c symbols of the r0-1th row in the t-th second symbol submatrix are from the t-th first symbol sub-matrix arranged in the order starting from the 0th row and the 0th column
  • the delay values of the p delay lines in each group of delay lines are sequentially increased by V symbols or sequentially decreased by V symbols.
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol, b 13th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol, b 28th symbol, The b 29th symbol;
  • the first group of 16 symbols includes: the b 2nd symbol, the b 3rd symbol, the b 6th symbol, the b 7th symbol, the b 10th symbol, the b 11th symbol symbol, b 14th symbol, b 15th symbol, b 18th symbol, b 19th symbol, b 22nd symbol, b 23rd symbol, b 26th symbol, b 27th symbol, b 30th symbol, b 31st symbol;
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol, b 13th symbol, b 18th symbol, b 19th symbol, b 22nd symbol, b 23rd symbol, b 26th symbol, b 27th symbol, b 30th symbol,
  • the first group of 16 symbols includes: the b 2nd symbol, the b 3rd symbol, the b 6th symbol, the b 7th symbol, the b 10th symbol, the b 11th symbol symbol, b 14th symbol, b 15th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol,
  • the b 28th symbol, the b 29th symbol includes: b 0th symbol, b 1st symbol, b 4th symbol, b
  • each of the first symbol sets is a first symbol matrix
  • each of the first symbol matrices includes symbols in 32 rows and m columns
  • each of the second symbol sets is a second symbol Matrix
  • each of the second symbol matrix includes r rows and c columns of symbols
  • the 0th group of 16 row symbols in the first symbol matrix sequentially includes the 0th row symbol, the 1st row symbol, the 4th row symbol, and the 5th row symbol.
  • the first group of 16 row symbols in the first symbol matrix sequentially includes row 2 symbol, row 3 symbol, row 6 symbol, row 7 symbol, and row 10 symbol Line symbols, Line 11 symbols, Line 14 symbols, Line 15 symbols, Line 18 symbols, Line 19 symbols, Line 22 symbols, Line 23 symbols, Line 26 symbols, Line 27 symbols, Line 30 line symbol, line 31 symbol;
  • the 0th group of 16 symbols is arranged in order, the 0th to 15th rows of each column in the 0th group of 16 symbols are arranged in the order of 16 symbols, the 0th group of 16 symbols The 2 symbols arranged in the order from the 15th row of the previous column to the 0th row of the next column in the two adjacent columns, the c of the 0th row in the 0th group r/2 row symbols of the second symbol matrix
  • the symbols come from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the 0th group of 16-row symbols, and so on, until the 0th group r/2 row of the second symbol matrix
  • the c symbols in the r/2-1th row of the symbols are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the 0th group of 16 row symbols;
  • the first group of 16-line symbols is arranged in order, the 0th to 15th lines of each column in the first group of 16-line symbols are 16 symbols arranged in the order, and the first group of 16-line symbols
  • the 2 symbols arranged in the order from the 15th row of the previous column to the 0th row of the next column in the two adjacent columns, the c of the 0th row in the first group of r/2 row symbols of the second symbol matrix
  • the symbols come from the 0th group of c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16-row symbols, and so on, until the first group r/2 rows of the second symbol matrix
  • the c symbols in the r/2-1th row of the symbols are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16 rows of symbols.
  • the data interleaving device further includes a channel reordering unit, and before delaying the n data streams respectively according to the n delay lines, the channel reordering unit is configured to: perform channel reordering on the n data streams, So that the n data streams are arranged in a preset order. Or, after delaying n data streams respectively according to n delay lines, before acquiring L ⁇ m symbols from each of the delayed n data streams to obtain L first symbol sets, the channel reordering unit is used to : Perform channel reordering on the n data streams, so that the n data streams are arranged in a preset order.
  • the data interleaving device further includes a channel skew correction unit, before delaying the n data streams respectively according to the n delay lines, the channel skew correction unit is configured to: Channel skew processing to obtain n-way aligned channel data streams.
  • the data interleaving device further includes an encoder, and the n data streams are all data streams subjected to the first FEC encoding, and after the L first symbol sets are respectively interleaved to obtain the L second symbol sets , the encoder is used to: respectively perform second FEC encoding on the r second symbol subsets in each second coincident set to obtain L ⁇ r codewords.
  • the n data streams are codewords encoded by an outer code, and after the n data streams are respectively delayed, data interleaving will be performed on the delayed n data streams.
  • the delay processing scheme provided by this application, the n symbols output by the delayed n-way data stream at the same time can be realized through a short delay, and the n symbols are from multiple different outer code words, on the basis of ensuring better performance It also helps to reduce the delay of data interleaving. That is to say, in this application, the scheme of combining delay processing and data interleaving adopts a lower overall delay, and is more suitable for application scenarios requiring low delay.
  • FIG. 1 is a schematic diagram of a communication system applied in an embodiment of the present application
  • FIG. 2 is a schematic diagram of a data transmission process in the communication system shown in FIG. 1;
  • FIG. 3(a) is a schematic diagram of data processing of the originating processing module in the embodiment of the present application.
  • FIG. 3(b) is another schematic diagram of data processing of the originating processing module in the embodiment of the present application.
  • FIG. 3(c) is another schematic diagram of data processing of the originating processing module in the embodiment of the present application.
  • Figure 3(d) is another schematic diagram of data processing of the originating processing module in the embodiment of the present application.
  • Fig. 4 (a) is a schematic diagram of data processing for the receiving end processing module in the embodiment of the present application.
  • FIG. 4(b) is another schematic diagram of data processing for the receiving end processing module in the embodiment of the present application.
  • Figure 5 is a schematic diagram of 32 PCS channel data streams using a 1 ⁇ 800G interface at the originating device
  • FIG. 6 is a schematic diagram of 32 PCS channel data streams using 2 ⁇ 400G interfaces at the originating device
  • FIG. 7 is a schematic diagram of 32 PCS channel data streams using a 4 ⁇ 200G interface at the originating device
  • FIG. 8 is a schematic diagram of 32 PCS channel data streams using an 8 ⁇ 100G interface at the originating device
  • FIG. 9 is another schematic diagram of data streams of 32 PCS channels using an 8 ⁇ 100G interface at the originating device
  • FIG. 10 is a schematic flowchart of a data interleaving method provided in an embodiment of the present application.
  • FIG. 11 is a schematic structural diagram of delaying n data streams using a delayer in the embodiment of the present application.
  • FIG. 12 is a schematic structural diagram of a delay line in an embodiment of the present application.
  • FIG. 13 is a schematic diagram of the distribution of 32 delay lines in the embodiment of the present application.
  • FIG. 14 is a schematic diagram of interleaving L first symbol matrices in an embodiment of the present application.
  • FIG. 16 is another schematic diagram of distribution of 32 delay lines in the embodiment of the present application.
  • FIG. 17 is another schematic diagram of the distribution of 32 delay lines in the embodiment of the present application.
  • FIG. 18 is a schematic diagram of grouping data streams in an embodiment of the present application.
  • FIG. 19 is a schematic structural diagram of a group of delay lines in the embodiment of the present application.
  • FIG. 20 is another structural schematic diagram of a group of delay lines in the embodiment of the present application.
  • Fig. 21(a) is a schematic diagram of grouping the first symbol matrix and the second symbol matrix in the embodiment of the present application;
  • Fig. 21(b) is another schematic diagram of grouping the first symbol matrix and the second symbol matrix in the embodiment of the present application.
  • FIG. 22 is a schematic diagram of an application scenario of data interleaving in the embodiment of the present application.
  • FIG. 23 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 24 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 25 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 26 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 27 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 28 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 29 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 30 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • FIG. 31 is a schematic structural diagram of a data interleaving device in an embodiment of the present application.
  • Fig. 32 is another schematic structural diagram of the data interleaving device in the embodiment of the present application.
  • Embodiments of the present application provide a data interleaving method and a data interleaving device.
  • first and second in the specification and claims of the present application and the above drawings are used to distinguish similar objects, but not to limit a specific sequence or sequence. It is to be understood that the above terms are interchangeable under appropriate circumstances such that the embodiments described herein can be practiced in sequences other than those described herein.
  • the terms “comprising” and “having”, as well as any variations thereof, are intended to cover a non-exclusive inclusion. For example, a process, method, system, product, or device comprising a series of steps or units is not necessarily limited to those steps or units explicitly listed, but may include steps or units not explicitly listed or for these processes, methods, products, or Other steps or units inherent to equipment.
  • FIG. 1 is a schematic diagram of a communication system applied in an embodiment of the present application.
  • the communication system includes an originating device 01 , an originating processing module 02 , a channel transmission medium 03 , a receiving end processing module 04 and a receiving end device 05 .
  • the originating device 01 and the receiving device 05 may be devices such as switches or routers, and the originating device 01 is also called a client-side chip (host chip) located at the originating end, and the receiving device 05 is also called It is called the client-side chip at the receiving end, and the channel transmission medium 03 can be an optical fiber.
  • the originating device 01 and the receiving device 05 may be devices such as switches or routers
  • the originating device 01 is also called a client-side chip (host chip) located at the originating end
  • the receiving device 05 is also called It is called the client-side chip at the receiving end
  • the channel transmission medium 03 can be an optical fiber.
  • the originating device 01 and the originating processing module 02 may be connected through an attachment unit interface (AUI), and the receiving device 05 and the receiving processing module 04 may be connected through an AUI.
  • the sending-end processing module 02 and the receiving-end processing module 04 may be optical modules, electrical modules or other modules that process data during data transmission.
  • the processing module may be an 800LR module (800LR module, a coherent optical module).
  • the originating device 01, the originating processing module 02, the channel transmission medium 03, the receiving end processing module 04, and the receiving device 05 in the communication system can all support two-way transmission, and can also support one-way transmission, which is not limited here. .
  • FIG. 2 is a schematic diagram of a data transmission process in the communication system shown in FIG. 1 .
  • the originating device 01 in the process of transmitting data from the originating device 01 to the receiving device 05 , the originating device 01 is used to encode the data with an outer code, and then transmit the outer-coded data to the originating processing module 02 .
  • the sending end processing module 02 is used to perform inner code encoding on the data encoded by the outer code, obtain the data encoded by the outer code and the inner code, and transmit the data encoded by the outer code and the inner code to the channel transmission medium 03.
  • the channel transmission medium 03 is used to transmit the data encoded by the outer code and the inner code to the receiving end processing module 04.
  • the receiving end processing module 04 is used to perform inner code decoding on the data encoded by the outer code and inner code, and transmit the decoded data to the receiving end device 05 .
  • the receiving end device 05 is used for performing outer code decoding on the data that has undergone inner code decoding.
  • the "inner” in the inner code and the “outer” in the outer code are only distinguished based on the distance between the execution subject operating on the data and the channel transmission medium 03.
  • the execution subject operating on the inner code is closer to the channel transmission medium, and the execution subject operating on the outer code is farther away from the channel transmission medium.
  • after the data is sent from the originating device 01 it is transmitted to the channel transmission medium 03 through the originating processing module 02, and then transmitted from the channel transmission medium 03 to the receiving end device 05 through the receiving end processing module 04.
  • the data encoded by the source device 01 is farther away from the channel transmission medium 03 than the data encoded by the source processing module 02, and the data decoded by the receiver device 05 is farther away from the channel transmission medium than the data decoded by the receiver processing module 04. 03 is farther away. Therefore, the data encoded by the originating device 01 is called the data encoded by the outer code, the data encoded by the originating processing module 02 is called the data encoded by the inner code, and the data decoded by the receiving device 05 is called the data decoded by the outer code The data decoded by the receiving end processing module 04 is called the data decoded by the inner code.
  • both the above-mentioned inner code encoding and outer code encoding adopt FEC encoding, so as to form a cascaded FEC transmission scheme.
  • the originating device 01 may use RS codes to perform outer code encoding
  • the originating processing module 02 may use Hamming (Hamming) codes to perform inner code encoding.
  • this application designs a data interleaving scheme including "delay” and “interleaving”, so as to achieve better performance and lower delay of the overall cascaded FEC scheme.
  • This enables the cascaded FEC transmission solution to be applied to many transmission scenarios, and is especially suitable for transmission scenarios that require low transmission delay, such as low-latency data center interconnection scenarios.
  • the data interleaving is realized by the above-mentioned originating processing module 02 .
  • Fig. 3(a) is a schematic diagram of data processing of the originating processing module in the embodiment of the present application.
  • the Physical Medium Attachment (PMA) sublayer of the sender processing module de-multiplexes data from multiple synchronized client lanes.
  • n pieces of physical coding sublayer (Physical Coding Sublayer, PCS) or FEC channel data streams that have been encoded by the outer code can be obtained, and the aligned lock (alignment lock) and channel skew processing (lane de-skew) can be performed.
  • n channel data streams are examples of physical coding sublayer (Physical Coding Sublayer, PCS) or FEC channel data streams that have been encoded by the outer code.
  • n channel data streams after channel reordering are sent to the designed delay and interleaving processor for interleaving and data sequence processing, and then sent to the inner code encoder for inner code encoding. After the data stream encoded by the inner code is processed, it is sent to the channel transmission medium for transmission.
  • the data processing may include modulation mapping (mapping), channel interleaving (channel interleaving), polarization division (polarization distribution) or DSP framing processing (framing), etc.
  • n here is a positive integer greater than 1.
  • FIG. 3( b ) is another schematic diagram of data processing by the originating processing module in the embodiment of the present application.
  • n PCS or FEC channel data streams from the PMA sublayer are processed to obtain aligned n channel data streams through identification locking and channel correction.
  • the data streams of n channels are directly sent to the designed delay and interleave processor for interleaving and data sequence processing, and then sent to the inner code encoder for inner code encoding.
  • the channel correction processing module uses first-in-first-out (First input first output, FIFO) to cache data.
  • FIFO First input first output
  • the channel correction processing and delay processing can be combined to realize, and a set of FIFO is used to realize the correction processing and delay processing at the same time.
  • Fig. 3(c) is another schematic diagram of data processing by the originating processing module in the embodiment of the present application.
  • the n PCS or FEC channel data streams from the PMA sublayer are identified and locked first, and the channel correction processing and the designed delay processing are performed according to the channel alignment identification, and then according to the channel alignment identification.
  • the channels are reordered, and then the designed interleaving process is performed, and the data that is out of order after interleaving is sent to the inner code encoder for inner code encoding.
  • FIG. 3( d ) is another schematic diagram of data processing by the originating processing module in the embodiment of the present application.
  • the n PCS or FEC channel data streams from the PMA sublayer are identified and locked first, and the channel deviation correction and the designed delay processing are performed according to the channel alignment identification, and then the designed interleaving is performed.
  • the interleaved and scrambled data is sent to the inner code encoder for inner code encoding.
  • Fig. 4(a) is a schematic diagram of data processing for the receiving end processing module in the embodiment of the present application.
  • the receiving end processing module receives the data stream from the channel transmission medium.
  • modulation mapping mapping
  • channel interleaving channel interleaving
  • polarization distribution polarization distribution
  • DSP framing processing the receiving end processing module first performs corresponding data reverse After processing, it is sent to the inner code decoder for decoding.
  • the data stream is sent to the deinterleaving and inverse delay processor for processing to obtain n channel data streams, and then sent to the PMA sublayer.
  • the PMA sublayer multiplexes the data stream and sends it to the receiving device for external code decoding.
  • the deinterleaving and inverse delay processing in the receiving end processing module are inverse operations of the delay and interleaving processing in the transmitting end processing module.
  • the de-interleaving is an inverse operation of the interleaving in the processing module at the sending end
  • the inverse delay is the inverse operation of the interleaving in the processing module at the sending end.
  • FIG. 4( b ) is another schematic diagram of data processing for the receiving end processing module in the embodiment of the present application.
  • the receiving end processing module receives the data stream from the channel transmission medium. After the data stream decoded by the inner code is deinterleaved, n channel data streams are obtained, and sent to the PMA sublayer.
  • the deinterleaving processing in the receiving end processing module is an inverse operation of the interleaving processing in the sending end processing module. It should be understood that in the data processing flow shown in Figure 4(b), the data streams of the n channels after the decoding of the inner code are deinterleaved are not subjected to inverse delay processing, but are directly sent to the PMA sublayer .
  • the n channel data streams sent to the PMA sublayer are not aligned, and there is a delay between the channel data streams.
  • the PMA sublayer multiplexes the data streams of n channels and sends them to the receiving device.
  • the data processing shown in FIG. 4(b) has lower power consumption and lower hardware implementation complexity.
  • the delay and interleaving processing in the processing module at the sending end will be described in detail below.
  • the de-interleaving and inverse delay processing of the receiving-end processing module are inverse operations of the delay and interleaving processing in the sending-end processing module, which are known to those skilled in the art and will not be repeated here.
  • FIG. 5 is a schematic diagram of data streams of 32 PCS channels using a 1 ⁇ 800G interface on the originating device.
  • the originating device performs KP4RS (544,514) extracode encoding on one 800GE service data stream to be transmitted to obtain 32 PCS lane (PCS lane) data streams.
  • PCS lane PCS lane
  • the two adjacent symbols in each PCS channel data stream come from different RS code words, and the two adjacent symbols in the same position of the two PCS channel data streams come from different RS code words.
  • the two adjacent symbols in each PCS channel data stream come from different RS code words, and the two adjacent symbols in the same position of the two PCS channel data streams come from different RS code words.
  • the 32 PCS channel data streams are processed by the PMA and sent to the sender processing module through the connection unit interface 800GAUI-8.
  • the originating processing module uses the known alignment marker (Alignment marker) of the PCS channel to carry out the identification lock (alignment lock) of the channel data stream .
  • the known alignment identifiers of the 32 channels are different (see “Ethernet Technology Consortium 800G Specification").
  • the sending end processing module then performs lane de-skew processing on the 32 lane data streams to obtain aligned 32 lane data streams.
  • One order is that the channel data streams are sorted from 0 to 31 from top to bottom as in Figure 5 .
  • FIG. 6 is a schematic diagram of data streams of 32 PCS channels using a 2 ⁇ 400G interface on the originating device.
  • the originating device performs KP4RS(544,514) extracode encoding on the two 400GE service data streams to be transmitted to obtain two data streams with a total of 32 PCS channels, each of which includes 16 PCS channel data streams.
  • the two adjacent symbols in each PCS channel data stream come from different RS code words, and the two adjacent symbols in the same position of the two PCS channel data streams come from different RS code words.
  • the 32 PCS channel data streams are processed by the PMA and sent to the sender processing module through the connection unit interface 2 ⁇ 400GAUI-4.
  • PCS lanes 0-15 can be regarded as PCS lanes 0-15 in the 0th 400G line
  • PCS lanes 16-31 can be regarded as PCS lanes 0-15 in the first 400G line.
  • the known alignment identifiers of the 16 channels in the 0th 400G channel are the same as the known alignment identifiers of the 16 channels in the 1st channel.
  • the sending end processing module then performs lane de-skew processing on the 32 lane data streams to obtain aligned 32 lane data streams.
  • lane reordering (lane reorder) is performed on the data of the 16 lanes, so that the data of the 16 lanes can be arranged in a specified order.
  • the data of the 32 channels can be arranged in the specified order.
  • One order is that the channel data streams are sorted from 0 to 31 from top to bottom as in Figure 6 .
  • the above-mentioned transmission processing module performs channel correction processing on the 32 channel data streams to obtain the aligned 32 channel data streams.
  • the data of 16 channels is corrected according to existing standards (see IEEE 802.3Clause 120), so that there is no deviation in the data flow of the PCS channel in the 0th or 1st 400G channel, that is, there is no delay.
  • the two PCS channel data streams are symbol-aligned by using the alignment mark.
  • the RS symbol contains 10 bits, in the aligned PCS channel data stream, the number of bits that deviate between the PCS channel data stream in the 0th channel and the PCS channel data stream in the 1st channel is a multiple of 10.
  • FIG. 7 is a schematic diagram of data streams of 32 PCS channels using a 4 ⁇ 200G interface on the originating device.
  • the originating device performs KP4RS(544,514) extracode encoding on the 4 channels of 200GE service data streams to be transmitted to obtain 4 channels with a total of 32 PCS channel data streams, each of which includes 8 PCS channel data streams.
  • Each data stream in PCS channel data stream 0-7, PCS channel data stream 8-15, PCS channel data stream 16-23 or PCS channel data stream 24-31 interval 136 symbols total 8*136 1088 symbols, its Contains 2 RS code words.
  • the two adjacent symbols in each PCS channel data stream come from different RS code words, and the two adjacent symbols in the same position of the two PCS channel data streams come from different RS code words.
  • the 32 PCS channel data streams are processed by the PMA and sent to the sender processing module through the connection unit interface 4 ⁇ 200GAUI-2.
  • PCS channels 0-7, PCS channels 8-15, PCS channels 16-23 or PCS channels 24-31 can be considered as PCS channels 0- 7.
  • the sending end processing module then performs lane de-skew processing on the 32 lane data streams to obtain aligned 32 lane data streams.
  • lane reordering (lane reorder) is performed on the data of the 8 lanes, so that the data of the 8 lanes can be arranged in a specified order.
  • the data of the 32 channels can be arranged in the specified order.
  • One order is that the channel data streams are sorted from 0 to 31 from top to bottom as in Figure 7 .
  • the above-mentioned transmission processing module performs channel correction processing on the 32 channel data streams to obtain aligned 32 channel data streams.
  • a specific implementation method is based on PCS channels 0-7, PCS channels 8-15, and PCS channels 16-23 Or PCS channel 24-31 known alignment mark to carry out the channel correction process defined by the existing standard on the data of 8 channels (see IEEE802.3Clause 120), so that the 0th way, the 1st way, the 2nd way or the 3rd way There is no deviation in the data flow of the PCS channel in 200G, that is, there is no delay.
  • the data streams of the four PCS channels are symbol-aligned by using the alignment mark.
  • the PCS channel data streams among the 0th channel, the 1st channel, the 2nd channel and the 3rd channel may have no deviation or deviation.
  • the RS symbol contains 10 bits
  • the number of bits that deviate between the 0th, 1st, 2nd and 3rd PCS channel data streams is a multiple of 10.
  • FIG. 8 is a schematic diagram of data streams of 32 PCS channels using an 8 ⁇ 100G interface on the originating device.
  • the originating device performs KP4RS (544,514) extracode encoding on 8 channels of 100GE service data streams to be transmitted to obtain 8 channels of 32 FEC lane (FEC lane) data streams, each of which includes 4 FEC lane data streams flow.
  • KP4RS 544,514
  • FEC channel data stream 0-3, FEC channel data stream 4-7, FEC channel data stream 8-11, FEC channel data Stream 12-15, FEC channel data stream 16-19, FEC channel data stream 20-23, FEC channel data stream 24-27 or FEC channel data stream 28-31 each data stream interval 272 symbols total 4*272 1088 symbols, which include 2 RS code words.
  • Two adjacent symbols in each FEC channel data stream come from different RS codewords, and two symbols at the same position in two adjacent FEC channel data streams come from different RS codewords.
  • the 32 FEC channel data streams are processed by the PMA and sent to the sender processing module through the connection unit interface 8 ⁇ 100GAUI-1.
  • FIG. 9 is another schematic diagram of data streams of 32 PCS channels on an originating device using an 8 ⁇ 100G interface.
  • the originating device in this scenario adopts the "100G RS-FEC" mode, FEC channel data streams 0-3, FEC channel data streams 4-7, FEC channel data streams 8- 11.
  • the 32 FEC channel data streams are processed by the PMA and sent to the sender processing module through the connection unit interface 8 ⁇ 100GAUI-1.
  • the sending end processing module uses FEC channels 0-3, FEC channels 4-7, FEC channels 15. Alignment markers known to the FEC channel 16-19, FEC channel 20-23, FEC channel 24-27 or FEC channel 28-31 perform alignment lock on the data streams of the four channels.
  • FEC channels 0-3, FEC channels 4-7, FEC channels 8-11, FEC channels 12-15, FEC channels 16-19, FEC channels 20-23, FEC channels 24-27 or FEC channels 28-31 can be respectively It is considered as the FEC channel 0-3 in the 0th, 1st, 2nd, 3rd, 4th, 5th, 6th or 7th 100G channels.
  • the sending end processing module then performs lane de-skew processing on the 32 lane data streams to obtain aligned 32 lane data streams. Then according to the The alignment flag performs lane reordering on the data of the 4 lanes, so that the data of the 4 lanes can be arranged in the specified order. Finally, the data of the 32 channels can be arranged in the specified order.
  • One order is that the channel data streams are sorted from 0 to 31 from top to bottom as in Fig. 8 and Fig. 9 .
  • the above-mentioned transmission processing module performs channel correction processing on the 32 channel data streams to obtain aligned 32 channel data streams.
  • FEC channel 12-15, FEC channel 16-19, FEC channel 20-23, FEC channel 24-27, or FEC channel 28-31 known alignment mark Perform channel correction processing on the data of the 4 channels defined by existing standards (See IEEE 802.3 Clause 91 or Clause 161), so that the data flow of the PCS channel in the 0th, 1st, 2nd, 3rd, 4th, 5th, 6th or 7th 100G channels There is no deviation, that is, no delay.
  • the eight FEC channel data streams are symbol-aligned by using the alignment mark.
  • the FEC channel data flow between the 0th, 1st, 2nd, 3rd, 4th, 5th, 6th, and 7th channels may have no deviation or exist. deviation.
  • the RS symbol contains 10 bits
  • the aligned FEC channel data stream between No. 0, No. 1, No. 2, No. 3, No. 4, No. 5, No. 6 and No. 7
  • the number of biased bits in the FEC channel data stream is a multiple of 10.
  • the 800G or 1.6T interface is used, and the originating device performs KP4RS (544, 514) code encoding on the service data stream to be transmitted to obtain n PCS channel data streams.
  • KP4RS 544, 514) code encoding on the service data stream to be transmitted to obtain n PCS channel data streams.
  • Each A outer code word is distributed in n channel data streams.
  • a consecutive symbols in each PCS channel data stream come from A different RS code words, and A symbols in the same position of A continuous PCS channel data streams come from A different RS code words, where the integer A can be 2, 4, etc.
  • the data streams of the n PCS channels are sent to the originating processing module through the connection unit interface.
  • the originating processing module uses the known alignment identifiers of n PCS lanes to lock the identifiers of the data streams of n channels.
  • the sending end processing module then performs channel correction processing on the n channel data streams to obtain aligned n channel data streams.
  • FIG. 10 is a schematic flowchart of a data interleaving method provided by an embodiment of the present application.
  • FIG. 11 is a schematic structural diagram of delaying n data streams by using a delayer in an embodiment of the present application.
  • the delayer includes n delay lines corresponding to n data streams one by one. Each data stream is delayed by the corresponding delay line and then sent to the interleaver for data interleaving.
  • the value of the delay in this application is counted in units of symbols, where a symbol may include one or more bits. The greater the number of symbols included in the delay value of the delay line, the longer the delay (also referred to as time delay) of the delay line to the data stream.
  • FIG. 12 is a schematic structural diagram of a delay line in an embodiment of the present application. As shown in FIG.
  • the delay line may include Q storage elements (storage elements) D, each storage element D can store d symbols, and both Q and d are integers. It should be understood that when the delay line does not include a storage unit, the delay of the delay line is 0 symbols, that is, transparent transmission without delay.
  • n is a positive integer divisible by p
  • p is an integer greater than 1.
  • the delay value of each delay line is any delay value in the delay value set, and the delay value set includes p delay values.
  • the number of delay lines corresponding to each delay value in the delay value set is n/p, and V is an integer greater than or equal to 34. In some preferred implementation manners, V may also be an integer greater than or equal to 68.
  • the delay value set includes 4 delay values of 0, V, 2V and 3V, and the delay value of each delay line can only be any of these 4 delay values , and the number of delay lines corresponding to the four delay values of 0, V, 2V and 3V is 8.
  • the n data streams before the n data streams are respectively delayed according to the n delay lines, the n data streams are also reordered, so that the n data streams are arranged in a preset order.
  • the n data streams after the n data streams are respectively delayed according to the n delay lines, the n data streams are also channel reordered, so that the n data streams are arranged in a preset order.
  • the 32 data streams can be arranged from top to bottom according to the order of 0 to 31. Of course, it can be simply extended to other orders.
  • the specific implementation method is known to those of ordinary skill in the art, and will not be repeated here. . It should be understood that based on the different ordering of the n data streams, different delay line distribution rules will be designed accordingly, and the delay can be reduced as much as possible on the basis of ensuring performance.
  • the delay line distribution rules provided in this application will be described in detail later.
  • channel skew processing before delaying the n data streams respectively according to the n delay lines, channel skew processing will be performed on the n data streams to obtain n aligned channel data streams.
  • n data streams are multi-channel business data streams
  • the n aligned channel data streams satisfy the following constraints: there is no deviation in the multiple channel data streams in each service data stream, and the channel data between each service data stream Streams are symbol-aligned.
  • the channel deviation correction processing module uses first-in-first-out (First input first output, FIFO) to cache data.
  • the channel correction processing and delay processing can be combined to realize, and a set of FIFO is used to realize the correction processing and delay processing at the same time.
  • the n data streams input to the delayer are all FEC-encoded data streams, that is, the outer-coded data streams described above.
  • the outer code encoding may use an RS code, and the n data streams encoded by the outer code may include multiple RS codewords.
  • other encoding methods can also be used for outer code encoding.
  • the RS code word is used to represent the code word generated after the outer code encoding.
  • the interleaver may acquire L ⁇ m symbols from each of the n delayed data streams to obtain L first symbol sets, where L is an integer greater than or equal to 1, and m is an integer greater than or equal to 1. That is, each first symbol set includes n ⁇ m symbols.
  • the interleaver may acquire n ⁇ m symbols each time to obtain the first symbol set, and repeat the execution L times to obtain L first symbol sets. Alternatively, the interleaver may also read L ⁇ n ⁇ m symbols at a time to obtain L first symbol sets.
  • L block buffers may be set in the interleaver, which are respectively used to store the L first symbol sets.
  • each first symbol set may include multiple first symbol subsets.
  • each first symbol set includes n first symbol subsets, and each first symbol subset includes m symbols arranged in sequence.
  • each first symbol set includes m first symbol subsets, and each first symbol subset includes n symbols arranged in sequence.
  • the following will take the example of each first symbol set including n first symbol subsets as an example, and those skilled in the art can directly deduce that the first symbol set includes m first symbol subsets.
  • One description method which will not be introduced one by one in combination with another description method later.
  • the m symbols of the h-th first symbol subset in the first symbol set come from the delayed h-th data stream, where 0 ⁇ h ⁇ n-1.
  • first symbol subset is only a concept introduced for the convenience of description. In practical applications, there is no division of the first symbol set as a whole, and each first symbol subset can be regarded as starting from the first One or more symbols selected from the symbol collection.
  • the first symbol set is presented in the form of a data stream, that is, symbols in the first symbol set are arranged to form a data stream.
  • the first set of symbols is presented in the form of a symbol matrix.
  • the first symbol set is expressed as a first symbol matrix, and the first symbol matrix includes symbols in n rows and m columns.
  • the m symbols in each row of the first symbol matrix can be understood as a first symbol subset. That is to say, the first symbol matrix is essentially a collection of multiple symbols.
  • the introduction of the first symbol matrix is just another dimension for introduction.
  • a certain symbol in a first symbol subset in the first symbol set can also be simply Convert to a symbol of a certain row and a certain column in the first symbol matrix.
  • the first symbol set or the first symbol matrix will be described below, and those skilled in the art can use the corresponding relationship between the first symbol set and the first symbol matrix Another form of description is derived directly.
  • the interleaver performs interleaving on the L first symbol sets respectively to obtain L second symbol sets.
  • Each second set of symbols may include a plurality of second subsets of symbols.
  • each second symbol set includes r second symbol subsets, and each second symbol subset includes c symbols.
  • each second symbol set includes c second symbol subsets, and each second symbol subset includes r symbols.
  • r is an integer greater than 1
  • c is an integer greater than 1
  • each second symbol set includes r second symbol subsets as an example, and those skilled in the art can directly deduce that the second symbol set includes c second symbol subsets.
  • One description method which will not be introduced one by one in combination with another description method later.
  • the c symbols in each second symbol subset correspond to the c symbols distributed in the c first symbol subsets in the first symbol set, so that the c symbols in each second symbol subset come from More different RS codewords to achieve better data interleaving effect.
  • the data interleaving rules provided by this application will be described in detail later.
  • each second symbol subset is only a concept introduced for the convenience of description. In practical applications, there is no division of the second symbol set as a whole, and each second symbol subset can be regarded as a One or more symbols selected from the symbol collection.
  • the second symbol set is presented in the form of a data stream, that is, symbols in the second symbol set are arranged to form a data stream.
  • the second set of symbols is presented in the form of a symbol matrix.
  • the second symbol set is expressed as a second symbol matrix, and the second symbol matrix includes symbols in r rows and c columns.
  • the c symbols in each row of the second symbol matrix can be understood as a second symbol subset.
  • the c symbols in each row in the second symbol matrix correspond to the c symbols distributed in c rows in the first symbol matrix. That is to say, the second symbol matrix is essentially a collection of multiple symbols.
  • the introduction of the second symbol matrix is just another dimension for introduction.
  • a certain symbol in a second symbol subset in the second symbol set can also be simply Convert to a symbol of a certain row and a certain column in the second symbol matrix.
  • the second symbol set or the second symbol matrix will be described below, and those skilled in the art can use the correspondence between the second symbol set and the second symbol matrix described above Another form of description is derived directly.
  • the interleaver after the interleaver performs interleaving on the L first symbol sets to obtain L second symbol sets, the interleaver outputs the L second symbol sets to the encoding apparatus. Furthermore, the encoding device respectively performs FEC encoding on the r second symbol subsets in each second symbol set to obtain L ⁇ r codewords, that is, performs inner code encoding as described above. In a possible implementation manner, the encoding device uses Hamming codes to respectively perform FEC encoding on the r second symbol subsets in the L second symbol sets to obtain L ⁇ r Hamming codes.
  • the n data streams are codewords encoded by an outer code, and after the n data streams are respectively delayed, data interleaving will be performed on the delayed n data streams.
  • the delay processing scheme provided by this application, the n symbols output by the delayed n-way data stream at the same time can be realized through a short delay, and the n symbols are from multiple different outer code words, on the basis of ensuring better performance It also helps to reduce the delay of data interleaving. That is to say, in this application, the scheme of combining delay processing and data interleaving adopts a lower overall delay, and is more suitable for application scenarios requiring low delay.
  • n delay lines will include at least one group, and each group includes 16 adjacent delay lines. That is to say, this application uses a group of 16 delay lines as a granularity to introduce the distribution rules of the delay lines. It should be understood that there is a one-to-one correspondence between data streams and delay lines, and the order of the n delay lines is consistent with the order of the corresponding n data streams. If the data streams after channel reordering are arranged in the order of 0, 1, 2, 3..., then the delay lines are also arranged in the order of 0, 1, 2, 3....
  • the delay lines will also be arranged in the corresponding order.
  • the kth (0 ⁇ k ⁇ n/16) group of delays includes delay lines 16*k, delay lines 16*k+1, . . . , delay lines 16*k+15.
  • the delay line 16*k and the delay line 16*k+1 meet the designed constraints and the delay line 16*k+2 and the delay line 16*k+3
  • Another design constraint is satisfied, or the delay line 16*k and the delay line 16*k+3 satisfy the design constraint and the delay line 16*k+1 and the delay line 16*k+2 satisfy another design constraint.
  • the numbers of each group of 16 delay lines are respectively marked as a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 , a 11 , a 12 , a 13 , a 14 , a 15 , where a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 , a 11 , a 12 , a 13 , a 14 , a 15 are not equal to each other and are all less than 16 non-negative integer.
  • the number values of a 0 -a 15 can be one-to-one correspondence with 0-15 in order, namely ⁇ 0,1,2,3,4,5,6,7,8,9,10,11 ,12,13,14,15 ⁇ .
  • the number values of a 0 -a 15 may not be in the order of 0-15, for example ⁇ 0,3,1,2,4,7,5,6,8,11,9,10,12 ,15,13,14 ⁇ and so on.
  • the n delay lines include multiple groups, for example, the 0th group of delay lines, the first group of delay lines, and so on.
  • the number a 0 -a 15 of the delay line of the 0th group is taken from 0-15
  • the number a 0 -a 15 of the delay line of the first group is taken from the value of 16-31, with 16 numbers as one groups and so on.
  • the number a 0 -a 15 of the group of delay lines is explained below as a value from 0-15, and the actual number of the group of delay lines is a 0 -
  • the serial numbers of the 16 delay lines in different groups may be the same or different.
  • the number of 32 delay lines including the 16 delay lines of the 0th group takes the value a 0 -a 15 as ⁇ 0,1,2,3,4,5,6,7,8,9 ,10,11,12,13,14,15 ⁇ , that is, 0-15 are arranged in order.
  • the numbering sequence of the 16 delay lines in the first group can be arranged in the order of 0-15 consistent with the delay lines in the 0th group, or can use other sequence number values, which are not limited here.
  • the a0th delay line, the a1th delay line, the a2th delay line, and the a3th delay line line a 4th delay line a 5th delay line a 6th delay line a 7th delay line a 8th delay line a 9th delay line a 10th delay line
  • the delay values of the a11th delay line, a12th delay line, a13th delay line, a14th delay line and a15th delay line satisfy the first condition, specifically, the first The conditions are:
  • the difference between the delay value of the a 0th delay line and the delay value of the a 1st delay line is 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 3rd delay line differ by 2V symbols
  • the delay value of the a 4th delay line and the delay value of the a 5th delay line differ by 2V symbols
  • the delay value of the a 6th delay line and the delay value of the a 7th delay line differ by 2V symbols
  • the delay value of the a 8th delay line and the delay value of the a 9th delay line differ by 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 11th delay line is 2V symbols
  • the delay value of the a12th delay line and the delay value of the a13th delay line differ by 2V symbols
  • the difference between the delay value of the a14th delay line and the delay value of the a15th delay line is 2V symbols.
  • the client side is an 8 ⁇ 100G interface with 100Gb/s per channel and adopts the "100G RS-FEC" mode. If the above first condition is met and V ⁇ 68, the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a 0th symbol and The a 1st symbol is from 2 different RS codeword symbols, the a 2nd symbol and a 3rd symbol are from 2 different RS codeword symbols, ..., the a 14th symbol and a 15th symbol are from Two different RS codeword symbols, through this delay design method, it is convenient to adopt a simple and low-latency interleaving processing scheme to achieve better performance of the cascaded FEC scheme and reduce the overall transmission scheme delay.
  • the number of delay lines whose delay values are 0 symbols, V symbols, 2V symbols and 3V symbols is 4.
  • the ath delay line is the 0th delay line
  • the ath is the 1st delay line
  • the ath is the 2nd delay line
  • the ath is the 3rd delay line
  • the ath 4 delay lines a 5 delay lines, a 6 delay lines , a 7 delay lines, a 8 delay lines , a 9 delay lines, a 10 delay lines, a 11 delay lines
  • the delay values of the first delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line meet the second condition, specifically, the second condition is:
  • the delay value of the a 0th delay line, the delay value of the a 4th delay line, the delay value of the a 8th delay line and the delay value of the a 12th delay line are not equal to each other, the a 1
  • the delay value of the first delay line, the delay value of the a5th delay line, the delay value of the a9th delay line and the delay value of the a13th delay line are not equal to each other, and the delay value of the a2th delay line
  • the delay value of the a 6th delay line, the delay value of the a 10th delay line and the delay value of the a 14th delay line are not equal to each other
  • the delay value of the a 3rd delay line is value, the delay value of the a7th delay line, the delay value of the a11th delay line, and the delay value of the a15th delay line are not equal to each other.
  • each channel is 1 ⁇ 800G interface or 2 ⁇ 400G interface at 100Gb/s.
  • the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a 0th symbol among the 16 symbols respectively output each time, a 4th symbol, a 8th symbol, a 12th symbol from 4 different RS codeword symbols, a 1st symbol, a 5th symbol, a 9th symbol, a 13th symbol From 4 different RS codeword symbols, a-th 2 symbols, a-th 6 symbols, a-th 10 symbols, a-th 14 symbols come from 4 different RS codeword symbols, a-th 3 symbols, a-th The 7th symbol, the 11th symbol, and the 15th symbol come from 4 different RS codeword symbols.
  • this delay design method it is convenient to adopt an interleaving processing scheme with simple implementation and low delay to achieve better Excellent cascaded FEC solution
  • the a-th delay line is 0
  • the a-th is 2 delay lines
  • the a-th is 4 delay lines
  • the a-th is 6 delay lines
  • the a-th is The delay values of the eight delay lines, the a10th delay line, the a12th delay line and the a14th delay line satisfy the third condition, specifically, the third condition is:
  • the difference between the delay value of the a 0th delay line and the delay value of the a 4th delay line is 2V symbols
  • the difference between the delay value of the a 2nd delay line and the delay value of the a 6th delay line is 2V Symbol
  • the difference between the delay value of the 8th delay line and the delay value of the 12th delay line is 2V symbols
  • the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols the difference between the delay value of the 10th delay line and the delay value of the 14th delay line 2V symbols.
  • each channel is a 4 ⁇ 200G interface of 100Gb/s. If the above-mentioned first and third conditions are met and V ⁇ 68, the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed, and the a-th 0 in the 16 symbols respectively output each time a symbol, a 1 symbol, a 4 symbol, a 5 symbol come from 4 different RS codeword symbols, and a 2 symbol, a 3 symbol, a 6 symbol, a a 7 symbols from 4 different RS codeword symbols.
  • a 8th symbol, a 9th symbol, a 12th symbol, a 13th symbol come from 4 different RS codeword symbols, and a 10th symbol, a 11th symbol, a 14th Symbols and the 15th symbol a come from 4 different RS codeword symbols.
  • the first delay value set ⁇ A ⁇ sequentially includes the a 0th delay line, the a 1st delay line, and the a 2th delay line in the kth group (0 ⁇ k ⁇ n/16) of delay lines line, a 3rd delay line, a 4th delay line, a 5th delay line, a 6th delay line, a 7th delay line, a 8th delay line, a 9th delay line , the delay values of the 10th delay line, the 11th delay line, the 12th delay line, the 13th delay line, the 14th delay line and the 15th delay line, the first delay
  • the set of values ⁇ A ⁇ includes one of the following items:
  • the data streams 0-15 (or data streams 16-31) in the 32 data streams are delayed and processed in each of the 16 symbols output respectively a 0th symbol, a 1st symbol, a 4th symbol, a 5th symbol, a 8th symbol, a 9th symbol, a 12th symbol, a 13th symbol from 8 Different RS codeword symbols, a 2 symbols, a 3 symbols, a 6 symbols, a 7 symbols, a 10 symbols, a 11 symbols, a 14 symbols, a a The 15 symbols come from 8 different RS codeword symbols.
  • this delay design method it is convenient to implement a simple and low-latency interleaving processing scheme to achieve better performance of the cascaded FEC scheme and
  • the ath delay line is the 0th delay line
  • the ath is the 1st delay line
  • the ath is the 2nd delay line
  • the ath is the 3rd delay line
  • the ath 4 delay lines a 5 delay lines, a 6 delay lines , a 7 delay lines, a 8 delay lines , a 9 delay lines, a 10 delay lines, a 11 delay lines
  • the delay values of the a12th delay line, the a12th delay line, the a13th delay line, the a14th delay line and the a15th delay line meet the fourth condition, specifically, the fourth condition is:
  • the delay value of the a0th delay line and the delay value of the a2th delay line are equal or differ by 2V symbols
  • the delay value of the a 1st delay line and the delay value of the a 3rd delay line are equal or differ by 2V symbols
  • the delay value of the a 2nd delay line and the delay value of the a 4th delay line are equal or differ by 2V symbols
  • the delay value of the third delay line a and the delay value of the fifth delay line a are equal or differ by 2V symbols
  • the delay value of the a 4th delay line is equal to or differs from the delay value of the a 6th delay line by 2V symbols
  • the delay value of the fifth delay line a and the delay value of the seventh delay line a are equal or differ by 2V symbols
  • the delay value of the 8th delay line and the delay value of the 10th delay line are equal or differ by 2V symbols
  • the delay value of the 9th delay line and the delay value of the 11th delay line are equal or differ by 2V symbols
  • the delay value of the 10th delay line and the delay value of the 12th delay line are equal or differ by 2V symbols
  • the delay value of the 11th delay line and the delay value of the 13th delay line are equal or differ by 2V symbols
  • the delay value of the 12th delay line and the delay value of the 14th delay line are equal or differ by 2V symbols
  • the delay value of the a13th delay line and the delay value of the a15th delay line are equal or differ by 2V symbols.
  • the second delay value set ⁇ B ⁇ sequentially includes the a 0th delay in the kth (0 ⁇ k ⁇ n/16) group of delay lines line, a 1st delay line, a 2nd delay line, a 3rd delay line, a 4th delay line, a 5th delay line , a 6th delay line, a 7th delay line , a 8th delay line, a 9th delay line, a 10th delay line, a 11th delay line, a 12th delay line, a 13th delay line , a 14th delay line and
  • the delay value of the 15th delay line a, the second delay value set ⁇ B ⁇ includes one of the following items:
  • the value set ⁇ C ⁇ of the delay line includes a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 ,
  • the values of a 11 , a 12 , a 13 , a 14 and a 15 , the numbered value set ⁇ C ⁇ includes one of the following items:
  • n 32 as an example, and the first symbol set includes 32 first symbol subsets.
  • the n delay lines will include 2 groups, namely the 0th group of delay lines and the 1st group of delay lines.
  • the number values of the 32 first symbol subsets include b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 , b 7 , b 8 , b 9 , b 10 , b 11 , b 12 , b 13 , b 14 , b 15 , b 16 , b 17 , b 18 , b 19 , b 20 , b 21 , b 22 , b 23 , b 24 , b 25 , b 26 , b 27 , b 28 , b 29 , b 30 and b 31 .
  • the delay line number values a 0 -a 15 of the delay line group 0 and the delay line number values a 0 -a 15 of the delay line group 1 can be any of the above number value set ⁇ C ⁇ One, and the values a 0 -a 15 of the delay line numbers of the 0th group of delay lines may be the same as or different from the values a 0 -a 15 of the delay line numbers of the first group of delay lines.
  • each first symbol set includes 32 first symbol subsets, and each first symbol subset includes 1 symbol.
  • Each second symbol set includes 4 second symbol subsets, and each second symbol subset includes 8 symbols.
  • the fifth condition includes any one of the following conditions:
  • the 8 symbols in each of the second symbol subsets are respectively from the b 0th first symbol subset, the b 1 th first symbol subset, and the b 4th first symbol subset in the first symbol set set, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset set.
  • the 8 symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol subset in the first symbol set set, the b 7th first symbol subset, the b 10th first symbol subset, the b 11th first symbol subset, the b 14th first symbol subset, and the b 15th first symbol subset set.
  • the 8 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset, and the b20th first symbol subset in the first symbol set set, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th first symbol subset, b 29th first symbol subset set.
  • Each of the 8 symbols in the second symbol subset is from the b18th first symbol subset, the b19th first symbol subset, and the b22th first symbol subset in the first symbol set set, the b 23rd first symbol subset, the b 26th first symbol subset, the b 27th first symbol subset, the b 30th first symbol subset, and the b 31st first symbol subset set.
  • the symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 4 symbols in each of the second symbol subsets are respectively from the b 16th first symbol subset, the b 17 th symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and 4 first symbol subsets in the b-th 29th first symbol subset.
  • the symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 4 symbols in each of the second symbol subsets are respectively from the b 18th first symbol subset, the b 19 th symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and 4 first symbol subsets in the b31st first symbol subset.
  • the symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 4 symbols in each of the second symbol subsets are respectively from the b 16th first symbol subset, the b 17 th symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and 4 first symbol subsets in the b-th 29th first symbol subset.
  • the symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 4 symbols in each of the second symbol subsets are respectively from the b 18th first symbol subset, the b 19 th symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and 4 first symbol subsets in the b31st first symbol subset.
  • the second symbol set shown in Table 1 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x -th first symbol in the first symbol set Subset symbol.
  • swapping the positions of any two rows in Table 1 also belongs to the data interleaving rules provided by this application, and swapping the positions of 8 numbers in each row in Table 1 also belongs to the data interleaving rules provided by this application.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the bx- th first symbol subset in the first symbol set
  • Y%Z means the remainder after dividing Y by Z
  • the second symbol set shown in Table 2 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x -th first symbol in the first symbol set Subset symbol.
  • swapping the positions of any two rows in Table 2 also belongs to the data interleaving rules provided by this application, and swapping the positions of 8 numbers in each row in Table 2 also belongs to the data interleaving rules provided by this application.
  • each first symbol set includes 32 first symbol subsets, and each first symbol subset includes 1 symbol.
  • Each second symbol set includes 2 second symbol subsets, and each second symbol subset includes 16 symbols.
  • the sixth condition includes any one of the following conditions:
  • Eight symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset, and the b20th first symbol subset in the first symbol set
  • the first subset of symbols, the b21st subset of first symbols, the b24th first subset of symbols, the b25th first subset of symbols, the b28th first subset of symbols and the b29th A first subset of symbols.
  • Eight symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset, and the b22th first symbol subset in the first symbol set first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st A first subset of symbols.
  • Eight symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset, and the b20th first symbol subset in the first symbol set
  • the first subset of symbols, the b21st subset of first symbols, the b24th first subset of symbols, the b25th first subset of symbols, the b28th first subset of symbols and the b29th A first subset of symbols.
  • Eight symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset, and the b22th first symbol subset in the first symbol set first symbol subset, b23rd first symbol subset, b26th first symbol subset, b27th first symbol subset, b30th first symbol subset and b31st A first subset of symbols.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the bx- th first symbol subset in the first symbol set
  • Y%Z means the remainder after dividing Y by Z
  • the second symbol set shown in Table 3 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x -th first symbol in the first symbol set Subset symbol.
  • swapping the positions of any two rows in Table 3 also belongs to the data interleaving rules provided by this application, and swapping the positions of 16 numbers in each row in Table 3 also belongs to the data interleaving rules provided by this application.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the bx- th first symbol subset in the first symbol set
  • Y%Z means the remainder after dividing Y by Z
  • the second symbol set shown in Table 4 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x -th first symbol in the first symbol set Subset symbol.
  • swapping the positions of any two rows in Table 4 also belongs to the data interleaving rules provided by this application, and swapping the positions of 16 numbers in each row in Table 4 also belongs to the data interleaving rules provided by this application.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the bx- th first symbol subset in the first symbol set
  • Y%Z means the remainder after dividing Y by Z
  • the second symbol set shown in Table 5 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x -th first symbol in the first symbol set Subset symbol.
  • swapping the positions of any two rows in Table 5 also belongs to the data interleaving rules provided by this application, and swapping the positions of 16 numbers in each row in Table 5 also belongs to the data interleaving rules provided by this application.
  • each first symbol set includes 32 first symbol subsets, and each first symbol subset includes 3 symbols.
  • Each second symbol set includes 8 second symbol subsets, and each second symbol subset includes 12 symbols.
  • the seventh condition includes any one of the following conditions:
  • Eight symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset Subsets, the other 4 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset, and the b20th first symbol subset in the first symbol set First subset of symbols, b21st subset of first symbols, b24th first subset of symbols, b25th first subset of symbols, b28th first subset of symbols and b29th Four first symbol subsets in the first symbol subset.
  • Six of the symbols in each of the second symbol subsets are from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 6 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and six first symbol subsets of the b-th 29th first symbol subset.
  • each of the second symbol subsets Four of the symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the 4 first symbol subsets of the subsets, the other 8 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and the b 29th first symbol subset.
  • Eight symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset Subsets, the other 4 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset, and the b22th first symbol subset in the first symbol set
  • Six of the symbols in each of the second symbol subsets are from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 6 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and six first symbol subsets of the b31st first symbol subset.
  • the symbols in each of the second symbol subsets are respectively from the b0th first symbol subset, the b1th first symbol subset, and the b4th first symbol in the first symbol set subset, the b5th first symbol subset, the b8th first symbol subset, the b9th first symbol subset, the b12th first symbol subset, and the b13th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and the b 31st first symbol subset.
  • Eight symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset Subsets, the other 4 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset, and the b20th first symbol subset in the first symbol set
  • the first subset of symbols, the b21st subset of first symbols, the b24th first subset of symbols, the b25th first subset of symbols, the b28th first subset of symbols and the b29th Four first symbol subsets of the first symbol subsets.
  • Six of the symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 6 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th first symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and six first symbol subsets of the b-th 29th first symbol subset.
  • each of the second symbol subsets Four of the symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the 4 first symbol subsets of the subsets, the other 8 symbols in each of the second symbol subsets are respectively from the b16th first symbol subset, the b17th symbol subset in the first symbol set A symbol subset, b 20th first symbol subset, b 21st first symbol subset, b 24th first symbol subset, b 25th first symbol subset, b 28th A symbol subset and the b 29th first symbol subset.
  • Eight symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset Subsets, the other 4 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset, and the b22th first symbol subset in the first symbol set
  • Six symbols in each of the second symbol subsets are from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 6 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and six first symbol subsets of the b31st first symbol subset.
  • the symbols in each of the second symbol subsets are respectively from the b2th first symbol subset, the b3th first symbol subset, and the b6th first symbol in the first symbol set subset, the b7th first symbol subset, the b10th first symbol subset, the b11th first symbol subset, the b14th first symbol subset, and the b15th first symbol subset
  • the other 8 symbols in each of the second symbol subsets are respectively from the b18th first symbol subset, the b19th first symbol subset in the first symbol set A symbol subset, b 22nd first symbol subset, b 23rd first symbol subset, b 26th first symbol subset, b 27th first symbol subset, b 30th A symbol subset and the b 31st first symbol subset.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the second symbol set shown in Table 6 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x%32th symbol in the first symbol set The first in a subset of symbols symbols. It should be noted that swapping the positions of any two rows in Table 6 also belongs to the data interleaving rules provided by this application, and swapping the positions of 12 numbers in each row in Table 6 also belongs to the data interleaving rules provided by this application.
  • the j-th symbol in the i-th second symbol subset in the second symbol set is from the b x%32th first symbol subset in the first symbol set symbols, Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the second symbol set shown in Table 7 below can be obtained, and each row represents a second symbol subset.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x%32th symbol in the first symbol set The first in a subset of symbols symbols. It should be noted that swapping the positions of any two rows in Table 7 also belongs to the data interleaving rules provided by this application, and swapping the positions of 12 numbers in each row in Table 7 also belongs to the data interleaving rules provided by this application.
  • the 12 symbols in each second symbol subset meet the eighth condition, and the eighth condition includes: 4 symbols in each of the second symbol subsets come from the first The 0th symbol in the k1th first symbol subset in a symbol set, the 0th symbol in the k1 +8th first symbol subset, the 0th symbol in the k1+ 16th first symbol subset, and The 0th symbol in the k1 +24th first symbol subset, and the other 4 symbols in each of the second symbol subsets are from the first symbol in the k2th first symbol subset in the first symbol set symbol, the first symbol in the k 2 +8th first symbol subset, the first symbol in the k 2 +16th first symbol subset, and the first symbol in the k 2 + 24th first symbol subset , each of the other 4 symbols in the second symbol subset comes from the 2nd symbol in the k 3 th first symbol subset in the first symbol set, and the 2 nd symbol in the k 3 +8 first symbol subset
  • the delay value of the 16k 1 +z 1 delay line among the n delay lines is equal to or different from the delay value of the 16k 1 +z 1 +2 delay line by 2V.
  • the number x in the i-th row and the j-th column indicates that the j-th symbol in the i-th second symbol subset in the second symbol set obtained by interleaving comes from the b x%32th symbol in the first symbol set The first in a subset of symbols symbols. It should be noted that swapping the positions of any two rows in Table 8 also belongs to the data interleaving rules provided by this application, and swapping the positions of 12 numbers in each row in Table 8 also belongs to the data interleaving rules provided by this application.
  • Each set of 16 delay lines a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 , a 11 , a 12 , a 13 , a 14 and a 15 has the numbering values ⁇ 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15 ⁇ .
  • FIG. 13 is a schematic diagram of distribution of 32 delay lines in the embodiment of the present application.
  • the delay values of the 13th delay line, the 14th delay line and the 15th delay line are ⁇ 0, 2V, 0, 2V, 2V, 0, 2V, 0, V, 3V, V, 3V,V,V,3V,V ⁇ .
  • the numbers of delay symbols of delay lines 0-31 are ⁇ 0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,V,3V,V,0, 2V,0,2V,2V,0,2V,0,V,3V,V,3V,V,3V,V ⁇ .
  • the delayer outputs d symbols from the rightmost storage unit of each delay line to obtain 32*d symbols.
  • the symbols stored in the storage units in each delay line are shifted to the right by d symbols.
  • the acquired d symbols in each of the 32 data streams are respectively written into the leftmost storage unit in the 32 delay lines.
  • the d symbols output by the delay line are the current operation from the corresponding PCS or d symbols acquired in the FEC channel data stream. It should be understood that a delay operation of each delay line outputs d symbols, and when d ⁇ L*m, it can be repeatedly executed times delayed operation fetch symbols, and in is a positive integer.
  • the interleaver obtains L*m symbols from each of the delayed 32 data streams to obtain L first symbol sets.
  • Each first symbol set includes 32 first symbol subsets, and each first symbol subset includes m symbols.
  • the m symbols in the h-th (0 ⁇ h ⁇ 32) first symbol subset of each first symbol set come from the delayed data stream h.
  • the interleaver performs interleaving on the L first symbol sets respectively to obtain L second symbol sets, where the second symbol sets include r ⁇ c symbols.
  • the first symbol set may also be a symbol matrix including 32 rows and m columns of symbols, called the first symbol matrix.
  • the second symbol set may also be a symbol matrix including r rows and c columns of symbols, which is called the second symbol matrix.
  • the L*m symbols obtained from the delayed data stream h are respectively sent to the m columns of the hth row in the L first symbol matrices.
  • the m symbols in the hth row of each first symbol matrix come from the delayed data stream h.
  • the interleaver respectively interleaves the 32 ⁇ m symbols of the L first symbol matrices to obtain L second symbol matrices, wherein the second symbol matrix includes symbols in r rows and c columns.
  • FIG. 14 is a schematic diagram of interleaving L first symbol matrices in an embodiment of the present application.
  • the interleaver includes L interleaving subunits, and the L interleaving subunits respectively interleave the L first symbol matrices to obtain L second symbol matrices.
  • the data division unit L*m symbols are obtained from the delayed data stream h (0 ⁇ h ⁇ 32), the L*m symbols include L groups, and each group has m symbols.
  • the L groups of symbols are respectively sent to the hth row in the L first symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, the interleaver performs interleaving on the first symbol matrix to obtain the second symbol matrix, and repeats this operation L times to obtain L second symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, and the interleaver obtains L*n*m symbols from the delayed n data streams to obtain a symbol matrix, which contains n rows L*m columns of symbols can be regarded as a symbol matrix formed by combining the above L first symbol matrices.
  • the interleaver interleaves the above-mentioned symbol matrix containing n rows of L*m columns of symbols to obtain another symbol matrix, which contains symbols of L*r rows and c columns, which can be regarded as the above-mentioned L second A symbolic matrix composed of symbolic matrices.
  • the first symbol matrix includes symbols in 32 rows and 1 column
  • the second symbol matrix includes symbols in 2 rows and 16 columns
  • the delay value of each delay line is 0 symbol, 68 symbols, 136 symbols or 204 symbols.
  • the delay values of the 32 delay lines may be shown in Table 9 below.
  • the symbol of column 0, 0 ⁇ i ⁇ 2, 0 ⁇ j ⁇ 16, 0 ⁇ x ⁇ 32.
  • the inner code encoding device After the interleaver outputs the second symbol matrix, the inner code encoding device performs inner code encoding on 16 symbols in 2 rows in the second symbol matrix respectively to obtain 2 codewords.
  • the interleaver may adopt the structure shown in FIG. 14 above, that is, the interleaver includes five interleaving subunits.
  • the delay values of the 32 delay lines may be shown in Table 11 below.
  • 5 second symbol matrices can be obtained by interleaving the 5 first symbol matrices through 5 interleaving subunits respectively.
  • the numbers in the first symbol matrix represent the number of rows of the first symbol matrix
  • the second The number x in the symbol matrix indicates that the symbol at this position in the second symbol matrix comes from row x in the first symbol matrix.
  • each Hamming information bit has 160 bits and 16 symbols in total.
  • the 16 symbols of each Hamming information bit come from 16 different outer code words, making the overall level
  • the joint FEC scheme has better performance. It should be understood that in some scenarios that require ultra-low latency, a lower value of V can be used. At this time, the 16 symbols of each Hamming information bit come from less than 16 different outer code characters, and the performance is slightly lower. There is degradation, but its corresponding overall transmission delay is low.
  • Each set of 16 delay lines a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 , a 11 , a 12 , a 13 , a 14 and a 15 has the numbering values ⁇ 0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14 ⁇ .
  • FIG. 16 is another schematic diagram of distribution of 32 delay lines in the embodiment of the present application.
  • the delay values of the 13th delay line, the 14th delay line and the 15th delay line are ⁇ 0, 2V, 0, 2V, 2V, 0, 2V, 0, V, 3V, V, 3V,V,V,3V,V ⁇ .
  • the numbers of delay symbols of delay lines 0-31 are ⁇ 0,0,2V,2V,2V,2V,0,0,V,V,3V,3V,3V,V,V,0, 0,2V,2V,2V,2V,0,0,V,V,3V,3V,3V,V,V,V ⁇ .
  • the delayer outputs d symbols from the rightmost storage unit of each delay line to obtain 32*d symbols.
  • the symbols stored in the storage units in each delay line are shifted to the right by d symbols.
  • the acquired d symbols in each of the 32 data streams are respectively written into the leftmost storage unit in the 32 delay lines.
  • the d symbols output by the delay line are the current operation from the corresponding PCS or d symbols acquired in the FEC channel data stream. It should be understood that a delay operation of each delay line outputs d symbols, and when d ⁇ L*m, it can be repeatedly executed Delayed operations get symbols, and in is a positive integer.
  • the interleaver obtains L*m symbols from each of the delayed 32 data streams to obtain L first symbol sets.
  • Each first symbol set includes 32 first symbol subsets, and each first symbol subset includes m symbols.
  • the m symbols in the h-th (0 ⁇ h ⁇ 32) first symbol subset of each first symbol set come from the delayed data stream h.
  • the interleaver performs interleaving on the L first symbol sets to obtain L second symbol sets, where the second symbol sets include r ⁇ c symbols.
  • the first symbol set may also be a symbol matrix including 32 rows and m columns of symbols, called the first symbol matrix.
  • the second symbol set may also be a symbol matrix including r rows and c columns of symbols, which is called the second symbol matrix.
  • the L*m symbols obtained from the delayed data stream h are respectively sent to the m columns of the hth row in the L first symbol matrices.
  • the m symbols in the hth row of each first symbol matrix come from the delayed data stream h.
  • the interleaver respectively interleaves the 32 ⁇ m symbols of the L first symbol matrices to obtain L second symbol matrices, wherein the second symbol matrix includes symbols in r rows and c columns.
  • the interleaver includes L interleaving subunits, and the L interleaving subunits respectively interleave the L first symbol matrices to obtain L second symbol matrices.
  • the data division unit L*m symbols are obtained from the delayed data stream h (0 ⁇ h ⁇ 32), the L*m symbols include L groups, and each group has m symbols.
  • the L groups of symbols are respectively sent to the hth row in the L first symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, the interleaver performs interleaving on the first symbol matrix to obtain the second symbol matrix, and repeats this operation L times to obtain L second symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, and the interleaver obtains L*n*m symbols from the delayed n data streams to obtain a symbol matrix, which contains n rows L*m columns of symbols can be regarded as a symbol matrix formed by combining the above L first symbol matrices.
  • the interleaver interleaves the above-mentioned symbol matrix containing n rows of L*m columns of symbols to obtain another symbol matrix, which contains symbols containing L*r rows and c columns of symbols, which can be regarded as the above-mentioned L second A symbolic matrix composed of symbolic matrices.
  • the first symbol matrix includes symbols in 32 rows and 3 columns
  • the second symbol matrix includes symbols in 8 rows and 12 columns
  • the delay value of each delay line is 0 symbol, 72 symbols, 144 symbols or 216 symbols.
  • the delay values of the 32 delay lines may be shown in Table 12 below.
  • the symbol of row i and column j (0 ⁇ i ⁇ 8,0 ⁇ j ⁇ 12) in the second symbol matrix comes from row b x%32 of the first symbol matrix column symbols, where Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z, and the data interleaving rule can be expressed in Table 13 below.
  • the number x in row i and column j in Table 13 indicates that the symbol in row i and column j in the second symbol matrix comes from x%32 row and row X in the first symbol matrix
  • the symbol of row i and column j (0 ⁇ i ⁇ 8, 0 ⁇ j ⁇ 12) in the second symbol matrix comes from row x%32 and row X of the first symbol matrix column symbols, where Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z, and the data interleaving rule can be expressed in Table 14 below.
  • the number x in row i and column j in Table 14 indicates that the symbol in row i and column j in the second symbol matrix comes from x%32 row and row X in the first symbol matrix
  • the inner code encoding device After the interleaver outputs the second symbol matrix, the inner code encoding device performs inner code encoding on the 12 symbols in each row of the second symbol matrix to obtain 8 codewords.
  • the first symbol matrix includes symbols with 32 rows and 3 columns
  • the second symbol matrix includes symbols with 8 rows and 12 columns.
  • the interleaver can adopt the structure shown in Figure 14 above, that is, the interleaver includes 4 interleaving subunits, and the 4 second symbol matrices can be obtained by interleaving the 4 first symbol matrices through the 4 interleaving subunits respectively.
  • each Hamming information bit has 120 bits and 12 symbols in total.
  • the 12 symbols of each Hamming information bit come from 12 different outer code words, so that the overall level
  • the joint FEC scheme has better performance. It should be understood that in some scenarios that require ultra-low latency, a lower value of V can be used. At this time, the 12 symbols of each Hamming information bit come from less than 12 different outer code characters, and the performance is slightly lower. There is degradation, but its corresponding overall transmission delay is low.
  • Each set of 16 delay lines a 0 , a 1 , a 2 , a 3 , a 4 , a 5 , a 6 , a 7 , a 8 , a 9 , a 10 , a 11 , a 12 , a 13 , a 14 and a 15 has the numbering values ⁇ 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15 ⁇ .
  • FIG. 17 is another schematic diagram of distribution of 32 delay lines in the embodiment of the present application.
  • the delay values of the 13th delay line, the 14th delay line and the 15th delay line are ⁇ 3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0 ,2V,2V,0 ⁇ .
  • the numbers of delay symbols of delay lines 0-31 are ⁇ 3V, V, V, 3V, V, 3V, 3V, V, 2V, 0, 0, 2V, 0, 2V, 2V, 0, 3V, V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0 ⁇ .
  • the delayer outputs d symbols from the rightmost storage unit of each delay line to obtain 32*d symbols.
  • the symbols stored in the storage units in each delay line are shifted to the right by d symbols.
  • the acquired d symbols in each of the 32 data streams are respectively written into the leftmost storage unit in the 32 delay lines.
  • the delay line contains 0 storage units (such as delay lines 9, 10, 12, 15, 25, 26, 28, and 31 in Figure 17), the d symbols output by the delay line are currently operated from the corresponding PCS or d symbols acquired in the FEC channel data stream. It should be understood that a delay operation of each delay line outputs d symbols, and when d ⁇ L*m, it can be repeatedly executed times delayed operation fetch symbols, and in is a positive integer.
  • the interleaver obtains L*m symbols from each of the delayed 32 data streams to obtain L first symbol sets.
  • Each first symbol set includes 32 first symbol subsets, and each first symbol subset includes m symbols.
  • the m symbols in the h-th (0 ⁇ h ⁇ 32) first symbol subset of each first symbol set come from the delayed data stream h.
  • the interleaver performs interleaving on the L first symbol sets to obtain L second symbol sets, where the second symbol sets include r ⁇ c symbols.
  • the first symbol set may also be a symbol matrix including 32 rows and m columns of symbols, called the first symbol matrix.
  • the second symbol set may also be a symbol matrix including r rows and c columns of symbols, called the second symbol matrix.
  • the L*m symbols obtained from the delayed data stream h are respectively sent to the m columns of the hth row in the L first symbol matrices.
  • the m symbols in the hth row of each first symbol matrix come from the delayed data stream h.
  • the interleaver performs interleaving on the 32 ⁇ m symbols of the L first symbol matrices to obtain L second symbol matrices, wherein the second symbol matrix includes symbols in r rows and c columns.
  • the interleaver includes L interleaving subunits, and the L interleaving subunits respectively interleave the L first symbol matrices to obtain L second symbol matrices.
  • the data division unit L*m symbols are obtained from the delayed data stream h (0 ⁇ h ⁇ 32), the L*m symbols include L groups, and each group has m symbols.
  • the L groups of symbols are respectively sent to the hth row in the L first symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, the interleaver performs interleaving on the first symbol matrix to obtain the second symbol matrix, and repeats this operation L times to obtain L second symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, and the interleaver obtains L*n*m symbols from the delayed n data streams to obtain a symbol matrix, which contains n rows L*m columns of symbols can be regarded as a symbol matrix formed by combining the above L first symbol matrices.
  • the interleaver interleaves the above-mentioned symbol matrix containing n rows of L*m columns of symbols to obtain another symbol matrix, which contains symbols of L*r rows and c columns, which can be regarded as the above-mentioned L second A symbolic matrix composed of symbolic matrices.
  • the first symbol matrix includes symbols in 32 rows and 3 columns
  • the second symbol matrix includes symbols in 8 rows and 12 columns
  • the delay value of each delay line is 0 symbol, 72 symbols, 144 symbols or 216 symbols.
  • the delay values of the 32 delay lines may be shown in Table 15 below.
  • the number x in row i and column j in Table 16 indicates that the symbol in row i and column j in the second symbol matrix comes from x%32 row and row X in the first symbol matrix The sign of the column, 0 ⁇ i ⁇ 8, 0 ⁇ j ⁇ 12, 0 ⁇ x ⁇ 96.
  • the encoding device After the interleaver outputs the two second symbol matrices, the encoding device performs inner code encoding on the 12 symbols in each row of the two second symbol matrices to obtain 16 codewords.
  • each Hamming information bit has 120 bits and 12 symbols in total.
  • the 12 symbols of each Hamming information bit come from no less than 10 different outer code words, This makes the performance of the overall cascaded FEC solution better.
  • Embodiment 4 Different from Embodiment 3, this Embodiment 4 adopts different interleaving rules.
  • the first symbol matrix includes symbols in 32 rows and 3 columns
  • the second symbol matrix includes symbols in 8 rows and 12 columns
  • the delay value of each delay line is 0 symbol, 72 symbols, 144 symbols or 216 symbols.
  • the delay values of the 32 delay lines may be as shown in Table 15 in Embodiment 3.
  • the number x in row i and column j in Table 17 indicates that the symbol in row i and column j in the second symbol matrix comes from x%32 row and row 1 in the first symbol matrix
  • the inner code coding device After the interleaver outputs the 2 second symbol matrices, the inner code coding device performs inner code coding on 12 symbols in each row of the 2 second symbol matrices to obtain 16 codewords.
  • each Hamming information bit has 120 bits and 12 symbols in total.
  • the 12 symbols of each Hamming information bit come from 12 different outer code words, so that the overall level The joint FEC scheme has better performance.
  • the 32 data streams correspond to 32 delay lines respectively.
  • the delay lines can include 0, Q, 2Q or 3Q storage units D, and each storage unit D can store d symbols. That is, the delay value of the delay line can be 0, V symbols, 2V symbols or 3V symbols, and V is an integer greater than or equal to 68.
  • the delayer outputs d symbols from the rightmost storage unit of each delay line to obtain 32*d symbols.
  • the symbols stored in the storage units in each delay line are shifted to the right by d symbols.
  • d symbols are extracted from each of the 32 data streams and written into the leftmost storage unit of the 32 delay lines.
  • the d symbols output by the delay line are the d symbols obtained by the current operation from the corresponding PCS or FEC channel data stream. It should be understood that a delay operation of each delay line outputs d symbols, and when d ⁇ L*m, it can be repeatedly executed delayed fetch symbols, and in is a positive integer.
  • the interleaver obtains L*m symbols from each of the delayed 32 data streams to obtain L first symbol sets.
  • Each first symbol set includes 32 first symbol subsets, and each first symbol subset includes m symbols.
  • the m symbols in the h-th (0 ⁇ h ⁇ 32) first symbol subset of each first symbol set come from the delayed data stream h.
  • the interleaver performs interleaving on the L first symbol sets to obtain L second symbol sets, where the second symbol sets include r ⁇ c symbols.
  • the first symbol set may also be a symbol matrix including 32 rows and m columns of symbols, called the first symbol matrix.
  • the second symbol set may also be a symbol matrix including r rows and c columns of symbols, which is called the second symbol matrix.
  • the L ⁇ m symbols obtained from the delayed data stream h are respectively sent to the m columns of the hth row in the L first symbol matrices.
  • the m symbols in the hth row of each first symbol matrix come from the delayed data stream h.
  • the interleaver performs interleaving on the 32 ⁇ m symbols of the L first symbol matrices to obtain L second symbol matrices, wherein the second symbol matrix includes symbols in r rows and c columns.
  • the interleaver includes L interleaving subunits, and the L interleaving subunits respectively interleave the L first symbol matrices to obtain L second symbol matrices.
  • the data division unit L ⁇ m symbols are obtained from the delayed data stream h (0 ⁇ h ⁇ 32), the L ⁇ m symbols include L groups, and each group has m symbols.
  • the L groups of symbols are respectively sent to the hth row in the L first symbol matrices.
  • the interleaver does not need to divide multiple interleaving subunits, the interleaver performs interleaving on the first symbol matrix to obtain the second symbol matrix, and repeats this operation L times to obtain L second symbol matrices.
  • the first symbol matrix includes symbols in 32 rows and 16 columns
  • the second symbol matrix includes symbols in 32 rows and 16 columns
  • the delay value of each delay line is 0 symbol, 72 symbols, 144 symbols or 204 symbols.
  • the delay values of the 32 delay lines may be shown in Table 18 below.
  • the interleaving rules from the first symbol matrix to the second symbol can be expressed in Table 19 below.
  • the number k in row i and column j in the table indicates that the symbol in row i and column j in the second symbol matrix comes from the symbol in row k and column j in the first symbol matrix. It should be noted that swapping the positions of any two rows in Table 19 also belongs to the data interleaving rules provided by this application.
  • the first symbol matrix includes symbols in 32 rows and 12 columns
  • the second symbol matrix includes symbols in 32 rows and 12 columns
  • the delay value of each delay line is 0 symbol, 72 symbols, 144 symbols or 216 symbols.
  • the delay values of the 32 delay lines may be shown in Table 20 below.
  • the interleaving rules from the first symbol matrix to the second symbol can be expressed in Table 21 below.
  • the number k in row i and column j in the table indicates that the symbol in row i and column j in the second symbol matrix comes from the symbol in row k and column j in the first symbol matrix. It should be noted that swapping the positions of any two rows in Table 21 also belongs to the data interleaving rules provided by this application.
  • each Hamming information bit has 160 bits and a total of 16 symbols.
  • the 16 symbols of each Hamming information bit come from 16 different outer code words, so that the overall level The joint FEC scheme has better performance.
  • each Hamming information bit has 120 bits and a total of 12 symbols.
  • the 12 symbols of each Hamming information bit come from 12 different outer code words, so that the overall level The joint FEC scheme has better performance.
  • the 16 symbols of the 0th group among the 32 symbols respectively outputted each time after the delay processing of the 32 data streams come from 16 different RS codeword symbols.
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol, b 13th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol, b 28th symbol, b 29 symbols.
  • the first group of 16 symbols among the 32 symbols respectively outputted each time after the delay processing of the 32 data streams come from 16 different RS codeword symbols.
  • the first group of 16 symbols includes: b2th symbol, b3th symbol, b6th symbol, b7th symbol, b10th symbol, b11th symbol, b14th symbol, b 15th symbol, b 18th symbol, b 19th symbol, b 22nd symbol , b 23rd symbol, b 26th symbol, b 27th symbol , b 30th symbol, b th symbol 31 symbols.
  • the 0th group of 16 symbols includes: b 0th symbol, b 1st symbol, b 4th symbol, b 5th symbol, b 8th symbol, b 9th symbol, b 12th symbol symbol, b 13th symbol, b 18th symbol, b 19th symbol, b 22nd symbol, b 23rd symbol, b 26th symbol, b 27th symbol, b 30th symbol, The b 31st symbol.
  • the first group of 16 symbols includes: b2th symbol, b3th symbol, b6th symbol, b7th symbol, b10th symbol, b11th symbol, b14th symbol, b 15th symbol, b 16th symbol, b 17th symbol, b 20th symbol, b 21st symbol, b 24th symbol, b 25th symbol, b 28th symbol, b th symbol 29 symbols.
  • the interleaver can be designed so that the c symbols output by each row of the interleaver come from c different RS codeword symbols.
  • the 16 rows of symbols in group 0 in the first symbol matrix include symbols in rows 0, 1, 4, 5, 8, 9, 12, 13, 16, 17, 20, 21, 24, 25, 28, and 29 in sequence.
  • the first group of 16 rows of symbols in the first symbol matrix sequentially includes symbols in rows 2, 3, 6, 7, 10, 11, 14, 15, 18, 19, 22, 23, 26, 27, 30, and 31.
  • the 0th row to the 15th row of each column in the 0th group of 16-row symbols are 16 symbols arranged in the order described, and the 0th group of 16-row symbols in the adjacent two columns of the previous column
  • the 0th row from the 15th row to the next column is 2 symbols arranged in the order
  • the c symbols in the 0th row of the 0th group r/2 row symbols of the second symbol matrix come from the 0th group 16th row
  • the c symbols of are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the 0th group of 16 row symbols. That is to say, the symbols in the 0th group of 16 rows are sequentially obtained from top to bottom and then from left to right as a row
  • the second group of 16 rows of symbols is arranged in sequence, the 0th to 15th rows of each column in the first group of 16 rows of symbols are 16 symbols arranged in the order described, and the first group of 16 symbols In the two adjacent columns of the row symbol, the 15th row of the previous column to the 0th row of the next column are 2 symbols arranged in the order, and the 0th row in the first group r/2 row symbols of the second symbol matrix
  • the c symbols come from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16-row symbols, and so on, until the first group r of the second symbol matrix
  • the c symbols of the r/2-1th row in the /2 row of symbols are from the last group of c symbols arranged in the order starting from the 0th row and the 0th column in the first group of 16 row symbols. That is to say, the symbols in the first group of 16 rows are sequentially obtained from top to bottom and then from left to right, and
  • the present application also provides another data stream packet-based data interleaving method, which will be introduced below.
  • FIG. 18 is a schematic diagram of grouping data streams in an embodiment of the present application.
  • n data streams are included in g groups, and each group includes p data streams.
  • g is an integer greater than or equal to 1
  • p is an integer greater than or equal to 1
  • n g ⁇ p.
  • data stream 0 data stream 1
  • Data stream p, data stream p+1, . . . , data stream 2p-1 belong to the same group.
  • data stream (g-1)p, data stream (g-1)p+1, . . . , data stream n-1 belong to the same group.
  • the n delay lines in the delayer also correspondingly include g groups, and each group includes p delay lines.
  • the g groups of delay lines correspond to the g groups of data streams one by one
  • the p delay lines in each group of delay lines respectively include 0 storage units, Q storage units, 2Q storage units, ..., (p-1)Q storage units Units, each storage unit is used to store d symbols.
  • Q is an integer greater than or equal to 1
  • d is an integer greater than or equal to 1.
  • FIG. 19 is a schematic structural diagram of a group of delay lines in an embodiment of the present application.
  • the 0th delay line has (p-1) Q storage units, and then according to the sorting within the group, each delay line is sequentially reduced by Q storage units, that is, the p-1th delay line has 0 storage unit.
  • FIG. 20 is another schematic structural diagram of a group of delay lines in the embodiment of the present application. As shown in Figure 20, the 0th delay line has 0 storage units, and then according to the sorting within the group, each delay line is sequentially added with Q storage units, that is, the p-1th delay line has (p-1)Q storage unit. It should be understood that the above-mentioned FIG. 19 and FIG.
  • Fig. 21(a) is a schematic diagram of grouping the first symbol matrix and the second symbol matrix in the embodiment of the present application.
  • n symbols in each column of the first symbol matrix include g groups, and each group includes p symbols.
  • Each row of c symbols in the second symbol matrix includes s groups, and each group includes p symbols.
  • g is an integer greater than 1
  • s is an integer greater than 1
  • p is an integer greater than or equal to 1.
  • a group of p symbols in the second symbol matrix comes from a group of p symbols in the first symbol matrix, and any two groups of 2p symbols in each row of the second symbol matrix come from the first symbol matrix different rows. For example, if the p symbols of row 0, group 0 in the second symbol matrix come from the p symbols of column 0, group 0 in the first symbol matrix, the symbols of other groups in row 0 of the second symbol matrix cannot come from The symbols of group 0 in all columns of the first symbol matrix.
  • Fig. 21(b) is another schematic diagram of grouping the first symbol matrix and the second symbol matrix in the embodiment of the present application.
  • the first symbol sub-matrix i (0 ⁇ i ⁇ g) is interleaved to obtain the second symbol sub-matrix i.
  • the c symbols in each row of each second symbol matrix come from c different codewords.
  • the originating device performs KP4RS(544,514) outer code encoding on the service data stream to be transmitted to obtain n PCS channel data streams, and each A outer code word is distributed in the n channel data streams.
  • a consecutive symbols in each PCS channel data stream come from A different RS code words, and A symbols in the same position of A continuous PCS channel data streams come from A different RS code words, where the integer A can be 2, 4, etc.
  • the data streams of the n PCS channels are sent to the originating processing module through the connection unit interface.
  • n aligned channel data streams are obtained after channel deviation correction processing.
  • V ⁇ b A ⁇ p symbols in the output symbols of each group of p delay lines come from A ⁇ p different RS outer code words, wherein each delay line provides continuous A symbols.
  • the interleaver acquires L*m symbols from each of the delayed n data streams to obtain L first symbol sets.
  • Each first symbol set includes n first symbol subsets, and each first symbol subset includes m symbols.
  • the m symbols in the h-th (0 ⁇ h ⁇ n) first symbol subset of each first symbol set come from the delayed data stream h.
  • the interleaver performs interleaving on the L first symbol sets respectively to obtain L second symbol sets, where the second symbol sets include r ⁇ c symbols.
  • the first symbol set may also be a symbol matrix including n rows and m columns of symbols, called the first symbol matrix.
  • the second symbol set may also be a symbol matrix including r rows and c columns of symbols, which is called the second symbol matrix.
  • the L*m symbols obtained from the delayed data stream h are respectively sent to the m columns of the hth row in the L first symbol matrices.
  • the m symbols in the hth row of each first symbol matrix come from the delayed data stream h.
  • the interleaver performs interleaving on the n ⁇ m symbols of the L first symbol matrices respectively to obtain L second symbol matrices, wherein the second symbol matrix includes symbols in r rows and c columns.
  • L ⁇ m symbols are obtained from each of the n delayed data streams to obtain L first symbol matrices.
  • the L first symbol matrices are respectively interleaved by using an interleaver as shown in FIG. 21( b ) to obtain L second symbol matrices.
  • the first symbol matrix includes g first symbol sub-matrices
  • the second symbol matrix includes g second symbol sub-matrices.
  • Each first symbol sub-matrix is interleaved to obtain a second symbol sub-matrix.
  • the c symbols in each row of the second symbol submatrix come from the c symbols in the first symbol submatrix, and the c symbols in the first symbol submatrix are not distributed in the first submatrix in column A.
  • the symbols in the t-th first symbol sub-matrix are arranged in order, and the 0th row to the p-1-th row of each column in the t-th first symbol sub-matrix are arranged in order
  • the c symbols in the 0th row in the t-th second symbol submatrix are from the 0th group c symbols arranged in the order starting from the 0th row and the 0th column in the t-th first symbol sub-matrix , and so on, until the c symbols in row r0-1 in the t-th second symbol sub-matrix are arranged in the order starting from row 0 and column 0 in the t-th first symbol sub-matrix
  • each row is obtained sequentially from top to bottom and then from left to right symbols, a total of c symbols are obtained to form a row of c symbols in the second symbol sub-matrix, where At this time, the c symbols in each row of the second symbol sub-matrix come from c different outer code RS codewords.
  • the L first symbol matrices input by the interleaver may be respectively stored in L buffers in the interleaver, and the interleaver will output L second symbol matrices to the encoder after interleaving is completed.
  • the encoder will respectively perform inner code encoding on the symbols in each row of the L second symbol matrices.
  • the L second symbol matrices include L ⁇ r rows of symbols, and the encoder can use L ⁇ r independent coding units to respectively perform inner code encoding on the L ⁇ r rows of symbols.
  • the data interleaving method based on data stream grouping is further introduced below through some specific application scenarios. It should be noted that the present application does not limit the number of bits included in a symbol, and the following examples are all introduced assuming that a symbol includes 10 bits.
  • FIG. 22 is a schematic diagram of an application scenario of data interleaving in the embodiment of the present application.
  • the second symbol matrix includes symbols in 8 rows and 12 columns, and 4 symbols in each row form a group.
  • the interleaver interleaves the first symbol matrix to obtain 8 ⁇ 12 symbols, that is, the second symbol matrix.
  • each group of 4 symbols in each row of 12 symbols of the second symbol matrix comes from a certain group of 4 symbols in a certain column of the first symbol matrix, and each row of the second symbol matrix has 3 groups Any two groups of symbols in the symbols come from two groups of symbols in different rows in the first symbol matrix.
  • the 12 symbols in one row of the second symbol matrix respectively correspond to the 4 symbols of group a in column 0 of the first symbol matrix, and the symbols of group a in column 1 of the first symbol matrix.
  • the 4 symbols of group b and the 4 symbols of group e in the second column of the first symbol matrix, a, b and e are not equal to each other. Wherein, 0 ⁇ a ⁇ 4 and 4 ⁇ e ⁇ 8, or, 0 ⁇ e ⁇ 4 and 4 ⁇ a ⁇ 8.
  • the symbol in row i and column j in the second symbol matrix corresponds to row x%32 and row X in the first symbol matrix
  • the symbol for the column 0 ⁇ i ⁇ 8, 0 ⁇ j ⁇ 12
  • x%32 means the remainder after dividing x by 32
  • j% 4 indicates the remainder after j is divided by 4
  • the interleaver outputs the second symbol matrix to the encoder, and the encoder performs inner code encoding on 120 bits in total of 12 symbols in each row of the second symbol matrix to obtain 8 codewords.
  • each Hamming information bit has a total of 12 symbols.
  • the 12 symbols of each Hamming information bit come from 12 different outer code characters, so that the overall The performance of the cascaded FEC scheme is better.
  • FIG. 23 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • the delayer outputs 96 symbols each time and writes them into the interleaver buffer.
  • the 3 symbols from the data stream h (0 ⁇ h ⁇ 32) output by the delayer are written into the hth row in the interleaver buffer.
  • One writing method is as follows: For the 3 symbols output by the delayer, the 0th, 1st and 2nd symbols from the data stream h are respectively written into the 0th column and the 1st column and column 2.
  • Another writing method is as follows: For the 3 symbols output by the delayer, the 0th, 1st and 2nd symbols from the data stream h are respectively written into the second column and the second column of the hth row in the interleaver buffer. Column 1 and column 0.
  • the data interleaving method in this application scenario 2 is similar to the data interleaving method introduced in the above application scenario 1, and will not be repeated here.
  • Hamming (128, 120) is used for inner code encoding, each Hamming information bit has a total of 12 symbols. For 1 ⁇ 800G, 2 ⁇ 400G, 4 ⁇ 200G or 8 ⁇ 100G with a client-side interface of 100Gb/s per channel, the 12 symbols of each Hamming information bit come from 12 different outer code characters, so that the overall The performance of the cascaded FEC scheme is better.
  • FIG. 24 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • the 12 symbols from the data stream h (0 ⁇ h ⁇ 32) output by the delayer are written into the h-th line of the 4 sub-buffers of the interleaver, that is, 3 symbols are written into the h-th line of each sub-buffer.
  • One way of writing is as follows: the 0th, 1st and 2nd symbols from data stream h are respectively written to line h of subbuffer 0, and the 3rd, 4th and 5th symbols from data stream h symbols are respectively written into line h of sub-buffer 1, the 6th, 7th and 8th symbols from data stream h are respectively written into line h of sub-buffer 2, and the 9th, 7th and 8th symbols from data stream h are respectively written into line h of sub-buffer 2 The 10th and 11th symbols are respectively written to line h of sub-cache 3.
  • Another way of writing is as follows: the 0th, 1st and 2nd symbols from data stream h are respectively written to line h of sub-buffer 3, and the 3rd, 4th and 2nd symbols from data stream h The 5 symbols are respectively written into line h of sub-buffer 2, the 6th, 7th and 8th symbols from data stream h are respectively written into line h of sub-buffer 1, and the 9th symbols from data stream h , the 10th and 11th symbols are respectively written into the h-th row of sub-buffer 0.
  • the three symbols can be written into the 0th column, the 1st column and the 2nd column of the h-th row in the sub-cache respectively, or can be respectively written into the h-th row in the sub-cache Columns 2, 1, and 0 of .
  • the data interleaving method in this application scenario 3 is similar to the data interleaving method introduced in the above application scenario 1, and will not be repeated here.
  • the interleaver outputs a total of 32 lines of symbols, each line including 12 symbols.
  • the encoder performs FEC encoding on the 32 rows of symbols to obtain 32 inner code words in total.
  • a total of 192 symbols are written into the interleaver buffer, and are stored in two sub-buffers of the interleaver respectively, and each sub-buffer stores 96 symbols, that is, each sub-buffer stores a first symbol matrix.
  • the interleaver performs interleaving on the two first symbol matrices to obtain two second symbol matrices, and each second symbol matrix includes 96 symbols.
  • the interleaver outputs 16 rows of symbols in total, and each row includes 12 symbols.
  • the encoder performs FEC encoding on the 16 rows of symbols to obtain 16 inner code words in total.
  • a total of 288 symbols are written into the interleaver cache, and are stored in three sub-buffers of the interleaver respectively, and each sub-buffer stores 96 symbols, that is, each sub-buffer stores one first symbol matrix.
  • the interleaver performs interleaving on the three first symbol matrices to obtain three second symbol matrices, and each second symbol matrix includes 96 symbols.
  • the interleaver outputs a total of 24 lines of symbols, and each line includes 12 symbols.
  • the encoder performs FEC encoding on the 24 rows of symbols to obtain 24 inner code words in total.
  • each Hamming information bit has a total of 12 symbols.
  • the 12 symbols of each Hamming information bit come from 12 different outer code characters, so that the overall The performance of the cascaded FEC scheme is better.
  • FIG. 25 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • the 8 symbols from the data stream h (0 ⁇ h ⁇ 32) output by the delayer are written into the h-th line of the 8 sub-buffers of the interleaver, that is, one symbol is written into the h-th line of each sub-buffer.
  • One writing method is as follows: the tth (0 ⁇ t ⁇ 8) symbol from the data stream h is respectively written into the hth line of the sub-buffer t.
  • Another writing method is as follows: the t (0 ⁇ t ⁇ 8)th symbol from the data stream h is respectively written into the hth line of the sub-buffer 7-t.
  • each group of 4 symbols in each row of 8 symbols in the second symbol matrix comes from a certain group of 4 symbols in the 0th column of the first symbol matrix, and the two groups of symbols in the second symbol matrix Two sets of symbols from different rows in the first symbol matrix.
  • the eight symbols in one row of the second symbol matrix respectively correspond to the four symbols of group a in column 0 of the first symbol matrix and the symbols in group a in column 0 of the first symbol matrix.
  • 4 symbols of group b Among them, 0 ⁇ a ⁇ 4 and 4 ⁇ b ⁇ 8.
  • the symbols in row i and column j in the second symbol matrix correspond to symbols in row x and column 0 in the first symbol matrix.
  • G can take the value of 0, 4, 8, 12, 0 ⁇ i ⁇ 4, 0 ⁇ j ⁇ 8, Y%Z represents the remainder after Y is divided by Z, Indicates the quotient of Y divided by Z. Based on this calculation method, when G is 0, the second symbol matrix shown in Table 23 below can be obtained.
  • the interleaver outputs a total of 32 lines of symbols, each line including 12 symbols.
  • the encoder performs FEC encoding on the 32 rows of symbols to obtain 32 inner code words in total.
  • each Hamming information bit has a total of 8 symbols.
  • the 8 symbols of each Hamming information bit come from 8 different outer code characters, so that the overall The performance of the cascaded FEC scheme is better.
  • FIG. 26 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • the 16 symbols from the data stream h (0 ⁇ h ⁇ 32) output by the delayer are written into the h-th line of the 8 sub-buffers of the interleaver, that is, 2 symbols are written into the h-th line of each sub-buffer.
  • One way of writing is as follows: the 0th and 1st symbols from data stream h are respectively written to the hth row of sub-buffer 0, and the 2nd and 3rd symbols from data stream h are respectively written to sub-buffer 1
  • the h-th line of data stream h, the 4th and 5th symbols from data stream h are respectively written into the h-th line of sub-cache 2, and the 6th and 7th symbols from data stream h are respectively written into sub-cache 3's line h
  • the 8th and 9th symbols from data stream h are respectively written into line h of sub-buffer 4
  • the 10th and 11th symbols from data stream h are respectively written into line h of sub-buffer 5
  • the 12th and 13th symbols from data stream h are respectively written into line h of sub-buffer 6
  • the 14th and 15th symbols from data stream h are respectively written into line h of sub-buffer 7.
  • Another way of writing is as follows: the 0th and 1st symbols from data stream h are respectively written to line h of sub-buffer 7, and the 2nd and 3rd symbols from data stream h are respectively written to sub-cache In line h of 6, the 4th and 5th symbols from data stream h are respectively written into line h of sub-cache 5, and the 6th and 7th symbols from data stream h are respectively written into sub-cache 4 Line h, the 8th and 9th symbols from data stream h are respectively written to line h of sub-cache 3, and the 10th and 11th symbols from data stream h are respectively written to h-th line of sub-cache 2 line, the 12th and 13th symbols from data stream h are respectively written to line 1 of sub-buffer 6, and the 14th and 15th symbols from data stream h are respectively written to line h of sub-buffer 0.
  • the 2 symbols can be respectively written into column 0 and column 1 of row h in the sub-cache, or can be written into column 1 of row h in the sub-cache respectively and column 0.
  • each group of 4 symbols in each row of 16 symbols of the second symbol matrix comes from a certain group of 4 symbols in a certain column of the first symbol matrix, and each row of the second symbol matrix has 4 groups Any two groups of symbols in the symbols come from two groups of symbols in different rows in the first symbol matrix.
  • the 16 symbols in one row of the second symbol matrix correspond to the 4 symbols of the a-th group in the 0th column of the first symbol matrix, and the b-th group in the 0th column of the first symbol matrix.
  • the symbol in row i and column j in the second symbol matrix corresponds to row x%32 and row X in the first symbol matrix
  • the symbol for the column 0 ⁇ i ⁇ 4, 0 ⁇ j ⁇ 16, Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the second symbol matrix shown in Table 24 below can be obtained.
  • the interleaver outputs a total of 32 rows of symbols, each row including 16 symbols.
  • the encoder performs FEC encoding on the 32 rows of symbols to obtain 32 inner code words in total.
  • the total output of the interleaver is 32 lines of symbols
  • Q ⁇ d ⁇ 136 In order to make the 16 symbols of information bits of each inner codeword come from 16 different outer codewords, it is necessary to satisfy Q ⁇ d ⁇ 136, and Q ⁇ d is an even number.
  • a total of 128 symbols are written in the interleaver buffer.
  • the interleaver performs interleaving on a first symbol matrix to obtain a second symbol matrix.
  • the interleaver outputs 8 rows of symbols in total, and each row includes 16 symbols.
  • the encoder performs FEC encoding on the 8 rows of symbols to obtain 8 inner code words in total.
  • a total of 256 symbols are written into the interleaver buffer, and are stored in two sub-buffers of the interleaver respectively, and each sub-buffer stores 128 symbols, that is, each sub-buffer stores a first symbol matrix.
  • the interleaver performs interleaving on the two first symbol matrices to obtain two second symbol matrices, and each second symbol matrix includes 128 symbols.
  • the interleaver outputs 16 rows of symbols in total, and each row includes 16 symbols.
  • the encoder performs FEC encoding on the 16 rows of symbols to obtain 16 inner code words in total.
  • each Hamming information bit has a total of 16 symbols.
  • the 16 symbols of each Hamming information bit come from 16 different outer code characters, so that the overall The performance of the cascaded FEC scheme is better.
  • FIG. 27 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • each data stream in the 8 PCS channel data streams has an interval of 136 symbols and a total of 1088 symbols, which include 2 RS code words.
  • the adjacent 2 symbols in each PCS channel data stream come from 2 different RS code words, and the 2 symbols at the same position in the adjacent 2 PCS channel data streams come from 2 different RS code words.
  • the 8 data streams correspond to 8 delay lines respectively.
  • Each delay line outputs d symbols in one delay operation, and it can be executed repeatedly when d ⁇ L*m times delayed operation fetch symbols, and in is a positive integer.
  • the integer d is usually selected as a multiple of the integer m. It should be understood that the structural distribution of the eight delay lines in FIG. 27 is just an example, and may be modified in the manner described above in FIG. 19 and FIG. 20 , and will not be repeated here.
  • the interleaver obtains 6 symbols from each of the delayed 8 data streams to obtain 3 first symbol matrices.
  • Each first symbol matrix includes a total of 16 symbols in 8 rows and 2 columns
  • each second symbol matrix includes a total of 16 symbols in 1 row and 16 columns.
  • a row of 16 symbols in the second symbol matrix comes from 8 rows and 2 columns in the first symbol matrix.
  • a possible interleaving rule is that the symbol in column j in the second symbol matrix corresponds to row x%8 in the first symbol matrix column symbols, where Y%Z means the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • Another possible interleaving rule is that the symbol in column j in the second symbol matrix corresponds to row j%8 in the first symbol matrix The symbol for the column.
  • the inner code encoding device After the interleaver outputs the 3 second symbol matrices, the inner code encoding device performs inner code encoding on the 16 symbols in each row of the 3 second symbol matrices to obtain 3 codewords.
  • the interleaving outputs L 4 second symbol matrices of 1 ⁇ 16, and the inner code encoding obtains 4 inner code words.
  • the interleaving outputs L 8 second symbol matrices of 1 ⁇ 16, and the inner code encoding obtains 8 inner code words.
  • FIG. 28 is a schematic diagram of another application scenario of data interleaving in the embodiment of the present application.
  • the 8 data streams correspond to 8 delay lines respectively.
  • the structural distribution of the eight delay lines in FIG. 28 is just an example, and may be modified in the manner described above in FIG. 19 and FIG. 20 , and will not be repeated here.
  • each first symbol matrix includes a total of 24 symbols in 8 rows and 3 columns
  • each second symbol matrix includes a total of 24 symbols in 2 rows and 12 columns.
  • a row of 12 symbols in the second symbol matrix comes from 12 symbols in 2 columns of 16 symbols in the first symbol matrix.
  • a possible interleaving rule is that the symbol in row i and column j in the second symbol matrix corresponds to row x%8 and row j in the first symbol matrix
  • the symbol of the column, where x i*12+j, 0 ⁇ i ⁇ 2, 0 ⁇ j ⁇ 16, Y%Z represents the remainder after dividing Y by Z, Indicates the quotient of Y divided by Z.
  • the inner code encoding device After the interleaver outputs the 2 second symbol matrices, the inner code encoding device will respectively perform inner code encoding on the 12 symbols in each row of the 2 second symbol matrices to obtain 4 inner code words.
  • the interleaving outputs L 3 second symbol matrices of 2 ⁇ 12, and the inner code encoding obtains 6 inner code words.
  • the interleaving outputs L 4 second symbol matrices of 2 ⁇ 12, and the inner code encoding obtains 8 inner code words.
  • the interleaving outputs L 5 second symbol matrices of 2 ⁇ 12, and the inner code encoding obtains 10 inner code words.

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Abstract

本申请实施例公开了一种数据交织方法及数据交织装置。本申请实施例方法包括如下步骤。根据n条延迟线分别对n路数据流进行延迟。n为能被p整除的正整数，p为大于1的整数。每条延迟线的延迟取值为延迟取值集合中的任一种延迟取值，延迟取值集合包括p个延迟取值，延迟取值集合中最小的延迟取值为0，且延迟取值集合的p个延迟取值按从小到大的顺序每相邻两个延迟取值的差值为V个符号。延迟取值集合中每个延迟取值对应的延迟线的数量为n/p，V为大于或等于34的整数。从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合。对L个第一符号集合分别进行交织得到L个第二符号集合，第二符号集合与第一符号集合中的符号数量相同。

Description

一种数据交织方法及数据交织装置
本申请要求于2021年09月03日提交中国专利局、申请号为202111034610.X、发明名称为“一种数据交织方法及数据交织装置”的中国专利申请的优先权和于2022年03月23日提交中国专利局、申请号为202210290884.3、发明名称为“一种数据交织方法及数据交织装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及通信领域，尤其涉及一种数据交织方法及数据交织装置。
背景技术
在5G、云计算、大数据和人工智能等持续推动下，光通信系统及光传输网(optical transport network，OTN)正朝着大容量和超高速方向发展。采用前向纠错编码(forward error correction，FEC)对传输的数据进行纠错，能够解决传输误码，从接收数据中恢复出发送端发送的原始数据。
当前提出有一种级联FEC的传输方案，发端设备和发端处理模块通过连接单元接口(attachment unit interface，AUI)连接。发端设备对待传输数据进行第一FEC编码，并将第一FEC编码后的数据发送至发端处理模块。发端处理模块对第一FEC编码后的数据再进行第二FEC编码，并将第二FEC编码后的数据通过信道传输至数据接收端。具体地，发端处理模块会收到多路数据流，要分别先对多路数据流先进行卷积交织，再对卷积交织后的每一路数据流进行第二FEC编码。应理解，为了提升性能应当使得参与第二FEC编码的一路数据流来自于第一FEC编码后的多个码字，不过这需要采用时延较长的卷积交织来实现，在要求低时延的场景下应用效果不理想。
发明内容
本申请实施例提供了一种数据交织方法及数据交织装置。可以在采用较低时延的场景下获得较好的级联FEC方案性能。
第一方面，本申请提供了一种数据交织方法，该方法包括如下步骤。根据n条延迟线分别对n路数据流进行延迟，n为能被p整除的正整数，p为大于1的整数。每条延迟线的延迟取值为延迟取值集合中的任一种延迟取值，延迟取值集合包括p个延迟取值，延迟取值集合中最小的延迟取值为0，且延迟取值集合的p个延迟取值按从小到大的顺序每相邻两个延迟取值的差值为V个符号，V为大于或等于34的整数，延迟取值集合中每个延迟取值对应的延迟线的数量为n/p。之后，从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合，每个第一符号集合包括n×m个符号,L为大于或等于1的整数，m为大于或等于1的整数。进而，对L个第一符号集合分别进行交织得到L个第二符号集合，每个第二符号集合中的符号数量与每个第一符号集合中的符号数量相同。
在该实施方式中，n路数据流都为经过外码编码后的码字，在对n路数据流分别进行延 迟之后，还将对延迟后的n路数据流进行数据交织。采用本申请提供的延迟处理方案，通过较短的时延就能实现延迟后的n路数据流在同一时刻输出的n个符号来自多个不同的外码码字，在保证较好性能的基础上也有助于降低数据交织的时延。也就是说，本申请中延迟处理与数据交织相结合的方案所采用的整体时延较低，更适用于要求低时延的应用场景。
在一些可能的实施方式中，p＝4，n能被16整除，n条延迟线包括至少一组延迟线，每一组延迟线包括16条相邻的延迟线，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第一条件，其中，0≤k<n/16，a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15为小于16的非负整数且互不相等，第一条件为：
第a 0条延迟线的延迟取值和第a 1条延迟线的延迟取值相差2V个符号，
第a 2条延迟线的延迟取值和第a 3条延迟线的延迟取值相差2V个符号，
第a 4条延迟线的延迟取值和第a 5条延迟线的延迟取值相差2V个符号，
第a 6条延迟线的延迟取值和第a 7条延迟线的延迟取值相差2V个符号，
第a 8条延迟线的延迟取值和第a 9条延迟线的延迟取值相差2V个符号，
第a 10条延迟线的延迟取值和第a 11条延迟线的延迟取值相差2V个符号，
第a 12条延迟线的延迟取值和第a 13条延迟线的延迟取值相差2V个符号，
第a 14条延迟线的延迟取值和第a 15条延迟线的延迟取值相差2V个符号。
在该实施方式中，对于客户侧为每个通道100Gb/s的8×100G接口且采用“100G RS-FEC”模式。若满足上述第一条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号和第a 1个符号来自2个不同的RS码字符号，第a 2个符号和第a 3个符号来自2个不同的RS码字符号，…，第a 14个符号和第a 15个符号来自2个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在一些可能的实施方式中，n条延迟线的每一组16条延迟线中，延迟取值为0个符号、V个符号、2V个符号和3V个符号的延迟线数量均为4。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第二条件，第二条件为：
第a 0条延迟线的延迟取值、第a 4条延迟线的延迟取值、第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值互不相等，第a 1条延迟线的延迟取值、第a 5条延迟线的延迟取值、第a 9条延迟线的延迟取值和第a 13条延迟线的延迟取值互不相等，第a 2条延迟线的延迟取值、第a 6条延迟线的延迟取值、第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值互不相等，第a 3条延迟线的延迟取值、第a 7条延迟线的延迟取值、第a 11条延迟线的延迟取值和第a 15条延迟线的延迟取值互不相等。
在该实施方式中，对于客户侧为每个通道100Gb/s的1×800G接口或2×400G接口。若 满足上述第二条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 4个符号、第a 8个符号、第a 12个符号来自4个不同的RS码字符号，第a 1个符号、第a 5个符号、第a 9个符号、第a 13个符号来自4个不同的RS码字符号，第a 2个符号、第a 6个符号、第a 10个符号、第a 14个符号来自4个不同的RS码字符号，第a 3个符号、第a 7个符号、第a 11个符号、第a 15个符号来自4个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 2条延迟线、第a 4条延迟线、第a 6条延迟线、第a 8条延迟线、第a 10条延迟线、第a 12条延迟线和第a 14条延迟线的延迟取值满足第三条件，第三条件为：
第a 0条延迟线的延迟取值和第a 4条延迟线的延迟取值相差2V个符号，第a 2条延迟线的延迟取值和第a 6条延迟线的延迟取值相差2V个符号，第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值相差2V个符号，第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值相差2V个符号。
在该实施方式中，对于客户侧为每个通道100Gb/s的4×200G接口。若满足上述第一和第三条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 1个符号、第a 4个符号、第a 5个符号来自4个不同的RS码字符号，且第a 2个符号、第a 3个符号、第a 6个符号、第a 7个符号来自4个不同的RS码字符号。第a 8个符号、第a 9个符号、第a 12个符号、第a 13个符号来自4个不同的RS码字符号，且第a 10个符号、第a 11个符号、第a 14个符号、第a 15个符号来自4个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在一些可能的实施方式中，第一延迟取值集合{A}依次包括n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，第一延迟取值集合{A}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,V,3V,2V,0,3V,V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,V,3V,2V,0,3V,V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,3V,V,2V,0,V,3V,0,2V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{0,2V,3V,V,2V,0,V,3V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,3V,V,2V,0,V,3V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,3V,V,2V,0,V,3V,0,2V}，
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{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,2V,0,3V,V,0,2V,0,2V,V,3V,2V,0,3V,V}，
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{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,V,3V,0,2V,3V,V,V,3V,0,2V,3V,V,2V,0}，
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{2V,0,3V,V,0,2V,V,3V,3V,V,0,2V,V,3V,2V,0}，
{2V,0,3V,V,0,2V,V,3V,3V,V,2V,0,V,3V,0,2V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,V,3V,2V,0,3V,V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,3V,V,2V,0,V,3V}，
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{3V,V,0,2V,V,3V,2V,0,2V,0,3V,V,0,2V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
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{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
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{3V,V,2V,0,V,3V,0,2V,0,2V,V,3V,2V,0,3V,V}，
{3V,V,2V,0,V,3V,0,2V,0,2V,3V,V,2V,0,V,3V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,V,3V,0,2V,3V,V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,3V,V,0,2V,V,3V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
在该实施方式中，对于客户侧为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G(包含“100G RS-FEC-Int”和“100G RS-FEC”两种模式)接口。若满足上述第一延迟取值集合{A}且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 1个符号、第a 4个符号、第a 5个符号、第a 8个符号、第a 9个符号、第a 12个符号、第a 13个符号来自8个不同的RS码字符号，第a 2个符号、第a 3个符号、第a 6个符号、第a 7个符号、第a 10个符号、第a 11个符号、第a 14个符号、第a 15个符号来自8个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第四条件，第四条件为：
第a 0条延迟线的延迟取值和第a 2条延迟线的延迟取值相等或相差2V个符号，
第a 1条延迟线的延迟取值和第a 3条延迟线的延迟取值相等或相差2V个符号，
第a 2条延迟线的延迟取值和第a 4条延迟线的延迟取值相等或相差2V个符号，
第a 3条延迟线的延迟取值和第a 5条延迟线的延迟取值相等或相差2V个符号，
第a 4条延迟线的延迟取值和第a 6条延迟线的延迟取值相等或相差2V个符号，
第a 5条延迟线的延迟取值和第a 7条延迟线的延迟取值相等或相差2V个符号，
第a 8条延迟线的延迟取值和第a 10条延迟线的延迟取值相等或相差2V个符号，
第a 9条延迟线的延迟取值和第a 11条延迟线的延迟取值相等或相差2V个符号，
第a 10条延迟线的延迟取值和第a 12条延迟线的延迟取值相等或相差2V个符号，
第a 11条延迟线的延迟取值和第a 13条延迟线的延迟取值相等或相差2V个符号，
第a 12条延迟线的延迟取值和第a 14条延迟线的延迟取值相等或相差2V个符号，
第a 13条延迟线的延迟取值和第a 15条延迟线的延迟取值相等或相差2V个符号。
在一些可能的实施方式中，第二延迟取值集合{B}依次包括n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，第二延迟取值集合{B}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
在一些可能的实施方式中，编号取值集合{C}依次包括a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的取值，取值集合{C}包括下述项中的其中一项：
{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，
{0,1,2,3,4,5,6,7,8,9,10,11,14,15,12,13}，
{0,1,2,3,4,5,6,7,10,11,8,9,12,13,14,15}，
{0,1,2,3,4,5,6,7,10,11,8,9,14,15,12,13}，
{0,1,2,3,6,7,4,5,8,9,10,11,12,13,14,15}，
{0,1,2,3,6,7,4,5,8,9,10,11,14,15,12,13}，
{0,1,2,3,6,7,4,5,10,11,8,9,12,13,14,15}，
{0,1,2,3,6,7,4,5,10,11,8,9,14,15,12,13}，
{2,3,0,1,4,5,6,7,8,9,10,11,12,13,14,15}，
{2,3,0,1,4,5,6,7,8,9,10,11,14,15,12,13}，
{2,3,0,1,4,5,6,7,10,11,8,9,12,13,14,15}，
{2,3,0,1,4,5,6,7,10,11,8,9,14,15,12,13}，
{2,3,0,1,6,7,4,5,8,9,10,11,12,13,14,15}，
{2,3,0,1,6,7,4,5,8,9,10,11,14,15,12,13}，
{2,3,0,1,6,7,4,5,10,11,8,9,12,13,14,15}，
{2,3,0,1,6,7,4,5,10,11,8,9,14,15,12,13}，
{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}，
{0,3,1,2,4,7,5,6,8,11,9,10,13,14,12,15}，
{0,3,1,2,4,7,5,6,9,10,8,11,12,15,13,14}，
{0,3,1,2,4,7,5,6,9,10,8,11,13,14,12,15}，
{0,3,1,2,5,6,4,7,8,11,9,10,12,15,13,14}，
{0,3,1,2,5,6,4,7,8,11,9,10,13,14,12,15}，
{0,3,1,2,5,6,4,7,9,10,8,11,12,15,13,14}，
{0,3,1,2,5,6,4,7,9,10,8,11,13,14,12,15}，
{1,2,0,3,4,7,5,6,8,11,9,10,12,15,13,14}，
{1,2,0,3,4,7,5,6,8,11,9,10,13,14,12,15}，
{1,2,0,3,4,7,5,6,9,10,8,11,12,15,13,14}，
{1,2,0,3,4,7,5,6,9,10,8,11,13,14,12,15}，
{1,2,0,3,5,6,4,7,8,11,9,10,12,15,13,14}，
{1,2,0,3,5,6,4,7,8,11,9,10,13,14,12,15}，
{1,2,0,3,5,6,4,7,9,10,8,11,12,15,13,14}，
{1,2,0,3,5,6,4,7,9,10,8,11,13,14,12,15}。
在一些可能的实施方式中，每个第一符号集合包括n个第一符号子集，每个第一符号子集包括依次排列的m个符号，每个第二符号集合包括r个第二符号子集，每个第二符号子集包括c个符号，其中，r为大于1的整数，c为大于1的整数，n×m＝r×c，每个第二符号子集中的c个符号对应第一符号集合中分布在c个第一符号子集的c个符号。
在一些可能的实施方式中，n＝32，32个第一符号子集的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14和b 15按顺序分别等于第0组延迟线的延迟线编号取值中a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15，b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31按顺序分别等于第1组延迟线的延迟线编号取值中a 0+16、a 1+16、a 2+16、a 3+16、a 4+16、a 5+16、a 6+16、a 7+16、a 8+16、a 9+16、a 10+16、a 11+16、a 12+16、a 13+16、a 14+16和a 15+16。
在一些可能的实施方式中，n＝32，m＝1，c＝8，r＝4，每个第二符号子集中的8个符号满足第五条件，第五条件包括下述条件中的任一种：
每个第二符号子集中的8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集。
每个第二符号子集中的8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集。
每个第二符号子集中的8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集、第b 29个第一符号子集。
每个第二符号子集中的8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第 b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，x＝i+j*4，0≤i<4,0≤j<8。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000001
Figure PCTCN2022110483-appb-000002
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000003
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝1，c＝16，r＝2，每个第二符号子集中的16个符号满足第六条件，第六条件包括下述条件中的任一种：
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的 另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000004
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000005
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000006
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000007
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000008
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000009
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，c＝12，r＝8，每个第二符号子集中的12个符号满足第七条件，第七条件包括下述条件中的任一种：
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中某4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第 b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000010
个符号，
Figure PCTCN2022110483-appb-000011
Figure PCTCN2022110483-appb-000012
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000013
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000014
个符号，
Figure PCTCN2022110483-appb-000015
Figure PCTCN2022110483-appb-000016
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000017
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，c＝12，r＝8，每个第二符号子集中的12个符号满足第八条件，第八条件包括：
每个第二符号子集中的其中4个符号分别来自第一符号集合中第k 1个第一符号子集中第0个符号、第k 1+8个第一符号子集中第0个符号、第k 1+16个第一符号子集中第0个符号和第k 1+24个第一符号子集中第0个符号，每个第二符号子集中的另外4个符号分别来自第一符号集合中第k 2个第一符号子集中第1个符号、第k 2+8个第一符号子集中第1个符号、第k 2+16个第一符号子集中第1个符号和第k 2+24个第一符号子集中第1个符号，每个第二符号子集中的其他4个符号分别来自第一符号集合中第k 3个第一符号子集中第2个符号、第k 3+8个第一符号子集中第2个符号、第k 3+16个第一符号子集中第2个符号和第k 3+24个第一符号子集中第2个符号，其中，k 1、k 2和k 3互不相等，0≤k 1＜8，0≤k 2＜8，0≤k 3＜8。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000018
个符号，
Figure PCTCN2022110483-appb-000019
Figure PCTCN2022110483-appb-000020
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000021
表示Y除以Z后的商，G为2、6、10、14、18、22、26或30。
在一些可能的实施方式中，第一符号集合中第h个第一符号子集的m个符号来自延迟后的第h路数据流，0≤h≤n-1。且V为大于或等于68的整数。
在一些可能的实施方式中，V＝Q×d，Q表示延迟线中存储单元的数量，d表示每个存储单元中存储的符号数量，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，每个第一符号集合为第一符号矩阵，每个第一符号矩阵包括n行m列个符号，每个第二符号集合为第二符号矩阵，每个第二符号矩阵包括r行c列个符号，第二符号矩阵中每一行的c个符号对应第一符号矩阵中分布在c行的c个符号。
在一些可能的实施方式中，n条延迟线包括g组延迟线，每一组延迟线包括p条延迟线， 每一组延迟线中p条延迟线的延迟取值分别为延迟取值集合中的p个延迟取值，每个第一符号集合为第一符号矩阵，每个第一符号矩阵包括n行m列个符号，每个第二符号集合为第二符号矩阵，每个第二符号矩阵包括r行c列个符号，第二符号矩阵中每一行的c个符号对应第一符号矩阵中分布在c行的c个符号，g为大于1的整数。
在一些可能的实施方式中，第一符号矩阵中每一列的n个符号包括g个组，g个组中每一组包括p个符号，g为大于1的整数，第二符号矩阵中每一行的c个符号包括s个组，s个组中每一组包括p个符号，s为大于1的整数，第二符号矩阵的其中一组p个符号来自第一符号矩阵的其中一组p个符号，第二符号矩阵的每行中任意两组共2p个符号来自第一符号矩阵中的不同行。
在一些可能的实施方式中，n＝32，m＝1，r＝4，c＝8，p＝4，g＝8，s＝2。第二符号矩阵的其中一行8个符号分别对应第一符号矩阵的第a组的4个符号和第b组的4个符号，0≤a＜4，4≤b＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第0列的符号，0≤i＜4，0≤j＜8。
Figure PCTCN2022110483-appb-000022
其中，G为0、4、8或12，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000023
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝2，r＝4，c＝16，p＝4，g＝8，s＝4。第二符号矩阵的其中一行16个符号分别对应第一符号矩阵的第0列中第a组的4个符号、第一符号矩阵的第0列中第b组的4个符号、第一符号矩阵的第1列中第e组的4个符号和第一符号矩阵的第1列中第f组的4个符号，a、b、e和f互不相等。0≤a＜4，0≤e＜4，4≤b＜8，4≤f＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000024
列的符号，0≤i＜4，0≤j＜16。
Figure PCTCN2022110483-appb-000025
其中，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000026
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，r＝8，c＝12，p＝4，g＝8，s＝3。第二符号矩阵的其中一行12个符号分别对应第一符号矩阵的第0列中第a组的4个符号、第一符号矩阵的第1列中第b组的4个符号和第一符号矩阵的第2列中第e组的4个符号，a、b和e互不相等。0≤a＜4且4≤e＜8，或者，0≤e＜4且4≤a＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000027
列的符号，0≤i＜8，0≤j＜12。
Figure PCTCN2022110483-appb-000028
其中，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000029
表示Y除以Z后的商。
在一些可能的实施方式中，所述n路数据流都经过第一前向纠错FEC编码，所述第一FEC编码后的每A个码字分布在所述n路数据流中，每路所述数据流中连续的A个符号来自A个不同的第一FEC码字，所述A为大于或等于1的整数，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，所述g为大于或等于1的整数，n＝p×g，延迟后的每组p路数据流中A×p个符号来自A×p个不同的第一FEC码字，所述A×p个符号包括所述p路数据流中每路数据流的连续A个符号。
在一些可能的实施方式中，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵 包括r行c列个符号，所述第一符号矩阵包括g个第一符号子矩阵，每个所述第一符号子矩阵包括p行m列个符号，所述第二符号矩阵包括g个第二符号子矩阵，每个所述第二符号子矩阵包括r0行c列个符号，所述r0为大于或等于1的整数，所述c为大于或等于1的整数，r＝r0×g，p×m＝r0×c，第t个第一符号子矩阵通过交织得到第t个第二符号子矩阵，0≤t＜g，每个所述第二符号矩阵中每行c个符号来自c个不同的码字。
在一些可能的实施方式中，所述第t个第二符号子矩阵中每行c个符号来自所述第t个第一符号子矩阵中的c个符号，且所述第t个第二符号子矩阵中的c个符号分布在所述第t个第一符号子矩阵的不多于A列中。
在一些可能的实施方式中，所述第t个第一符号子矩阵中的符号按顺序排列，所述第t个第一符号子矩阵中每列的第0行到第p-1行为按所述顺序排列的p个符号，所述第t个第一符号子矩阵的相邻两列中前一列的第p-1行到后一列的第1行为按所述顺序排列的2个符号，所述第t个第二符号子矩阵中第0行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第t个第二符号子矩阵中第r0-1行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的最后一组c个符号。
在一些可能的实施方式中，A＝2，n＝8，p＝8，g＝1；或，A＝2，n＝16，p＝8，g＝2。
在一些可能的实施方式中，m＝9,r＝8*g,c＝9；或，m＝5,r＝4*g,c＝10；或，m＝11,r＝8*g,c＝11；或，m＝3,r＝2*g,c＝12；或，m＝13,r＝8*g,c＝13；或，m＝7,r＝4*g,c＝14；或，m＝15,r＝8*g,c＝15；或，m＝2,r＝g,c＝16。
在一些可能的实施方式中，每一组延迟线中p条延迟线的延迟取值依次递增V个符号或依次递减V个符号。
在一些可能的实施方式中，所述n＝32，32条数据流经过所述延迟处理后每一次分别输出的32个符号的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第0组16个符号来自16个不同的码字，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第1组16个符号来自16个不同的码字；
所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；
或者，
所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、 第b 14个符号、第b 15个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。
在一些可能的实施方式中，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括32行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵中第0组16行符号依次包括第0行符号、第1行符号、第4行符号、第5行符号、第8行符号、第9行符号、第12行符号、第13行符号、第16行符号、第17行符号、第20行符号、第21行符号、第24行符号、第25行符号、第28行符号、第29行符号，所述第一符号矩阵中第1组16行符号依次包括第2行符号、第3行符号、第6行符号、第7行符号、第10行符号、第11行符号、第14行符号、第15行符号、第18行符号、第19行符号、第22行符号、第23行符号、第26行符号、第27行符号、第30行符号、第31行符号；
所述第0组16行符号按顺序排列，所述第0组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第0组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第0组r/2行符号中第0行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第0组r/2行符号中第r/2-1行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号；
所述第1组16行符号按顺序排列，所述第1组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第1组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第1组r/2行符号中第0行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第1组r/2行符号中第r/2-1行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。
在一些可能的实施方式中，根据n条延迟线分别对n路数据流进行延迟之前，方法还包括：对n路数据流进行通道重排序，以使得n路数据流按照预设顺序排列。或者，根据n条延迟线分别对n路数据流进行延迟之后，从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合之前，所述方法还包括：对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列。
在一些可能的实施方式中，根据n条延迟线分别对n路数据流进行延迟之前，所述方法还包括：对所述n路数据流进行通道纠偏处理，以得到n路对齐的通道数据流。
在一些可能的实施方式中，n路数据流都为进行第一FEC编码后的数据流，对L个第一符号集合分别进行交织得到L个第二符号集合之后，方法还包括：分别对每个第二符合集合中r个第二符号子集进行第二FEC编码得到L×r个码字。
第二方面，本申请提供了一种数据交织装置。该数据交织装置包括延迟器和交织器。延迟器用于：根据n条延迟线分别对n路数据流进行延迟，n为能被p整除的正整数，p为大于1的整数。每条延迟线的延迟取值为延迟取值集合中的任一种延迟取值，延迟取值集合包括p个延迟取值。延迟取值集合中最小的延迟取值为0，且延迟取值集合的p个延迟取值按从小 到大的顺序每相邻两个延迟取值的差值为V个符号，V为大于或等于34的整数，延迟取值集合中每个延迟取值对应的延迟线的数量为n/p。交织器用于：从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合，每个第一符号集合包括n×m个符号,L为大于或等于1的整数，m为大于或等于1的整数。对L个第一符号集合分别进行交织得到L个第二符号集合，每个第二符号集合中的符号数量与每个第一符号集合中的符号数量相同。
在一些可能的实施方式中，p＝4，n能被16整除，n条延迟线包括至少一组延迟线，每一组延迟线包括16条相邻的延迟线，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第一条件，其中，0≤k<n/16，a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15为小于16的非负整数且互不相等，第一条件为：
第a 0条延迟线的延迟取值和第a 1条延迟线的延迟取值相差2V个符号，
第a 2条延迟线的延迟取值和第a 3条延迟线的延迟取值相差2V个符号，
第a 4条延迟线的延迟取值和第a 5条延迟线的延迟取值相差2V个符号，
第a 6条延迟线的延迟取值和第a 7条延迟线的延迟取值相差2V个符号，
第a 8条延迟线的延迟取值和第a 9条延迟线的延迟取值相差2V个符号，
第a 10条延迟线的延迟取值和第a 11条延迟线的延迟取值相差2V个符号，
第a 12条延迟线的延迟取值和第a 13条延迟线的延迟取值相差2V个符号，
第a 14条延迟线的延迟取值和第a 15条延迟线的延迟取值相差2V个符号。
在一些可能的实施方式中，n条延迟线的每一组16条延迟线中，延迟取值为0个符号、V个符号、2V个符号和3V个符号的延迟线数量均为4。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第二条件，第二条件为：
第a 0条延迟线的延迟取值、第a 4条延迟线的延迟取值、第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值互不相等，第a 1条延迟线的延迟取值、第a 5条延迟线的延迟取值、第a 9条延迟线的延迟取值和第a 13条延迟线的延迟取值互不相等，第a 2条延迟线的延迟取值、第a 6条延迟线的延迟取值、第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值互不相等，第a 3条延迟线的延迟取值、第a 7条延迟线的延迟取值、第a 11条延迟线的延迟取值和第a 15条延迟线的延迟取值互不相等。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 2条延迟线、第a 4条延迟线、第a 6条延迟线、第a 8条延迟线、第a 10条延迟线、第a 12条延迟线和第a 14条延迟线的延迟取值满足第三条件，第三条件为：
第a 0条延迟线的延迟取值和第a 4条延迟线的延迟取值相差2V个符号，第a 2条延迟线的延迟取值和第a 6条延迟线的延迟取值相差2V个符号，第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值相差2V个符号，第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值相差2V 个符号。
在一些可能的实施方式中，第一延迟取值集合{A}依次包括n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，第一延迟取值集合{A}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,V,3V,2V,0,3V,V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,V,3V,2V,0,3V,V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,3V,V,2V,0,V,3V,0,2V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{0,2V,3V,V,2V,0,V,3V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,3V,V,2V,0,V,3V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,3V,V,2V,0,V,3V,0,2V}，
{V,3V,0,2V,3V,V,2V,0,0,2V,V,3V,2V,0,3V,V}，
{V,3V,0,2V,3V,V,2V,0,0,2V,3V,V,2V,0,V,3V}，
{V,3V,0,2V,3V,V,2V,0,2V,0,V,3V,0,2V,3V,V}，
{V,3V,0,2V,3V,V,2V,0,2V,0,3V,V,0,2V,V,3V}，
{V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,2V,0,3V,V,0,2V,0,2V,V,3V,2V,0,3V,V}，
{V,3V,2V,0,3V,V,0,2V,0,2V,3V,V,2V,0,V,3V}，
{V,3V,2V,0,3V,V,0,2V,2V,0,V,3V,0,2V,3V,V}，
{V,3V,2V,0,3V,V,0,2V,2V,0,3V,V,0,2V,V,3V}，
{V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,V,3V,0,2V,3V,V,V,3V,0,2V,3V,V,2V,0}，
{2V,0,V,3V,0,2V,3V,V,V,3V,2V,0,3V,V,0,2V}，
{2V,0,V,3V,0,2V,3V,V,3V,V,0,2V,V,3V,2V,0}，
{2V,0,V,3V,0,2V,3V,V,3V,V,2V,0,V,3V,0,2V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
{2V,0,3V,V,0,2V,V,3V,V,3V,0,2V,3V,V,2V,0}，
{2V,0,3V,V,0,2V,V,3V,V,3V,2V,0,3V,V,0,2V}，
{2V,0,3V,V,0,2V,V,3V,3V,V,0,2V,V,3V,2V,0}，
{2V,0,3V,V,0,2V,V,3V,3V,V,2V,0,V,3V,0,2V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,V,3V,2V,0,3V,V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,3V,V,2V,0,V,3V}，
{3V,V,0,2V,V,3V,2V,0,2V,0,V,3V,0,2V,3V,V}，
{3V,V,0,2V,V,3V,2V,0,2V,0,3V,V,0,2V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{3V,V,2V,0,V,3V,0,2V,0,2V,V,3V,2V,0,3V,V}，
{3V,V,2V,0,V,3V,0,2V,0,2V,3V,V,2V,0,V,3V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,V,3V,0,2V,3V,V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,3V,V,0,2V,V,3V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
在一些可能的实施方式中，n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第四条件，第四条件为：
第a 0条延迟线的延迟取值和第a 2条延迟线的延迟取值相等或相差2V个符号，
第a 1条延迟线的延迟取值和第a 3条延迟线的延迟取值相等或相差2V个符号，
第a 2条延迟线的延迟取值和第a 4条延迟线的延迟取值相等或相差2V个符号，
第a 3条延迟线的延迟取值和第a 5条延迟线的延迟取值相等或相差2V个符号，
第a 4条延迟线的延迟取值和第a 6条延迟线的延迟取值相等或相差2V个符号，
第a 5条延迟线的延迟取值和第a 7条延迟线的延迟取值相等或相差2V个符号，
第a 8条延迟线的延迟取值和第a 10条延迟线的延迟取值相等或相差2V个符号，
第a 9条延迟线的延迟取值和第a 11条延迟线的延迟取值相等或相差2V个符号，
第a 10条延迟线的延迟取值和第a 12条延迟线的延迟取值相等或相差2V个符号，
第a 11条延迟线的延迟取值和第a 13条延迟线的延迟取值相等或相差2V个符号，
第a 12条延迟线的延迟取值和第a 14条延迟线的延迟取值相等或相差2V个符号，
第a 13条延迟线的延迟取值和第a 15条延迟线的延迟取值相等或相差2V个符号。
在一些可能的实施方式中，第二延迟取值集合{B}依次包括n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，第二延迟取值集合{B}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
在一些可能的实施方式中，编号取值集合{C}依次包括a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的取值，取值集合{C}包括下述项中的其中一项：
{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，
{0,1,2,3,4,5,6,7,8,9,10,11,14,15,12,13}，
{0,1,2,3,4,5,6,7,10,11,8,9,12,13,14,15}，
{0,1,2,3,4,5,6,7,10,11,8,9,14,15,12,13}，
{0,1,2,3,6,7,4,5,8,9,10,11,12,13,14,15}，
{0,1,2,3,6,7,4,5,8,9,10,11,14,15,12,13}，
{0,1,2,3,6,7,4,5,10,11,8,9,12,13,14,15}，
{0,1,2,3,6,7,4,5,10,11,8,9,14,15,12,13}，
{2,3,0,1,4,5,6,7,8,9,10,11,12,13,14,15}，
{2,3,0,1,4,5,6,7,8,9,10,11,14,15,12,13}，
{2,3,0,1,4,5,6,7,10,11,8,9,12,13,14,15}，
{2,3,0,1,4,5,6,7,10,11,8,9,14,15,12,13}，
{2,3,0,1,6,7,4,5,8,9,10,11,12,13,14,15}，
{2,3,0,1,6,7,4,5,8,9,10,11,14,15,12,13}，
{2,3,0,1,6,7,4,5,10,11,8,9,12,13,14,15}，
{2,3,0,1,6,7,4,5,10,11,8,9,14,15,12,13}，
{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}，
{0,3,1,2,4,7,5,6,8,11,9,10,13,14,12,15}，
{0,3,1,2,4,7,5,6,9,10,8,11,12,15,13,14}，
{0,3,1,2,4,7,5,6,9,10,8,11,13,14,12,15}，
{0,3,1,2,5,6,4,7,8,11,9,10,12,15,13,14}，
{0,3,1,2,5,6,4,7,8,11,9,10,13,14,12,15}，
{0,3,1,2,5,6,4,7,9,10,8,11,12,15,13,14}，
{0,3,1,2,5,6,4,7,9,10,8,11,13,14,12,15}，
{1,2,0,3,4,7,5,6,8,11,9,10,12,15,13,14}，
{1,2,0,3,4,7,5,6,8,11,9,10,13,14,12,15}，
{1,2,0,3,4,7,5,6,9,10,8,11,12,15,13,14}，
{1,2,0,3,4,7,5,6,9,10,8,11,13,14,12,15}，
{1,2,0,3,5,6,4,7,8,11,9,10,12,15,13,14}，
{1,2,0,3,5,6,4,7,8,11,9,10,13,14,12,15}，
{1,2,0,3,5,6,4,7,9,10,8,11,12,15,13,14}，
{1,2,0,3,5,6,4,7,9,10,8,11,13,14,12,15}。
在一些可能的实施方式中，每个第一符号集合包括n个第一符号子集，每个第一符号子集包括依次排列的m个符号，每个第二符号集合包括r个第二符号子集，每个第二符号子集包括c个符号，其中，r为大于1的整数，c为大于1的整数，n×m＝r×c，每个第二符号子集中的c个符号对应第一符号集合中分布在c个第一符号子集的c个符号。
在一些可能的实施方式中，n＝32，32个第一符号子集的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14和b 15按顺序分别等于第0组延迟线的延迟线编号取值中a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15，b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31按顺序分别等于第1组延迟线的延迟线编号取值中a 0+16、a 1+16、a 2+16、a 3+16、a 4+16、a 5+16、a 6+16、a 7+16、a 8+16、a 9+16、a 10+16、a 11+16、a 12+16、a 13+16、a 14+16和a 15+16。
在一些可能的实施方式中，n＝32，m＝1，c＝8，r＝4，每个第二符号子集中的8个符号满足第五条件，第五条件包括下述条件中的任一种：
每个第二符号子集中的8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集；
每个第二符号子集中的8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集；
每个第二符号子集中的8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集、第b 29个第一符号子集；
每个第二符号子集中的8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第 b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集；
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，x＝i+j*4，0≤i<4,0≤j<8。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000030
Figure PCTCN2022110483-appb-000031
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000032
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝1，c＝16，r＝2，每个第二符号子集中的16个符号满足第六条件，第六条件包括下述条件中的任一种：
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000033
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000034
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000035
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000036
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000037
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000038
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，c＝12，r＝8，每个第二符号子集中的12个符号满足第七条件，第七条件包括下述条件中的任一种：
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中某4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每 个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个 第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个第二符号子集中的其中8个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个第二符号子集中的另外4个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个第二符号子集中的其中6个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个第二符号子集中的另外6个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个第二符号子集中的其中4个符号分别来自第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个第二符号子集中的另外8个符号分别来自第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000039
个符号，
Figure PCTCN2022110483-appb-000040
Figure PCTCN2022110483-appb-000041
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000042
表示Y除以Z后的商。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000043
个符号，
Figure PCTCN2022110483-appb-000044
Figure PCTCN2022110483-appb-000045
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000046
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，c＝12，r＝8，每个第二符号子集中的12个符号满足第八条件，第八条件包括：
每个第二符号子集中的其中4个符号分别来自第一符号集合中第k 1个第一符号子集中第0个符号、第k 1+8个第一符号子集中第0个符号、第k 1+16个第一符号子集中第0个符号和第k 1+24个第一符号子集中第0个符号，每个第二符号子集中的另外4个符号分别来自第一符号集合中第k 2个第一符号子集中第1个符号、第k 2+8个第一符号子集中第1个符号、第k 2+16个第一符号子集中第1个符号和第k 2+24个第一符号子集中第1个符号，每个第二符号子集中的其他4个符号分别来自第一符号集合中第k 3个第一符号子集中第2个符号、第k 3+8个第一符号子集中第2个符号、第k 3+16个第一符号子集中第2个符号和第k 3+24个第一符号子集中第2个符号，其中，k 1、k 2和k 3互不相等，0≤k 1＜8，0≤k 2＜8，0≤k 3＜8。
在一些可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000047
个符号，
Figure PCTCN2022110483-appb-000048
Figure PCTCN2022110483-appb-000049
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000050
表示Y除以Z后的商， G为2、6、10、14、18、22、26或30。
在一些可能的实施方式中，第一符号集合中第h个第一符号子集的m个符号来自延迟后的第h路数据流，0≤h≤n-1。且V为大于或等于68的整数。
在一些可能的实施方式中，V＝Q×d，Q表示延迟线中存储单元的数量，d表示每个存储单元中存储的符号数量，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，每个第一符号集合为第一符号矩阵，每个第一符号矩阵包括n行m列个符号，每个第二符号集合为第二符号矩阵，每个第二符号矩阵包括r行c列个符号，第二符号矩阵中每一行的c个符号对应第一符号矩阵中分布在c行的c个符号。
在一些可能的实施方式中，n条延迟线包括g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为延迟取值集合中的p个延迟取值，每个第一符号集合为第一符号矩阵，每个第一符号矩阵包括n行m列个符号，每个第二符号集合为第二符号矩阵，每个第二符号矩阵包括r行c列个符号，第二符号矩阵中每一行的c个符号对应第一符号矩阵中分布在c行的c个符号，g为大于1的整数。
在一些可能的实施方式中，第一符号矩阵中每一列的n个符号包括g个组，g个组中每一组包括p个符号，g为大于1的整数，第二符号矩阵中每一行的c个符号包括s个组，s个组中每一组包括p个符号，s为大于1的整数，第二符号矩阵的其中一组p个符号来自第一符号矩阵的其中一组p个符号，第二符号矩阵的每行中任意两组共2p个符号来自第一符号矩阵中的不同行。
在一些可能的实施方式中，n＝32，m＝1，r＝4，c＝8，p＝4，g＝8，s＝2。第二符号矩阵的其中一行8个符号分别对应第一符号矩阵的第a组的4个符号和第b组的4个符号，0≤a＜4，4≤b＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第0列的符号，0≤i＜4，0≤j＜8。
Figure PCTCN2022110483-appb-000051
其中，G为0、4、8或12，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000052
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝2，r＝4，c＝16，p＝4，g＝8，s＝4。第二符号矩阵的其中一行16个符号分别对应第一符号矩阵的第0列中第a组的4个符号、第一符号矩阵的第0列中第b组的4个符号、第一符号矩阵的第1列中第e组的4个符号和第一符号矩阵的第1列中第f组的4个符号，a、b、e和f互不相等。0≤a＜4，0≤e＜4，4≤b＜8，4≤f＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000053
列的符号，0≤i＜4，0≤j＜16。
Figure PCTCN2022110483-appb-000054
其中，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000055
表示Y除以Z后的商。
在一些可能的实施方式中，n＝32，m＝3，r＝8，c＝12，p＝4，g＝8，s＝3。第二符号矩阵的其中一行12个符号分别对应第一符号矩阵的第0列中第a组的4个符号、第一符号矩阵的第1列中第b组的4个符号和第一符号矩阵的第2列中第e组的4个符号，a、b和e互不相等。0≤a＜4且4≤e＜8，或者，0≤e＜4且4≤a＜8。
在一些可能的实施方式中，第二符号矩阵中第i行第j列的符号对应第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000056
列的符号，0≤i＜8，0≤j＜12。
Figure PCTCN2022110483-appb-000057
其中，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000058
表示Y除以Z后的商。
在一些可能的实施方式中，所述n路数据流都经过第一前向纠错FEC编码，所述第一FEC编码后的每A个码字分布在所述n路数据流中，每路所述数据流中连续的A个符号来自A个不同的第一FEC码字，所述A为大于或等于1的整数，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，所述g为大于或等于1的整数，n＝p×g，延迟后的每组p路数据流中A×p个符号来自A×p个不同的第一FEC码字，所述A×p个符号包括所述p路数据流中每路数据流的连续A个符号。
在一些可能的实施方式中，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵包括g个第一符号子矩阵，每个所述第一符号子矩阵包括p行m列个符号，所述第二符号矩阵包括g个第二符号子矩阵，每个所述第二符号子矩阵包括r0行c列个符号，所述r0为大于或等于1的整数，所述c为大于或等于1的整数，r＝r0×g，p×m＝r0×c，第t个第一符号子矩阵通过交织得到第t个第二符号子矩阵，0≤t＜g，每个所述第二符号矩阵中每行c个符号来自c个不同的码字。
在一些可能的实施方式中，所述第t个第二符号子矩阵中每行c个符号来自所述第t个第一符号子矩阵中的c个符号，且所述第t个第二符号子矩阵中的c个符号分布在所述第t个第一符号子矩阵的不多于A列中。
在一些可能的实施方式中，所述第t个第一符号子矩阵中的符号按顺序排列，所述第t个第一符号子矩阵中每列的第0行到第p-1行为按所述顺序排列的p个符号，所述第t个第一符号子矩阵的相邻两列中前一列的第p-1行到后一列的第1行为按所述顺序排列的2个符号，所述第t个第二符号子矩阵中第0行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第t个第二符号子矩阵中第r0-1行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的最后一组c个符号。
在一些可能的实施方式中，A＝2，n＝8，p＝8，g＝1；或，A＝2，n＝16，p＝8，g＝2。
在一些可能的实施方式中，m＝9,r＝8*g,c＝9；或，m＝5,r＝4*g,c＝10；或，m＝11,r＝8*g,c＝11；或，m＝3,r＝2*g,c＝12；或，m＝13,r＝8*g,c＝13；或，m＝7,r＝4*g,c＝14；或，m＝15,r＝8*g,c＝15；或，m＝2,r＝g,c＝16。
在一些可能的实施方式中，每一组延迟线中p条延迟线的延迟取值依次递增V个符号或依次递减V个符号。
在一些可能的实施方式中，所述n＝32，32条数据流经过所述延迟处理后每一次分别输出的32个符号的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第0组16个符号来自16个不同的码字，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第1组16个符号来自16个不同的码字；
所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 16个符号、第b 17个符号、第b 20个符号、 第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；
或者，
所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。
在一些可能的实施方式中，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括32行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵中第0组16行符号依次包括第0行符号、第1行符号、第4行符号、第5行符号、第8行符号、第9行符号、第12行符号、第13行符号、第16行符号、第17行符号、第20行符号、第21行符号、第24行符号、第25行符号、第28行符号、第29行符号，所述第一符号矩阵中第1组16行符号依次包括第2行符号、第3行符号、第6行符号、第7行符号、第10行符号、第11行符号、第14行符号、第15行符号、第18行符号、第19行符号、第22行符号、第23行符号、第26行符号、第27行符号、第30行符号、第31行符号；
所述第0组16行符号按顺序排列，所述第0组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第0组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第0组r/2行符号中第0行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第0组r/2行符号中第r/2-1行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号；
所述第1组16行符号按顺序排列，所述第1组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第1组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第1组r/2行符号中第0行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第1组r/2行符号中第r/2-1行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。
在一些可能的实施方式中，数据交织装置还包括通道重排序单元，根据n条延迟线分别对n路数据流进行延迟之前，通道重排序单元用于：对n路数据流进行通道重排序，以使得n路数据流按照预设顺序排列。或者，根据n条延迟线分别对n路数据流进行延迟之后，从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合之前，所述通道重排序单元用于：对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列。
在一些可能的实施方式中，所述数据交织装置还包括通道纠偏单元，根据n条延迟线分 别对n路数据流进行延迟之前，所述通道纠偏单元用于：对所述n路数据流进行通道纠偏处理，以得到n路对齐的通道数据流。
在一些可能的实施方式中，数据交织装置还包括编码器，n路数据流都为进行第一FEC编码后的数据流，对L个第一符号集合分别进行交织得到L个第二符号集合之后，编码器用于：分别对每个第二符合集合中r个第二符号子集进行第二FEC编码得到L×r个码字。
本申请实施例中，n路数据流都为经过外码编码后的码字，在对n路数据流分别进行延迟之后，还将对延迟后的n路数据流进行数据交织。采用本申请提供的延迟处理方案，通过较短的时延就能实现延迟后的n路数据流在同一时刻输出的n个符号来自多个不同的外码码字，在保证较好性能的基础上也有助于降低数据交织的时延。也就是说，本申请中延迟处理与数据交织相结合的方案所采用的整体时延较低，更适用于要求低时延的应用场景。
附图说明
图1为本申请实施例应用的一种通信系统示意图；
图2为图1所示通信系统中一种数据传输的过程示意图；
图3(a)为本申请实施例中发端处理模块的数据处理示意图；
图3(b)为本申请实施例中发端处理模块的另一种数据处理示意图；
图3(c)为本申请实施例中发端处理模块的又一种数据处理示意图；
图3(d)为本申请实施例中发端处理模块的再一种数据处理示意图；
图4(a)为本申请实施例中针对收端处理模块的数据处理示意图；
图4(b)为本申请实施例中针对收端处理模块的另一种数据处理示意图；
图5为发端设备采用1×800G接口的32条PCS通道数据流的示意图；
图6为发端设备采用2×400G接口的32条PCS通道数据流的示意图；
图7为发端设备采用4×200G接口的32条PCS通道数据流的示意图；
图8为发端设备采用8×100G接口的32条PCS通道数据流的一种示意图；
图9为发端设备采用8×100G接口的32条PCS通道数据流的另一种示意图；
图10为本申请实施例提供的数据交织方法的一种流程示意图；
图11为本申请实施例中采用延迟器对n条数据流进行延迟的一种结构示意图；
图12为本申请实施例中延迟线的一种结构示意图；
图13为本申请实施例中32条延迟线的一种分布示意图；
图14为本申请实施例中对L个第一符号矩阵进行交织的示意图；
图15为本申请实施例中在L＝5场景下的数据交织示意图；
图16为本申请实施例中32条延迟线的另一种分布示意图；
图17为本申请实施例中32条延迟线的另一种分布示意图；
图18为本申请实施例中一种对数据流进行分组的示意图；
图19为本申请实施例中一组延迟线的其中一种结构示意图；
图20为本申请实施例中一组延迟线的另一种结构示意图；
图21(a)为本申请实施例中对第一符号矩阵和第二符号矩阵进行分组的示意图；
图21(b)为本申请实施例中另一种对第一符号矩阵和第二符号矩阵进行分组的示意图；
图22为本申请实施例中数据交织的一种应用场景示意图；
图23为本申请实施例中数据交织的另一种应用场景示意图；
图24为本申请实施例中数据交织的另一种应用场景示意图；
图25为本申请实施例中数据交织的另一种应用场景示意图；
图26为本申请实施例中数据交织的另一种应用场景示意图；
图27为本申请实施例中数据交织的再一种应用场景示意图；
图28为本申请实施例中数据交织的又一种应用场景示意图；
图29为本申请实施例中数据交织的再一种应用场景示意图；
图30为本申请实施例中数据交织的又一种应用场景示意图；
图31为本申请实施例中数据交织装置的一种结构示意图；
图32为本申请实施例中数据交织装置的另一种结构示意图。
具体实施方式
本申请实施例提供了一种数据交织方法及数据交织装置。需要说明的是，本申请说明书和权利要求书及上述附图中的术语“第一”、“第二”等用于区别类似的对象，而非限定特定的顺序或先后次序。应该理解，上述术语在适当情况下可以互换，以便在本申请描述的实施例能够以除了在本申请描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本申请实施例应用的一种通信系统示意图。如图1所示，该通信系统包括发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05。以该通信系统是数据中心网络为例，发端设备01和收端设备05可以为交换机或路由器等设备，且发端设备01也称为位于发端的客户侧芯片(host chip)，收端设备05也称为位于收端的客户侧芯片，信道传输媒介03可以为光纤。其中，发端设备01与发端处理模块02之间可以通过连接单元接口(attachment unit interface，AUI)连接，收端设备05与收端处理模块04之间可以通过AUI连接。发端处理模块02和收端处理模块04可以为光模块(optical module)、电模块或其他在数据发送过程中对数据进行处理的模块。例如，该处理模块可以为800LR模块(800LR module，一种相干光模块)。并且，该通信系统中的发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05均可以支持双向传输，也可以支持单向传输，具体此处不做限定。
图2为图1所示通信系统中一种数据传输的过程示意图。如图2所示，在从发端设备01向收端设备05传输数据的过程中，发端设备01用于对该数据进行外码编码，然后向发端处理模块02传输经过外码编码的数据。发端处理模块02用于对经过外码编码的数据进行内码编码，得到经过外码编码和内码编码的数据，并将经过外码编码和内码编码的数据传输至信道传输媒介03。信道传输媒介03用于将经过外码编码和内码编码的数据传输至收端处理模 块04。收端处理模块04用于对经过外码编码和内码编码的数据进行内码译码，并向收端设备05传输经过内码译码的数据。收端设备05用于对经过内码译码的数据进行外码译码。
应理解，内码中的“内”和外码中的“外”只是基于对数据进行操作的执行主体相对于信道传输媒介03的距离的远近来区分的。对内码进行操作的执行主体较靠近信道传输媒介，对外码进行操作的执行主体较远离信道传输媒介。在本申请实施例中，由于数据从发端设备01发出后经过发端处理模块02传输至信道传输媒介03，然后从信道传输媒介03经过收端处理模块04传输至收端设备05。经发端设备01编码的数据相对于经发端处理模块02编码的数据离信道传输媒介03较远，经收端设备05译码的数据相对于经收端处理模块04译码的数据离信道传输媒介03较远。因此经发端设备01编码的数据称为经过外码编码的数据，经发端处理模块02编码的数据称为经过内码编码的数据，经收端设备05译码的数据称为经过外码译码的数据，经收端处理模块04译码的数据称为经过内码译码的数据。在一种可能的实施方式中，上述的内码编码和外码编码都是采用FEC编码的方式，从而形成一种级联FEC的传输方案。例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用汉明(Hamming)码进行内码编码。
需要说明的是，以上内容是对本申请实施例提供的数据交织方法的应用场景的示例性说明，并不构成对于数据交织方法的应用场景的限定，本领域普通技术人员可知，随着业务需求的改变，其应用场景可以根据应用需求进行调整，本申请实施例对其不做一一列举。
对于上述采用级联FEC的传输方案，本申请设计一种包含“延迟”和“交织”的数据交织方案，以实现整体级联FEC方案性能较好且时延较低。使得该级联FEC传输方案能够应用于较多的传输场景，尤其适用于对需要较低传输时延的传输场景，如低时延数据中心互联场景。其中，数据交织是通过上述的发端处理模块02来实现的。
图3(a)为本申请实施例中发端处理模块的数据处理示意图。如图3(a)所示，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行解复用(de-muxing)处理后，可以得到n条经过外码编码的物理编码子层(Physical Coding Sublayer，PCS)或FEC通道数据流，并进行标识锁定(alignment lock)和通道纠偏处理(lane de-skew)得到对齐的n条通道数据流。然后根据对齐标识对n条通道的数据进行通道重排序(lane reorder)处理，使得n条通道的数据能够按照指定的顺序排列。经通道重排序的n条通道数据流送入所设计的延迟和交织处理器进行交织打乱数据顺序处理后送入内码编码器进行内码编码。经过内码编码的数据流进行数据处理后送入信道传输媒介进行传输。该数据处理可包括调制映射(mapping)，信道交织(channel interleaving)，偏振划分(polarization distribution)或DSP成帧处理(framing)等。其中，这里n为大于1的正整数。
图3(b)为本申请实施例中发端处理模块的另一种数据处理示意图。如图3(b)所示，来自PMA子层的n条PCS或FEC通道数据流，经过标识锁定和通道纠偏处理得到对齐的n条通道数据流。n条通道数据流直接送入所设计的延迟和交织处理器进行交织打乱数据顺序处理后送入内码编码器进行内码编码。
在一些实际场景中，通道纠偏处理模块利用先进先出(First input first output,FIFO)进行缓存数据。考虑所设计的延迟处理中的延迟线采用存储单元实现，为了降低硬件实现复 杂度和功耗，可将通道纠偏处理和延迟处理合并一起实现，采用一套FIFO同时实现纠偏处理和延迟处理。
图3(c)为本申请实施例中发端处理模块的又一种数据处理示意图。如图3(c)所示，来自PMA子层的n条PCS或FEC通道数据流，先进行标识锁定，并根据通道对齐标识进行通道纠偏处理和所设计的延迟处理，然后根据通道对齐标识进行通道重排序，再进行所设计的交织处理，经过交织打乱顺序的数据送入内码编码器进行内码编码。
图3(d)为本申请实施例中发端处理模块的再一种数据处理示意图。如图3(d)所示，来自PMA子层的n条PCS或FEC通道数据流，先进行标识锁定，并根据通道对齐标识进行通道纠偏处理和所设计的延迟处理，再进行所设计的交织处理，经过交织打乱顺序的数据送入内码编码器进行内码编码。
图4(a)为本申请实施例中针对收端处理模块的数据处理示意图。如图4(a)所示，收端处理模块接收来自信道传输媒介的数据流。当发端处理模块数据流是经过调制映射(mapping)，信道交织(channel interleaving)，偏振划分(polarization distribution)或DSP成帧处理(framing)等数据处理时，收端处理模块先进行相应的数据逆处理后再送入内码译码器进行译码。内码译码后数据流送入解交织和逆延迟处理器处理后得到n条通道数据流，再送入PMA子层。PMA子层将数据流进行复用处理后送入收端设备进行外码译码。这里收端处理模块中解交织和逆延迟处理是发端处理模块中延迟和交织处理的逆操作。其中解交织是发端处理模块中交织的逆操作，逆延迟是发端处理模块中交织的逆操作。
图4(b)为本申请实施例中针对收端处理模块的另一种数据处理示意图。如图4(b)所示，收端处理模块接收来自信道传输媒介的数据流。内码译码后的数据流进行解交织处理后得到n条通道数据流，并送入PMA子层。这里收端处理模块中解交织处理是发端处理模块中交织处理的逆操作。应理解，图4(b)所示的数据处理流程中，内码译码后的数据流进行解交织处理后的n条通道数据流并没有进行逆延迟处理，而是直接送入PMA子层。也就是，送入PMA子层的n条通道数据流并不是对齐的，通道数据流之间存在延迟。PMA子层将n条通道数据流进行复用处理后送入收端设备。和图4(a)所示的数据处理相比，图4(b)所示的数据处理具有较低的功耗和较低的硬件实现复杂度。
下面对发端处理模块中的延迟和交织处理进行详细描述。收端处理模块的解交织和逆延迟处理是发端处理模块中延迟和交织处理的逆操作，本领域普通技术人员可知，此处不再赘述。
下面首先提供几种本申请实施例可应用的几种具体场景。
图5为发端设备采用1×800G接口的32条PCS通道数据流的示意图。如图5所示，发端设备将待传输的1路800GE业务数据流进行KP4RS(544,514)码外码编码得到32条PCS通道(PCS lane)数据流。PCS通道数据流0-15中每条数据流间隔68个符号总共16*68＝1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。类似的，PCS通道数据流16-31中每条数据流间隔68个符号总共16*68＝1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个 位置的2个符号来自不同RS码码字。32条PCS通道数据流经PMA处理后通过连接单元接口800GAUI-8送入发端处理模块。
基于上述图3(a)-图3(d)所示的发端处理模块的数据处理示意图，发端处理模块利用PCS通道已知的对齐标识(Alignment marker)进行通道数据流的标识锁定(alignment lock)。这里32个通道的已知对齐标识各不相同(见《Ethernet Technology Consortium 800G Specification》)。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据对齐标识对n＝32条通道的数据进行通道重排序(lane reorder)处理，使得n＝32条通道的数据能够按照指定的顺序排列。一种顺序是跟图5一样通道数据流从上往下按从0到31排序。
图6为发端设备采用2×400G接口的32条PCS通道数据流的示意图。如图6所示，发端设备将待传输的2路400GE业务数据流进行KP4RS(544,514)码外码编码得到2路总共32条PCS通道数据流，其中每路包括16条PCS通道数据流。PCS通道数据流0-15或PCS通道数据流16-31中每条数据流间隔68个符号总共16*68＝1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。32条PCS通道数据流经PMA处理后通过连接单元接口2×400GAUI-4送入发端处理模块。
基于上述图3(a)-图3(d)所示的发端处理模块的数据处理示意图，发端处理模块利用PCS通道0-15或PCS通道16-31已知的对齐标识(Alignment marker)进行16个通道数据流的标识锁定(alignment lock)。这里PCS通道0-15可认为是第0路400G中的PCS通道0-15，PCS通道16-31可认为是第1路400G中的PCS通道0-15。第0路400G中的16个通道已知的对齐标识和第1路中的16个通道已知的对齐标识相同。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据PCS通道0-15或PCS通道16-31的对齐标识对16条通道的数据进行通道重排序(lane reorder)处理，使得16条通道的数据能够按照指定的顺序排列。最后使得32条通道的数据能够按照指定的顺序排列。一种顺序是跟图6一样通道数据流从上往下按从0到31排序。
应理解，上述发端处理模块对32个通道数据流进行通道纠偏处理得到对齐的32条通道数据流，一种具体实现方式是根据PCS通道0-15或PCS通道16-31已知的对齐标识对16条通道的数据进行现有标准定义的通道纠偏处理(见IEEE 802.3Clause 120)，使得第0路或第1路400G中的PCS通道数据流不存在偏差，也即不存在时延。同时利用对齐标识使得两路PCS通道数据流是符号对齐的。此时第0路中的PCS通道数据流和第1路中的PCS通道数据流可以是不存在偏差，也可以是存在偏差。考虑RS符号包含10个比特，对齐后的PCS通道数据流中，第0路中的PCS通道数据流和第1路中的PCS通道数据流存在偏差的比特数目是10的倍数。
图7为发端设备采用4×200G接口的32条PCS通道数据流的示意图。如图7所示，发端设备将待传输的4路200GE业务数据流进行KP4RS(544,514)码外码编码得到4路总共32条PCS通道数据流，其中每路包括8条PCS通道数据流。PCS通道数据流0-7、PCS通道数据流8-15、PCS通道数据流16-23或PCS通道数据流24-31中每条数据流间隔136个符号总共8*136＝1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不 同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。32条PCS通道数据流经PMA处理后通过连接单元接口4×200GAUI-2送入发端处理模块。
基于上述图3(a)-图3(d)所示的发端处理模块的数据处理示意图，发端处理模块利用PCS通道0-7、PCS通道8-15、PCS通道16-23或PCS通道24-31已知的对齐标识(Alignment marker)进行8个通道数据流的标识锁定(alignment lock)。这里PCS通道0-7、PCS通道8-15、PCS通道16-23或PCS通道24-31可分别认为是第0路、第1路、第2路或第3路200G中的PCS通道0-7。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据PCS通道0-7、PCS通道8-15、PCS通道16-23或PCS通道24-31的对齐标识对8条通道的数据进行通道重排序(lane reorder)处理，使得8条通道的数据能够按照指定的顺序排列。最后使得32条通道的数据能够按照指定的顺序排列。一种顺序是跟图7一样通道数据流从上往下按从0到31排序。
应理解，上述发端处理模块对32个通道数据流进行通道纠偏处理得到对齐的32条通道数据流，一种具体实现方式是根据PCS通道0-7、PCS通道8-15、PCS通道16-23或PCS通道24-31已知的对齐标识对8条通道的数据进行现有标准定义的通道纠偏处理(见IEEE802.3Clause 120)，使得第0路、第1路、第2路或第3路200G中的PCS通道数据流不存在偏差，也即不存在时延。同时利用对齐标识使得四路PCS通道数据流是符号对齐的。此时第0路、第1路、第2路和第3路之间的PCS通道数据流可以是不存在偏差，也可以是存在偏差。考虑RS符号包含10个比特，对齐后的PCS通道数据流中，第0路、第1路、第2路和第3路之间的PCS通道数据流存在偏差的比特数目是10的倍数。
图8为发端设备采用8×100G接口的32条PCS通道数据流的一种示意图。如图8所示，发端设备将待传输8路100GE业务数据流进行KP4RS(544,514)码外码编码得到8路总共32条FEC通道(FEC lane)数据流，其中每路包括4条FEC通道数据流。当采用2个KP4RS(544,514)码字交织的“100G RS-FEC-Int”模式时，FEC通道数据流0-3、FEC通道数据流4-7、FEC通道数据流8-11、FEC通道数据流12-15、FEC通道数据流16-19、FEC通道数据流20-23、FEC通道数据流24-27或FEC通道数据流28-31中每条数据流间隔272个符号总共4*272＝1088个符号，其包含了2个RS码码字。每条FEC通道数据流中相邻2个符号来自不同RS码码字，且相邻两条FEC通道数据流的同个位置的2个符号来自不同RS码码字。32条FEC通道数据流经PMA处理后通过连接单元接口8×100GAUI-1送入发端处理模块。
图9为发端设备采用8×100G接口的32条PCS通道数据流的另一种示意图。如图9所示，区别于上述图8的场景，本场景中发端设备采用“100G RS-FEC”模式，FEC通道数据流0-3、FEC通道数据流4-7、FEC通道数据流8-11、FEC通道数据流12-15、FEC通道数据流16-19、FEC通道数据流20-23、FEC通道数据流24-27或FEC通道数据流28-31中每条数据流间隔136个符号总共4*136＝544个符号，其包含了1个RS码码字。32条FEC通道数据流经PMA处理后通过连接单元接口8×100GAUI-1送入发端处理模块。
基于上述图3(a)-图3(d)所示的发端处理模块的数据处理示意图，发端处理模块利用FEC通道0-3、FEC通道4-7、FEC通道8-11、FEC通道12-15、FEC通道16-19、FEC通道20-23、FEC通道24-27或FEC通道28-31已知的对齐标识(Alignment marker)进行4个通道数据流的标识锁定(alignment lock)。这里FEC通道0-3、FEC通道4-7、FEC通道8-11、 FEC通道12-15、FEC通道16-19、FEC通道20-23、FEC通道24-27或FEC通道28-31可分别认为是第0路、第1路、第2路、第3路、第4路、第5路、第6路或第7路100G中的FEC通道0-3。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据FEC通道0-3、FEC通道4-7、FEC通道8-11、FEC通道12-15、FEC通道16-19、FEC通道20-23、FEC通道24-27或FEC通道28-31的对齐标识对4条通道的数据进行通道重排序(lane reorder)处理，使得4条通道的数据能够按照指定的顺序排列。最后使得32条通道的数据能够按照指定的顺序排列。一种顺序是跟图8和图9一样通道数据流从上往下按从0到31排序。
应理解，上述发端处理模块对32个通道数据流进行通道纠偏处理得到对齐的32条通道数据流，一种具体实现方式是根据FEC通道0-3、FEC通道4-7、FEC通道8-11、FEC通道12-15、FEC通道16-19、FEC通道20-23、FEC通道24-27或FEC通道28-31已知的对齐标识对4条通道的数据进行现有标准定义的通道纠偏处理(见IEEE 802.3Clause 91或Clause 161)，使得第0路、第1路、第2路、第3路、第4路、第5路、第6路或第7路100G中的PCS通道数据流不存在偏差，也即不存在时延。同时利用对齐标识使得八路FEC通道数据流是符号对齐的。此时第0路、第1路、第2路、第3路、第4路、第5路、第6路和第7路之间的FEC通道数据流可以是不存在偏差，也可以是存在偏差。考虑RS符号包含10个比特，对齐后的FEC通道数据流中，第0路、第1路、第2路、第3路、第4路、第5路、第6路和第7路之间的FEC通道数据流存在偏差的比特数目是10的倍数。
在一些具体场景，采用800G或1.6T接口，发端设备将待传输的业务数据流进行KP4RS(544,514)码外码编码得到n条PCS通道数据流。每A个外码码字分布在n条通道数据流中。具体地，n条PCS通道数据流中每条数据流间隔B个符号总共n×B个符号，其包含了A个RS码码字，其中n×B＝A×544。每条PCS通道数据流中连续A个符号来自A个不同RS码码字，且连续A条PCS通道数据流的同个位置的A个符号来自A个不同RS码码字，其中整数A可为2、4等。n条PCS通道数据流经PMA处理后通过连接单元接口送入发端处理模块。一些可能的参数组合如下：“n＝8，A＝2，B＝136”、“n＝16，A＝2，B＝68”、“n＝8，A＝4，B＝272”、“n＝16，A＝4，B＝136”。基于上述图3(b)所示的发端处理模块的数据处理示意图，发端处理模块利用n条PCS通道已知的对齐标识进行n个通道数据流的标识锁定。发端处理模块接着对n个通道数据流进行通道纠偏处理得到对齐的n条通道数据流。
图10为本申请实施例提供的数据交织方法的一种流程示意图。
1001、根据n条延迟线分别对n路数据流进行延迟。
图11为本申请实施例中采用延迟器对n条数据流进行延迟的一种结构示意图。如图11所示，该延迟器包括n条延迟线，与n路数据流一一对应。每一路数据流经过对应延迟线的延迟后再送入交织器进行数据交织。需要说明的是，本申请中延迟的取值是以符号为单位来统计的，其中，符号可以包括一个或多个比特。延迟线的延迟取值所包括的符号数量越多，就说明这条延迟线对数据流的延迟(也称为时延)越长。图12为本申请实施例中延迟线的一种结构示意图。如图12所示，延迟线可以包括Q个存储单元(storage element)D，每个存储单元D可存储d个符号，Q和d均为整数。应理解，当延迟线没有包含存储单元时，延迟线的延迟为0个符号，即为无延迟透传。
需要说明的是，本实施例中n为能被p整除的正整数，p为大于1的整数。每条延迟线的延迟取值为延迟取值集合中的任一种延迟取值，延迟取值集合包括p个延迟取值。所述延迟取值集合中最小的延迟取值为0，且所述延迟取值集合的p个延迟取值按从小到大的顺序每相邻两个延迟取值的差值为V个符号，其中，V＝Q×d。延迟取值集合中每个延迟取值对应的延迟线的数量为n/p，V为大于或等于34的整数。在一些优选的实现方式中，V也可以为大于或等于68的整数。例如，n＝32，p＝4，延迟取值集合包括0，V，2V和3V共4种延迟取值，每条延迟线的延迟取值只能是这4种延迟取值中的任一种，并且0，V，2V和3V这4种延迟取值对应的延迟线数量均为8条。
在一些可能的实施方式中，在根据n条延迟线分别对n路数据流进行延迟之前，还将对n路数据流进行通道重排序，以使得n路数据流按照预设顺序排列。在另一些可能的实施方式中，在根据n条延迟线分别对n路数据流进行延迟之后，还将对n路数据流进行通道重排序，以使得n路数据流按照预设顺序排列。以32条数据流为例，32条数据流可以是按照0到31排序从上到下排列，当然可以简单扩展到其他顺序排列，其具体实现方式本领域普通技术人员可知，此处不再赘述。应理解，基于n条数据流排序的不同，也会相应设计不同的延迟线分布规则，在保证性能的基础上还可以尽量降低延迟，后面会对本申请提供的延迟线分布规则进行详细介绍。
在一些可能的实施方式中，在根据n条延迟线分别对n路数据流进行延迟之前，还将对n路数据流进行通道纠偏处理，以获得n条对齐的通道数据流。对于n条数据流为多路业务数据流时，n条对齐的通道数据流满足如下约束：每路业务数据流中的多条通道数据流不存在偏差，各路业务数据流之间的通道数据流是符号对齐的。在一些具体实现方式，通道纠偏处理模块利用先进先出(First input first output,FIFO)进行缓存数据。考虑所设计的延迟处理中的延迟线采用存储单元实现，为了降低硬件实现复杂度和功耗，可将通道纠偏处理和延迟处理合并一起实现，采用一套FIFO同时实现纠偏处理和延迟处理。
还需要说明的是，输入延迟器的n条数据流都为经过FEC编码的数据流，也就是上文中介绍的经过外码编码的数据流。具体地，该外码编码可以采用RS码，经过外码编码后的n条数据流可以包括多个RS码字。在实际应用中也可以采用其他的编码方式进行外码编码，为了便于描述，下文统一用RS码字来表示外码编码后生成的码字。
1002、从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合。
交织器可以从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合，其中，L为大于或等于1的整数，m为大于或等于1的整数。也就是说，每个第一符号集合包括n×m个符号。交织器可以每次获取n×m个符号以得到第一符号集合，并重复执行L次从而得到L个第一符号集合。或者，交织器也可以一次读取L×n×m个符号以得到L个第一符号集合。应理解，交织器中可以设有L块缓存，分别用于存储L个第一符号集合。具体地，每个第一符号集合可以包括多个第一符号子集。例如，每个第一符号集合包括n个第一符号子集，每个第一符号子集包括依次排列的m个符号。又例如，每个第一符号集合包括m个第一符号子集，每个第一符号子集包括依次排列的n个符号。为了便于描述，下文统一按照每个第一符号集合包括n个第一符号子集为例进行介绍，本领域的技术人员可以直接推导出第一符号集 合包括m个第一符号子集的另一种描述方式，后面不再结合另一种描述方式进行逐一介绍。可选地，第一符号集合中第h个第一符号子集的m个符号来自延迟后的第h路数据流，其中，0≤h≤n-1。
需要说明的是，上述第一符号子集只是为了便于描述而引入的概念，在实际应用中，第一符号集合为一个整体并不存在划分，每个第一符号子集可以视作从第一符号集合中选取的一个或多个符号。
在一种可能的实施方式中，该第一符号集合是以一条数据流的形式呈现，即第一符号集合中的符号排列形成一条数据流。在另一种可能的实施方式中，该第一符号集合是以符号矩阵的形式呈现。具体地，第一符号集合表示为第一符号矩阵，第一符号矩阵包括n行m列个符号。该第一符号矩阵中每一行的m个符号可以理解为是一个第一符号子集。也就是说，第一符号矩阵本质上也是多个符号的集合，引入第一符号矩阵只是换了一个维度进行介绍，第一符号集合中某个第一符号子集中的某个符号也可以简单地转换为第一符号矩阵中某一行某一列的符号。为了便于介绍，下文中只会以第一符号集合或第一符号矩阵中的一种形式来进行描述，本领域的技术人员可以根据上文介绍的第一符号集合与第一符号矩阵的对应关系直接推导出另一种形式的描述。
1003、对L个第一符号集合分别进行交织得到L个第二符号集合。
交织器对L个第一符号集合分别进行交织得到L个第二符号集合。每个第二符号集合可以包括多个第二符号子集。例如，每个第二符号集合包括r个第二符号子集，每个第二符号子集包括c个符号。又例如，每个第二符号集合包括c个第二符号子集，每个第二符号子集包括r个符号。其中，r为大于1的整数，c为大于1的整数，n×m＝r×c，即第一符号集合中的符号数量与第二符号集合中的符号数量相同。为了便于描述，下文统一按照每个第二符号集合包括r个第二符号子集为例进行介绍，本领域的技术人员可以直接推导出第二符号集合包括c个第二符号子集的另一种描述方式，后面不再结合另一种描述方式进行逐一介绍。具体地，每个第二符号子集中的c个符号对应第一符号集合中分布在c个第一符号子集的c个符号，以使得每个第二符号子集中的c个符号尽可能来自更多个不同的RS码字，以实现更好的数据交织效果。后面会对本申请提供的数据交织规则进行详细介绍。
需要说明的是，上述第二符号子集只是为了便于描述而引入的概念，在实际应用中，第二符号集合为一个整体并不存在划分，每个第二符号子集可以视作从第二符号集合中选取的一个或多个符号。
在一种可能的实施方式中，该第二符号集合是以一条数据流的形式呈现，即第二符号集合中的符号排列形成一条数据流。在另一种可能的实施方式中，该第二符号集合是以符号矩阵的形式呈现。具体地，第二符号集合表示为第二符号矩阵，第二符号矩阵包括r行c列个符号。该第二符号矩阵中的每一行的c个符号可以理解为是一个第二符号子集。第二符号矩阵中每一行的c个符号对应第一符号矩阵中分布在c行的c个符号。也就是说，第二符号矩阵本质上也是多个符号的集合，引入第二符号矩阵只是换了一个维度进行介绍，第二符号集合中某个第二符号子集中的某个符号也可以简单地转换为第二符号矩阵中某一行某一列的符号。为了便于介绍，下文中只会以第二符号集合或第二符号矩阵中的一种形式来进行描述，本领域的技术人员可以根据上文介绍的第二符号集合与第二符号矩阵的对应关系直接推导出 另一种形式的描述。
需要说明的是，交织器对L个第一符号集合分别进行交织得到L个第二符号集合之后，交织器将向编码装置输出L个第二符号集合。进而，编码装置分别对每个第二符号集合中r个第二符号子集进行FEC编码得到L×r个码字，也就是上文介绍的进行内码编码。在一种可能的实施方式中，编码装置采用汉明码分别对L个第二符号集合中r个第二符号子集进行FEC编码得到L×r个汉明码子。
本申请实施例中，n路数据流都为经过外码编码后的码字，在对n路数据流分别进行延迟之后，还将对延迟后的n路数据流进行数据交织。采用本申请提供的延迟处理方案，通过较短的时延就能实现延迟后的n路数据流在同一时刻输出的n个符号来自多个不同的外码码字，在保证较好性能的基础上也有助于降低数据交织的时延。也就是说，本申请中延迟处理与数据交织相结合的方案所采用的整体时延较低，更适用于要求低时延的应用场景。
下面对本申请提供的对n路数据流进行延迟的具体实现方式进行介绍。
需要说明的是，下面将以n能被16整除且p＝4为例进行介绍，n条延迟线将包括至少一组，每一组包括16条相邻的延迟线。也就是说，本申请是以一组16条延迟线为颗粒度来介绍延迟线的分布规则。应理解，数据流与延迟线是一一对应的，n条延迟线的顺序与对应的n条数据流的顺序是保持一致。如果通道重排序后的数据流是按照0,1,2,3…的顺序排列，那么延迟线也是按照0,1,2,3…的顺序排列。如果数据流按照其他顺序排列，延迟线也会按照相应的顺序排列。而且，第k(0≤k<n/16)组延迟包含延迟线16*k，延迟线16*k+1，…，延迟线16*k+15。其中对于相邻4条延迟线满足的约束存在多种情况，比如延迟线16*k和延迟线16*k+1满足所设计约束且延迟线16*k+2和延迟线16*k+3满足另一所设计约束，或者延迟线16*k和延迟线16*k+3满足所设计约束且延迟线16*k+1和延迟线16*k+2满足另一所设计约束。考虑到在介绍延迟线规则时的选取延迟线的顺序不唯一，为了便于介绍本申请所提供的延迟线分布规则，这里将每一组16条延迟线的编号分别记为a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15，其中，a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15互不相等且均为小于16的非负整数。也就是说，a 0-a 15的编号取值可以是与0-15按顺序一一对应，即{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}。除此之外，a 0-a 15的编号取值可以不按照0-15的顺序，例如{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}等。
应理解，若n大于或等于32，n条延迟线包括多组，例如，第0组延迟线，第一组延迟线等。其中，第0组延迟线的编号a 0-a 15是从0-15中取值，第1组延迟线的编号a 0-a 15是从16-31中取值，以16个编号为一组以此类推。为了便于介绍，无论是第几组延迟线，下文中都以该组延迟线的编号a 0-a 15是从0-15中取值来说明，该组延迟线实际的编号就是在a 0-a 15的基础上每个编号都加16*k即可，0≤k<n/16。也就是说，第k组延迟线的编号取值为a 0+16*k，a 1+16*k，…，a 15+16*k。另外，不同组的16条延迟线的编号排序可以相同，也可以不同。以n＝32为例，32条延迟线包括第0组的16条延迟线的编号取值a 0-a 15为{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，即0-15按顺序排列。而第1组的16条延迟线的编号排序可以是按照与第0组延迟线一致的0-15顺序排列，也可以采用 其他顺序的编号取值，具体此处不做限定。
在一种可能的实施方式中，第k组(0≤k<n/16)延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第一条件，具体地，该第一条件为：
第a 0条延迟线的延迟取值和第a 1条延迟线的延迟取值相差2V个符号，
第a 2条延迟线的延迟取值和第a 3条延迟线的延迟取值相差2V个符号，
第a 4条延迟线的延迟取值和第a 5条延迟线的延迟取值相差2V个符号，
第a 6条延迟线的延迟取值和第a 7条延迟线的延迟取值相差2V个符号，
第a 8条延迟线的延迟取值和第a 9条延迟线的延迟取值相差2V个符号，
第a 10条延迟线的延迟取值和第a 11条延迟线的延迟取值相差2V个符号，
第a 12条延迟线的延迟取值和第a 13条延迟线的延迟取值相差2V个符号，
第a 14条延迟线的延迟取值和第a 15条延迟线的延迟取值相差2V个符号。
需要说明的是，对于客户侧为每个通道100Gb/s的8×100G接口且采用“100G RS-FEC”模式。若满足上述第一条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号和第a 1个符号来自2个不同的RS码字符号，第a 2个符号和第a 3个符号来自2个不同的RS码字符号，…，第a 14个符号和第a 15个符号来自2个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在上述基础上，每一组16条延迟线中，延迟取值为0个符号、V个符号、2V个符号和3V个符号的延迟线数量均为4。
在上述基础上，第k组(0≤k<n/16)延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第二条件，具体地，该第二条件为：
第a 0条延迟线的延迟取值、第a 4条延迟线的延迟取值、第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值互不相等，第a 1条延迟线的延迟取值、第a 5条延迟线的延迟取值、第a 9条延迟线的延迟取值和第a 13条延迟线的延迟取值互不相等，第a 2条延迟线的延迟取值、第a 6条延迟线的延迟取值、第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值互不相等，第a 3条延迟线的延迟取值、第a 7条延迟线的延迟取值、第a 11条延迟线的延迟取值和第a 15条延迟线的延迟取值互不相等。
需要说明的是，对于客户侧为每个通道100Gb/s的1×800G接口或2×400G接口。若满足上述第二条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 4个符号、第a 8个符号、第a 12个符号来自4个不同的RS码字符号，第a 1个符号、第a 5个符号、第a 9个符号、第a 13个符号来自4个不同的RS码字符号，第a 2个符号、第a 6个符号、第a 10个符号、第a 14个符号来自4个不同的RS码字符号，第a 3个符号、第a 7个符号、第a 11个符号、第a 15个符号来自4个不同的RS码字符 号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在上述基础上，第k组(0≤k<n/16)延迟线中第a 0条延迟线、第a 2条延迟线、第a 4条延迟线、第a 6条延迟线、第a 8条延迟线、第a 10条延迟线、第a 12条延迟线和第a 14条延迟线的延迟取值满足第三条件，具体地，该第三条件为：
第a 0条延迟线的延迟取值和第a 4条延迟线的延迟取值相差2V个符号，第a 2条延迟线的延迟取值和第a 6条延迟线的延迟取值相差2V个符号，第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值相差2V个符号，第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值相差2V个符号。
需要说明的是，对于客户侧为每个通道100Gb/s的4×200G接口。若满足上述第一和第三条件且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 1个符号、第a 4个符号、第a 5个符号来自4个不同的RS码字符号，且第a 2个符号、第a 3个符号、第a 6个符号、第a 7个符号来自4个不同的RS码字符号。第a 8个符号、第a 9个符号、第a 12个符号、第a 13个符号来自4个不同的RS码字符号，且第a 10个符号、第a 11个符号、第a 14个符号、第a 15个符号来自4个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在上述基础上，第一延迟取值集合{A}依次包括第k组(0≤k<n/16)延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，第一延迟取值集合{A}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,V,3V,2V,0,3V,V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,V,3V,2V,0,3V,V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,V,3V,2V,0,3V,V,3V,V,2V,0,V,3V,0,2V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{0,2V,3V,V,2V,0,V,3V,V,3V,0,2V,3V,V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,V,3V,2V,0,3V,V,0,2V}，
{0,2V,3V,V,2V,0,V,3V,3V,V,0,2V,V,3V,2V,0}，
{0,2V,3V,V,2V,0,V,3V,3V,V,2V,0,V,3V,0,2V}，
{V,3V,0,2V,3V,V,2V,0,0,2V,V,3V,2V,0,3V,V}，
{V,3V,0,2V,3V,V,2V,0,0,2V,3V,V,2V,0,V,3V}，
{V,3V,0,2V,3V,V,2V,0,2V,0,V,3V,0,2V,3V,V}，
{V,3V,0,2V,3V,V,2V,0,2V,0,3V,V,0,2V,V,3V}，
{V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,2V,0,3V,V,0,2V,0,2V,V,3V,2V,0,3V,V}，
{V,3V,2V,0,3V,V,0,2V,0,2V,3V,V,2V,0,V,3V}，
{V,3V,2V,0,3V,V,0,2V,2V,0,V,3V,0,2V,3V,V}，
{V,3V,2V,0,3V,V,0,2V,2V,0,3V,V,0,2V,V,3V}，
{V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,V,3V,0,2V,3V,V,V,3V,0,2V,3V,V,2V,0}，
{2V,0,V,3V,0,2V,3V,V,V,3V,2V,0,3V,V,0,2V}，
{2V,0,V,3V,0,2V,3V,V,3V,V,0,2V,V,3V,2V,0}，
{2V,0,V,3V,0,2V,3V,V,3V,V,2V,0,V,3V,0,2V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
{2V,0,3V,V,0,2V,V,3V,V,3V,0,2V,3V,V,2V,0}，
{2V,0,3V,V,0,2V,V,3V,V,3V,2V,0,3V,V,0,2V}，
{2V,0,3V,V,0,2V,V,3V,3V,V,0,2V,V,3V,2V,0}，
{2V,0,3V,V,0,2V,V,3V,3V,V,2V,0,V,3V,0,2V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,V,3V,2V,0,3V,V}，
{3V,V,0,2V,V,3V,2V,0,0,2V,3V,V,2V,0,V,3V}，
{3V,V,0,2V,V,3V,2V,0,2V,0,V,3V,0,2V,3V,V}，
{3V,V,0,2V,V,3V,2V,0,2V,0,3V,V,0,2V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{3V,V,2V,0,V,3V,0,2V,0,2V,V,3V,2V,0,3V,V}，
{3V,V,2V,0,V,3V,0,2V,0,2V,3V,V,2V,0,V,3V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,V,3V,0,2V,3V,V}，
{3V,V,2V,0,V,3V,0,2V,2V,0,3V,V,0,2V,V,3V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
需要说明的是，对于客户侧为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G(包含“100G RS-FEC-Int”和“100G RS-FEC”两种模式)接口。若满足上述第一延迟取值集合{A}且V≥68时，32条数据流中的数据流0-15(或数据流16-31)经过延迟处理后每一次分别输出的16个符号中第a 0个符号、第a 1个符号、第a 4个符号、第a 5个符号、第a 8个符号、第a 9个符号、第a 12个符号、第a 13个符号来自8个不同的RS码字符号，第a 2个符号、第a 3个符号、第a 6个符号、第a 7个符号、第a 10个符号、第a 11个符号、第a 14个符号、第a 15个符号来自8个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
在上述基础上，第k组(0≤k<n/16)延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第四条件，具体地，该第四条件为：
第a 0条延迟线的延迟取值和第a 2条延迟线的延迟取值相等或相差2V个符号，
第a 1条延迟线的延迟取值和第a 3条延迟线的延迟取值相等或相差2V个符号，
第a 2条延迟线的延迟取值和第a 4条延迟线的延迟取值相等或相差2V个符号，
第a 3条延迟线的延迟取值和第a 5条延迟线的延迟取值相等或相差2V个符号，
第a 4条延迟线的延迟取值和第a 6条延迟线的延迟取值相等或相差2V个符号，
第a 5条延迟线的延迟取值和第a 7条延迟线的延迟取值相等或相差2V个符号，
第a 8条延迟线的延迟取值和第a 10条延迟线的延迟取值相等或相差2V个符号，
第a 9条延迟线的延迟取值和第a 11条延迟线的延迟取值相等或相差2V个符号，
第a 10条延迟线的延迟取值和第a 12条延迟线的延迟取值相等或相差2V个符号，
第a 11条延迟线的延迟取值和第a 13条延迟线的延迟取值相等或相差2V个符号，
第a 12条延迟线的延迟取值和第a 14条延迟线的延迟取值相等或相差2V个符号，
第a 13条延迟线的延迟取值和第a 15条延迟线的延迟取值相等或相差2V个符号。
在上述第一延迟取值集合{A}和第四条件的基础上，第二延迟取值集合{B}依次包括第k(0≤k<n/16)组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条 延迟线的延迟取值，第二延迟取值集合{B}包括下述项中的其中一项：
{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
{0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
{0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
{V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
{2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
{2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
{3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
{3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
{3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
{3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
{3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
在上述基础上，延迟线的编号取值集合{C}依次包括a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的取值，编号取值集合{C}包括下述项中的其中一项：
{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，
{0,1,2,3,4,5,6,7,8,9,10,11,14,15,12,13}，
{0,1,2,3,4,5,6,7,10,11,8,9,12,13,14,15}，
{0,1,2,3,4,5,6,7,10,11,8,9,14,15,12,13}，
{0,1,2,3,6,7,4,5,8,9,10,11,12,13,14,15}，
{0,1,2,3,6,7,4,5,8,9,10,11,14,15,12,13}，
{0,1,2,3,6,7,4,5,10,11,8,9,12,13,14,15}，
{0,1,2,3,6,7,4,5,10,11,8,9,14,15,12,13}，
{2,3,0,1,4,5,6,7,8,9,10,11,12,13,14,15}，
{2,3,0,1,4,5,6,7,8,9,10,11,14,15,12,13}，
{2,3,0,1,4,5,6,7,10,11,8,9,12,13,14,15}，
{2,3,0,1,4,5,6,7,10,11,8,9,14,15,12,13}，
{2,3,0,1,6,7,4,5,8,9,10,11,12,13,14,15}，
{2,3,0,1,6,7,4,5,8,9,10,11,14,15,12,13}，
{2,3,0,1,6,7,4,5,10,11,8,9,12,13,14,15}，
{2,3,0,1,6,7,4,5,10,11,8,9,14,15,12,13}，
{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}，
{0,3,1,2,4,7,5,6,8,11,9,10,13,14,12,15}，
{0,3,1,2,4,7,5,6,9,10,8,11,12,15,13,14}，
{0,3,1,2,4,7,5,6,9,10,8,11,13,14,12,15}，
{0,3,1,2,5,6,4,7,8,11,9,10,12,15,13,14}，
{0,3,1,2,5,6,4,7,8,11,9,10,13,14,12,15}，
{0,3,1,2,5,6,4,7,9,10,8,11,12,15,13,14}，
{0,3,1,2,5,6,4,7,9,10,8,11,13,14,12,15}，
{1,2,0,3,4,7,5,6,8,11,9,10,12,15,13,14}，
{1,2,0,3,4,7,5,6,8,11,9,10,13,14,12,15}，
{1,2,0,3,4,7,5,6,9,10,8,11,12,15,13,14}，
{1,2,0,3,4,7,5,6,9,10,8,11,13,14,12,15}，
{1,2,0,3,5,6,4,7,8,11,9,10,12,15,13,14}，
{1,2,0,3,5,6,4,7,8,11,9,10,13,14,12,15}，
{1,2,0,3,5,6,4,7,9,10,8,11,12,15,13,14}，
{1,2,0,3,5,6,4,7,9,10,8,11,13,14,12,15}。
下面对本申请提供的几种数据交织的具体实现方式进行介绍。
需要说明的是，下面的几种实施方式将以n＝32为例进行介绍，第一符号集合包括32个第一符号子集。n条延迟线将包括2组，分别是第0组延迟线和第1组延迟线。具体地，32个第一符号子集的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31。b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14和b 15按顺序分别等于第0组延迟线的延迟线编号取值中a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15。b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、 b 30和b 31按顺序分别等于第1组延迟线的延迟线编号取值中a 0+16、a 1+16、a 2+16、a 3+16、a 4+16、a 5+16、a 6+16、a 7+16、a 8+16、a 9+16、a 10+16、a 11+16、a 12+16、a 13+16、a 14+16和a 15+16。应理解，第0组延迟线的延迟线编号取值a 0-a 15与第1组延迟线的延迟线编号取值a 0-a 15都可以是上述编号取值集合{C}中的任一种，并且，第0组延迟线的延迟线编号取值a 0-a 15与第1组延迟线的延迟线编号取值a 0-a 15可以相同，也可以不同。
需要说明的是，对于客户侧为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G(包含“100G RS-FEC-Int”和“100G RS-FEC”两种模式)接口。若满足上述第一延迟取值集合{A}且V≥68时，32条数据流经过延迟处理后每一次分别输出的32个符号中第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号，和第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号(或者和第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号)来自16个不同的RS码字符号，32个符号中第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号，和第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号(或者和第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号)来自16个不同的RS码字符号，通过这种延迟设计方式便于后面采用实现简单且时延较低的交织处理方案以实现较好的级联FEC方案性能，减少整体传输方案时延。
第一种数据交织的实施方式：n＝32，m＝1，c＝8，r＝4。即每个第一符号集合包括32个第一符号子集，每个第一符号子集包含1个符号。每个第二符号集合包含4个第二符号子集，每个第二符号子集包含8个符号。
每个所述第二符号子集中的8个符号满足第五条件，具体地，第五条件包括下述条件中的任一种：
每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集。
每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集。
每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集、第b 29个第一符号子集。
每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号 子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
在一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，x＝i+j*4，0≤i<4,0≤j<8。具体地，按照这种数据交织规则可以得到如下表1所示第二符号集合，每一行表示一个第二符号子集。如表1所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集的符号。需要说明的是，将表1中任意两行的位置调换也属于本申请提供的数据交织规则，将表1中每一行中的8个数字调换位置也属于本申请提供的数据交织规则。
表1
0 4 8 12 16 20 24 28
1 5 9 13 17 21 25 29
2 6 10 14 18 22 26 30
3 7 11 15 19 23 27 31
在另一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000059
Figure PCTCN2022110483-appb-000060
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000061
表示Y除以Z后的商。具体地，按照这种数据交织规则可以得到如下表2所示第二符号集合，每一行表示一个第二符号子集。如表2所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集的符号。需要说明的是，将表2中任意两行的位置调换也属于本申请提供的数据交织规则，将表2中每一行中的8个数字调换位置也属于本申请提供的数据交织规则。
表2
0 1 4 5 8 9 12 13
2 3 6 7 10 11 14 15
16 17 20 21 24 25 28 29
18 19 22 23 26 27 30 31
第二种数据交织的实施方式：n＝32，m＝1，c＝16，r＝2。即每个第一符号集合包括32个第一符号子集，每个第一符号子集包含1个符号。每个第二符号集合包含2个第二符号子集，每个第二符号子集包含16个符号。
每个所述第二符号子集中的16个符号满足第六条件，具体地，第六条件包括下述条件中的任一种：
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个 第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000062
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000063
表示Y除以Z后的商。具体地，按照这种数据交织规则可以得到如下表3所示第二符号集合，每一行表示一个第二符号子集。如表3所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集的符号。需要说明的是，将表3中任意两行的位置调换也属于本申请提供的数据交织规则，将表3中每一行中的16个数字调换位置也属于本申请提供的数据交织规则。
表3
0 4 8 12 16 20 24 28 1 5 9 13 17 21 25 29
2 6 10 14 18 22 26 30 3 7 11 15 19 23 27 31
在另一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000064
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000065
表示Y除以Z后的商。具体地，按照这种数据交织规则可以得到如下表4所示第二符号集合，每一行表示一个第二符号子集。如表4所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集的符号。需要说明的是，将表4中任意两行的位置调换也属于本申请提供的数据交织规则，将表4中每一行中的16个数字调换位置也属于本申请提供的数据交织规则。
表4
0 1 4 5 8 9 12 13 16 17 20 21 24 25 28 29
2 3 6 7 10 11 14 15 18 19 22 23 26 27 30 31
在另一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，
Figure PCTCN2022110483-appb-000066
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000067
表示Y除以Z后的商。具体地，按照这种数据交织规则可 以得到如下表5所示第二符号集合，每一行表示一个第二符号子集。如表5所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x个第一符号子集的符号。需要说明的是，将表5中任意两行的位置调换也属于本申请提供的数据交织规则，将表5中每一行中的16个数字调换位置也属于本申请提供的数据交织规则。
表5
0 1 4 5 8 9 12 13 18 19 22 23 26 27 30 31
2 3 6 7 10 11 14 15 16 17 20 21 24 25 28 29
第三种数据交织的实施方式：n＝32，m＝3，c＝12，r＝8。即每个第一符号集合包括32个第一符号子集，每个第一符号子集包含3个符号。每个第二符号集合包含8个第二符号子集，每个第二符号子集包含12个符号。
每个所述第二符号子集中的12个符号满足第七条件，具体地，第七条件包括下述条件中的任一种：
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中某4个第一符号子集。
每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第 一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中4个第一符号子集。
每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集。
每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第 一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集。
每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集。
每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
在一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000068
个符号，
Figure PCTCN2022110483-appb-000069
Figure PCTCN2022110483-appb-000070
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000071
表示Y除以Z后的商。具体地，按照这种数据交织规则可以得到如下表6所示第二符号集合，每一行表示一个第二符号子集。如表6所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中的第
Figure PCTCN2022110483-appb-000072
个符号。需要说明的是，将表6中任意两行的位置调换也属于本申请提供的数据交织规则，将表6中每一行中的12个数字调换位置也属于本申请提供的数据交织规则。
表6
0 4 8 12 16 20 1 5 9 13 17 21
24 28 32 36 40 44 25 29 33 37 41 45
48 52 56 60 64 68 49 53 57 61 65 69
72 76 80 84 88 92 73 77 81 85 89 93
2 6 10 14 18 22 3 7 11 15 19 23
26 30 34 38 42 46 27 31 35 39 43 47
50 54 58 62 66 70 51 55 59 63 67 71
74 78 82 86 90 94 75 79 83 87 91 95
在另一种可能的实施方式中，第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000073
个符号，
Figure PCTCN2022110483-appb-000074
Figure PCTCN2022110483-appb-000075
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000076
表示Y除以Z后的商。具体地，按照这种数据交织规则可以得到如下表7所示第二符号集合，每一行表示一个第二符号子集。如表7所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中的第
Figure PCTCN2022110483-appb-000077
个符号。需要说明 的是，将表7中任意两行的位置调换也属于本申请提供的数据交织规则，将表7中每一行中的12个数字调换位置也属于本申请提供的数据交织规则。
表7
0 1 4 5 8 9 12 13 16 17 20 21
2 3 6 7 10 11 14 15 18 19 22 23
24 25 28 29 32 33 36 37 40 41 44 45
26 27 30 31 34 35 38 39 42 43 46 47
48 49 52 53 56 57 60 61 64 65 68 69
50 51 54 55 58 59 62 63 66 67 70 71
72 73 76 77 80 81 84 85 88 89 92 93
74 75 78 79 82 83 86 87 90 91 94 95
在另一种可能的实施方式中，每个第二符号子集中的12个符号满足第八条件，第八条件包括：每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第k 1个第一符号子集中第0个符号、第k 1+8个第一符号子集中第0个符号、第k 1+16个第一符号子集中第0个符号和第k 1+24个第一符号子集中第0个符号，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第k 2个第一符号子集中第1个符号、第k 2+8个第一符号子集中第1个符号、第k 2+16个第一符号子集中第1个符号和第k 2+24个第一符号子集中第1个符号，每个所述第二符号子集中的其他4个符号分别来自所述第一符号集合中第k 3个第一符号子集中第2个符号、第k 3+8个第一符号子集中第2个符号、第k 3+16个第一符号子集中第2个符号和第k 3+24个第一符号子集中第2个符号，其中，k 1、k 2和k 3互不相等，所述n条延迟线中第16k 1+z 1条延迟线的延迟取值与第16k 1+z 1+2条延迟线的延迟取值相等或相差2V。
第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
Figure PCTCN2022110483-appb-000078
个符号，
Figure PCTCN2022110483-appb-000079
Figure PCTCN2022110483-appb-000080
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000081
表示Y除以Z后的商，G为2、6、10、14、18、22、26或30。具体地，G＝2时，按照这种数据交织规则可以得到如下表8所示第二符号集合，每一行表示一个第二符号子集。如表8所示，第i行第j列的数字x，表明交织得到的第二符号集合中第i个第二符号子集中第j个符号来自第一符号集合中第b x％32个第一符号子集中的第
Figure PCTCN2022110483-appb-000082
个符号。需要说明的是，将表8中任意两行的位置调换也属于本申请提供的数据交织规则，将表8中每一行中的12个数字调换位置也属于本申请提供的数据交织规则。
表8
0 8 16 24 34 42 50 58 68 76 84 92
1 9 17 25 35 43 51 59 69 77 85 93
2 10 18 26 36 44 52 60 70 78 86 94
3 11 19 27 37 45 53 61 71 79 87 95
4 12 20 28 38 46 54 62 72 80 88 64
5 13 21 29 39 47 55 63 73 81 89 65
6 14 22 30 40 48 56 32 74 82 90 66
7 15 23 31 41 49 57 33 75 83 91 67
下面提供几个具体地实施例对上述图10所描述的数据交织方法的完整流程进行介绍。
实施例1：n＝32，32条延迟线包括2组，每组包括16条延迟线。每组16条延迟线a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的编号取值为{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}。32个第一符号子集b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31的编号取值为{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15，16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31}。
图13为本申请实施例中32条延迟线的一种分布示意图。如图13所示，32条数据流分别对应32条延迟线，延迟线可以包括0、Q、2Q或3Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号或3V个符号，其中V＝Q*d。每组16条延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的的延迟取值为{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}。相应的，延迟线0-31的延迟符号个数分别为{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}。具体地，延迟器从每一条延迟线最右边的存储单元输出d个符号以得到32*d个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d个符号。进而，32条数据流中将各自获取d个符号分别写入32条延迟线中最左边的存储单元。应理解，当延迟线包含0个存储单元(如图13中延迟线0、2、5、7、16、18、21、23)，该延迟线输出的d个符号为当前操作从对应的PCS或FEC通道数据流中获取的d个符号。应理解，每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000083
次延迟操作获取
Figure PCTCN2022110483-appb-000084
个符号，且
Figure PCTCN2022110483-appb-000085
其中
Figure PCTCN2022110483-appb-000086
为正整数。
交织器从延迟后的32条数据流各获取L*m个符号，得到L个第一符号集合。每个第一符号集合包含32个第一符号子集，每个第一符号子集包含m个符号。每个第一符号集合的第h个(0≤h<32)第一符号子集中m个符号来自从延迟后的数据流h。交织器对L个第一符号集合分别进行交织得到L个第二符号集合，其中，第二符号集合包含r×c个符号。每个第二符号集合包含r个第二符号子集，每个第二符号子集包含c个符号，其中，32×m＝r×c。
需要说明的是，第一符号集合也可以是一个包含32行m列符号的符号矩阵，称为第一符号矩阵。第二符号集合也可一个包含r行c列符号的符号矩阵，称为第二符号矩阵。此时，从延迟后的数据流h获取的L*m个符号分别送入L个第一符号矩阵中第h行的m列。每个第一符号矩阵第h行共m个符号各来自延迟后的数据流h。交织器对L个第一符号矩阵的32×m个符号分别进行交织得到L个第二符号矩阵，其中，第二符号矩阵包含r行c列个符号。
图14为本申请实施例中对L个第一符号矩阵进行交织的示意图。如图14所示，在一种可能的实施方式中，交织器包括L个交织子单元，L个交织子单元分别对L个第一符号矩阵进行交织获得L个第二符号矩阵。具体地，数据划分单元
Figure PCTCN2022110483-appb-000087
从延迟后的数据流h(0≤h<32)获取到L*m个符号，L*m个符号包括L组，每组m个符号。L组符号分别送入L个第一符号矩阵中第h行。在另一种可能的实施方式中，交织器无需划分多个交织子单元，交织器对第一符 号矩阵进行交织得到第二符号矩阵，并重复L次该操作以得到L个第二符号矩阵。在又一种可能的实施方式中，交织器无需划分多个交织子单元，交织器从延迟后的n条数据流获取L*n*m个符号后得到一个符号矩阵，该符号矩阵包含n行L*m列符号，可以视为上述L个第一符号矩阵组合而成的一个符号矩阵。类似地，交织器对上述包含n行L*m列符号的符号矩阵进行交织后得到另一个符号矩阵，该另一个符号矩阵包含包含L*r行c列符号，可以视为上述L个第二符号矩阵组合而成的一个符号矩阵。
作为一个示例，第一符号矩阵包括32行1列个符号，第二符号矩阵包括2行16列个符号，且L＝1、Q＝68、d＝1。即交织器从延迟后的32条数据流中各获取1个符号，延迟线中每个存储单元D存储d＝1个符号，每个符号包括10个比特。V＝Q*d＝68，每条延迟线的延迟取值为0个符号、68个符号、136个符号或204个符号。具体地，32条延迟线的延迟取值可以如下表9所示。
表9
Figure PCTCN2022110483-appb-000088
第二符号矩阵中第i行第j列(0≤i<2,0≤j<16)的符号来自第一符号矩阵中第b x＝x行的符号，其中非负整数
Figure PCTCN2022110483-appb-000089
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000090
表示Y除以Z后的商。该数据交织规则可用如下表10表示，其中表10中第i行第j列的数字x，表明第二符号矩阵中第i行第j列的符号来自第一符号矩阵中第b x＝x行第0列的符号，0≤i<2，0≤j<16，0≤x<32。交织器输出第二符号矩阵后，内码编码装置将分别对第二符号矩阵中2行的16个符号进行内码编码得到2个码字。当内码编码采用Hamming(170,160)时，交织器输出的32个符号总共320个比特进行内码编码后可得到2个内码码字，总共2×170＝340个比特。
表10
0 1 4 5 8 9 12 13 16 17 20 21 24 25 28 29
2 3 6 7 10 11 14 15 18 19 22 23 26 27 30 31
上述示例给出了L＝1的实施方式，在此基础上还可以扩展到L＞1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝2，d＝2，Q＝34，V＝Q*d＝68。交织器输出L＝2个2×16的第二符号矩阵，内码编码得到2*L＝4个码字。
L＝3，d＝3，Q＝24，V＝Q*d＝72。交织器输出L＝3个2×16的第二符号矩阵，内码编码得到2*L＝6个码字。
L＝4，d＝4，Q＝17，V＝Q*d＝68。交织器输出L＝4个2×16的第二符号矩阵，内码编码得到2*L＝8个码字。
L＝5，d＝5，Q＝14，V＝Q*d＝70。交织器输出L＝5个2×16的第二符号矩阵，内码编码得到2*L＝10个码字。
L＝6，d＝6，Q＝12，V＝Q*d＝72。交织器输出L＝6个2×16的第二符号矩阵，内码编码得到2*L＝12个码字。
L＝8，d＝8，Q＝9，V＝Q*d＝72。交织器输出L＝8个2×16的第二符号矩阵，内码编码得到2*L＝16个码字。
L＝12，d＝12，Q＝6，V＝Q*d＝72。交织器输出L＝12个2×16的第二符号矩阵，内码编码得到2*L＝24个码字。
L＝16，d＝16，Q＝5，V＝Q*d＝80。交织器输出L＝16个2×16的第二符号矩阵，内码编码得到2*L＝32个码字。
下面以L＝5为例展开介绍，第一符号矩阵包含32行1列个符号，第二符号矩阵包含2行16列个符号。交织器可以采用如上图14所示的结构，即交织器包括5个交织子单元。延迟线中每个存储单元D可存储d＝5个符号，每个符号包括10个比特，每条延迟线的延迟取值为0个符号，70个符号，140个符号，或210个符号。具体地，32条延迟线的延迟取值可以如下表11所示。
表11
Figure PCTCN2022110483-appb-000091
图15为本申请实施例中在L＝5场景下的数据交织示意图。基于L＝1场景下提供的交织规则，即第二符号矩阵中第i行第j列(0≤i<2,0≤j<16)的符号来自第一符号矩阵中第b x＝x行的符号，其中非负整数
Figure PCTCN2022110483-appb-000092
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000093
表示Y除以Z后的商。如图15所示，通过5个交织子单元分别对5个第一符号矩阵进行交织即可得到5个第二符号矩阵，第一符号矩阵中的数字表示第一符号矩阵的行数，第二符号矩阵中的数字x表示第二符号矩阵中该位置的符号来自于第一符号矩阵中第x行。交织器输出5个第二符号矩阵后，内码编码装置将分别对5个第二符号矩阵中每行的16个符号进行内码编码得到2×L＝10个码字。当内码编码采用Hamming(170,160)时，交织器输出的160个符号总共1600个比特进行内码编码后可得到10个内码码字，总共10×170＝1700个比特。
本实施例中，当L＝1且d＝1时，32条延迟线中最长延迟为3V＝3Q×d＝3*68*1＝204个符号，即2040比特。当L＝5且d＝5时，32条延迟线中最长延迟为3V＝3Q×d＝3*14*5＝210个符号，即2100比特。所需的延迟较短。当内码编码采用Hamming(170,160)时，每个Hamming信息位160个比特总共16个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的16个符号来自于16个不同外码码字，使得整体级联FEC方案性能较好。应理解，在某些要求超低时延的场景中，可以采用更低的V取值，此时每个Hamming信息位的16个符号来自于少于16个不同外码码字符号，性能稍有劣化，但其对应的整体传输时延较低。
实施例2：n＝32，32条延迟线包括2组，每组包括16条延迟线。每组16条延迟线a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的编号取值为{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}。32个第一符号子集b 0、b 1、b 2、b 3、b 4、b 5、 b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31的编号取值为{0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14，16,19,17,18,20,23,21,22,24,27,25,26,28,31,29,30}。
图16为本申请实施例中32条延迟线的另一种分布示意图。如图16所示，32条数据流分别对应32条延迟线，延迟线可以包括0、Q、2Q或3Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号或3V个符号，其中V＝Q*d。每组16条延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的的延迟取值为{0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}。相应的，延迟线0-31的延迟符号个数分别为{0,0,2V,2V,2V,2V,0,0,V,V,3V,3V,3V,3V,V,V,0,0,2V,2V,2V,2V,0,0,V,V,3V,3V,3V,3V,V,V}。具体地，延迟器从每一条延迟线最右边的存储单元输出d个符号以得到32*d个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d个符号。进而，32条数据流中将各自获取d个符号分别写入32条延迟线中最左边的存储单元。应理解，当延迟线包含0个存储单元(如图16中延迟线0、1、6、7、16、17、22、23)，该延迟线输出的d个符号为当前操作从对应的PCS或FEC通道数据流中获取的d个符号。应理解，每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000094
次延迟操作获取
Figure PCTCN2022110483-appb-000095
个符号，且
Figure PCTCN2022110483-appb-000096
其中
Figure PCTCN2022110483-appb-000097
为正整数。
交织器从延迟后的32条数据流各获取L*m个符号，得到L个第一符号集合。每个第一符号集合包含32个第一符号子集，每个第一符号子集包含m个符号。每个第一符号集合的第h个(0≤h<32)第一符号子集中m个符号来自从延迟后的数据流h。交织器对L个第一符号集合分别进行交织得到L个第二符号集合，其中，第二符号集合包含r×c符号。每个第二符号集合包含r个第二符号子集，每个第二符号子集包含c个符号，其中，32×m＝r×c。
需要说明的是，第一符号集合也可以是一个包含32行m列符号的符号矩阵，称为第一符号矩阵。第二符号集合也可一个包含r行c列符号的符号矩阵，称为第二符号矩阵。此时，从延迟后的数据流h获取的L*m个符号分别送入L个第一符号矩阵中第h行的m列。每个第一符号矩阵第h行共m个符号各来自延迟后的数据流h。交织器对L个第一符号矩阵的32×m个符号分别进行交织得到L个第二符号矩阵，其中，第二符号矩阵包含r行c列个符号。
如图14所示，在一种可能的实施方式中，交织器包括L个交织子单元，L个交织子单元分别对L个第一符号矩阵进行交织获得L个第二符号矩阵。具体地，数据划分单元
Figure PCTCN2022110483-appb-000098
从延迟后的数据流h(0≤h<32)获取到L*m个符号，L*m个符号包括L组，每组m个符号。L组符号分别送入L个第一符号矩阵中第h行。在另一种可能的实施方式中，交织器无需划分多个交织子单元，交织器对第一符号矩阵进行交织得到第二符号矩阵，并重复L次该操作以得到L个第二符号矩阵。在又一种可能的实施方式中，交织器无需划分多个交织子单元，交织器从延迟后的n条数据流获取L*n*m个符号后得到一个符号矩阵，该符号矩阵包含n行L*m列符号，可以视为上述L个第一符号矩阵组合而成的一个符号矩阵。类似地，交织器对上述包含n行L*m列符号的符号矩阵进行交织后得到另一个符号矩阵，该另一个符号矩阵包含包含L*r行c列符号，可以视为上述L个第二符号矩阵组合而成的一个符号矩阵。
作为一个示例，第一符号矩阵包括32行3列个符号，第二符号矩阵包括8行12列个符号，且L＝1、Q＝24、d＝3。即交织器从延迟后的32条数据流中各获取3个符号，延迟线中每个存储单元D存储d＝3个符号，每个符号包括10个比特。V＝Q*d＝72，每条延迟线的延迟取值为0个符号、72个符号、144个符号或216个符号。具体地，32条延迟线的延迟取值可以如下表12所示。
表12
Figure PCTCN2022110483-appb-000099
第二符号矩阵中第i行第j列(0≤i<8,0≤j<12)的符号来自第一符号矩阵中第b x％32行第
Figure PCTCN2022110483-appb-000100
列的符号，其中
Figure PCTCN2022110483-appb-000101
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000102
表示Y除以Z后的商，该数据交织规则可用如下表13表示。其中表13中第i行第j列的数字x，表明第二符号矩阵中第i行第j列的符号来自第一符号矩阵中x％32行第
Figure PCTCN2022110483-appb-000103
列的符号，0≤i<8，0≤j<12，0≤x<96。相应的，第二符号矩阵中第i行第j列(0≤i<8,0≤j<12)的符号来自第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000104
列的符号，其中
Figure PCTCN2022110483-appb-000105
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000106
表示Y除以Z后的商，该数据交织规则可用如下表14表示。其中表14中第i行第j列的数字x，表明第二符号矩阵中第i行第j列的符号来自第一符号矩阵中x％32行第
Figure PCTCN2022110483-appb-000107
列的符号，0≤i<8，0≤j<12，0≤x<96。交织器输出第二符号矩阵后，内码编码装置将分别对第二符号矩阵中每行的12个符号进行内码编码得到8个码字。当内码编码采用Hamming(128,120)时，交织器输出的96个符号总共960个比特进行内码编码后可得到8个内码码字，总共8×128＝1024个比特。
表13
0 4 8 12 16 20 1 5 9 13 17 21
24 28 32 36 40 44 25 29 33 37 41 45
48 52 56 60 64 68 49 53 57 61 65 69
72 76 80 84 88 92 73 77 81 85 89 93
2 6 10 14 18 22 3 7 11 15 19 23
26 30 34 38 42 46 27 31 35 39 43 47
50 54 58 62 66 70 51 55 59 63 67 71
74 78 82 86 90 94 75 79 83 87 91 95
表14
0 4 8 12 16 20 3 7 11 15 19 23
24 28 32 36 40 44 27 31 35 39 43 47
48 52 56 60 64 68 51 55 59 63 67 71
72 76 80 84 88 92 75 79 83 87 91 95
1 5 9 13 17 21 2 6 10 14 18 22
25 29 33 37 41 45 26 30 34 38 42 46
49 53 57 61 65 69 50 54 58 62 66 70
73 77 81 85 89 93 74 78 82 86 90 94
上述示例给出了L＝1的实施方式，在此基础上还可以扩展到L＞1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝2，d＝6，Q＝12，V＝Q*d＝72。交织输出L＝2个8×12的第二符号矩阵，内码编码得到8*L＝16个码字。
L＝3，d＝9，Q＝8，V＝Q*d＝72。交织输出L＝3个8×12的第二符号矩阵，内码编码得到8*L＝24个码字。
L＝4，d＝12，Q＝6，V＝Q*d＝72。交织输出L＝4个8×12的第二符号矩阵，内码编码得到8*L＝32个码字。
下面以L＝4为例展开介绍，第一符号矩阵包含32行3列个符号，第二符号矩阵包含8行12列个符号。交织器可以采用如上图14所示的结构，即交织器包括4个交织子单元，通过4个交织子单元分别对4个第一符号矩阵进行交织即可得到4个第二符号矩阵。延迟线中每个存储单元D可存储d＝12个符号，每个符号包括10个比特，每条延迟线的延迟取值为0个符号，72个符号，144个符号，或216个符号。交织器输出4个第二符号矩阵后，内码编码装置将分别对4个第二符号矩阵中每行的12个符号进行内码编码得到8×L＝32个码字。当内码编码采用Hamming(128,120)时，交织器输出的384个符号总共3840个比特进行内码编码后可得到32个内码码字，总共32×128＝4096个比特。
本实施例中，32条延迟线中最长延迟为3Q×d＝216个符号，即2160比特，所需的延迟较短。当内码编码采用Hamming(128,120)时，每个Hamming信息位120个比特总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字，使得整体级联FEC方案性能较好。 应理解，在某些要求超低时延的场景中，可以采用更低的V取值，此时每个Hamming信息位的12个符号来自于少于12个不同外码码字符号，性能稍有劣化，但其对应的整体传输时延较低。
实施例3：n＝32，32条延迟线包括2组，每组包括16条延迟线。每组16条延迟线a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的编号取值为{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}。32个第一符号子集b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31的编号取值为{0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15，16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31}。
图17为本申请实施例中32条延迟线的另一种分布示意图。如图17所示，32条数据流分别对应32条延迟线，延迟线可以包括0、Q、2Q或3Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号或3V个符号，其中V＝Q*d。每组16条延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的的延迟取值为{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}。相应的，延迟线0-31的延迟符号个数分别为{3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0，3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}。具体地，延迟器从每一条延迟线最右边的存储单元输出d个符号以得到32*d个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d个符号。进而，32条数据流中将各自获取d个符号分别写入32条延迟线中最左边的存储单元。应理解，当延迟线包含0个存储单元(如图17中延迟线9、10、12、15、25、26、28、31)，该延迟线输出的d个符号为当前操作从对应的PCS或FEC通道数据流中获取的d个符号。应理解，每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000108
次延迟操作获取
Figure PCTCN2022110483-appb-000109
个符号，且
Figure PCTCN2022110483-appb-000110
其中
Figure PCTCN2022110483-appb-000111
为正整数。
交织器从延迟后的32条数据流各获取L*m个符号，得到L个第一符号集合。每个第一符号集合包含32个第一符号子集，每个第一符号子集包含m个符号。每个第一符号集合的第h个(0≤h<32)第一符号子集中m个符号来自从延迟后的数据流h。交织器对L个第一符号集合分别进行交织得到L个第二符号集合，其中，第二符号集合包含r×c符号。每个第二符号集合包含r个第二符号子集，每个第二符号子集包含c个符号，其中，32×m＝r×c。
需要说明的是，第一符号集合也可以是一个包含32行m列符号的符号矩阵，称为第一符号矩阵。第二符号集合也可一个包含r行c列符号的符号矩阵，称为第二符号矩阵。此时，从延迟后的数据流h获取的L*m个符号分别送入L个第一符号矩阵中第h行的m列。每个第一符号矩阵第h行共m个符号各来自延迟后的数据流h。交织器对L个第一符号矩阵的32×m个符号分别进行交织得到L个第二符号矩阵，其中，第二符号矩阵包含r行c列个符号。
如图17所示，在一种可能的实施方式中，交织器包括L个交织子单元，L个交织子单元分别对L个第一符号矩阵进行交织获得L个第二符号矩阵。具体地，数据划分单元
Figure PCTCN2022110483-appb-000112
从延迟后的数据流h(0≤h<32)获取到L*m个符号，L*m个符号包括L组，每组m个符号。L组符 号分别送入L个第一符号矩阵中第h行。在另一种可能的实施方式中，交织器无需划分多个交织子单元，交织器对第一符号矩阵进行交织得到第二符号矩阵，并重复L次该操作以得到L个第二符号矩阵。在又一种可能的实施方式中，交织器无需划分多个交织子单元，交织器从延迟后的n条数据流获取L*n*m个符号后得到一个符号矩阵，该符号矩阵包含n行L*m列符号，可以视为上述L个第一符号矩阵组合而成的一个符号矩阵。类似地，交织器对上述包含n行L*m列符号的符号矩阵进行交织后得到另一个符号矩阵，该另一个符号矩阵包含包含L*r行c列符号，可以视为上述L个第二符号矩阵组合而成的一个符号矩阵。
作为一个示例，第一符号矩阵包括32行3列个符号，第二符号矩阵包括8行12列个符号，且L＝2、Q＝12、d＝6。即交织器从延迟后的32条数据流中各获取6个符号，延迟线中每个存储单元D存储d＝6个符号，每个符号包括10个比特。V＝Q*d＝72，每条延迟线的延迟取值为0个符号、72个符号、144个符号或216个符号。具体地，32条延迟线的延迟取值可以如下表15所示。
表15
Figure PCTCN2022110483-appb-000113
第二符号矩阵中第i行第j列(0≤i<8,0≤j<12)的符号来自第一符号矩阵中第b x％32＝x％32行第
Figure PCTCN2022110483-appb-000114
列的符号，其中
Figure PCTCN2022110483-appb-000115
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000116
表示Y除以Z后的商，该数据交织规则可用如下表16表示。
表16
0 8 16 24 34 42 50 58 68 76 84 92
1 9 17 25 35 43 51 59 69 77 85 93
2 10 18 26 36 44 52 60 70 78 86 94
3 11 19 27 37 45 53 61 71 79 87 95
4 12 20 28 38 46 54 62 72 80 88 64
5 13 21 29 39 47 55 63 73 81 89 65
6 14 22 30 40 48 56 32 74 82 90 66
7 15 23 31 41 49 57 33 75 83 91 67
其中表16中第i行第j列的数字x，表明第二符号矩阵中第i行第j列的符号来自第一符号矩阵中x％32行第
Figure PCTCN2022110483-appb-000117
列的符号，0≤i<8，0≤j<12，0≤x<96。交织器输出2个第二符号矩阵后，编码装置将分别对2个第二符号矩阵中每行的12个符号进行内码编码得到16个码字。当内码编码采用Hamming(128,120)时，交织器输出的192个符号总共1920个比特进行内码编码后可得到16个内码码字，总共16×128＝2048个比特。
本实施例中，32条延迟线中最长延迟为3V＝3Q×d＝216个符号，即2160比特，所需的延迟较短。当内码编码采用Hamming(128,120)时，每个Hamming信息位120个比特总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于不少于10个不同外码码字，使得整体级联FEC方案性能较好。
应理解，上述示例给出了L＝2的实施方式，在此基础上还可以扩展到其他采用L值的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍。
实施例4：区别于实施例3，本实施例4采用不同的交织规则。第一符号矩阵包括32行3列个符号，第二符号矩阵包括8行12列个符号，且L＝2、Q＝12、d＝6。即交织器从延迟后的32条数据流中各获取6个符号，延迟线中每个存储单元D存储d＝6个符号，每个符号包括10个比特。V＝Q*d＝72，每条延迟线的延迟取值为0个符号、72个符号、144个符号或216个符号。具体地，32条延迟线的延迟取值可以如实施例3中表15所示。第二符号矩阵中第i行第j列(0≤i<8,0≤j<12)的符号来自第一符号矩阵中第b x％32＝x％32行第
Figure PCTCN2022110483-appb-000118
列的符号，其中
Figure PCTCN2022110483-appb-000119
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000120
表示Y除以Z后的商，该数据交织规则可用如下表17表示。
表17
0 1 4 5 8 9 12 13 16 17 20 21
2 3 6 7 10 11 14 15 18 19 22 23
24 25 28 29 32 33 36 37 40 41 44 45
26 27 30 31 34 35 38 39 42 43 46 47
48 49 52 53 56 57 60 61 64 65 68 69
50 51 54 55 58 59 62 63 66 67 70 71
72 73 76 77 80 81 84 85 88 89 92 93
74 75 78 79 82 83 86 87 90 91 94 95
其中表17中第i行第j列的数字x，表明第二符号矩阵中第i行第j列的符号来自第一符号矩阵中x％32行第
Figure PCTCN2022110483-appb-000121
列的符号，0≤i<8，0≤j<12，0≤x<96。
交织器输出2个第二符号矩阵后，内码编码装置将分别对2个第二符号矩阵中每行的12个符号进行内码编码得到16个码字。当内码编码采用Hamming(128,120)时，交织器输出的192个符号总共1920个比特进行内码编码后可得到16个内码码字，总共16×128＝2048个比特。
本实施例中，32条延迟线中最长延迟为3V＝3Q×d＝216个符号，即2160比特，所需的延迟较短。当内码编码采用Hamming(128,120)时，每个Hamming信息位120个比特总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字，使得整体级联FEC方案性能较好。
实施例5：n＝32，32条延迟线包括2组，每组包括16条延迟线。
如上图13所示，32条数据流分别对应32条延迟线，延迟线可以包括0、Q、2Q或3Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号或3V个符号，V为大于或等于68的整数。具体地，延迟器从每一条延迟线最右边的存储单元输出d个符号以得到32*d个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d个符号。进而，32条数据流中将各自提取d个符号分别写入32条延迟线中最左边的存储单元。应理解，当延迟线包含0个存储单元，该延迟线输出的d个符号为当前操作从对应的PCS或FEC通道数据流中获取的d个符号。应理解，每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000122
次延迟获取
Figure PCTCN2022110483-appb-000123
个符号，且
Figure PCTCN2022110483-appb-000124
其中
Figure PCTCN2022110483-appb-000125
为正整数。
交织器从延迟后的32条数据流各获取L*m个符号，得到L个第一符号集合。每个第一符号集合包含32个第一符号子集，每个第一符号子集包含m个符号。每个第一符号集合的第h个(0≤h<32)第一符号子集中m个符号来自从延迟后的数据流h。交织器对L个第一符号集合分别进行交织得到L个第二符号集合，其中，第二符号集合包含r×c符号。每个第二符号集合包含r个第二符号子集，每个第二符号子集包含c个符号，其中，32×m＝r×c。
需要说明的是，第一符号集合也可以是一个包含32行m列符号的符号矩阵，称为第一符号矩阵。第二符号集合也可一个包含r行c列符号的符号矩阵，称为第二符号矩阵。此时，从延迟后的数据流h获取的L×m个符号分别送入L个第一符号矩阵中第h行的m列。每个第一符号矩阵第h行共m个符号各来自延迟后的数据流h。交织器对L个第一符号矩阵的32×m个符号分别进行交织得到L个第二符号矩阵，其中，第二符号矩阵包含r行c列个符号。
如图14所示，在一种可能的实施方式中，交织器包括L个交织子单元，L个交织子单元分别对L个第一符号矩阵进行交织获得L个第二符号矩阵。具体地，数据划分单元
Figure PCTCN2022110483-appb-000126
从延迟后的数据流h(0≤h<32)获取到L×m个符号，L×m个符号包括L组，每组m个符号。L组符号分别送入L个第一符号矩阵中第h行。在另一种可能的实施方式中，交织器无需划分多个交织子单元，交织器对第一符号矩阵进行交织得到第二符号矩阵，并重复L次该操作以得到L个第二符号矩阵。
作为一个示例，第一符号矩阵包括32行16列个符号，第二符号矩阵包括32行16列个 符号，且L＝1、Q＝9、d＝8。即交织器从延迟后的32条数据流中各获取16个符号，延迟线中每个存储单元D存储d＝8个符号，每个符号包括10个比特。V＝Q×d＝72，每条延迟线的延迟取值为0个符号、72个符号、144个符号或204个符号。具体地，32条延迟线的延迟取值可以如下表18所示。
表18
Figure PCTCN2022110483-appb-000127
第一符号矩阵到第二符号的交织规则可以如下表19表示。表格中的第i行第j列数字k表示第二符号矩阵中第i行第j列的符号来自第一符号矩阵中第k行第j列的符号。需要说明的是，将表19中任意两行的位置调换也属于本申请提供的数据交织规则。
表19
Figure PCTCN2022110483-appb-000128
Figure PCTCN2022110483-appb-000129
作为另一个示例，第一符号矩阵包括32行12列个符号，第二符号矩阵包括32行12列个符号，且L＝1、Q＝12、d＝6。即交织器从延迟后的32条数据流中各获取12个符号，延迟线中每个存储单元D存储d＝6个符号，每个符号包括10个比特。V＝Q×d＝72，每条延迟线的延迟取值为0个符号、72个符号、144个符号或216个符号。具体地，32条延迟线的延迟取值可以如下表20所示。
表20
Figure PCTCN2022110483-appb-000130
第一符号矩阵到第二符号的交织规则可以如下表21表示。表格中的第i行第j列数字k表示第二符号矩阵中第i行第j列的符号来自第一符号矩阵中第k行第j列的符号。需要说明的是，将表21中任意两行的位置调换也属于本申请提供的数据交织规则。
表21
0 1 5 4 8 9 13 12 16 17 21 20
1 0 4 5 9 8 12 13 17 16 20 21
2 3 7 6 10 11 15 14 18 19 23 22
3 2 6 7 11 10 14 15 19 18 22 23
4 5 1 0 12 13 9 8 20 21 17 16
5 4 0 1 13 12 8 9 21 20 16 17
6 7 3 2 14 15 11 10 22 23 19 18
7 6 2 3 15 14 10 11 23 22 18 19
8 9 13 12 0 1 5 4 24 25 29 28
9 8 12 13 1 0 4 5 25 24 28 29
10 11 15 14 2 3 7 6 26 27 31 30
11 10 14 15 3 2 6 7 27 26 30 31
12 13 9 8 4 5 1 0 28 29 25 24
13 12 8 9 5 4 0 1 29 28 24 25
14 15 11 10 6 7 3 2 30 31 27 26
15 14 10 11 7 6 2 3 31 30 26 27
16 17 21 20 24 25 29 28 0 1 5 4
17 16 20 21 25 24 28 29 1 0 4 5
18 19 23 22 26 27 31 30 2 3 7 6
19 18 22 23 27 26 30 31 3 2 6 7
20 21 17 16 28 29 25 24 4 5 1 0
21 20 16 17 29 28 24 25 5 4 0 1
22 23 19 18 30 31 27 26 6 7 3 2
23 22 18 19 31 30 26 27 7 6 2 3
24 25 29 28 16 17 21 20 8 9 13 12
25 24 28 29 17 16 20 21 9 8 12 13
26 27 31 30 18 19 23 22 10 11 15 14
27 26 30 31 19 18 22 23 11 10 14 15
28 29 25 24 20 21 17 16 12 13 9 8
29 28 24 25 21 20 16 17 13 12 8 9
30 31 26 26 22 23 19 18 14 15 11 10
31 30 27 27 23 22 18 19 15 14 10 11
本实施例中，32条延迟线中最长延迟为3Q×d＝240个符号，即2400比特，所需的延迟较短。当结合表16的延迟取值和表17的交织规则内码编码采用Hamming(170,160)时，每个Hamming信息位160个比特总共16个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的16个符号来自于16个不同外码码字， 使得整体级联FEC方案性能较好。而当结合表18的延迟取值和表19的交织规则内码编码采用Hamming(128,120)时，每个Hamming信息位120个比特总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字，使得整体级联FEC方案性能较好。
需要说明的是，上述实施例给出了内码信息符号长度c＝8、12和16个符号的情况，也可拓展到内码信息符号长度为9、10、11、13、14、15的其他情况。32条数据流经过延迟处理后每一次分别输出的32个符号中第0组16个符号来自16个不同的RS码字符号。第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。32条数据流经过延迟处理后每一次分别输出的32个符号中第1组16个符号来自16个不同的RS码字符号。第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号。
或者，第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号。第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。
结合上述特征，可通过设计交织器使得交织器每行输出的c个符号来自c个不同的RS码字符号。下面以b i＝i为例给出一种交织方式。第一符号矩阵包含32行m列，第二符号矩阵包含r行c列，且32*m＝r*c。第一符号矩阵中第0组的16行符号依次包括第0、1、4、5、8、9、12、13、16、17、20、21、24、25、28、29行中符号。第一符号矩阵中第1组的16行符号依次包括第2、3、6、7、10、11、14、15、18、19、22、23、26、27、30、31行中符号。
具体地，所述第0组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第0组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第0组r/2行符号中第0行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第0组r/2行符号中第r/2-1行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。也就是说，第0组16行符号是按先从上往下后从左往右的方式依次获取c个符号作为第二符号矩阵中的一行，总共得到第二符号矩阵中r/2行。
同理，所述第二组16行符号按顺序排列，所述第1组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第1组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第1组r/2行符号中第0行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第1组r/2行符号中第r/2-1行的c个符号来自 所述第1组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。也就是说，第1组16行符号是按先从上往下后从左往右的方式依次获取c个符号，作为第二符号矩阵中的一行，总共得到第二符号矩阵中的r/2行。
更具体地，下面给出几种典型的参数组合：{m＝9,r＝32,c＝9}、{m＝5,r＝16,c＝10}、{m＝11,r＝32,c＝11}、{m＝13,r＝32,c＝13}、{m＝7,r＝16,c＝14}、{m＝15,r＝32,c＝15}。
需要说明的是，除了上述介绍的数据交织方法外，本申请还提供了另一种基于数据流分组的数据交织方法，下面进行介绍。
图18为本申请实施例中一种对数据流进行分组的示意图。如图18所示，将n条数据流包含g组，每一组包括p条数据流。其中，g为大于或等于1的整数，p为大于或等于1的整数，n＝g×p。具体地，数据流0、数据流1、…、数据流p-1属于同一组。数据流p、数据流p+1、…、数据流2p-1属于同一组。以此类推，数据流(g-1)p、数据流(g-1)p+1、…、数据流n-1属于同一组。相应的，延迟器中的n条延迟线也对应的包括g组，每一组包括p条延迟线。g组延迟线与g组数据流一一对应，每组延迟线中的p条延迟线分别包括0个存储单元、Q个存储单元、2Q个存储单元、…、(p-1)Q个存储单元，每个存储单元用于存储d个符号。其中，Q为大于或等于1的整数，d为大于或等于1的整数。也就是说，每组延迟线中的p条延迟线分别对应p个延迟取值，分别为0个符号、V个符号、2V个符号、…、(p-1)V个符号，其中，V＝Q×d。
图19为本申请实施例中一组延迟线的其中一种结构示意图。如图19所示，第0条延迟线具有(p-1)Q个存储单元，之后按照组内排序，每一条延迟线依次减少Q个存储单元，即第p-1条延迟线具有0个存储单元。图20为本申请实施例中一组延迟线的另一种结构示意图。如图20所示，第0条延迟线具有0个存储单元，之后按照组内排序，每一条延迟线依次增加Q个存储单元，即第p-1条延迟线具有(p-1)Q个存储单元。应理解，上述图19和图20只是提供了组内延迟线分配的两个示例，在实际应用中，只要满足每组延迟线中的p条延迟线分别对应p个延迟取值即可，也可以不采用上述依次递减或依次递增的延迟线分配方式，此处不再一一列举。
基于上述对延迟线的分组，相应的也需要对第一符号矩阵和第二符号矩阵进行分组。图21(a)为本申请实施例中对第一符号矩阵和第二符号矩阵进行分组的示意图。如图21(a)所示，第一符号矩阵中每一列的n个符号包括g个组，每一组包括p个符号。第二符号矩阵中每一行的c个符号包括s个组，每一组包括p个符号。其中，g为大于1的整数，s为大于1的整数，p为大于或等于1的整数。具体地，第二符号矩阵的其中一组p个符号来自第一符号矩阵的其中一组p个符号，并且，第二符号矩阵的每行中任意两组共2p个符号来自第一符号矩阵中的不同行。例如，如果第二符号矩阵中第0行第0组的p个符号来自第一符号矩阵中第0列第0组的p个符号，则第二符号矩阵中第0行其他组的符号不能来自第一符号矩阵中所有列中第0组的符号。
图21(b)为本申请实施例中另一种对第一符号矩阵和第二符号矩阵进行分组的示意图。如图21(b)所示，第一符号矩阵包含g个第一符号子矩阵，每个第一符号子矩阵包含p行m列，其中，g、p、m为大于或等于1的整数，且n＝p×g。第二符号矩阵包含g个第二符号子 矩阵，每个第二符号子矩阵包含r0行c列，其中，r0、c为大于或等于1的整数，且r＝r0×g，p×m＝r0×c。第一符号子矩阵i(0≤i<g)进行交织得到第二符号子矩阵i。每个所述第二符号矩阵中每行c个符号来自c个不同的码字。
考虑一些具体场景，发端设备将待传输的业务数据流进行KP4RS(544,514)码外码编码得到n条PCS通道数据流，每A个外码码字分布在n条通道数据流中。具体地，n条PCS通道数据流中每条数据流间隔B个符号总共n×B个符号，其包含了A个RS码码字，其中n×B＝A×544。每条PCS通道数据流中连续A个符号来自A个不同RS码码字，且连续A条PCS通道数据流的同个位置的A个符号来自A个不同RS码码字，其中整数A可为2、4等。n条PCS通道数据流经PMA处理后通过连接单元接口送入发端处理模块。在发端处理模块中，经过通道纠偏处理后得到n条对齐通道数据流。采用图18所示的延迟器，其包含g组延迟线，每组延迟线中的p条延迟线分别对应p个延迟取值，分别为0个符号、V个符号、2V个符号、…、(p-1)V个符号，其中，V＝Q×d。当V≥b时，每组p条延迟线输出符号中的A×p个符号来自A×p个不同的RS外码码字，其中每条延迟线提供连续A个符号。
交织器从延迟后的n条数据流各获取L*m个符号，得到L个第一符号集合。每个第一符号集合包含n个第一符号子集，每个第一符号子集包含m个符号。每个第一符号集合的第h个(0≤h<n)第一符号子集中m个符号来自从延迟后的数据流h。交织器对L个第一符号集合分别进行交织得到L个第二符号集合，其中，第二符号集合包含r×c个符号。每个第二符号集合包含r个第二符号子集，每个第二符号子集包含c个符号，其中，n×m＝r×c。需要说明的是，第一符号集合也可以是一个包含n行m列符号的符号矩阵，称为第一符号矩阵。第二符号集合也可一个包含r行c列符号的符号矩阵，称为第二符号矩阵。此时，从延迟后的数据流h获取的L*m个符号分别送入L个第一符号矩阵中第h行的m列。每个第一符号矩阵第h行共m个符号各来自延迟后的数据流h。交织器对L个第一符号矩阵的n×m个符号分别进行交织得到L个第二符号矩阵，其中，第二符号矩阵包含r行c列个符号。
从延迟后的n路数据流各获取L×m个符号以得到L个第一符号矩阵。采用如图21(b)所示交织器对L个第一符号矩阵分别进行交织得到L个第二符号矩阵。第一符号矩阵包含g个第一符号子矩阵，第二符号矩阵包含g个第二符号子矩阵。每个第一符号子矩阵分别进行交织得到第二符号子矩阵。具体地，第二符号子矩阵中每行c个符号来自于第一符号子矩阵中的c个符号，且所述的第一符号子矩阵中的c个符号分布在第一子矩阵中不多于A列中。
在一种可能的实施方式中，所述第t个第一符号子矩阵中的符号按顺序排列，所述第t个第一符号子矩阵中每列的第0行到第p-1行为按所述顺序排列的p个符号，所述第t个第一符号子矩阵的相邻两列中前一列的第p-1行到后一列的第1行为按所述顺序排列的2个符号，所述第t个第二符号子矩阵中第0行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第t个第二符号子矩阵中第r0-1行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的最后一组c个符号。也就是说，从第一符号子矩阵中按照先从上往下后从左往右的方式依次每行获取
Figure PCTCN2022110483-appb-000131
个符号，总共获取c个符号组成第二符号子矩阵中的一行c个符号，其中
Figure PCTCN2022110483-appb-000132
此时，第二符号子矩阵中每行c个符号来自c个不同的外码RS码字。采用上述方案，整体级联FEC方案性能较好。
需要说明的是，交织器输入的L个第一符号矩阵可以分别存储在交织器中的L个缓存中，交织器完成交织后将输出L个第二符号矩阵至编码器。编码器将对L个第二符号矩阵中每一行的符号分别进行内码编码。具体地，L个第二符号矩阵包括L×r行符号，编码器可以通过L×r个独立的编码单元分别对L×r行符号进行内码编码。
下面通过一些具体的应用场景对这种基于数据流分组的数据交织方法进行进一步介绍。需要说明的是，本申请不限定一个符号所包括的比特数，以下的示例均按照一个符号包括10个比特来介绍。
应用场景1：图22为本申请实施例中数据交织的一种应用场景示意图。如图22所示，n＝32，m＝3，r＝8，c＝12，p＝4，g＝8，s＝3。即第一符号矩阵包括32行3列个符号，每一列中4个符号为一组。第二符号矩阵包括8行12列个符号，每一行中4个符号为一组。延迟器中包括32条延迟线，每4条延迟线为一组，每一组的4条延迟线分别包括0个存储单元、Q个存储单元、2Q个存储单元和3Q个存储单元。其中，Q＝136，d＝1，L＝1。应理解，图22中每一组4条延迟线的结构分布只是一个示例，可以按照上述图19和图20介绍的方式进行变形，此处不再赘述。
具体地，交织器从每一条延迟线最右边的存储单元获取出d＝1个符号以得到32个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d＝1个符号。进而，32条数据流中将各自提取d＝1个符号分别写入32条延迟线中最左边的存储单元。延迟器每次输出的32号符号存储至交织器缓存中的一列。通过重复3次上述操作，交织器缓存中总共写入32×3＝96个符号，即第一符号矩阵。交织器对第一符号矩阵进行交织后得到8×12个符号，即第二符号矩阵。
需要说明的是，第二符号矩阵的每行12个符号中每组4个符号均来自于第一符号矩阵的某一列中某一组的4个符号，而且第二符号矩阵中每行3组符号中任意两组符号来自于第一符号矩阵中不同行的两组符号。在一种可能的实施方式中，第二符号矩阵的其中一行12个符号分别对应第一符号矩阵的第0列中第a组的4个符号、所述第一符号矩阵的第1列中第b组的4个符号和所述第一符号矩阵的第2列中第e组的4个符号，a、b和e互不相等。其中，0≤a＜4且4≤e＜8，或者，0≤e＜4且4≤a＜8。
更进一步地，第二符号矩阵中第i行第j列的符号对应所述第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000133
列的符号。
Figure PCTCN2022110483-appb-000134
其中，0≤i＜8，0≤j＜12，x％32表示x除以32后的余数，
Figure PCTCN2022110483-appb-000135
表示x除以32后的商，j％4表示j除以4后的余数，
Figure PCTCN2022110483-appb-000136
表示j除以4后的商。基于这种计算方式可以得到如下表22所示的第二符号矩阵。
表22
0 1 2 3 56 57 58 59 80 81 82 83
4 5 6 7 60 61 62 63 84 85 86 87
8 9 10 11 32 33 34 35 88 89 90 91
12 13 14 15 36 37 38 39 92 93 94 95
16 17 18 19 40 41 42 43 64 65 66 67
20 21 22 23 44 45 46 47 68 69 70 71
24 25 26 27 48 49 50 51 72 73 74 75
28 29 30 31 52 53 54 55 76 77 78 79
进而，交织器将第二符号矩阵输出至编码器，由编码器对第二符号矩阵中每行12符号共120比特进行内码编码以得到8个码字。在一种可能的实施方式中，采用Hamming(128,120)进行内码编码，内码编码后将得到8×128＝1024个比特。在另一种可能的实施方式中，采用BCH(136,120)进行内码编码，内码编码后将得到8×136＝1088个比特。
在该应用场景1中，卷积交织器中32条延迟线，最长延迟为3V＝3Q×d＝408个符号，延迟较短。采用Hamming(128,120)进行内码编码时，每个Hamming信息位总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景2：图23为本申请实施例中数据交织的另一种应用场景示意图。如图23所示，区别于上述应用场景1，本应用场景2中，Q＝46，d＝3。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝3个符号以得到32×3＝96个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d＝3个符号。进而，32条数据流中将各自提取d＝3个符号分别写入32条延迟线中最左边的存储单元。交织器1次即可获取32×3＝96个符号，而无需像应用场景1一样分3次读取操作。
需要说明的是，延迟器每次输出96个符号写入到交织器缓存中。其中，延迟器输出的来自数据流h(0≤h<32)的3个符号写入交织器缓存中第h行。一种写入方式如下：对延迟器输出的3个符号，来自数据流h的第0个、第1个和第2个符号分别写入交织器缓存中第h行的第0列、第1列和第2列。另一种写入方式如下：对延迟器输出的3个符号，来自数据流h的第0个、第1个和第2个符号分别写入交织器缓存中第h行的第2列、第1列和第0列。
本应用场景2中关于数据交织的方法与上述应用场景1介绍的数据交织方法类似，此处不再赘述。在该应用场景2中，卷积交织器中32条延迟线，最长延迟为3V＝3Q×d＝414个符号，延迟较短。采用Hamming(128,120)进行内码编码时，每个Hamming信息位总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景3：图24为本申请实施例中数据交织的另一种应用场景示意图。如图24所示， 区别于上述应用场景1，本应用场景3中，Q＝12，d＝12。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝12个符号以得到32×12＝384个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d＝12个符号。进而，32条数据流中将各自提取d＝12个符号分别写入32条延迟线中最左边的存储单元。交织器缓存中总共写入32×12＝384个符号，分别存储在交织器的4个子缓存中，每个子缓存存储32×3＝96个符号，即每个子缓存存储1个第一符号矩阵。交织器对4个第一符号矩阵分别进行交织后得到4个第二符号矩阵，每个第二符号矩阵包括8×12＝96个符号。
需要说明的是，延迟器输出的来自数据流h(0≤h<32)的12个符号写入交织器4个子缓存中第h行，即每个子缓存的第h行写入3个符号。一种写入方式如下：来自数据流h的第0个、第1个和第2个符号分别写入子缓存0的第h行，来自数据流h的第3个、第4个和第5个符号分别写入子缓存1的第h行，来自数据流h的第6个、第7个和第8个符号分别写入子缓存2的第h行，来自数据流h的第9个、第10个和第11个符号分别写入子缓存3的第h行。另一种写入方式如下：来自数据流h的第0个、第1个和第2个符号分别写入子缓存3的第h行，来自数据流h的第3个、第4个和第5个符号分别写入子缓存2的第h行，来自数据流h的第6个、第7个和第8个符号分别写入子缓存1的第h行，来自数据流h的第9个、第10个和第11个符号分别写入子缓存0的第h行。另外，对于一次写入子缓存的3个符号，3个符号可以分别写入子缓存中第h行的第0列、第1列和第2列，也可以分别写入子缓存中第h行的第2列、第1列和第0列。
本应用场景3中关于数据交织的方法与上述应用场景1介绍的数据交织方法类似，此处不再赘述。交织器共输出32行符号，每行包括12个符号。编码器对32行符号分别进行FEC编码共得到32个内码码字。在一种可能的实施方式中，采用Hamming(128,120)进行内码编码，内码编码后将得到32×128＝4096个比特。
在一种可能的实施方式中，基于交织器总输出8行符号的应用场景2和交织器总输出32行符号的应用场景3，还可以扩展到交织器总输出16行或24行符号。为了使得每个内码码字信息位的12个符号来自于12个不同外码码字，需要满足V＝Q×d≥136，且Q×d为偶数。
对于交织器总输出16行符号的场景，Q＝23，d＝6。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝6个符号以得到32×6＝192个符号。交织器缓存中总共写入192个符号，分别存储在交织器的2个子缓存中，每个子缓存存储96个符号，即每个子缓存存储1个第一符号矩阵。交织器对2个第一符号矩阵分别进行交织后得到2个第二符号矩阵，每个第二符号矩阵包括96个符号。按照上述应用场景1介绍的数据交织方法，交织器共输出16行符号，每行包括12个符号。编码器对16行符号分别进行FEC编码共得到16个内码码字。在一种可能的实施方式中，采用Hamming(128,120)进行内码编码，内码编码后将得到16×128＝2048个比特。
对于交织器总输出24行符号的场景，Q＝16，d＝9。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝9个符号以得到32×6＝288个符号。交织器缓存中总共写入288个符号，分别存储在交织器的3个子缓存中，每个子缓存存储96个符号，即每个子缓存存储1个第一符号矩阵。交织器对3个第一符号矩阵分别进行交织后得到3个第二符号矩阵，每个第二符号矩阵包括96个符号。按照上述应用场景1介绍的数据交织方法，交织器共输出24行符号， 每行包括12个符号。编码器对24行符号分别进行FEC编码共得到24个内码码字。在一种可能的实施方式中，采用Hamming(128,120)进行内码编码，内码编码后将得到24×128＝3072个比特。
在该应用场景3中，卷积交织器中32条延迟线，最长延迟为3Q×d＝432个符号，延迟较短。采用Hamming(128,120)进行内码编码时，每个Hamming信息位总共12个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的12个符号来自于12个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景4：图25为本申请实施例中数据交织的另一种应用场景示意图。如图25所示，本应用场景4中，Q＝17，d＝8。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝8个符号以得到32×8＝256个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d＝8个符号。进而，32条数据流中将各自获取d＝8个符号分别写入32条延迟线中最左边的存储单元。交织器缓存中总共写入32×8＝256个符号，分别存储在交织器的8个子缓存中，每个子缓存存储32×1＝32个符号，即每个子缓存存储1个第一符号矩阵。交织器对8个第一符号矩阵分别进行交织后得到8个第二符号矩阵，每个第二符号矩阵包括4×8＝32个符号。
需要说明的是，延迟器输出的来自数据流h(0≤h<32)的8个符号写入交织器8个子缓存中第h行，即每个子缓存的第h行写入1个符号。一种写入方式如下：来自数据流h的第t(0≤t<8)个符号分别写入子缓存t的第h行。另一种写入方式如下：来自数据流h的第t(0≤t<8)个符号分别写入子缓存7-t的第h行。
需要说明的是，第二符号矩阵的每行8个符号中每组4个符号均来自于第一符号矩阵的第0列中某一组的4个符号，而且第二符号矩阵中两组符号来自于第一符号矩阵中不同行的两组符号。在一种可能的实施方式中，第二符号矩阵的其中一行8个符号分别对应第一符号矩阵的第0列中第a组的4个符号和所述第一符号矩阵的第0列中第b组的4个符号。其中，0≤a＜4且4≤b＜8。
更进一步地，第二符号矩阵中第i行第j列的符号对应所述第一符号矩阵中第x行第0列的符号。
Figure PCTCN2022110483-appb-000137
其中，其中G可取值为0、4、8、12，0≤i＜4，0≤j＜8，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000138
表示Y除以Z后的商。基于这种计算方式，当G为0时，可以得到如下表23所示的第二符号矩阵。
表23
0 1 2 3 16 17 18 19
4 5 6 7 20 21 22 23
8 9 10 11 24 25 26 27
12 13 14 15 28 29 30 31
交织器共输出32行符号，每行包括12个符号。编码器对32行符号分别进行FEC编码共得到32个内码码字。在一种可能的实施方式中，采用Hamming(87,80)进行内码编码，内码编码后将得到32×87＝2784个比特。在另一种可能的实施方式中，采用BCH(94,80)进行内码编码，内码编码后将得到32×94＝3008个比特。
在该应用场景4中，卷积交织器中32条延迟线，最长延迟为3Q×d＝408个符号，延迟较短。采用Hamming(87,80)进行内码编码时，每个Hamming信息位总共8个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的8个符号来自于8个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景5：图26为本申请实施例中数据交织的另一种应用场景示意图。如图26所示，本应用场景5中，Q＝9，d＝16。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝16个符号以得到32×16＝512个符号。相应的，每一条延迟线中存储单元存储的符号均向右移位d＝16个符号。进而，32条数据流中将各自提取d＝16个符号分别写入32条延迟线中最左边的存储单元。交织器缓存中总共写入32×16＝512个符号，分别存储在交织器的8个子缓存中，每个子缓存存储32×2＝64个符号，即每个子缓存存储1个第一符号矩阵。交织器对8个第一符号矩阵分别进行交织后得到8个第二符号矩阵，每个第二符号矩阵包括4×16＝64个符号。
需要说明的是，延迟器输出的来自数据流h(0≤h<32)的16个符号写入交织器8个子缓存中第h行，即每个子缓存的第h行写入2个符号。一种写入方式如下：来自数据流h的第0个和第1个符号分别写入子缓存0的第h行，来自数据流h的第2个和第3个符号分别写入子缓存1的第h行，来自数据流h的第4个和第5个符号分别写入子缓存2的第h行，来自数据流h的第6个和第7个符号分别写入子缓存3的第h行，来自数据流h的第8个和第9个符号分别写入子缓存4的第h行，来自数据流h的第10个和第11个符号分别写入子缓存5的第h行，来自数据流h的第12个和第13个符号分别写入子缓存6的第h行，来自数据流h的第14个和第15个符号分别写入子缓存7的第h行。另一种写入方式如下：来自数据流h的第0个和第1个符号分别写入子缓存7的第h行，来自数据流h的第2个和第3个符号分别写入子缓存6的第h行，来自数据流h的第4个和第5个符号分别写入子缓存5的第h行，来自数据流h的第6个和第7个符号分别写入子缓存4的第h行，来自数据流h的第8个和第9个符号分别写入子缓存3的第h行，来自数据流h的第10个和第11个符号分别写入子缓存2的第h行，来自数据流h的第12个和第13个符号分别写入子缓存6的第1行，来自数据流h的第14个和第15个符号分别写入子缓存0的第h行。另外，对于一次写入子缓存的2个符号，2个符号可以分别写入子缓存中第h行的第0列和第1列，也可以分别写入子缓存中第h行的第1列和第0列。
需要说明的是，第二符号矩阵的每行16个符号中每组4个符号均来自于第一符号矩阵的某一列中某一组的4个符号，而且第二符号矩阵中每行4组符号中任意两组符号来自于第一符号矩阵中不同行的两组符号。在一种可能的实施方式中，第二符号矩阵的其中一行16个符号分别对应第一符号矩阵的第0列中第a组的4个符号、第一符号矩阵的第0列中第b组的4个符号、所述第一符号矩阵的第1列中第e组的4个符号和所述第一符号矩阵的第1列中第f组的4个符号，其中a、b、e和f互不相等，且0≤a＜4，0≤e＜4，4≤b＜8，4≤f＜8。
更进一步地，第二符号矩阵中第i行第j列的符号对应所述第一符号矩阵中第x％32行第
Figure PCTCN2022110483-appb-000139
列的符号。
Figure PCTCN2022110483-appb-000140
其中，0≤i＜4，0≤j＜16，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000141
表示Y除以Z后的商。基于这种计算方式可以得到如下表24所示的第二符号矩阵。
表24
0 1 2 3 16 17 18 19 40 41 42 43 56 57 58 59
4 5 6 7 20 21 22 23 44 45 46 47 60 61 62 63
8 9 10 11 24 25 26 27 32 33 34 35 48 49 50 51
12 13 14 15 28 29 30 31 36 37 38 39 52 53 54 55
交织器共输出32行符号，每行包括16个符号。编码器对32行符号分别进行FEC编码共得到32个内码码字。在一种可能的实施方式中，采用Hamming(170,160)进行内码编码，内码编码后将得到32×170＝5440个比特。
在一种可能的实施方式中，基于交织器总输出32行符号的应用场景8，还可以扩展到交织器总输出4行、8行、12行、16行、20行、24行或28行符号。为了使得每个内码码字信息位的16个符号来自于16个不同外码码字，需要满足Q×d≥136，且Q×d为偶数。
对于交织器总输出8行符号的场景，Q＝34，d＝4。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝4个符号以得到32×4＝128个符号。交织器缓存中总共写入128个符号。交织器对1个第一符号矩阵分别进行交织后得到1个第二符号矩阵。按照上述应用场景1介绍的数据交织方法，交织器共输出8行符号，每行包括16个符号。编码器对8行符号分别进行FEC编码共得到8个内码码字。在一种可能的实施方式中，采用Hamming(170,160)进行内码编码，内码编码后将得到8×170＝1360个比特。
对于交织器总输出16行符号的场景，Q＝17，d＝8。具体地，延迟器从每一条延迟线最右边的存储单元输出d＝8个符号以得到32×8＝256个符号。交织器缓存中总共写入256个符号，分别存储在交织器的2个子缓存中，每个子缓存存储128个符号，即每个子缓存存储1个第一符号矩阵。交织器对2个第一符号矩阵分别进行交织后得到2个第二符号矩阵，每个第二符号矩阵包括128个符号。按照上述应用场景1介绍的数据交织方法，交织器共输出16行符号，每行包括16个符号。编码器对16行符号分别进行FEC编码共得到16个内码码字。在一种可能的实施方式中，采用Hamming(170,160)进行内码编码，内码编码后将得到16×170＝2720个比特。
在该应用场景5中，卷积交织器中32条延迟线，最长延迟为3Q×d＝432个符号，延迟较短。采用Hamming(170,160)进行内码编码时，每个Hamming信息位总共16个符号。对于客户侧接口为每个通道100Gb/s的1×800G，2×400G，4×200G或8×100G，每个Hamming信息位的16个符号来自于16个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景6：图27为本申请实施例中数据交织的再一种应用场景示意图。如图27所示，其中A＝2，B＝136，n＝8，p＝8，g＝1。即发端设备将待传输的业务数据流进行KP4RS(544,514)码外码编码得到8条PCS通道数据流，每2个外码码字分布在8条通道数据流中。具体地，8条PCS通道数据流中每条数据流间隔136个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自2个不同RS码码字，且相邻2条PCS通道数据流的同个位置的2个符号来自2个不同RS码码字。8条数据流分别对应8条延迟线。延迟线可以包括0、Q、2Q、3Q、4Q、5Q、6Q或7Q个存储单元D，每个存储单元D存储可存储d个符号。即延 迟线的延迟取值可以为0、V个符号、2V个符号、3V个符号、4V个符号、5V个符号、6V个符号或或7V个符号，其中V＝Q*d≥136。每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000142
次延迟操作获取
Figure PCTCN2022110483-appb-000143
个符号，且
Figure PCTCN2022110483-appb-000144
其中
Figure PCTCN2022110483-appb-000145
为正整数。为了便于硬件实现，通常选取整数d为整数m的倍数。应理解，图27中8条延迟线的结构分布只是一个示例，可以按照上述图19和图20介绍的方式进行变形，此处不再赘述。
如图27所示，本实施例采用L＝3，d＝6，Q＝23，m＝2，c＝16。交织器从延迟后的8条数据流各获取6个符号，得到3个第一符号矩阵。每个第一符号矩阵包括8行2列总共16个符号，每个第二符号矩阵包括1行16列总共16个符号。第二符号矩阵中的一行16个符号来自第一符号矩阵中8行2列。一种可能的交织规则为，第二符号矩阵中第j列符号对应第一符号矩阵中第x％8行第
Figure PCTCN2022110483-appb-000146
列的符号，其中
Figure PCTCN2022110483-appb-000147
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000148
表示Y除以Z后的商。另一种可能的交织规则为，第二符号矩阵中第j列符号对应第一符号矩阵中第j％8行第
Figure PCTCN2022110483-appb-000149
列的符号。交织器输出3个第二符号矩阵后，内码编码装置将分别对3个第二符号矩阵中每行的16个符号进行内码编码得到3个码字。当内码编码采用Hamming(170,160)时，交织器输出的48个符号总共480个比特进行内码编码后可得到3个内码码字，总共3×170＝510个比特。
上述示例给出了L＝3的实施方式，在此基础上还可以扩展到L≥1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝1，d＝2，Q＝68，V＝Q*d＝136。交织输出L＝1个1×16的第二符号矩阵，内码编码得到1个内码码字。
L＝2，d＝4，Q＝34，V＝Q*d＝136。交织输出L＝2个1×16的第二符号矩阵，内码编码得到2个内码码字。
L＝4，d＝8，Q＝17，V＝Q*d＝136。交织输出L＝4个1×16的第二符号矩阵，内码编码得到4个内码码字。
L＝5，d＝10，Q＝14，V＝Q*d＝140。交织输出L＝5个1×16的第二符号矩阵，内码编码得到5个内码码字。
L＝6，d＝12，Q＝12，V＝Q*d＝144。交织输出L＝6个1×16的第二符号矩阵，内码编码得到6个内码码字。
L＝7，d＝14，Q＝10，V＝Q*d＝140。交织输出L＝7个1×16的第二符号矩阵，内码编码得到7个内码码字。
L＝8，d＝16，Q＝9，V＝Q*d＝144。交织输出L＝8个1×16的第二符号矩阵，内码编码得到8个内码码字。
在该应用场景6中，采用Hamming(170,160)进行内码编码时，每个Hamming信息位总共16个符号来自于16个不同外码码字符号，使得整体级联FEC方案性能较好。采用BCH(176,160)进行内码编码时，每个BCH信息位总共16个符号来自于16个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景7：图28为本申请实施例中数据交织的又一种应用场景示意图。如图28所示， 其中A＝2，B＝136，n＝8，p＝8，g＝1。8条数据流分别对应8条延迟线。延迟线可以包括0、Q、2Q、3Q、4Q、5Q、6Q或7Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号、3V个符号、4V个符号、5V个符号、6V个符号或或7V个符号，其中V＝Q*d≥136。应理解，图28中8条延迟线的结构分布只是一个示例，可以按照上述图19和图20介绍的方式进行变形，此处不再赘述。
区别于应用场景6，如图28所示本实施例采用L＝2，d＝6，Q＝23，m＝3，c＝12。交织器从延迟后的8条数据流各获取6个符号，得到2个第一符号矩阵。每个第一符号矩阵包括8行3列总共24个符号，每个第二符号矩阵包括2行12列总共24个符号。第二符号矩阵中的一行12个符号来自第一符号矩阵中2列16个符号中的12个符号。一种可能的交织规则为，第二符号矩阵中第i行第j列符号对应第一符号矩阵中第x％8行第
Figure PCTCN2022110483-appb-000150
列的符号，其中x＝i*12+j，0≤i＜2,0≤j＜16，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000151
表示Y除以Z后的商。交织器输出2个第二符号矩阵后，内码编码装置将分别对2个第二符号矩阵中每行的12个符号进行内码编码得到4个内码码字。当内码编码采用Hamming(128,120)时，交织器输出的48个符号总共480个比特进行内码编码后可得到4个内码码字，总共4×128＝512个比特。
上述示例给出了L＝2的实施方式，在此基础上还可以扩展到L≥1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝1，d＝3，Q＝46，V＝Q*d＝138。交织输出L＝1个2×12的第二符号矩阵，内码编码得到2个内码码字。
L＝3，d＝9，Q＝16，V＝Q*d＝144。交织输出L＝3个2×12的第二符号矩阵，内码编码得到6个内码码字。
L＝4，d＝12，Q＝6，V＝Q*d＝144。交织输出L＝4个2×12的第二符号矩阵，内码编码得到8个内码码字。
L＝5，d＝15，Q＝10，V＝Q*d＝150。交织输出L＝5个2×12的第二符号矩阵，内码编码得到10个内码码字。
L＝6，d＝18，Q＝8，V＝Q*d＝144。交织输出L＝6个2×12的第二符号矩阵，内码编码得到12个内码码字。
L＝7，d＝21，Q＝7，V＝Q*d＝147。交织输出L＝7个2×12的第二符号矩阵，内码编码得到14个内码码字。
L＝8，d＝24，Q＝6，V＝Q*d＝144。交织输出L＝8个2×12的第二符号矩阵，内码编码得到16个内码码字。
在该应用场景7中，采用Hamming(128,120)进行内码编码时，每个Hamming信息位总共12个符号来自于12个不同外码码字符号，使得整体级联FEC方案性能较好。
需要说明的是，上述实施例6和7给出了内码信息符号长度c＝16和12个符号的情况，也可拓展到其他信息符号长度为9、10、11、13、14、15的情况。8条数据流经过延迟处理后每一次分别输出的16个符号来自16个不同的RS码字符号，其中16个符号来自8条延迟后的数据流，且每条数据流提供2个符号。结合上述特征，可通过设计交织器使得交织器每 行输出的c个符号来自c个不同的RS码字符号。一种交织方式是，第一符号矩阵包含8行m列，第二符号矩阵包含r行c列，且8*m＝r*c。第二符号矩阵中的一行c个符号来自第一符号矩阵中2列总16个符号中的c个符号。下面以给出一种具体交织方式。第一符号矩阵中8*m个符号，按从上往下，从左往右，依次获取c个符号，作为第二符号矩阵中的一行，总共得到第二符号矩阵中r行。更具体地，下面给出几种典型的参数组合：{m＝9,r＝8*g,c＝9}、{m＝5,r＝4*g,c＝10}、{m＝11,r＝8*g,c＝11}、{m＝13,r＝8*g,c＝13}、{m＝7,r＝4*g,c＝14}、{m＝15,r＝8*g,c＝15}。
应用场景8：图29为本申请实施例中数据交织的再一种应用场景示意图。如图29所示，其中A＝2，B＝68，n＝16，p＝8，g＝2。即发端设备将待传输的业务数据流进行KP4RS(544,514)码外码编码得到16条PCS通道数据流，每2个外码码字分布在16条通道数据流中。具体地，16条PCS通道数据流中每条数据流间隔68个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自2个不同RS码码字，且相邻2条PCS通道数据流的同个位置的2个符号来自2个不同RS码码字。16条数据流分别对应16条延迟线。延迟器中包括16条延迟线，其可分为2组延迟线，每8条延迟线为一组，每一组的延迟线可以包括0、Q、2Q、3Q、4Q、5Q、6Q或7Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号、3V个符号、4V个符号、5V个符号、6V个符号或或7V个符号，其中V＝Q*d≥68。每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000152
次延迟操作获取
Figure PCTCN2022110483-appb-000153
个符号，且
Figure PCTCN2022110483-appb-000154
其中
Figure PCTCN2022110483-appb-000155
为正整数。为了便于硬件实现，通常选取整数d为整数m的倍数。应理解，图29中每组8条延迟线的结构分布只是一个示例，可以按照上述图19和图20介绍的方式进行变形，此处不再赘述。
如图29所示，本实施例采用L＝3，d＝6，Q＝12，m＝2，c＝16。交织器从延迟后的16条数据流各获取6个符号，得到3个第一符号矩阵。第一符号矩阵包含2个第一符号子矩阵，每个第一符号子矩阵包括8行2列总共16个符号。对应地，第二符号矩阵包含2个第二符号子矩阵，每个第二符号子矩阵包括1行16列总共16个符号。对于2组交织器，每组交织器将3个第一符号子矩阵交织为3个第二符号子矩阵。第二符号子矩阵中的一行16个符号来自第一符号子矩阵中8行2列。一种可能的交织规则为，第二符号子矩阵中第j列符号对应第一符号子矩阵中第x％8行第
Figure PCTCN2022110483-appb-000156
列的符号，其中
Figure PCTCN2022110483-appb-000157
Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000158
表示Y除以Z后的商。另一种可能的交织规则为，第二符号子矩阵中第j列符号对应第一符号子矩阵中第j％8行第
Figure PCTCN2022110483-appb-000159
列的符号。交织器输出6个第二符号子矩阵后，内码编码装置将分别对6个第二符号矩阵中每行的16个符号进行内码编码得到6个内码码字。当内码编码采用Hamming(170,160)时，交织器输出的96个符号总共960个比特进行内码编码后可得到6个内码码字，总共6×170＝1020个比特。
上述示例给出了L＝3的实施方式，在此基础上还可以扩展到L≥1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝1，d＝2，Q＝34，V＝Q*d＝68。交织输出总共2个1×16的第二符号子矩阵，内码编码得到2个内码码字。
L＝2，d＝4，Q＝17，V＝Q*d＝68。交织输出总共4个1×16的第二符号矩阵，内码编码得到4个内码码字。
L＝4，d＝8，Q＝9，V＝Q*d＝72。交织输出总共8个1×16的第二符号矩阵，内码编码得到8个内码码字。
L＝5，d＝10，Q＝7，V＝Q*d＝70。交织输出总共10个1×16的第二符号矩阵，内码编码得到10个内码码字。
L＝6，d＝12，Q＝6，V＝Q*d＝72。交织输出总共12个1×16的第二符号矩阵，内码编码得到12个内码码字。
L＝7，d＝14，Q＝5，V＝Q*d＝70。交织输出总共14个1×16的第二符号矩阵，内码编码得到14个内码码字。
L＝8，d＝16，Q＝5，V＝Q*d＝80。交织输出总共16个1×16的第二符号矩阵，内码编码得到16个内码码字。
在该应用场景8中，采用Hamming(170,160)进行内码编码时，每个Hamming信息位总共16个符号来自于16个不同外码码字符号，使得整体级联FEC方案性能较好。
应用场景9：图30为本申请实施例中数据交织的又一种应用场景示意图。如图30所示，其中A＝2，B＝68，n＝16，p＝8，g＝2。即发端设备将待传输的业务数据流进行KP4RS(544,514)码外码编码得到16条PCS通道数据流，每2个外码码字分布在16条通道数据流中。具体地，16条PCS通道数据流中每条数据流间隔68个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自2个不同RS码码字，且相邻2条PCS通道数据流的同个位置的2个符号来自2个不同RS码码字。16条数据流分别对应16条延迟线。延迟器中包括16条延迟线，其可分为2组延迟线，每8条延迟线为一组，每一组的延迟线可以包括0、Q、2Q、3Q、4Q、5Q、6Q或7Q个存储单元D，每个存储单元D存储可存储d个符号。即延迟线的延迟取值可以为0、V个符号、2V个符号、3V个符号、4V个符号、5V个符号、6V个符号或或7V个符号，其中V＝Q*d≥68。每条延迟线一次延迟操作输出d个符号，当d≤L*m时，可重复执行
Figure PCTCN2022110483-appb-000160
次延迟操作获取
Figure PCTCN2022110483-appb-000161
个符号，且
Figure PCTCN2022110483-appb-000162
其中
Figure PCTCN2022110483-appb-000163
为正整数。为了便于硬件实现，通常选取整数d为整数m的倍数。应理解，图30中每组8条延迟线的结构分布只是一个示例，可以按照上述图19和图20介绍的方式进行变形，此处不再赘述。
如图30所示，本实施例采用L＝2，d＝6，Q＝12，m＝3，c＝12。交织器从延迟后的16条数据流各获取6个符号，得到2个第一符号矩阵。第一符号矩阵包含2个第一符号子矩阵，每个第一符号子矩阵包括8行3列总共24个符号。对应地，第二符号矩阵包含2个第二符号子矩阵，每个第二符号子矩阵包括2行12列总共24个符号。对于2组交织器，每组交织器将2个第一符号子矩阵交织为2个第二符号子矩阵。第二符号子矩阵中的一行12个符号来自第一符号子矩阵中2列16个符号中的12个符号。一种可能的交织规则为，第二符号子矩阵中第i行第j列符号对应第一符号子矩阵中第x％8行第
Figure PCTCN2022110483-appb-000164
列的符号，其中x＝i*12+j，0≤i＜2,0≤j＜16，Y％Z表示Y除以Z后的余数，
Figure PCTCN2022110483-appb-000165
表示Y除以Z后的商。交织器输出4个第二符号子矩阵后，内码编码装置将分别对4个第二符号矩阵中每行的12个符号进行内码编码得到8个内码码字。当内码编码采用Hamming(128,120)时，交织器输出的96个符号总共 960个比特进行内码编码后可得到8个内码码字，总共8×128＝1024个比特。
上述示例给出了L＝2的实施方式，在此基础上还可以扩展到L≥1的实施方式，这里是应用场景的扩展，具体的实施方式可以参照上文的介绍，此处不再逐一展开介绍，下面提供几种典型的参数组合。
L＝1，d＝3，Q＝23，V＝Q*d＝69。交织输出总共2个2×12的第二符号矩阵，内码编码得到4个内码码字。
L＝3，d＝9，Q＝8，V＝Q*d＝72。交织输出总共6个2×12的第二符号矩阵，内码编码得到12个内码码字。
L＝4，d＝12，Q＝6，V＝Q*d＝72。交织输出总共8个2×12的第二符号矩阵，内码编码得到16个内码码字。
L＝5，d＝15，Q＝5，V＝Q*d＝75。交织输出总共10个2×12的第二符号矩阵，内码编码得到20个内码码字。
L＝6，d＝18，Q＝4，V＝Q*d＝72。交织输出总共12个2×12的第二符号矩阵，内码编码得到24个内码码字。
L＝7，d＝21，Q＝4，V＝Q*d＝84。交织输出总共14个2×12的第二符号矩阵，内码编码得到28个内码码字。
L＝8，d＝24，Q＝3，V＝Q*d＝72。交织输出总共16个2×12的第二符号矩阵，内码编码得到32个内码码字。
在该应用场景9中，采用Hamming(128,120)进行内码编码时，每个Hamming信息位总共12个符号来自于12个不同外码码字符号，使得整体级联FEC方案性能较好。
需要说明的是，上述实施例8和9给出了内码信息符号长度c＝16和12个符号的情况，也可拓展到其他信息符号长度为9、10、11、13、14、15的情况。16条延迟包含2组延迟线，每组延迟线中的8条数据流经过延迟处理后每一次分别输出的16个符号来自16个不同的RS码字符号，其中16个符号来自8条延迟后的数据流，且每条数据流提供2个符号。结合上述特征，可通过设计交织器使得交织器每行输出的c个符号来自c个不同的RS码字符号。一种交织方式是，第一符号子矩阵包含8行m列，第二符号子矩阵包含r0行c列，且8*m＝r0*c。第二符号子矩阵中的一行c个符号来自第一符号子矩阵中2列总16个符号中的c个符号。下面给出一种具体交织方式。第一符号子矩阵中8*m个符号，按从上往下，从左往右，依次获取c个符号，作为第二符号子矩阵中的一行，总共得到第二符号子矩阵中r0行。每个第二符号矩阵包含2个第二符号子矩阵，每个第二符号矩阵包含r＝2*r0行。更具体地，下面给出几种典型的参数组合：{m＝9,r＝16,c＝9}、{m＝5,r＝8,c＝10}、{m＝11,r＝16,c＝11}、{m＝13,r＝16,c＝13}、{m＝7,r＝8,c＝14}、{m＝15,r＝16,c＝15}。
上面对本申请实施例提供的数据交织方法进行了介绍，下面介绍本申请实施例提供的数据交织装置。
图31为本申请实施例中数据交织装置的一种结构示意图。如图31所示，该数据交织装置包括延迟器201和交织器202。延迟器201用于执行上述数据交织方法中对n条数据流进行延迟的操作。交织器202用于执行上述数据交织方法中从延迟后的n条数据流获取第一符号集合，并对第一符号集合进行交织得到第二符号集合的操作。具体可以参照上述数据交织 方法中关于延迟操作和交织操作的相关介绍，此处不再赘述。
应理解，本申请提供的装置也可以通过其他方式实现。例如，上述装置中的单元划分仅仅是一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或可以集成到另一个系统。另外，本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个独立的物理单元，也可以是两个或两个以上个功能单元集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
图32为本申请实施例中数据交织装置的另一种结构示意图。如图32所示，数据交织装置包括处理器301、存储器302和收发器303。该处理器301、存储器302和收发器303通过线路相互连接。其中，存储器302用于存储程序指令和数据。具体地，收发器303用于接收经过外码编码的n条数据流。处理器301用于执行上述图10所示步骤中的操作。在一种可能的实施方式中，处理器301可以包括上述图31所示的延迟器201和交织器202。
需要说明的是，上述图32中所示的处理器可以采用通用的中央处理器(Central Processing Unit，CPU)，通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。上述图32中所示的存储器可以存储操作系统和其他应用程序。在通过软件或者固件来实现本申请实施例提供的技术方案时，用于实现本申请实施例提供的技术方案的程序代码保存在存储器中，并由处理器来执行。在一实施例中，处理器内部可以包括存储器。在另一实施例中，处理器和存储器是两个独立的结构。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，随机接入存储器等。上述的这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
当使用软件实现时，上述实施例描述的方法步骤可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。

Claims (76)

  1. 一种数据交织方法，其特征在于，包括：
    根据n条延迟线分别对n路数据流进行延迟，所述n为能被p整除的正整数，所述p为大于1的整数，每条所述延迟线的延迟取值为延迟取值集合中的任一种延迟取值，所述延迟取值集合包括p个延迟取值，所述延迟取值集合中最小的延迟取值为0，且所述延迟取值集合的p个延迟取值按从小到大的顺序每相邻两个延迟取值的差值为V个符号，所述V为大于或等于34的整数，所述延迟取值集合中每个延迟取值对应的延迟线的数量为n/p；
    从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合，每个所述第一符号集合包括n×m个符号,所述L为大于或等于1的整数，所述m为大于或等于1的整数；
    对所述L个第一符号集合分别进行交织得到L个第二符号集合，每个所述第二符号集合中的符号数量与每个所述第一符号集合中的符号数量相同。
  2. 根据权利要求1所述的方法，其特征在于，所述p＝4，所述n能被16整除，所述n条延迟线包括至少一组延迟线，每一组延迟线包括16条相邻的延迟线，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第一条件，其中，0≤所述k<n/16，a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15为小于16的非负整数且互不相等；
    所述第一条件为：第a 0条延迟线的延迟取值和第a 1条延迟线的延迟取值相差2V个符号，
    第a 2条延迟线的延迟取值和第a 3条延迟线的延迟取值相差2V个符号，
    第a 4条延迟线的延迟取值和第a 5条延迟线的延迟取值相差2V个符号，
    第a 6条延迟线的延迟取值和第a 7条延迟线的延迟取值相差2V个符号，
    第a 8条延迟线的延迟取值和第a 9条延迟线的延迟取值相差2V个符号，
    第a 10条延迟线的延迟取值和第a 11条延迟线的延迟取值相差2V个符号，
    第a 12条延迟线的延迟取值和第a 13条延迟线的延迟取值相差2V个符号，
    第a 14条延迟线的延迟取值和第a 15条延迟线的延迟取值相差2V个符号。
  3. 根据权利要求2所述的方法，其特征在于，所述n条延迟线的每一组延迟线中，延迟取值为0个符号、V个符号、2V个符号和3V个符号的延迟线数量均为4。
  4. 根据权利要求2或3所述的方法，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第二条件；
    所述第二条件为：第a 0条延迟线的延迟取值、第a 4条延迟线的延迟取值、第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值互不相等，第a 1条延迟线的延迟取值、第a 5条延迟线的延迟取值、第a 9条延迟线的延迟取值和第a 13条延迟线的延迟取值互不相等，第a 2条延迟线的延迟取值、第a 6条延迟线的延迟取值、第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值互不相等，第a 3条延迟线的延迟取值、第a 7条延迟线的延迟取值、第a 11条延迟线的延迟取值和第a 15条延迟线的延迟取值互不相等。
  5. 根据权利要求2至4中任一项所述的方法，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 2条延迟线、第a 4条延迟线、第a 6条延迟线、第a 8条延迟线、第a 10条延迟线、第a 12条延迟线和第a 14条延迟线的延迟取值满足第三条件；
    所述第三条件为：第a 0条延迟线的延迟取值和第a 4条延迟线的延迟取值相差2V个符号，第a 2条延迟线的延迟取值和第a 6条延迟线的延迟取值相差2V个符号，第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值相差2V个符号，第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值相差2V个符号。
  6. 根据权利要求2至5中任一项所述的方法，其特征在于，第一延迟取值集合{A}依次包括所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，所述第一延迟取值集合{A}包括下述项中的其中一项；
    {0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,V,3V,2V,0,3V,V,V,3V,0,2V,3V,V,2V,0}，
    {0,2V,V,3V,2V,0,3V,V,V,3V,2V,0,3V,V,0,2V}，
    {0,2V,V,3V,2V,0,3V,V,3V,V,0,2V,V,3V,2V,0}，
    {0,2V,V,3V,2V,0,3V,V,3V,V,2V,0,V,3V,0,2V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,3V,V,2V,0,V,3V,V,3V,0,2V,3V,V,2V,0}，
    {0,2V,3V,V,2V,0,V,3V,V,3V,2V,0,3V,V,0,2V}，
    {0,2V,3V,V,2V,0,V,3V,3V,V,0,2V,V,3V,2V,0}，
    {0,2V,3V,V,2V,0,V,3V,3V,V,2V,0,V,3V,0,2V}，
    {V,3V,0,2V,3V,V,2V,0,0,2V,V,3V,2V,0,3V,V}，
    {V,3V,0,2V,3V,V,2V,0,0,2V,3V,V,2V,0,V,3V}，
    {V,3V,0,2V,3V,V,2V,0,2V,0,V,3V,0,2V,3V,V}，
    {V,3V,0,2V,3V,V,2V,0,2V,0,3V,V,0,2V,V,3V}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {V,3V,2V,0,3V,V,0,2V,0,2V,V,3V,2V,0,3V,V}，
    {V,3V,2V,0,3V,V,0,2V,0,2V,3V,V,2V,0,V,3V}，
    {V,3V,2V,0,3V,V,0,2V,2V,0,V,3V,0,2V,3V,V}，
    {V,3V,2V,0,3V,V,0,2V,2V,0,3V,V,0,2V,V,3V}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,V,3V,0,2V,3V,V,V,3V,0,2V,3V,V,2V,0}，
    {2V,0,V,3V,0,2V,3V,V,V,3V,2V,0,3V,V,0,2V}，
    {2V,0,V,3V,0,2V,3V,V,3V,V,0,2V,V,3V,2V,0}，
    {2V,0,V,3V,0,2V,3V,V,3V,V,2V,0,V,3V,0,2V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,3V,V,0,2V,V,3V,V,3V,0,2V,3V,V,2V,0}，
    {2V,0,3V,V,0,2V,V,3V,V,3V,2V,0,3V,V,0,2V}，
    {2V,0,3V,V,0,2V,V,3V,3V,V,0,2V,V,3V,2V,0}，
    {2V,0,3V,V,0,2V,V,3V,3V,V,2V,0,V,3V,0,2V}，
    {3V,V,0,2V,V,3V,2V,0,0,2V,V,3V,2V,0,3V,V}，
    {3V,V,0,2V,V,3V,2V,0,0,2V,3V,V,2V,0,V,3V}，
    {3V,V,0,2V,V,3V,2V,0,2V,0,V,3V,0,2V,3V,V}，
    {3V,V,0,2V,V,3V,2V,0,2V,0,3V,V,0,2V,V,3V}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {3V,V,2V,0,V,3V,0,2V,0,2V,V,3V,2V,0,3V,V}，
    {3V,V,2V,0,V,3V,0,2V,0,2V,3V,V,2V,0,V,3V}，
    {3V,V,2V,0,V,3V,0,2V,2V,0,V,3V,0,2V,3V,V}，
    {3V,V,2V,0,V,3V,0,2V,2V,0,3V,V,0,2V,V,3V}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
  7. 根据权利要求2至6中任一项所述的方法，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第四条件；
    所述第四条件为：第a 0条延迟线的延迟取值和第a 2条延迟线的延迟取值相等或相差2V个符号，
    第a 1条延迟线的延迟取值和第a 3条延迟线的延迟取值相等或相差2V个符号，
    第a 2条延迟线的延迟取值和第a 4条延迟线的延迟取值相等或相差2V个符号，
    第a 3条延迟线的延迟取值和第a 5条延迟线的延迟取值相等或相差2V个符号，
    第a 4条延迟线的延迟取值和第a 6条延迟线的延迟取值相等或相差2V个符号，
    第a 5条延迟线的延迟取值和第a 7条延迟线的延迟取值相等或相差2V个符号，
    第a 8条延迟线的延迟取值和第a 10条延迟线的延迟取值相等或相差2V个符号，
    第a 9条延迟线的延迟取值和第a 11条延迟线的延迟取值相等或相差2V个符号，
    第a 10条延迟线的延迟取值和第a 12条延迟线的延迟取值相等或相差2V个符号，
    第a 11条延迟线的延迟取值和第a 13条延迟线的延迟取值相等或相差2V个符号，
    第a 12条延迟线的延迟取值和第a 14条延迟线的延迟取值相等或相差2V个符号，
    第a 13条延迟线的延迟取值和第a 15条延迟线的延迟取值相等或相差2V个符号。
  8. 根据权利要求7所述的方法，其特征在于，第二延迟取值集合{B}依次包括所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，所述第二延迟取值集合{B}包括下述项中的其中一项；
    {0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
  9. 根据权利要求2至8中任一项所述的方法，其特征在于，编号取值集合{C}依次包括a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的取值，所述取值集合{C}包括下述项中的其中一项；
    {0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，
    {0,1,2,3,4,5,6,7,8,9,10,11,14,15,12,13}，
    {0,1,2,3,4,5,6,7,10,11,8,9,12,13,14,15}，
    {0,1,2,3,4,5,6,7,10,11,8,9,14,15,12,13}，
    {0,1,2,3,6,7,4,5,8,9,10,11,12,13,14,15}，
    {0,1,2,3,6,7,4,5,8,9,10,11,14,15,12,13}，
    {0,1,2,3,6,7,4,5,10,11,8,9,12,13,14,15}，
    {0,1,2,3,6,7,4,5,10,11,8,9,14,15,12,13}，
    {2,3,0,1,4,5,6,7,8,9,10,11,12,13,14,15}，
    {2,3,0,1,4,5,6,7,8,9,10,11,14,15,12,13}，
    {2,3,0,1,4,5,6,7,10,11,8,9,12,13,14,15}，
    {2,3,0,1,4,5,6,7,10,11,8,9,14,15,12,13}，
    {2,3,0,1,6,7,4,5,8,9,10,11,12,13,14,15}，
    {2,3,0,1,6,7,4,5,8,9,10,11,14,15,12,13}，
    {2,3,0,1,6,7,4,5,10,11,8,9,12,13,14,15}，
    {2,3,0,1,6,7,4,5,10,11,8,9,14,15,12,13}，
    {0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}，
    {0,3,1,2,4,7,5,6,8,11,9,10,13,14,12,15}，
    {0,3,1,2,4,7,5,6,9,10,8,11,12,15,13,14}，
    {0,3,1,2,4,7,5,6,9,10,8,11,13,14,12,15}，
    {0,3,1,2,5,6,4,7,8,11,9,10,12,15,13,14}，
    {0,3,1,2,5,6,4,7,8,11,9,10,13,14,12,15}，
    {0,3,1,2,5,6,4,7,9,10,8,11,12,15,13,14}，
    {0,3,1,2,5,6,4,7,9,10,8,11,13,14,12,15}，
    {1,2,0,3,4,7,5,6,8,11,9,10,12,15,13,14}，
    {1,2,0,3,4,7,5,6,8,11,9,10,13,14,12,15}，
    {1,2,0,3,4,7,5,6,9,10,8,11,12,15,13,14}，
    {1,2,0,3,4,7,5,6,9,10,8,11,13,14,12,15}，
    {1,2,0,3,5,6,4,7,8,11,9,10,12,15,13,14}，
    {1,2,0,3,5,6,4,7,8,11,9,10,13,14,12,15}，
    {1,2,0,3,5,6,4,7,9,10,8,11,12,15,13,14}，
    {1,2,0,3,5,6,4,7,9,10,8,11,13,14,12,15}。
  10. 根据权利要求1至9中任一项所述的方法，其特征在于，每个所述第一符号集合包括n个第一符号子集，每个所述第一符号子集包括依次排列的m个符号；
    每个所述第二符号集合包括r个第二符号子集，每个所述第二符号子集包括c个符号，其中，所述r为大于1的整数，所述c为大于1的整数，n×m＝r×c，每个所述第二符号子集中的c个符号对应所述第一符号集合中分布在c个所述第一符号子集的c个符号。
  11. 根据权利要求10所述的方法，其特征在于，所述n＝32，32个第一符号子集的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14和b 15按顺序分别等于第0组延迟线的延迟线编号取值中a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15，b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31按顺序分别等于第1组延迟线的延迟线编号取值中a 0+16、a 1+16、a 2+16、a 3+16、a 4+16、a 5+16、a 6+16、a 7+16、a 8+16、a 9+16、a 10+16、a 11+16、a 12+16、a 13+16、a 14+16和a 15+16。
  12. 根据权利要求11所述的方法，其特征在于，所述n＝32，所述m＝1，所述c＝8，所述r＝4，每个所述第二符号子集中的8个符号满足第五条件，所述第五条件包括下述条件中的任一种：
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、 第b 25个第一符号子集、第b 28个第一符号子集、第b 29个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
  13. 根据权利要求12所述的方法，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，所述x＝i+j*4，0≤i<4,0≤j<8。
  14. 根据权利要求11所述的方法，其特征在于，所述n＝32，所述m＝1，所述c＝16，所述r＝2，每个所述第二符号子集中的16个符号满足第六条件，所述第六条件包括下述条件中的任一种：
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
  15. 根据权利要求14所述的方法，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，所述
    Figure PCTCN2022110483-appb-100001
    0≤i<2,0≤j<16，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100002
    表示Y除以Z后的商。
  16. 根据权利要求11所述的方法，其特征在于，所述n＝32，所述m＝3，所述c＝12，所述r＝8，每个所述第二符号子集中的12个符号满足第七条件，所述第七条件包括下述条件中的任一种：
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中某4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号 子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号 子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
  17. 根据权利要求16所述的方法，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
    Figure PCTCN2022110483-appb-100003
    个符号，所述
    Figure PCTCN2022110483-appb-100004
    0≤i<8,0≤j<12，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100005
    表示Y除以Z后的商。
  18. 根据权利要求11所述的方法，其特征在于，所述n＝32，所述m＝3，所述c＝12，所述r＝8，每个所述第二符号子集中的12个符号满足第八条件，所述第八条件包括：
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第k 1个第一符号子集中第0个符号、第k 1+8个第一符号子集中第0个符号、第k 1+16个第一符号子集中第 0个符号和第k 1+24个第一符号子集中第0个符号，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第k 2个第一符号子集中第1个符号、第k 2+8个第一符号子集中第1个符号、第k 2+16个第一符号子集中第1个符号和第k 2+24个第一符号子集中第1个符号，每个所述第二符号子集中的其他4个符号分别来自所述第一符号集合中第k 3个第一符号子集中第2个符号、第k 3+8个第一符号子集中第2个符号、第k 3+16个第一符号子集中第2个符号和第k 3+24个第一符号子集中第2个符号，其中，k 1、k 2和k 3互不相等，0≤k 1＜8，0≤k 2＜8，0≤k 3＜8。
  19. 根据权利要求18所述的方法，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
    Figure PCTCN2022110483-appb-100006
    个符号，所述
    Figure PCTCN2022110483-appb-100007
    0≤i<8,0≤j<12，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100008
    表示Y除以Z后的商，所述G为2、6、10、14、18、22、26或30。
  20. 根据权利要求1至19中任一项所述的方法，其特征在于，所述第一符号集合中第h个第一符号子集的m个符号来自延迟后的第h路数据流，0≤h≤n-1。且所述V为大于或等于68的整数。
  21. 根据权利要求1至20中任一项所述的方法，其特征在于，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第二符号矩阵中每一行的c个符号对应所述第一符号矩阵中分布在c行的c个符号。
  22. 根据权利要求1所述的方法，其特征在于，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第二符号矩阵中每一行的c个符号对应所述第一符号矩阵中分布在c行的c个符号，所述g为大于1的整数。
  23. 根据权利要求22所述的方法，其特征在于，所述第一符号矩阵中每一列的n个符号包括g个组，所述g个组中每一组包括p个符号，所述g为大于1的整数，所述第二符号矩阵中每一行的c个符号包括s个组，所述s个组中每一组包括p个符号，所述s为大于1的整数，所述第二符号矩阵的其中一组p个符号来自所述第一符号矩阵的其中一组p个符号，所述第二符号矩阵的每行中任意两组共2p个符号来自所述第一符号矩阵中的不同行。
  24. 根据权利要求23所述的方法，其特征在于，所述n＝32，所述m＝1，所述r＝4，所述c＝8，所述p＝4，所述g＝8，所述s＝2；
    所述第二符号矩阵的其中一行8个符号分别对应所述第一符号矩阵的第a组的4个符号和第b组的4个符号，0≤所述a＜4，4≤所述b＜8。
  25. 根据权利要求23所述的方法，其特征在于，所述n＝32，所述m＝2，所述r＝4，所述c＝16，所述p＝4，所述g＝8，所述s＝4；
    所述第二符号矩阵的其中一行16个符号分别对应所述第一符号矩阵的第0列中第a组的4个符号、所述第一符号矩阵的第0列中第b组的4个符号、所述第一符号矩阵的第1列中第e组的4个符号和所述第一符号矩阵的第1列中第f组的4个符号，所述a、所述b、所述 e和所述f互不相等；
    所述0≤所述a＜4，0≤所述e＜4，4≤所述b＜8，4≤所述f＜8。
  26. 根据权利要求23所述的方法，其特征在于，所述n＝32，所述m＝3，所述r＝8，所述c＝12，所述p＝4，所述g＝8，所述s＝3；
    所述第二符号矩阵的其中一行12个符号分别对应所述第一符号矩阵的第0列中第a组的4个符号、所述第一符号矩阵的第1列中第b组的4个符号和所述第一符号矩阵的第2列中第e组的4个符号，所述a、所述b和所述e互不相等；
    0≤所述a＜4且4≤所述e＜8，或者，0≤所述e＜4且4≤所述a＜8。
  27. 根据权利要求1所述的方法，其特征在于，所述n路数据流都经过第一前向纠错FEC编码，所述第一FEC编码后的每A个码字分布在所述n路数据流中，每路所述数据流中连续的A个符号来自A个不同的第一FEC码字，所述A为大于或等于1的整数，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，所述g为大于或等于1的整数，n＝p×g，延迟后的每组p路数据流中A×p个符号来自A×p个不同的第一FEC码字，所述A×p个符号包括所述p路数据流中每路数据流的连续A个符号。
  28. 根据权利要求27所述的方法，其特征在于，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵包括g个第一符号子矩阵，每个所述第一符号子矩阵包括p行m列个符号，所述第二符号矩阵包括g个第二符号子矩阵，每个所述第二符号子矩阵包括r0行c列个符号，所述r0为大于或等于1的整数，所述c为大于或等于1的整数，r＝r0×g，p×m＝r0×c，第t个第一符号子矩阵通过交织得到第t个第二符号子矩阵，0≤t＜g，每个所述第二符号矩阵中每行c个符号来自c个不同的码字。
  29. 根据权利要求28所述的方法，其特征在于，所述第t个第二符号子矩阵中每行c个符号来自所述第t个第一符号子矩阵中的c个符号，且所述第t个第二符号子矩阵中的c个符号分布在所述第t个第一符号子矩阵的不多于A列中。
  30. 根据权利要求29所述的方法，其特征在于，所述第t个第一符号子矩阵中的符号按顺序排列，所述第t个第一符号子矩阵中每列的第0行到第p-1行为按所述顺序排列的p个符号，所述第t个第一符号子矩阵的相邻两列中前一列的第p-1行到后一列的第1行为按所述顺序排列的2个符号，所述第t个第二符号子矩阵中第0行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第t个第二符号子矩阵中第r0-1行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的最后一组c个符号。
  31. 根据权利要求27至30中任一项所述的方法，其特征在于，A＝2，n＝8，p＝8，g＝1；或，A＝2，n＝16，p＝8，g＝2。
  32. 根据权利要求28至31中任一项所述的方法，其特征在于，m＝9,r＝8*g,c＝9；或，m＝5,r＝4*g,c＝10；或，m＝11,r＝8*g,c＝11；或，m＝3,r＝2*g,c＝12；或，m＝13,r＝8*g,c＝13；或，m＝7,r＝4*g,c＝14；或，m＝15,r＝8*g,c＝15；或，m＝2,r＝g,c＝16。
  33. 根据权利要求22至32中任一项所述的方法，其特征在于，每一组延迟线中p条延迟 线的延迟取值依次递增V个符号或依次递减V个符号。
  34. 根据权利要求27所述的方法，其特征在于，所述n＝32，32条数据流经过所述延迟处理后每一次分别输出的32个符号的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第0组16个符号来自16个不同的码字，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第1组16个符号来自16个不同的码字；
    所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；
    或者，
    所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。
  35. 根据权利要求34所述的方法，其特征在于，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括32行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵中第0组16行符号依次包括第0行符号、第1行符号、第4行符号、第5行符号、第8行符号、第9行符号、第12行符号、第13行符号、第16行符号、第17行符号、第20行符号、第21行符号、第24行符号、第25行符号、第28行符号、第29行符号，所述第一符号矩阵中第1组16行符号依次包括第2行符号、第3行符号、第6行符号、第7行符号、第10行符号、第11行符号、第14行符号、第15行符号、第18行符号、第19行符号、第22行符号、第23行符号、第26行符号、第27行符号、第30行符号、第31行符号；
    所述第0组16行符号按顺序排列，所述第0组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第0组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第0组r/2行符号中第0行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第0组r/2行符号中第r/2-1行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号；
    所述第1组16行符号按顺序排列，所述第1组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第1组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第1组r/2行符号中第0行的c 个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第1组r/2行符号中第r/2-1行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。
  36. 根据权利要求1至35中任一项所述的方法，其特征在于，根据n条延迟线分别对n路数据流进行延迟之前，所述方法还包括：
    对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列；
    或者，
    根据n条延迟线分别对n路数据流进行延迟之后，从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合之前，所述方法还包括：
    对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列。
  37. 根据权利要求1至36中任一项所述的方法，其特征在于，根据n条延迟线分别对n路数据流进行延迟之前，所述方法还包括：
    对所述n路数据流进行通道纠偏处理，以得到n路对齐的通道数据流。
  38. 根据权利要求1至37中任一项所述的方法，其特征在于，所述n路数据流都为进行第一FEC编码后的数据流，对所述L个第一符号集合分别进行交织得到L个第二符号集合之后，所述方法还包括：
    分别对每个所述第二符合集合中r个所述第二符号子集进行第二FEC编码得到L×r个码字。
  39. 一种数据交织装置，其特征在于，包括：延迟器和交织器；
    所述延迟器用于：根据n条延迟线分别对n路数据流进行延迟，所述n为能被p整除的正整数，所述p为大于1的整数，每条所述延迟线的延迟取值为延迟取值集合中的任一种延迟取值，所述延迟取值集合包括p个延迟取值，所述延迟取值集合中最小的延迟取值为0，且所述延迟取值集合的p个延迟取值按从小到大的顺序每相邻两个延迟取值的差值为V个符号，所述V为大于或等于34的整数，所述延迟取值集合中每个延迟取值对应的延迟线的数量为n/p；
    所述交织器用于：从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合，每个所述第一符号集合包括n×m个符号,所述L为大于或等于1的整数，所述m为大于或等于1的整数；
    对所述L个第一符号集合分别进行交织得到L个第二符号集合，每个所述第二符号集合中的符号数量与每个所述第一符号集合中的符号数量相同。
  40. 根据权利要求39所述的数据交织装置，其特征在于，所述p＝4，所述n能被16整除，所述n条延迟线包括至少一组延迟线，每一组延迟线包括16条相邻的延迟线，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第一条件，其中，0≤所述k<n/16，a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14、a 15为小于16的非负整数且互不相等，所述第一条件为：
    第a 0条延迟线的延迟取值和第a 1条延迟线的延迟取值相差2V个符号，
    第a 2条延迟线的延迟取值和第a 3条延迟线的延迟取值相差2V个符号，
    第a 4条延迟线的延迟取值和第a 5条延迟线的延迟取值相差2V个符号，
    第a 6条延迟线的延迟取值和第a 7条延迟线的延迟取值相差2V个符号，
    第a 8条延迟线的延迟取值和第a 9条延迟线的延迟取值相差2V个符号，
    第a 10条延迟线的延迟取值和第a 11条延迟线的延迟取值相差2V个符号，
    第a 12条延迟线的延迟取值和第a 13条延迟线的延迟取值相差2V个符号，
    第a 14条延迟线的延迟取值和第a 15条延迟线的延迟取值相差2V个符号。
  41. 根据权利要求40所述的数据交织装置，其特征在于，所述n条延迟线的每一组延迟线中，延迟取值为0个符号、V个符号、2V个符号和3V个符号的延迟线数量均为4。
  42. 根据权利要求40或41所述的数据交织装置，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第二条件，所述第二条件为：
    第a 0条延迟线的延迟取值、第a 4条延迟线的延迟取值、第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值互不相等，第a 1条延迟线的延迟取值、第a 5条延迟线的延迟取值、第a 9条延迟线的延迟取值和第a 13条延迟线的延迟取值互不相等，第a 2条延迟线的延迟取值、第a 6条延迟线的延迟取值、第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值互不相等，第a 3条延迟线的延迟取值、第a 7条延迟线的延迟取值、第a 11条延迟线的延迟取值和第a 15条延迟线的延迟取值互不相等。
  43. 根据权利要求40至42中任一项所述的数据交织装置，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 2条延迟线、第a 4条延迟线、第a 6条延迟线、第a 8条延迟线、第a 10条延迟线、第a 12条延迟线和第a 14条延迟线的延迟取值满足第三条件，所述第三条件为：
    第a 0条延迟线的延迟取值和第a 4条延迟线的延迟取值相差2V个符号，第a 2条延迟线的延迟取值和第a 6条延迟线的延迟取值相差2V个符号，第a 8条延迟线的延迟取值和第a 12条延迟线的延迟取值相差2V个符号，第a 10条延迟线的延迟取值和第a 14条延迟线的延迟取值相差2V个符号。
  44. 根据权利要求40至43中任一项所述的数据交织装置，其特征在于，第一延迟取值集合{A}依次包括所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，所述第一延迟取值集合{A}包括下述项中的其中一项：
    {0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,V,3V,2V,0,3V,V,V,3V,0,2V,3V,V,2V,0}，
    {0,2V,V,3V,2V,0,3V,V,V,3V,2V,0,3V,V,0,2V}，
    {0,2V,V,3V,2V,0,3V,V,3V,V,0,2V,V,3V,2V,0}，
    {0,2V,V,3V,2V,0,3V,V,3V,V,2V,0,V,3V,0,2V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,3V,V,2V,0,V,3V,V,3V,0,2V,3V,V,2V,0}，
    {0,2V,3V,V,2V,0,V,3V,V,3V,2V,0,3V,V,0,2V}，
    {0,2V,3V,V,2V,0,V,3V,3V,V,0,2V,V,3V,2V,0}，
    {0,2V,3V,V,2V,0,V,3V,3V,V,2V,0,V,3V,0,2V}，
    {V,3V,0,2V,3V,V,2V,0,0,2V,V,3V,2V,0,3V,V}，
    {V,3V,0,2V,3V,V,2V,0,0,2V,3V,V,2V,0,V,3V}，
    {V,3V,0,2V,3V,V,2V,0,2V,0,V,3V,0,2V,3V,V}，
    {V,3V,0,2V,3V,V,2V,0,2V,0,3V,V,0,2V,V,3V}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {V,3V,2V,0,3V,V,0,2V,0,2V,V,3V,2V,0,3V,V}，
    {V,3V,2V,0,3V,V,0,2V,0,2V,3V,V,2V,0,V,3V}，
    {V,3V,2V,0,3V,V,0,2V,2V,0,V,3V,0,2V,3V,V}，
    {V,3V,2V,0,3V,V,0,2V,2V,0,3V,V,0,2V,V,3V}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,V,3V,0,2V,3V,V,V,3V,0,2V,3V,V,2V,0}，
    {2V,0,V,3V,0,2V,3V,V,V,3V,2V,0,3V,V,0,2V}，
    {2V,0,V,3V,0,2V,3V,V,3V,V,0,2V,V,3V,2V,0}，
    {2V,0,V,3V,0,2V,3V,V,3V,V,2V,0,V,3V,0,2V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,3V,V,0,2V,V,3V,V,3V,0,2V,3V,V,2V,0}，
    {2V,0,3V,V,0,2V,V,3V,V,3V,2V,0,3V,V,0,2V}，
    {2V,0,3V,V,0,2V,V,3V,3V,V,0,2V,V,3V,2V,0}，
    {2V,0,3V,V,0,2V,V,3V,3V,V,2V,0,V,3V,0,2V}，
    {3V,V,0,2V,V,3V,2V,0,0,2V,V,3V,2V,0,3V,V}，
    {3V,V,0,2V,V,3V,2V,0,0,2V,3V,V,2V,0,V,3V}，
    {3V,V,0,2V,V,3V,2V,0,2V,0,V,3V,0,2V,3V,V}，
    {3V,V,0,2V,V,3V,2V,0,2V,0,3V,V,0,2V,V,3V}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {3V,V,2V,0,V,3V,0,2V,0,2V,V,3V,2V,0,3V,V}，
    {3V,V,2V,0,V,3V,0,2V,0,2V,3V,V,2V,0,V,3V}，
    {3V,V,2V,0,V,3V,0,2V,2V,0,V,3V,0,2V,3V,V}，
    {3V,V,2V,0,V,3V,0,2V,2V,0,3V,V,0,2V,V,3V}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
  45. 根据权利要求40至44中任一项所述的数据交织装置，其特征在于，所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值满足第四条件，所述第四条件为：
    第a 0条延迟线的延迟取值和第a 2条延迟线的延迟取值相等或相差2V个符号，
    第a 1条延迟线的延迟取值和第a 3条延迟线的延迟取值相等或相差2V个符号，
    第a 2条延迟线的延迟取值和第a 4条延迟线的延迟取值相等或相差2V个符号，
    第a 3条延迟线的延迟取值和第a 5条延迟线的延迟取值相等或相差2V个符号，
    第a 4条延迟线的延迟取值和第a 6条延迟线的延迟取值相等或相差2V个符号，
    第a 5条延迟线的延迟取值和第a 7条延迟线的延迟取值相等或相差2V个符号，
    第a 8条延迟线的延迟取值和第a 10条延迟线的延迟取值相等或相差2V个符号，
    第a 9条延迟线的延迟取值和第a 11条延迟线的延迟取值相等或相差2V个符号，
    第a 10条延迟线的延迟取值和第a 12条延迟线的延迟取值相等或相差2V个符号，
    第a 11条延迟线的延迟取值和第a 13条延迟线的延迟取值相等或相差2V个符号，
    第a 12条延迟线的延迟取值和第a 14条延迟线的延迟取值相等或相差2V个符号，
    第a 13条延迟线的延迟取值和第a 15条延迟线的延迟取值相等或相差2V个符号。
  46. 根据权利要求45所述的数据交织装置，其特征在于，第二延迟取值集合{B}依次包括所述n条延迟线的第k组延迟线中第a 0条延迟线、第a 1条延迟线、第a 2条延迟线、第a 3条延迟线、第a 4条延迟线、第a 5条延迟线、第a 6条延迟线、第a 7条延迟线、第a 8条延迟线、第a 9条延迟线、第a 10条延迟线、第a 11条延迟线、第a 12条延迟线、第a 13条延迟线、第a 14条延迟线和第a 15条延迟线的延迟取值，所述第二延迟取值集合{B}包括下述项中的其中一项：
    {0,2V,0,2V,2V,0,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,0,2V,2V,0,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {0,2V,2V,0,2V,0,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,V,3V,3V,V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {V,3V,3V,V,3V,V,V,3V,2V,0,2V,0,0,2V,0,2V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,0,2V,0,2V,2V,0,3V,V,3V,V,V,3V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,V,3V,3V,V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,V,3V,3V,V,3V,V,V,3V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,V,3V,V,3V,3V,V}，
    {2V,0,2V,0,0,2V,0,2V,3V,V,3V,V,V,3V,V,3V}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,V,3V,V,3V,3V,V,2V,0,2V,0,0,2V,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,0,2V,2V,0,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,0,2V,2V,0,2V,0,0,2V}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,0,2V,0,2V,2V,0}，
    {3V,V,3V,V,V,3V,V,3V,2V,0,2V,0,0,2V,0,2V}。
  47. 根据权利要求40至46中任一项所述的数据交织装置，其特征在于，编号取值集合{C}依次包括a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15的取值，所述取值集合{C}包括下述项中的其中一项：
    {0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15}，
    {0,1,2,3,4,5,6,7,8,9,10,11,14,15,12,13}，
    {0,1,2,3,4,5,6,7,10,11,8,9,12,13,14,15}，
    {0,1,2,3,4,5,6,7,10,11,8,9,14,15,12,13}，
    {0,1,2,3,6,7,4,5,8,9,10,11,12,13,14,15}，
    {0,1,2,3,6,7,4,5,8,9,10,11,14,15,12,13}，
    {0,1,2,3,6,7,4,5,10,11,8,9,12,13,14,15}，
    {0,1,2,3,6,7,4,5,10,11,8,9,14,15,12,13}，
    {2,3,0,1,4,5,6,7,8,9,10,11,12,13,14,15}，
    {2,3,0,1,4,5,6,7,8,9,10,11,14,15,12,13}，
    {2,3,0,1,4,5,6,7,10,11,8,9,12,13,14,15}，
    {2,3,0,1,4,5,6,7,10,11,8,9,14,15,12,13}，
    {2,3,0,1,6,7,4,5,8,9,10,11,12,13,14,15}，
    {2,3,0,1,6,7,4,5,8,9,10,11,14,15,12,13}，
    {2,3,0,1,6,7,4,5,10,11,8,9,12,13,14,15}，
    {2,3,0,1,6,7,4,5,10,11,8,9,14,15,12,13}，
    {0,3,1,2,4,7,5,6,8,11,9,10,12,15,13,14}，
    {0,3,1,2,4,7,5,6,8,11,9,10,13,14,12,15}，
    {0,3,1,2,4,7,5,6,9,10,8,11,12,15,13,14}，
    {0,3,1,2,4,7,5,6,9,10,8,11,13,14,12,15}，
    {0,3,1,2,5,6,4,7,8,11,9,10,12,15,13,14}，
    {0,3,1,2,5,6,4,7,8,11,9,10,13,14,12,15}，
    {0,3,1,2,5,6,4,7,9,10,8,11,12,15,13,14}，
    {0,3,1,2,5,6,4,7,9,10,8,11,13,14,12,15}，
    {1,2,0,3,4,7,5,6,8,11,9,10,12,15,13,14}，
    {1,2,0,3,4,7,5,6,8,11,9,10,13,14,12,15}，
    {1,2,0,3,4,7,5,6,9,10,8,11,12,15,13,14}，
    {1,2,0,3,4,7,5,6,9,10,8,11,13,14,12,15}，
    {1,2,0,3,5,6,4,7,8,11,9,10,12,15,13,14}，
    {1,2,0,3,5,6,4,7,8,11,9,10,13,14,12,15}，
    {1,2,0,3,5,6,4,7,9,10,8,11,12,15,13,14}，
    {1,2,0,3,5,6,4,7,9,10,8,11,13,14,12,15}。
  48. 根据权利要求39至47中任一项所述的数据交织装置，其特征在于，每个所述第一符号集合包括n个第一符号子集，每个所述第一符号子集包括依次排列的m个符号，每个所述第二符号集合包括r个第二符号子集，每个所述第二符号子集包括c个符号，其中，所述r 为大于1的整数，所述c为大于1的整数，n×m＝r×c，每个所述第二符号子集中的c个符号对应所述第一符号集合中分布在c个所述第一符号子集的c个符号。
  49. 根据权利要求48所述的数据交织装置，其特征在于，所述n＝32，32个第一符号子集的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14和b 15按顺序分别等于第0组延迟线的延迟线编号取值中a 0、a 1、a 2、a 3、a 4、a 5、a 6、a 7、a 8、a 9、a 10、a 11、a 12、a 13、a 14和a 15，b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31按顺序分别等于第1组延迟线的延迟线编号取值中a 0+16、a 1+16、a 2+16、a 3+16、a 4+16、a 5+16、a 6+16、a 7+16、a 8+16、a 9+16、a 10+16、a 11+16、a 12+16、a 13+16、a 14+16和a 15+16。
  50. 根据权利要求49所述的数据交织装置，其特征在于，所述n＝32，所述m＝1，所述c＝8，所述r＝4，每个所述第二符号子集中的8个符号满足第五条件，所述第五条件包括下述条件中的任一种：
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集、第b 29个第一符号子集；
    每个所述第二符号子集中的8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个 第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中的其中4个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集中的其中4个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集中的其中4个第一符号子集。
  51. 根据权利要求50所述的数据交织装置，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，所述x＝i+j*4，0≤i<4,0≤j<8。
  52. 根据权利要求49所述的数据交织装置，其特征在于，所述n＝32，所述m＝1，所述c＝16，所述r＝2，每个所述第二符号子集中的16个符号满足第六条件，所述第六条件包括下述条件中的任一种：
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第 一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
  53. 根据权利要求52所述的数据交织装置，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x个第一符号子集，所述
    Figure PCTCN2022110483-appb-100009
    Figure PCTCN2022110483-appb-100010
    0≤i<2,0≤j<16，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100011
    表示Y除以Z后的商。
  54. 根据权利要求49所述的数据交织装置，其特征在于，所述n＝32，所述m＝3，所述c＝12，所述r＝8，每个所述第二符号子集中的12个符号满足第七条件，所述第七条件包括下述条件中的任一种：
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集中某4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个 第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 0个第一符号子集、第b 1个第一符号子集、第b 4个第一符号子集、第b 5个第一符号子集、第b 8个第一符号子集、第b 9个第一符号子集、第b 12个第一符号子集和第b 13个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 16个第一符号子集、第b 17个第一符号子集、第b 20个第一符号子集、第b 21个第一符号子集、第b 24个第一符号子集、第b 25个第一符号子集、第b 28个第一符号子集和第b 29个第一符号子集；
    每个所述第二符号子集中的其中8个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个 第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中4个第一符号子集；
    每个所述第二符号子集中的其中6个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中6个第一符号子集，每个所述第二符号子集中的另外6个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集的其中6个第一符号子集；
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第b 2个第一符号子集、第b 3个第一符号子集、第b 6个第一符号子集、第b 7个第一符号子集、第b 10个第一符号子集、第b 11个第一符号子集、第b 14个第一符号子集和第b 15个第一符号子集的其中4个第一符号子集，每个所述第二符号子集中的另外8个符号分别来自所述第一符号集合中第b 18个第一符号子集、第b 19个第一符号子集、第b 22个第一符号子集、第b 23个第一符号子集、第b 26个第一符号子集、第b 27个第一符号子集、第b 30个第一符号子集和第b 31个第一符号子集。
  55. 根据权利要求54所述的数据交织装置，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
    Figure PCTCN2022110483-appb-100012
    个符号，所述
    Figure PCTCN2022110483-appb-100013
    0≤i<8,0≤j<12，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100014
    表示Y除以Z后的商。
  56. 根据权利要求49所述的数据交织装置，其特征在于，所述n＝32，所述m＝3，所述c＝12，所述r＝8，每个所述第二符号子集中的12个符号满足第八条件，所述第八条件包括：
    每个所述第二符号子集中的其中4个符号分别来自所述第一符号集合中第k 1个第一符号子集中第0个符号、第k 1+8个第一符号子集中第0个符号、第k 1+16个第一符号子集中第0个符号和第k 1+24个第一符号子集中第0个符号，每个所述第二符号子集中的另外4个符号分别来自所述第一符号集合中第k 2个第一符号子集中第1个符号、第k 2+8个第一符号子集中第1个符号、第k 2+16个第一符号子集中第1个符号和第k 2+24个第一符号子集中第1个符号，每个所述第二符号子集中的其他4个符号分别来自所述第一符号集合中第k 3个第一符号子集中第2个符号、第k 3+8个第一符号子集中第2个符号、第k 3+16个第一符号子集中第2个符号和第k 3+24个第一符号子集中第2个符号，其中，k 1、k 2和k 3互不相等，0≤k 1＜8，0≤k 2＜8，0≤k 3＜8。
  57. 根据权利要求56所述的数据交织装置，其特征在于，所述第二符号集合中第i个第二符号子集中第j个符号来自所述第一符号集合中第b x％32个第一符号子集中第
    Figure PCTCN2022110483-appb-100015
    个符号，所述
    Figure PCTCN2022110483-appb-100016
    0≤i<8,0≤j<12，Y％Z表示Y除以Z后的余数，
    Figure PCTCN2022110483-appb-100017
    表示Y除以Z后的商，所述G为2、6、10、14、18、22、26或30。
  58. 根据权利要求39至57中任一项所述的数据交织装置，其特征在于，所述第一符号集合中第h个第一符号子集的m个符号来自延迟后的第h路数据流，0≤h≤n-1。且所述V为大于或等于68的整数。
  59. 根据权利要求39至58中任一项所述的数据交织装置，其特征在于，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集 合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第二符号矩阵中每一行的c个符号对应所述第一符号矩阵中分布在c行的c个符号。
  60. 根据权利要求39所述的数据交织装置，其特征在于，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第二符号矩阵中每一行的c个符号对应所述第一符号矩阵中分布在c行的c个符号，所述g为大于1的整数。
  61. 根据权利要求60所述的数据交织装置，其特征在于，所述第一符号矩阵中每一列的n个符号包括g个组，所述g个组中每一组包括p个符号，所述g为大于1的整数，所述第二符号矩阵中每一行的c个符号包括s个组，所述s个组中每一组包括p个符号，所述s为大于1的整数，所述第二符号矩阵的其中一组p个符号来自所述第一符号矩阵的其中一组p个符号，所述第二符号矩阵的每行中任意两组共2p个符号来自所述第一符号矩阵中的不同行。
  62. 根据权利要求61所述的数据交织装置，其特征在于，所述n＝32，所述m＝1，所述r＝4，所述c＝8，所述p＝4，所述g＝8，所述s＝2；
    所述第二符号矩阵的其中一行8个符号分别对应所述第一符号矩阵的第a组的4个符号和第b组的4个符号，0≤所述a＜4，4≤所述b＜8。
  63. 根据权利要求61所述的数据交织装置，其特征在于，所述n＝32，所述m＝2，所述r＝4，所述c＝16，所述p＝4，所述g＝8，所述s＝4；
    所述第二符号矩阵的其中一行16个符号分别对应所述第一符号矩阵的第0列中第a组的4个符号、所述第一符号矩阵的第0列中第b组的4个符号、所述第一符号矩阵的第1列中第e组的4个符号和所述第一符号矩阵的第1列中第f组的4个符号，所述a、所述b、所述e和所述f互不相等；
    所述0≤所述a＜4，0≤所述e＜4，4≤所述b＜8，4≤所述f＜8。
  64. 根据权利要求61所述的数据交织装置，其特征在于，所述n＝32，所述m＝3，所述r＝8，所述c＝12，所述p＝4，所述g＝8，所述s＝3；
    所述第二符号矩阵的其中一行12个符号分别对应所述第一符号矩阵的第0列中第a组的4个符号、所述第一符号矩阵的第1列中第b组的4个符号和所述第一符号矩阵的第2列中第e组的4个符号，所述a、所述b和所述e互不相等；
    0≤所述a＜4且4≤所述e＜8，或者，0≤所述e＜4且4≤所述a＜8。
  65. 根据权利要求39所述的数据交织装置，其特征在于，所述n路数据流都经过第一前向纠错FEC编码，所述第一FEC编码后的每A个码字分布在所述n路数据流中，每路所述数据流中连续的A个符号来自A个不同的第一FEC码字，所述A为大于或等于1的整数，所述n条延迟线包括所述g组延迟线，每一组延迟线包括p条延迟线，每一组延迟线中p条延迟线的延迟取值分别为所述延迟取值集合中的p个延迟取值，所述g为大于或等于1的整数，n＝p×g，延迟后的每组p路数据流中A×p个符号来自A×p个不同的第一FEC码字，所述A×p个符号包括所述p路数据流中每路数据流的连续A个符号。
  66. 根据权利要求65所述的数据交织装置，其特征在于，每个所述第一符号集合为第一 符号矩阵，每个所述第一符号矩阵包括n行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵包括g个第一符号子矩阵，每个所述第一符号子矩阵包括p行m列个符号，所述第二符号矩阵包括g个第二符号子矩阵，每个所述第二符号子矩阵包括r0行c列个符号，所述r0为大于或等于1的整数，所述c为大于或等于1的整数，r＝r0×g，p×m＝r0×c，第t个第一符号子矩阵通过交织得到第t个第二符号子矩阵，0≤t＜g，每个所述第二符号矩阵中每行c个符号来自c个不同的码字。
  67. 根据权利要求66所述的数据交织装置，其特征在于，所述第t个第二符号子矩阵中每行c个符号来自所述第t个第一符号子矩阵中的c个符号，且所述第t个第二符号子矩阵中的c个符号分布在所述第t个第一符号子矩阵的不多于A列中。
  68. 根据权利要求67所述的数据交织装置，其特征在于，所述第t个第一符号子矩阵中的符号按顺序排列，所述第t个第一符号子矩阵中每列的第0行到第p-1行为按所述顺序排列的p个符号，所述第t个第一符号子矩阵的相邻两列中前一列的第p-1行到后一列的第1行为按所述顺序排列的2个符号，所述第t个第二符号子矩阵中第0行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第t个第二符号子矩阵中第r0-1行的c个符号来自所述第t个第一符号子矩阵中从第0行第0列开始按所述顺序排列的最后一组c个符号。
  69. 根据权利要求65至68中任一项所述的数据交织装置，其特征在于，A＝2，n＝8，p＝8，g＝1；或，A＝2，n＝16，p＝8，g＝2。
  70. 根据权利要求66至69中任一项所述的数据交织装置，其特征在于，m＝9,r＝8*g,c＝9；或，m＝5,r＝4*g,c＝10；或，m＝11,r＝8*g,c＝11；或，m＝3,r＝2*g,c＝12；或，m＝13,r＝8*g,c＝13；或，m＝7,r＝4*g,c＝14；或，m＝15,r＝8*g,c＝15；或，m＝2,r＝g,c＝16。
  71. 根据权利要求59至69中任一项所述的数据交织装置，其特征在于，每一组延迟线中p条延迟线的延迟取值依次递增V个符号或依次递减V个符号。
  72. 根据权利要求65所述的数据交织装置，其特征在于，所述n＝32，32条数据流经过所述延迟处理后每一次分别输出的32个符号的编号取值包括b 0、b 1、b 2、b 3、b 4、b 5、b 6、b 7、b 8、b 9、b 10、b 11、b 12、b 13、b 14、b 15、b 16、b 17、b 18、b 19、b 20、b 21、b 22、b 23、b 24、b 25、b 26、b 27、b 28、b 29、b 30和b 31，其中，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第0组16个符号来自16个不同的码字，所述32条数据流经过所述延迟处理后每一次分别输出的32个符号中第1组16个符号来自16个不同的码字；
    所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符号、第b 9个符号、第b 12个符号、第b 13个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；
    或者，
    所述第0组16个符号包括：第b 0个符号、第b 1个符号、第b 4个符号、第b 5个符号、第b 8个符 号、第b 9个符号、第b 12个符号、第b 13个符号、第b 18个符号、第b 19个符号、第b 22个符号、第b 23个符号、第b 26个符号、第b 27个符号、第b 30个符号、第b 31个符号；所述第1组16个符号包括：第b 2个符号、第b 3个符号、第b 6个符号、第b 7个符号、第b 10个符号、第b 11个符号、第b 14个符号、第b 15个符号、第b 16个符号、第b 17个符号、第b 20个符号、第b 21个符号、第b 24个符号、第b 25个符号、第b 28个符号、第b 29个符号。
  73. 根据权利要求72所述的数据交织装置，其特征在于，每个所述第一符号集合为第一符号矩阵，每个所述第一符号矩阵包括32行m列个符号，每个所述第二符号集合为第二符号矩阵，每个所述第二符号矩阵包括r行c列个符号，所述第一符号矩阵中第0组16行符号依次包括第0行符号、第1行符号、第4行符号、第5行符号、第8行符号、第9行符号、第12行符号、第13行符号、第16行符号、第17行符号、第20行符号、第21行符号、第24行符号、第25行符号、第28行符号、第29行符号，所述第一符号矩阵中第1组16行符号依次包括第2行符号、第3行符号、第6行符号、第7行符号、第10行符号、第11行符号、第14行符号、第15行符号、第18行符号、第19行符号、第22行符号、第23行符号、第26行符号、第27行符号、第30行符号、第31行符号；
    所述第0组16行符号按顺序排列，所述第0组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第0组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第0组r/2行符号中第0行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第0组r/2行符号中第r/2-1行的c个符号来自所述第0组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号；
    所述第1组16行符号按顺序排列，所述第1组16行符号中每列的第0行到第15行为按所述顺序排列的16个符号，所述第1组16行符号的相邻两列中前一列的第15行到后一列的第0行为按所述顺序排列的2个符号，所述第二符号矩阵的第1组r/2行符号中第0行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的第0组c个符号，依次类推，直到所述第二符号矩阵的第1组r/2行符号中第r/2-1行的c个符号来自所述第1组16行符号中从第0行第0列开始按所述顺序排列的最后一组c个符号。
  74. 根据权利要求39至73中任一项所述的数据交织装置，其特征在于，所述数据交织装置还包括通道重排序单元，根据n条延迟线分别对n路数据流进行延迟之前，所述通道重排序单元用于：
    对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列；
    或者，
    根据n条延迟线分别对n路数据流进行延迟之后，从延迟后的n路数据流各获取L×m个符号以得到L个第一符号集合之前，所述通道重排序单元用于：
    对所述n路数据流进行通道重排序，以使得所述n路数据流按照预设顺序排列。
  75. 根据权利要求39至74中任一项所述的数据交织装置，其特征在于，所述数据交织装置还包括通道纠偏单元，根据n条延迟线分别对n路数据流进行延迟之前，所述通道纠偏单元用于：
    对所述n路数据流进行通道纠偏处理，以得到n路对齐的通道数据流。
  76. 根据权利要求39至75中任一项所述的数据交织装置，其特征在于，所述数据交织装置还包括编码器，所述n路数据流都为进行第一FEC编码后的数据流，对所述L个第一符号集合分别进行交织得到L个第二符号集合之后，所述编码器用于：
    分别对每个所述第二符合集合中r个所述第二符号子集进行第二FEC编码得到L×r个码字。
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