CN111684771A - 时间编码数据通信协议、用于生成和接收数据信号的装置和方法 - Google Patents

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CN111684771A CN201880060590.3A CN201880060590A CN111684771A CN 111684771 A CN111684771 A CN 111684771A CN 201880060590 A CN201880060590 A CN 201880060590A CN 111684771 A CN111684771 A CN 111684771A
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伊加尔·库什尼尔
沙哈尔·波拉特
阿米尔·鲁宾
弗拉基米尔·伏罗基汀
埃莉诺·卡萨尼
德米特里·费尔森施泰因
阿亚尔·埃什科利
泰·戴维森
黄荣汉
约西·茨法提
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Abstract

一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成数据信号，数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。输出接口电路被配置为输出该数据信号。

Description

时间编码数据通信协议、用于生成和接收数据信号的装置和 方法
相关申请的交叉引用
本申请要求于2017年9月18日递交的序列号为US 62/559,814的美国临时申请的优先权的权益，该美国临时申请被通过引用完全并入。
技术领域
示例涉及时间编码数据通信协议、用于生成数据信号的装置和用于接收数据信号的装置。
背景技术
用于传送数据的互连可能需要满足取决于互连的应用的各种要求。例如，可能希望在适度的能量消耗下实现高吞吐量。另外，可有希望避免互连与使用互连的系统中存在的其他组件的干扰，所述系统例如是移动设备/电话、计算机、存储器/存储系统、传感器系统等等。
例如，像硬盘驱动器或固态驱动器(Solid-State-Drive，SSD)之类的存储设备之间的数字接口可基于快速外围组件互连(Peripheral Component Interconnect Express，PCI-E)或串行AT附接(Serial AT Attachment，SATA)，它们对于传送的信息的每个比特可要求在移动设备内应用太多功率。例如，移动电信设备的例如射频前端和另外的信号处理电路之间的模拟或数字连接可能是昂贵的并且消耗相当大量的空间。可存在对于具有增强的特性的互连的需求。
附图说明
图1a图示了数据信号互连；
图1b图示了STEP互连；
图1c图示了时间到数字转换器的体系结构；
图1d图示了用于接收数据信号的装置的示例；
图1e图示了用于接收数据信号的装置的另一示例；
图1f图示了用于生成数据信号的装置的示例；
图1g图示了用于生成数据信号的装置的另一示例；
图1h图示了用于生成数据信号的方法的示例的流程图；
图1i图示了用于接收数据信号的方法的示例的流程图；
图2a图示了用于生成差分信号对的装置的示例；
图2b图示了差分信号的示例；
图2c图示了用于处理差分信号对的装置的示例；
图2d图示了用于处理差分信号对的装置的另一示例；
图2e图示了用于确定差分信号对的属性的处理电路的示例；
图2f图示了图2e的处理电路内存在的信号的示例；
图2g图示了用于确定差分信号对的属性的处理电路的另一示例；
图2h图示了用于接收数据信号的方法的示例的流程图；
图2i图示了用于生成数据信号的方法的示例的流程图；
图3a图示了生成基于一系列数据符号的数据信号的方法的示例；
图3b图示了由图3a的方法生成的一系列发送数据的示例；
图3c图示了生成基于一系列数据符号的数据信号的方法的另一示例；
图3d图示了用于生成数据信号的装置的示例；
图3e图示了用于生成数据信号的装置的另一示例；
图3f图示了用于接收数据信号的方法的示例；
图3g图示了用于接收数据信号的装置的示例；
图3h图示了利用图3a至3g之一中图示的示例生成的数据信号的频谱的改善；
图4a图示了I定界符、SOP和EOP定界符的示例；
图4b图示了I定界符、SOP和EOP定界符的另外的示例；
图4c图示了根据传统方案的包含相同类型的相继定界符的数据信号的示例；
图4d图示了由用于生成数据信号的装置的示例生成的数据信号的示例；
图4e图示用于生成图4d的数据信号的装置的示例；
图4f图示了用于生成图4d的数据信号的方法的示例的流程图；
图4g图示了用于生成图4d的数据信号的装置的另一示例；
图4h图示了用于生成图4d的数据信号的方法的另一示例的流程图；
图5a图示了从一个互连到另一互连中的泄漏；
图5b图示了借助于串扰的从一个互连到另一互连中的泄漏；
图5c图示了发送系统的示例；
图5d图示了用于泄漏减轻的滤波器电路的示例；
图5e图示了数据接收系统的示例；
图5f图示了减轻第一互连到第二互连中的泄漏的方法的示例的流程图；
图6a图示了STEP互连链路；
图6b图示了用于处理数据信号的方法的示例的流程图；
图6c图示了用于生成数据信号的方法的示例的流程图；
图6d图示了用于处理数据信号的装置的示例；
图6e图示了用于生成数据信号的装置的示例；
图6f图示了用于数据传输的互连的示例；
图6g图示了当使用如图6b至6f之一所述的示例时可实现的性能增益的示例；
图7a图示了用于确定向通信协议的每个有效载荷数据符号的时间段和符号宽度的指派的方法的示例的流程图；
图7b图示了有效载荷数据符号的边缘位置的概率分布；
图7c图示了具有所有有效载荷数据符号的相等概率分布的STEP互连链路；
图7d图示了具有有效载荷数据符号的不相等概率分布的STEP互连链路；
图7e图示了用于生成数据信号的方法的示例的流程图；
图7f图示了用于处理数据信号的方法的示例的流程图；
图7g图示了用于生成数据信号的装置的示例；
图7h图示了用于处理数据信号的装置的示例；
图7i图示了时间到数字转换器；
图8a图示了根据STEP协议的数据信号；
图8b图示了确定数据信号内的有效载荷数据符号的方法的示例的流程图；
图8c图示了利用图8b的方法处理的数据信号的示例；
图8d图示了用于处理数据信号的装置的示例；
图8e图示了通信系统的示例；
图8f图示了STEP互连的示例；
图9a图示了发送数据符号的序列的方法的示例的流程图；
图9b图示了互连链路的示例内的数据处理的示例；
图9c图示了处理一系列接收到的数据符号的方法的示例的流程图；
图9d图示了用于发送数据符号的序列的装置的示例；
图9e图示了用于处理一系列接收到的数据符号的装置的示例；
图10a图示了生成用于发送串行排序的预定数目的比特的数据信号的方法的示例的流程图；
图10b图示了数据的二维表示的示例；
图10c图示了位置的示例，在这些位置处将控制符号指示符和控制符号插入到一系列发送符号中；
图10d图示了处理数据信号的方法的示例的流程图；
图10e图示了用于生成数据信号来发送串行排序的预定数目的比特的装置的示例；
图11a图示了用于处理数据信号的装置的示例。
图12a图示了用于生成数据信号的装置的另一示例；
图12b图示了数据信号的示例；
图12c图示了物理层表示和介质接入控制层表示之间的比特重排列的第一示例；
图12d图示了物理层表示和介质接入控制层表示之间的比特重排列的第二示例；
图12e图示了物理层表示和介质接入控制层表示之间的比特重排列的第三示例；
图12f图示了物理层表示和介质接入控制层表示之间的比特重排列的第四示例；
图12g图示了物理层表示和介质接入控制层表示之间的比特重排列的第五示例；
图12h图示了物理层表示和介质接入控制层表示之间的比特重排列的第六示例；
图12i图示了数据信号的另一示例；
图12j图示了用于生成数据信号的装置的另一示例；
图12k图示了用于对数据信号进行解码的装置的示例；
图12l图示了用于对数据信号进行解码的装置的另一示例；
图12m图示了用于生成数据信号的方法的示例的流程图；
图12n图示了用于生成数据信号的方法的另一示例的流程图；
图12o图示了用于对数据信号进行解码的方法的示例的流程图；
图12p图示了用于对数据信号进行解码的方法的另一示例的流程图；
图12q图示了用于生成数据信号的装置的示例；
图12r图示了用于生成数据信号的装置的示例；
图12s图示了用于对数据信号进行解码的装置的示例；
图12t图示了用于对数据信号进行解码的装置的另一示例；
图12u图示了用于生成数据信号的方法的示例的流程图；
图12v图示了用于生成数据信号的方法的另一示例的流程图；
图12w图示了用于对数据信号进行解码的方法的示例的流程图；
图12x图示了用于对数据信号进行解码的方法的另一示例的流程图；
图13a图示了用于生成数据信号的装置的示例；
图13b图示了用于生成数据信号的装置的示例；
图13c图示了用于对数据信号进行解码的装置的示例；
图13d图示了用于对数据信号进行解码的装置的另一示例；
图13e图示了用于生成数据信号的方法的示例的流程图；
图13f图示了用于生成数据信号的方法的另一示例的流程图；
图13g图示了用于对数据信号进行解码的方法的示例的流程图；
图13h图示了用于对数据信号进行解码的方法的另一示例的流程图；
图13i图示了用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的装置的示例；
图13j图示了数据信号的另一示例；
图13k图示了用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的方法的示例的流程图；
图14a图示了通信系统的示例；
图14b图示了两个通信装置之间的数据流的示例；
图14c图示了通信系统的示例；
图14d图示了通信系统的另一示例；
图14e图示了通信系统的另一示例；
图14f图示了用于通信装置的通信方法的示例的流程图；
图14g图示了用于通信装置的通信方法的另一示例的流程图；
图14h图示了用于通信装置的通信方法的另一示例的流程图；
图14i图示了用于通信装置的通信方法的另一示例的流程图；
图15a图示了用于生成数据信号的装置的示例；
图15b图示了功率状态的状态图的示例；
图15c图示了用于对数据信号进行解码的装置的示例；
图15d图示了通信装置的示例；
图16a图示了用于生成数据信号的装置的示例；
图16b图示了数据信号的示例；
图16c图示了数据信号的另一示例；
图16d图示了用于生成数据信号的装置的另一示例；
图16e图示了用于对数据信号进行解码的装置的示例；
图16f图示了用于生成数据信号的方法的示例的流程图；
图16g图示了用于生成数据信号的方法的另一示例的流程图；
图16h图示了用于对数据信号进行解码的方法的示例的流程图；
图17a图示了通信系统的示例；
图17b图示了通信方法的示例的流程图；
图17c图示了通信方法的另一示例的流程图；
图18a图示了用于生成数据信号的装置的示例；
图18b图示了用于对数据信号进行解码的装置的示例；
图18c图示了处于第一操作模式的通信系统的示例；
图18d图示了处于第二操作模式的通信系统的示例；
图18e图示了处于第二操作模式的通信系统的另一示例；
图18f图示了用于生成数据信号的方法的示例的流程图；
图18g图示了用于对数据信号进行解码的方法的示例的流程图；
图19图示了用于生成数据信号的装置的另一示例；
图20a图示了用于对由低压差稳压器为电子设备生成的供给信号进行调节的装置的示例；
图20b图示了电容器上的电压的示范性时间进程；
图20c图示了电流的示范性比较；
图20d图示了通信装置的示例；
图20e图示了通信装置的另一示例；
图20f图示了用于对由低压差稳压器为电子设备生成的供给信号进行调节的方法的示例的流程图；
图21图示了通信系统的示例；
图22a图示了电流模式逻辑到互补金属氧化物半导体转换电路的示例；
图22b图示了反相器的输入和反相器的输出之间的示范性关系；
图22c图示了图22a中所示的电路内的信号的示范性进程；
图22d图示了电流模式逻辑到互补金属氧化物半导体转换电路的另一示例；
图22e图示了通信装置的另一示例；
图23a图示了数字到时间转换器的示例；
图23b图示了数字到时间转换器的另一示例；
图23c图示了数字到时间转换器的另一示例；
图23d图示了数字到时间转换器的另一示例；
图23e图示了用于生成数据信号的装置的示例；
图24a图示了数字到时间转换器的另一示例；
图24b图示了振荡信号和数据信号之间的关系；
图25a图示了时间到数字转换器的电流分布的示例；
图25b图示了供给电压的示范性时间进程；
图25c图示了用于调节供给电压的装置的示例；
图25d图示了供给电压的另一示范性时间进程；
图25e图示了用于调节供给电压的装置的另一示例；
图25f图示了用于调节供给电压的装置的另一示例；
图25g图示了通信装置的示例；
图25h图示了通信装置的另一示例；
图25i图示了用于调节供给电压的方法的示例的流程图；
图25j图示了用于通信的方法的示例的流程图；
图25k图示了用于通信的方法的另一示例的流程图；
图26a图示了针对静电放电的保护电路的示例；
图26b图示了用于差分数据信号的接收器的示例；
图26c图示了用于接收差分数据信号的装置的示例；
图27a示出了无线电头端RH系统的框图；
图27b示出了用于生成放大的高频发送信号的装置的框图；
图27c示出了具有STEP互连上的发送器TX数字预失真DPD的射频电磁RFEM模块的框图；
图27d示出了基带处理器的框图；
图27e示出了用于生成放大的高频发送信号的方法的流程图；
图27f示出了用于确定预失真设置的方法的流程图；
图28a图示了发送器的示例；
图28b图示了符号定时误差与频率误差之间的示范性关系；
图28c图示了发送器的另一示例；
图28d图示了频率和符号率的示范性时间进程；
图29a示出了用于生成数据信号的装置的框图；
图29b图示了用于参考定时设置的自适应定界符的示例；
图29c示出了具有低参考频率的STEP定时的示例；
图29d示出了具有高参考频率的STEP定时的示例；
图29e示出了用于对数据信号进行解码的装置的框图；
图29f示出了STEP系统和高参考提取的框图；
图29g示出了移动设备的框图；
图29h示出了用于生成数据信号的方法的流程图；
图29i示出了用于对数据信号进行解码的方法的流程图；
图30a示出了用于生成数据信号的装置的框图；
图30b示出了使用2个输出电平的示例；
图30c示出了使用3个输出电平的示例；
图30d示出了用于对数据信号进行解码的装置的框图；
图30e示出了用于生成一对数据信号的装置的框图；
图30f示出了数据信号的示例；
图30g示出了用于接收一对数据信号的装置的框图；
图30h示出了用于生成数据信号的方法的流程图；
图30i示出了用于对数据信号进行解码的方法的流程图；
图30j示出了用于生成一对数据信号的方法的流程图；
图30k示出了用于接收一对数据信号的方法的流程图；
图31a示出了用于生成数据信号的装置的框图；
图31b示出了一组三个数据信号的示例；
图31c示出了发送器和接收器之间的一组三条传输线的示例；
图31d示出了用于接收数据信号的装置的框图；
图31e示出了接收器的框图；
图31f示出了用于生成数据信号的方法的流程图；
图31g示出了用于接收数据信号的方法的流程图；
图32a图示了通信系统的示例；
图32b图示了用于生成输出数据的装置的示例；
图32c图示了时间到数字转换器的第一分辨率的示例；
图32d图示了时间到数字转换器的第二分辨率的示例；
图32e图示了时间到数字转换器的输入数据信号和量化电平之间的关系的示例；
图32f图示了时间到数字转换器的示例；
图32g图示了未校准的时间到数字转换器的示例；
图32h图示了直方图的示例；
图32i图示了校准的时间到数字转换器的示例；
图32j图示了通信系统的另一示例；
图32k图示了用于生成输出数据的方法的示例的流程图；
图33a示出了用于生成输出数据信号的装置的框图；
图33b示出了DTC输出信号和XOR输出信号的示例；
图33c示出了DTC输出信号和XOR输出信号的另一示例；
图33d示出了用于生成数据信号的装置的框图；
图33e示出了使用交织的数据信号的STEP连接；
图33f示出了用于生成输出数据信号的方法的流程图；
图33g示出了用于生成数据信号的方法的流程图；
图34a示出了用于生成数据信号的装置的框图；
图34b示出了使用FDD的STEP系统的框图；
图34c示出了使用FDD的另一STEP系统的框图；
图34d示出了使用FDD的另一STEP系统的框图；
图34e示出了使用TDD的STEP系统的框图；
图34f示出了用于生成输出数据的方法的流程图；
图34g示出了STEP系统的框图；
图35a示出了用于生成数据信号的装置的框图；
图35b示出了单个通道上的多个STEP流的示意性频带图；
图35c示出了用于生成数据信号的装置的框图；
图35d示出了在单个通道和单个载波上使用正交STEP流的STEP系统的框图；
图35e示出了使用基带STEP流和高频STEP流来通过单条传输线传输的STEP系统的框图；
图35f示出了使用基带STEP流和正交高频STEP流来通过单条传输线传输的STEP系统的框图；
图35g示出了用于生成输出数据的方法的流程图；
图35h示出了用于生成输出数据的另一方法的流程图；
图36a图示了用于数据信号的适配电路的示例；
图36b图示了用于数据信号的接收器的示例；
图36c图示了用于确定衰减水平的方法的示例的流程图；
图36d图示了使用图36a中所示的适配电路的示例的抖动的劣化的示例；
图36e图示了包括用于生成数据信号的装置和用于处理数据信号的装置的互连的示例；
图36f图示了用于处理数据信号的装置的示例；
图37a图示了用于生成数据信号的装置的第一示例；
图37b图示了眼图的第一示例；
图37c图示了眼图的第二示例；
图37d图示了用于生成数据信号的装置的第二示例；
图37e图示了传统通信链路；
图37f图示了发送的数据信号和接收的数据信号的比较；
图37g图示了用于生成数据信号的方法的示例的流程图；
图37h图示了用于生成数据信号的方法的另一示例的流程图；
图38a图示了符号间干扰的模型；
图38b图示了预失真的概念；
图38c图示了使用具有粗略分辨率的时间到数字转换器确定两个信号边缘之间的时间段的方法的示例；
图38d图示了按校准因子来缩放数据信号内的一系列相继信号边缘之间的时间段的示例；
图38e图示了互连链路上的反射的模型；
图38f图示了反射对数据信号的影响的示例；
图38g图示了用于处理数据信号的装置的示例；
图38h图示了用于生成数据信号的装置的示例；
图38i图示了用于校准的一系列有效载荷数据符号的三次重复的示例；
图39a图示了用于生成数据信号的装置的示例；
图39b图示了包括控制符号指示符、指示一系列校准符号的控制符号、和一系列校准符号的序列的数据流的示例；
图39c图示了用于处理数据信号的装置的示例；
图39d图示了用于生成数据信号的方法的示例；
图39e图示了用于处理数据信号的方法的示例；
图40a图示了校准可变延迟元件的方法的示例；
图40b图示了包括可变延迟元件的TDC；
图40c图示了相互校准DTC和耦合到DTC的TDC内的时间段的方法的示例；
图40d图示了包括可变延迟元件的TDC的示例；
图40e图示了劣化数字信号的抖动的电路的示例；
图41a图示了电子设备的示例；
图41b图示了电子设备的另一示例；
图41c图示了包括两个耦合的电子设备的系统；
图41d图示了数据线缆的示例；
图41e图示了数据线缆的另一示例；
图42a图示了半导体封装的示例；
图42b图示了半导体晶片的示例；
图42c图示了半导体封装的另一示例；
图43a图示了用于车辆的数据聚合设备的示例；
图43b图示了用于车辆的数据处理设备的示例；
图43c图示了车辆的示例；
图44a图示了电子设备的示例；
图44b图示了电子设备的另一示例；
图44c图示了电子设备的另一示例；
图45a图示了用户设备的示例；
图45b图示了基站的示例；
图46a图示了无线电系统的第一示例；
图46b图示了无线电系统的第二示例；
图46c图示了无线电系统的第三示例；
图47a图示了无线电系统的第四示例；
图47b图示了移动设备；
图47c图示了无线电系统的第五示例；
图47d图示了无线电系统的第六示例；
图48a图示了半导体晶片的示例；
图48b图示了存储设备的示例；
图48c图示了用于在不同通信协议之间进行选择的方法的示例的流程图；以及
图49图示了计算设备的示例。
具体实施方式
现在将参考图示出一些示例的附图更充分地描述各种示例。在附图中，为了清晰起见可夸大线条、层和/或区域的粗细。
因此，虽然另外的示例能够有各种修改和替换形式，但其一些具体示例在附图中被示出并且随后将被详细描述。然而，此详细描述并不会将另外的示例限制到所描述的特定形式。另外的示例可覆盖落在本公开的范围内的所有修改、等同和替换。相同或相似的标号在对附图的描述中始终指代相似或类似的元素，它们当与彼此相比较时可被相同地或以修改的形式实现，同时提供相同或类似的功能。
要理解，当称一元素“连接”或“耦合”到另一元素时，这些元素可直接地或者经由一个或多个居间的元素连接或耦合。如果两个元素A和B被利用“或”来组合，则要理解是要公开所有可能组合，即仅A、仅B以及A和B，除非另有明确或隐含定义。相同组合的替换措辞是“A和B中的至少一者”或者“A和/或B”。这同样比照适用于多于两个元素的组合。
本文为了描述具体示例使用的术语并不意图限制另外的示例。每当使用诸如“一”、“一个”和“该”之类的单数形式并且只使用单个元素既没有明确地也没有隐含地被限定为强制性的时，另外的示例也可使用多个元素来实现相同的功能。类似地，当一功能随后被描述为利用多个元素来实现时，另外的示例可利用单个元素或处理实体实现相同的功能。还要理解，术语“包括”和/或“包含”当被使用时指明了所记述的特征、整数、步骤、操作、过程、动作、元素和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元素、组件和/或其任何群组的存在或添加。
除非另有定义，否则所有术语(包括技术和科学术语)在本文中都是按其在示例所属的领域的普通含义来使用的。
串行时间编码物理层(Serial Time Encoded Phy，STEP)可以是一种互连，其支持数十Gb/s的高吞吐量，同时具有低功率要求，例如具有1-2pJ/比特的比特效率。STEP使用时间编码来调制数字脉冲并且对于经由互连的传输链路传输的数据信号中存在的每个信号边缘传送多个比特。同时，可消除对于单独的时钟通道或时钟恢复电路的需要。STEP互连的发送器和接收器之间的传输链路可以是差分的，使用两条单独的传输线，或者其可以是单端的，使用单条传输线。
例如，数据由STEP互连中的数据信号的每对接连互补信号边缘(上升边缘到下降边缘或者下降边缘到上升边缘)之间的时间段来编码，如图1a中所示。在图1a的示例中，每个信号边缘表示3比特的有效载荷数据，如借由八对可能的上升信号边缘和后继的下降信号边缘所示。有效载荷数据的第一部分由上升信号边缘1和八个可能的后继下降信号边缘2、3、4、5、6、7、8和9之一之间的时间段(或者时间差)来编码，从而允许了在该对接连互补信号边缘中编码3比特的数据。由一对接连互补信号边缘之间的时间段编码和传输的数据也被称为符号或数据符号。在图1a中所示的数据信号中，第一符号由上升信号边缘1和下降信号边缘2至9中的选定信号边缘之间的时间段来编码。
后继符号由第一数据符号的选定下降信号边缘和后继上升信号边缘10之间的时间段来编码。假设第一数据符号是“7”，由上升信号边缘1和下降信号边缘9编码，图1图示了随后传输数据符号“0”，由下降信号边缘9和上升信号边缘10编码，它们只相隔最小脉冲宽度。
虽然图1a的示例图示了每个数据符号(一对接连互补信号边缘之间的时间段)具有3比特数据的示例，但另外的示例可类似地对每个符号使用任意不同数目的比特，例如1、2、4、5或任何其他整数。如果每个符号表示整数N个比特，则在相继信号边缘之间存在2N个可能的时间段。另外的示例也可使用不对应于产生2N个可能时间段的整数比特数目，而是使用相继信号边缘之间的任何任意数目的可能时间段(例如3、5、6、7或任何其他整数)的编码方案。
出于实现原因，在任何一对相继互补信号边缘之间(例如在上升信号边缘1和第一可能下降信号边缘2之间)可要求最小脉冲宽度，其长于任何一对相邻下降信号边缘之间(例如下降信号边缘2和3之间)的时间差。相同类型的两个可能的相邻信号边缘之间的时间差也可被称为符号分隔时间。替换实现方式可不要求最小脉冲宽度，从而也将由等于符号分隔时间的时间段来编码符号“0”。
如图1a中所示，在STEP互连中传输的数据信号可被表征为包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
可替换地，数据信号可被表征为包括彼此紧随的三个信号边缘，其中这三个信号边缘中的第一信号边缘和这三个信号边缘中的第二信号边缘之间的第一时间间隔对应于第一发送符号，其中这三个信号边缘中的第二信号边缘和这三个信号边缘中的第三信号边缘之间的第二时间间隔对应于第二发送符号。
对于STEP互连的数据信号的先前两种表征可被替换地使用，并且每当使用表征之一时，也可转而使用另一表征。
基于先前考虑，能够(例如，在发送器内)为STEP互连生成数据信号(STEP信号)的装置的示例的特征可在于包括处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
可替换地，用于生成数据信号的装置的特征可在于包括处理电路，该处理电路被配置为生成数据信号，其中处理电路被配置为基于要发送的各个数据部分来调整数据信号的先后信号边缘之间的时间段。
对于STEP互连的数据信号的先前两种表征可被替换地使用，并且每当使用表征之一时，也可转而使用另一表征。
可选地，用于生成数据信号的装置还可包括被配置为输出数据信号的输出接口电路。
图1b示意性图示了用于双向通信的STEP互连的示例。在双向实现方式中，与彼此通信的STEP接口12和14都能够发送和接收数据信号。STEP接口12和14可由单条传输链路16连接。传输链路16可按时分双工(半双工)来操作以使能经由单条传输链路16的双向通信。可替换地，对于全双工(双单工)通信可使用两条传输链路16a和16b，其中每一者将一个STEP接口的输出驱动器级连接到另一STEP接口的输入驱动器级。单条传输链路可以是单端的，使用单条传输线，或者其可以是差分的，使用两条或更多条传输线。STEP接口12和14及其关联的传输链路构成STEP互连。在替换示例中，也可为单向通信建立STEP互连。
由于STEP接口12和14两者的相同体系结构，将只进一步论述STEP接口12。STEP接口12包括用于数字信号处理的数字处理电路18。就发送而言，数字处理可包括根据STEP协议将有效载荷数据调制成有效载荷数据符号。另外，数字处理可包括向每个有效载荷数据符号和STEP实现方式中使用的可选的另外符号指派时间段。为了基于指派的时间段生成数据信号，数字到时间转换器22可用于生成数据信号中的一系列互补信号边缘。功率放大器可耦合到DTC 22以驱动传输链路。
为了接收数据信号，STEP接口12包括耦合到传输链路16的低噪声放大器和后续的时间到数字转换器20(TDC)，用来确定数据信号内的两个相继信号边缘之间的时间段。TDC20为信号边缘之间的每个时间段确定数字量，该数字量可在数字处理电路18内被进一步处理。就接收而言，数字处理可包括向每个确定的时间段指派有效载荷数据符号并且对有效载荷数据符号解调以确定有效载荷数据。
电池供电的电压转换器24(DC/DV转换器)可用于为STEP接口12提供供给电源，而另外的示例可类似地由AC电源供电。虽然图1b聚焦于数据接口的物理层控制器内使用的组件，但另外的示例也可包括协议栈的更高层的处理，例如用于介质接入控制(MediumAccess Control，MAC)的处理电路。在物理层(Physical Layer，PHY)控制器使用STEP接口的情况下，该PHY控制器内的输入/输出接口可用于连接到专用的MAC层控制器。
STEP接口内使用的TDC的一些示例可直接确定数据信号内的两个相继互补信号边缘之间的时间段。图1c图示了时间到数字转换器(TDC)确定数据信号内的两个相继互补信号边缘之间(上升和后继下降信号边缘之间以及下降和后继上升信号边缘之间)的时间段的示范性实现方式。TDC确定图1a的数据信号内的包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的互补信号边缘的序列并且测量相继互补信号边缘之间的时间段。
图1c中示意性图示的TDC被实现为反相器30a至30f的序列，其中每个反相器作为延迟元件操作。每个反相器引入的延迟可以是固定的，而另外的实现方式也可允许单独调节反相器的延迟。数据信号被输入到该系列的第一反相器30a，并且同时被输入到触发反相器32。通过每个反相器，数据信号中存在的信号边缘被延迟，同时信号的状态变化(从高到低或者反之亦然)。每个延迟元件30a至30f的输出耦合到第一组边缘触发的触发器34a的输入和第二组边缘触发的触发器34b的输入。
两组34a和34b中的所有触发器借由触发反相器32被联合重置。然而，第一组34a的触发器被正边缘触发，而第二组34b的触发器被负边缘触发。利用该设置，第一组触发器34a在负信号边缘存在于数据信号内时输出信号，而第二组触发器34b在正信号边缘存在于数据信号内时输出信号。然而，第一组的触发器的输出处的信号模式允许了推断在数据信号内在多久之前接收到了前一正信号边缘。具体地，在其输出处以及在其输入处具有相同信号状态(利用相应的触发器读出)的反相器可指示出延迟线内的前一个正信号边缘的位置并且因此指示出触发负信号边缘和前一正信号边缘之间的时间段。因此，由正脉冲解码器36a对第一组触发器34a的读出允许了得出接收到的数据信号处于高状态的时间段并且因此提供了关联到接收到的符号的时间段。
类似地，负脉冲解码器36b允许了得出接收到的数据信号处于低状态的时间段并且因此提供了关联到接收到的符号的时间段。如果图1c的TDC接收到如图1a中所示的数据信号，则TDC确定第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。脉冲解码器36a和36b以由反相器30a至30f的延迟给出的分辨率确定高和低脉冲的时间段，该分辨率允许取决于导致延迟线的整体延迟的反相器的总数目的单个时间段的最大长度(TDC的动态范围)。
总结前述考虑，能够生成(例如，在发送器内)或接收(例如，在接收器内)STEP信号的装置的示例可被定义如下。
根据示例，一种用于生成数据信号的装置包括处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段；以及输出接口电路，被配置为输出该数据信号。
例如，第一类型是上升边缘并且第二类型是下降边缘，或者第二类型是上升边缘并且第一类型是下降边缘。
第一时间段和第二时间段的总和可低于1*10-7s(或者低于5*10-7s，低于1*10-8s或者低于5*10-8s)。
例如，处理电路还可被配置为生成第二数据信号，第二数据信号相对于该数据信号是反相的。
第一数据可由第一数据符号表示并且第二数据可由要根据数据通信协议发送的第二数据符号表示。
例如，该装置还可包括被配置为生成该数据信号的至少一个数字到时间转换器。
输出接口电路可被配置为将数据信号输出到由一条或多条传输线构成的有线传输链路。
根据示例，一种用于接收数据信号的装置包括处理电路，该处理电路被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，该装置包括解调电路，该解调电路被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。
例如，第一类型是上升边缘并且第二类型是下降边缘，或者其中第二类型是上升边缘并且第一类型是下降边缘。
第一时间段和第二时间段的总和可低于10-7s(或者低于5*10-7s，低于1*10-8s或者低于5*10-8s)。
处理电路还可被配置为接收第二数据信号，第二数据信号相对于该数据信号是反相的。另外，处理电路还可被配置为还基于第二数据信号来确定第一信号边缘、第二信号边缘和第三信号边缘。
2个信号边缘之间的时间段可对应于通信协议的数据符号。
该装置还可包括被配置为确定第一时间段和第二时间段的至少一个时间到数字转换器。
根据示例，一种用于生成数据信号的装置包括处理电路，该处理电路可被配置为生成数据信号，该数据信号包括第一类型和第二类型的交替信号边缘。每对相继信号边缘之间的时间段可对应于要发送的数据。每秒的时间段的数目可高于1*107(或者高于5*10- 7s，高于1*10-8s或者高于5*10-8s)。
两个信号边缘之间的时间段可对应于通信协议的数据符号。
数据信号可以是利用有线传输链路传输的数字信号。
根据示例，一种用于生成数据信号的装置包括处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
根据示例，一种用于生成数据信号的装置包括处理电路，该处理电路被配置为生成数据信号，其中该处理电路被配置为基于要发送的各个数据部分来调整数据信号的先后信号边缘之间的时间段。
STEP互连的示例可实现多个特征来达成依实现方式而定的目标并且允许为多种用例使用互连的示例。随后，将借由独立的示例来描述这些特征中的一些。将按与互连的不同方面有关的分组来描述各种示例。
论述将开始于涉及物理接口(Phy)和用于运行所述接口的算法的示例，然后是涉及介质接入控制(MAC)和与之有关的算法的示例。随后，描述涉及实现互连的各种功能的电路的示例。随后的章节论述了与互连的部件的校准有关的示例，随后是对与互连的特定体系结构方面有关的示例的论述。论述结束于由互连使能的不同用例的示例。
随后公开的示例的任一者可与先前描述的用于生成数据信号的装置或者用于接收数据信号的装置的示例的任意方面相结合。
在STEP系统中，接收器(RX)可以是“自触发”的，意思着至少操作PHY的时钟是从数据信号本身得出的。因此，可不需要在发送器(TX)和RX之间传递时钟信号。RX钟控是由接收到的信号完成的，这最小化了TX和RX之间的通道的数目。另外，功率消耗被降低了，因为在RX中不需要PLL或CDR，并且系统时延被降低了，因为不需要等待直到RX中的PLL/CDR锁定为止。
图1d图示了要在自触发的接收器(例如，在STEP系统内)中操作的用于接收数据信号的装置的示例。
装置102包括解调电路106、处理电路104、检测电路108和振荡器电路110。装置100接收例如由遵从STEP的发送器112生成的数据信号，在图1a中仅出于说明目的示出了该数据信号。解调电路106被配置为对遵从STEP的数据信号解调。如果例如接收到两个数据符号，则解调电路106基于数据信号内的第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于数据信号的第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。处理电路104确定数据信号内的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。处理电路104可例如包括时间到数字转换器(TDC)，其将所确定的第一和第二时间段传达给解调电路106。
检测电路108被配置为在没有识别出数据在第一数据或第二数据中时生成触发信号。检测电路108可耦合到解调电路106，或者如图1中所示耦合到处理电路104。检测可例如通过识别不对应于数据的一个或几个相继时间段来执行。可替换地，检测电路108可在如下情况下推断出没有发送数据：处理电路104在预定的一段时间中都没有在数据信号内确定信号边缘，或者处理电路104接收到相继互补信号边缘的特定模式。
根据触发信号，振荡器电路110生成时钟信号。时钟信号于是可被用于对接收器内的内部组件进行钟控，这些内部组件否则是利用从接收到的数据信号本身得出的时钟来操作的。振荡器电路110因此允许操作装置102的部件，即使没有借由数据信号接收到数据。这样生成的时钟信号可例如用于进一步处理接收器或装置102的信号处理链内的数据，即使没有借由处理电路104接收到更多数据而最终导致缺乏自触发的时钟。然而，已经存在于信号处理链内的数据可被利用振荡器电路110的时钟信号处理直到信号处理链的结束为止，以确保接收到的所有数据可被转发到接收器的更高协议层，例如MAC层。利用具有检测电路108和振荡器电路110的装置102可使得STEP接收器能够从数据信号本身得出时钟，而没有在传输结束时丢失数据的风险。根据一些示例，在数据信号中将会缺失的数据可以是有效载荷数据。
总之，数据链路上的数据的瞬时速率是取决于数据的，因为STEP使用由数字到时间转换器(digital-to-time converter，DTC)生成并且经由TDC来接收的时间调制信号。TDC数据处理电路是利用由TDC接收数据生成的瞬时CLK来操作的。这是一个非常有价值的特征，因为STEP RX可被自触发，而不要求CLK/PLL/CDR。一旦TX结束发送有效载荷数据符号或者数据信号，存在于RX“管道”的组件中的有效载荷数据就可不被进一步处理，因为操作组件的时钟信号可能缺失。这可例如导致数据不能够到达MAC。只要STEP接收数据，解调电路(接收器)就可利用其自己生成的CLK将接收到的符号递送到先进先出(First-In-First-Out，FIFO)电路以便进一步处理(该FIFO电路可例如充当速率转换器来在两个时钟下操作，被以PHY内的TDC的速率填充并且被以MAC层内使用的第一时钟的第二速率来读出)。一旦有效载荷数据停止(例如，在封包结束时)，TDC就将停止生成CLK信号并且TDC输出和FIFO输入之间的数据样本可不再被传递或进一步处理，这是利用如图1a中所示的装置102来避免的。图1a呈现了第一示例，其中我们提出检测RX PHY层中的传输的结束并且生成合成CLK来将数据从TDC输出传递到FIFO输入。在PHY层中(并且例如不在MAC中)执行此操作最小化了链路的时延。
图1e图示了用于接收数据信号的装置与图1a中所示的装置共享多个组件的另一示例。在图1e的具体示例中，振荡器电路110包括环形振荡器110a以及计数器110b。根据触发信号，环形振荡器开始振荡，同时计数器110b对每次振荡计数。在预定次数的振荡之后，计数器110b让环形振荡器110a停止振荡。图1e图示了振荡器电路生成只包括预定次数的振荡的时钟信号的具体示例。如果装置102的自触发处理管道内的处理操作的数目是明确确定的，则这可以是有益的实现方式。借由振荡器电路110只生成清空管道所需数目的振荡，从而不需要在预先知道不必要的振荡上浪费能量。
继图1d的示例，图1e的装置102包括被配置为将有效载荷数据从PHY层传送到MAC层的MAC接口112。根据一些示例，MAC接口包括异步FIFO来在PHY和MAC的不同时钟域之间接口。当在PHY处没有接收到更多有效载荷数据时，利用由振荡器电路110生成的时钟信号来填充FIFO。
根据另外的示例，装置100可包括除了利用振荡器电路110的时钟信号操作的FIFO以外的至少一个数据处理电路，其只被用作钟控的处理电路的一个具体示例。
根据一些示例，检测电路被配置为识别数据信号内的封包结束符号(End ofPacket，EOP)并且在识别封包结束符号后生成触发信号。这种配置允许了在接收到每个数据封包之后(这由EOP指示)安全地清空接收器内的信号处理管道，进一步允许了在每个EOP之后进入接收器的更低功率状态。换言之，合成CLK是在封包结束(EOP)检测之后生成的。检测电路108充当EOP检测块，来使能被触发的环形振荡器。CLK生成借由计数器110b被限制到N个周期。N个周期可预定到最坏场景所需的周期的最大数目。
图1f图示了用于生成数据信号的装置120的示例，其中在传输结束时适当地使能自触发的接收器的操作所需的时钟信号在发送器内被生成。装置120包括用于有效载荷数据的输入接口122和被配置为生成借由输出接口126输出的数据信号的处理电路。生成的数据信号包括第一类型的第一信号边缘128a、第二类型的第二信号边缘128b、和第一类型的第三信号边缘128c。分隔第一信号边缘128a和第二信号边缘128b的第一时间段和分隔第二信号边缘128b和第三信号边缘128c的第二时间段集合由处理电路124取决于在输入接口122处是否接收到有效载荷数据而不同地生成。
如果在输入接口122处接收到有效载荷数据，则取决于在输入接口122处接收到的有效载荷，第一时间段是基于第一有效载荷数据符号的并且第二时间段是基于第二有效载荷数据符号的。然而，如果在输入接口122处没有接收到有效载荷数据，则第一时间段是基于第一预定时钟周期时间的并且第二时间段是基于第二预定时钟周期时间的，以便将时钟信号包括到数据信号中，该时钟信号可被接收器用来生成用于在有效载荷数据不存在的情况下操作其内部组件的时钟信号。
根据一些示例，处理电路124因此可包括存储器124a，该存储器124a中存储有第一预定时钟周期时间和第二预定时钟周期时间以在有效载荷数据不存在的情况下提供适当的时钟信号。为了为有效载荷数据生成适当的数据信号，处理电路124可例如包括调制器124b，该调制器124b被配置为根据STEP通信协议将时间段与接收到的有效载荷数据样本关联起来。数据信号内的边缘的序列可例如利用数字到时间转换器(DTC)来生成。
取决于特定的实现方式，在有效载荷数据不存在的情况下生成的第一和第二时间段可以是相同的，从而引起具有50％的占空比的振荡，而可替换的实现方式可使用不同的时间段。另外，在有效载荷数据不存在的情况下生成的振荡的频率不需要是恒定的。相反，可从存储器读取任意数目的时间段来生成数据信号和有效载荷数据的不存在，从而使得数据信号可包括由根据从存储器读取的时间段的序列变化的时间段分隔的相继互补信号边缘。
根据另一示例，装置120还可包括在有效载荷数据不存在的情况下耦合到输出接口126的振荡器电路，如图1g中所示。在图1g的示例中，用于生成数据信号的装置130包括输出接口132、调制器134、检测器电路136和振荡器电路138。仅出于说明目的示出了遵从STEP的接收器140。调制器134基于接收到的有效载荷数据生成相继信号边缘之间的时间段。检测器电路136确定何时不再由调制器134处理更多有效载荷数据。如果不再有更多有效载荷数据被处理，则检测器电路136使得振荡器电路138开始振荡，使得输出接口132将振荡器电路138的振荡包括到数据信号中。
换言之，图1f和1g呈现了如下示例，其中在TX PHY层中检测传输的结束，该TX PHY层生成要被发送的合成DATA或数据符号，从而使得RX可将数据从TDC输出传递到FIFO输入。在PHY层中(而不是在MAC中)执行此操作最小化了链路的时延。传输的结束在TX侧(TX PHY)被识别并且合成数据(未被MAC发送)被生成以在RX的管道中推动数据。
随后，借由流程图来简短说明由先前论述的任何装置执行的方法。图1h图示了用于生成数据信号的方法的示例的流程图。该方法包括确定152数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。该方法还包括基于第一信号边缘和第二信号边缘之间的第一时间段确定154第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定154第二数据。另外，该方法包括当在第一数据或第二数据内没有识别出有效载荷数据时生成156时钟信号。
图1i图示了用于接收数据信号的方法的示例的流程图。该方法包括生成162数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔第一时间段，并且第二信号边缘和第三信号边缘相隔第二时间段。该方法还包括在有效载荷数据可用时基于第一有效载荷数据符号确定164第一时间段，并且基于第二有效载荷数据符号确定164第二时间段；或者在没有有效载荷数据可用时基于第一预定时钟周期时间确定166第一时间段并且基于第二预定时钟周期时间确定166第二时间段。
差分接口可要求在传输链路的两端与正确的极性连接以正确工作。如果传输链路是借由两条单独传输线(例如，同轴线)建立的，则此要求可引起交叉传输线来在两侧将正和负与正确极性连接。交叉传输线进而可例如由于串扰而降低信号质量，并且还消耗更多空间，而空间在电子设备内可能是有限的。由于电属性，不是所有标准的互连都可允许传输线的翻转/交叉并且由此限制了平台布线。
像例如快速PCI(PCIe)之类的一些互连支持极性检查。在PCIe中，极性检查由MAC触发，MAC在每个恢复流发送被称为极性的专用符号。在这样发起的极性检查开始后，接口利用专用消息流执行差分传输链路的传输线的极性的检查，并且在需要时翻转其输入。具有专用的流可使系统复杂化并且通过发送不包括任何数据而且还要求特殊的符号来仅用于通知流的开始的极性模式而增大退出时延。不支持极性检查可以使整体系统进一步复杂化，系统于是要求两侧之间的良好对齐。平台布线可引起迹线的交叉，从而引起迹线匹配的劣化。例如，DPHY完全不允许差分传输链路的正和负触点之间的翻转。在链路上实现极性检查使得平台布线更容易。另外，其可避免沿着传输线的交叉以获得更好的线路匹配。其也不要求预先的预调整以避免交叉。可能期望以低开销为传输线提供极性检查。
图2a图示了用于生成差分信号对的装置的示例，该装置允许在传输链路的接收端执行极性检查。装置202生成差分信号对来通过包括两条传输线204a和204b的传输链路204传输。装置202的输出接口电路203被配置为同时将差分信号对的第一信号提供给传输链路204的第一传输线204a，并且将差分信号对的第二信号提供给传输链路204的第二传输线204b。在正常操作期间，第一信号和第二信号两者具有互补状态，即或者第一信号处于高状态，同时第二信号处于低状态，或者第一信号处于低状态，同时第二信号处于高状态。为了极性检测，两个信号可最初在一段时间中处于相同状态。信号在一段时间中处于相同状态也可用于控制接收器的功率状态，如例如随后更详细记述的。图2b图示了可被生成来使得关联的接收器能够确定传输线204a和204b的正确极性的第一信号206a和第二信号206b的示例。对于接下来对信号对中的信号的论述，可假设正极性与为第一传输线204a选择的第一信号206a相关联。当然，在另外的实施例中，也可为第二传输线204b选择正极性。
第一信号206a和第二信号206b最初都处于第一信号电平，其在此具体示例中是高电平。在另外的示例中，类似地，两个信号最初可都处于低电平。为了使能极性检测，装置202还包括处理电路208，该处理电路208被配置为在第一信号206a具有第一极性的情况下将第一信号206a的信号电平改变到第二信号电平。在图2b中所示的示例中，信号206a的高电平在时间210被切换到低电平，从而处理电路208被配置为通过在第一信号206a中生成下降信号边缘来将第一信号206a的信号电平改变到第二信号电平。
使用如上所述的装置202使得接收器能够通过已经在PHY内确定传输线中的哪一者展现出信号电平的变化来正确地确定传输线204a和204b两者的极性。如上文已经指出的，两条传输线的极性可被任意选择，从而在可替换的示例中，处理电路208也可被配置为将第二信号206b的信号电平改变到第二信号电平，并且将第一信号211a维持在第一信号电平。
仅可在STEP互连上加电之后并且在第一有效载荷数据的传输开始之前收集极性信息。然而，一些示例也可在初始加电之后没有有效载荷数据要发送时将STEP接口维持在节电模式。为此，处理电路208也可被配置为在第一信号206a具有第一极性的情况下将第二信号206b维持(保持)在第一信号电平，直到有效载荷数据要被发送为止。
根据示例之一在PHY中实现极性检查可大幅减少系统从节电模式的退出时延。极性检查还允许了支持能够在两个方向上插入的对称连接器，这种对称连接器可能是一些解决方案中要求的。
在指示差分信号对的极性之后，处理电路还可被配置为通过将第一信号206a和第二信号206b中的一者或两者生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列来提交有效载荷数据。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
例如，对于第一传输线，第一类型的信号边缘可以是上升边缘并且第二类型可以是下降边缘，而第二传输线接收互补信号边缘，即对于第二传输线第一类型是下降边缘并且第二类型是上升边缘。可替换地，第一传输线的第二类型可以是上升边缘并且第一类型可以是下降边缘。
在STEP系统中，第一时间段和第二时间段的总和可例如低于10-7s(例如10-8、10-9、10-10、10-11或者更少秒)。换言之，在STEP系统的一些示例中，数据信号的最小或平均频率可高于10MHz(例如，100MHz、1GHz、10GHz、100GHz或更大)。第一数据可例如是要根据数据通信协议发送的第一数据符号并且第二数据可以是要根据数据通信协议发送的第二数据符号。
联系提出的技术或者上文或下文描述的一个或多个示例(例如图2a至2i)来提及装置2100a的更多细节和方面。装置202可包括与提出的技术的一个或多个方面或者上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
总之，由于STEP PHY层可包括两个独特状态(作为随后也详述的功率状态流的一部分)：当TX在对RX断电时，RX将P和N都输出到高。当TX退出断电模式时，其去到空闲或封包开始，这迫使P到低并且N到高。RX侧也可利用此信息来确定极性。
图2c进一步图示了用于处理差分信号对的装置212，其例如可被用于STEP接收器内。装置212包括输入接口电路214，该输入接口电路214被配置为同时接收来自传输链路204的第一传输线204a的差分信号对的第一信号，和来自传输链路204的第二传输线204b的差分信号对的第二信号。第一信号和第二信号最初都处于第一(逻辑)信号电平(例如，高或低)。装置212还包括处理电路216，该处理电路216被配置为如果第一信号的信号电平(从第一信号电平)变化到第二信号电平则确定第一信号具有第一极性。确定第一信号具有第一极性可等同于确定第一传输线204a是用于传输第一极性的信号的那个，从而装置212或相应的接收器可被适当地配置。利用图2b中所示的示例信号，如果经由第一传输线204a接收的第一信号206a将其信号电平从高变化到低，而第二信号206b将信号电平维持在高，则装置212确定第一传输线204a被用于正极性。换言之，处理电路216还可被配置为如果第二信号维持(保持在)第一信号电平则确定第一信号具有第一极性。为此，处理电路216可例如被配置为利用第一信号中的下降信号边缘确定第一信号变化到第二信号电平。
在另一示例中，处理电路212还可被配置为如果第二信号212b的信号电平变化到第二信号电平，并且如果第一信号维持(保持)在第一信号电平，则确定第一信号具有第二极性。
图2d图示了用于处理差分信号对的装置的另一示例，这是基于图2c中所示的示例的。在图2d的示例中，该装置还包括另一信号处理电路218。另一信号处理电路218是在MAC层内实现的，而装置212是在PHY层内实现的。图2d如此图示了使用如本文所述的示例的极性检测可完全实现在PHY层内，产生了在系统的启动或唤醒时引起非常低的时延的极性检测，因为不要求MAC层交互。在MAC层中实现该功能将会要求PHY层完全醒来并且MAC层完全醒来，然后才能够执行极性检测。然而，根据对于图2a至2i描述的示例，极性检测是作为唤醒过程的一部分在系统加电或唤醒时自动执行的，并且因此具有最低时延和最低信令开销。
在支持STEP协议的示例中，装置212还可包括电路来在相继信号边缘之间接收并处理有效载荷数据。在这些示例中，处理电路212还可被配置为基于第一信号和第二信号的至少一者确定第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。此外，装置212可包括解调电路，该解调电路被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。
图2e图示了用于确定差分信号对的属性以使能极性检测的处理电路220的示例。图2f图示了图2e的处理电路内存在的信号的示例。接下来对图2e中图示的示例的功能的说明依赖于图2b中所示的信号流。处理电路220包括与非(NAND)门222，其具有耦合到两条传输线204a、204b的输入。第一或非(NOR)门224a的第一输入耦合到第一传输线204a，而第二输入耦合到与非门222的输出。第二或非门224b的第一输入耦合到第二传输线204b，而或非门224b的第二输入耦合到与非门222的输出。第一或非门224a的输出耦合到锁存器226的置位输入。第二或非门224b的输出耦合到锁存器226的复位输入。锁存器226的输出指示差分信号对的属性，包括关于传输线中的哪一者被用于正极性的信息。
如图2f中所示，一旦传输线204a(P线)上的信号首先变低，则锁存器输出为高，这指示出传输线204a上的极性为正。如果传输线204b(N线)首先变低，则锁存器将会输出低，这指示出极性为负并且数据需要被反相。
在图2e的示例中，处理电路包括被配置为基于第一信号和第二信号来生成逻辑信号的与非门。另外，处理电路包括被配置为基于第一信号和逻辑信号生成第一判决信号的第一或非门，和被配置为基于第二信号和逻辑信号生成第二判决信号的第二或非门。处理电路还包括触发器电路，其被配置为基于第一判决信号和第二判决信号输出指示第一信号的极性的极性信号。
图2g图示了另一处理电路230，其包括时间到数字转换器(TDC)231，该TDC 231被配置为基于参考时钟信号对第一信号232a和第二信号232b同时采样。TDC 231还被配置为提供指示第一信号和第二信号中从第一信号电平变化到第二信号电平的那个信号的信息信号240以决定第一信号232a和第二信号232b是否要被反相。异或(XOR)门236a和236b用作信号调换电路，如果逻辑“1”被提供给其两个输入之一，同时另一输入连接到传输线，则该信号交换电路将信号232a和232b两者同时反相。如果逻辑“0”被提供，则信号不被反相。
逻辑“1”或“0”是由一旦两条传输线被保持在不同电平则活跃的锁存器242提供的，而两条传输线被保持在不同电平是借由耦合到两条传输线的与(AND)门238来评估的。锁存器242被参考时钟信号234使能，并且信息信号240被输入到锁存器242的数据输入。在生成信息信号240时，TDC被用作极性检测器。在PHY处于掉电时，TDC不活跃并且不生成时钟。当TX开始发送有效载荷数据(或其他信号，例如定界符)时，TDC 231将在第一数据结束前获得第一边缘(例如长脉冲，然后在其结束时将有短脉冲)。通过查看接收到的数据(例如定界符指示)的第一信号边缘并且通过确定在传输线处是接收到低还是高脉冲，可以识别出相应传输线是正极性还是负极性。因此，可确定TDC输入是否应当被转向，并且如果是，则信息信号240可被设置到逻辑“1”。
如已经指出的，如果极性被确定为与接收器所要求的不同，则处理电路230可翻转经由第一传输线接收的第一信号和经由第二传输线接收的第二信号以随后处理具有正确极性的信号。
为此，处理电路还可包括被配置为接收第一信号和第二信号的信号调换电路236。信号调换电路236被配置为基于信息信号240将第一信号和第二信号之一提供给TDC 231的第一输入，并且基于信息信号将第一信号和第二信号的另一者提供给TDC的第二输入。
在图2g所示的示例中，翻转是通过利用异或门将两个信号反相来从逻辑上执行的。另外的示例可使用其他信号调换电路，例如复用器来将传输线路由到不同的输入，而不是将传输线的信号反相。
图2h图示了用于生成差分信号对的方法的示例的流程图，包括同时将差分信号对的第一信号提供262给传输链路的第一传输线，并且将差分信号对的第二信号提供262给传输链路的第二传输线，第一信号和第二信号最初都处于第一信号电平。该方法还包括如果第一信号对应于第一极性则将第一信号的信号电平264改变到第二信号电平。
图2i图示了用于处理差分信号对的方法的示例的流程图，包括同时接收272来自传输链路的第一传输线的差分信号对的第一信号，和来自传输链路的第二传输线的差分信号对的第二信号，其中第一信号和第二信号都处于第一信号电平。该方法还包括如果第一信号的信号电平变化到第二信号电平则确定274第一信号对应于第一极性。
如上文指出的，本公开提出了一种用于互连的解决方案，来应对差分线路极性，以避免由沿着系统布线的正线路和负线路之间的误连接引起的数据误解。为了做到这一点，提出了PHY层中的一种机制，其可在数据之前检测极性，从而MAC层将正确地得到数据，而不需要应对极性。先前描述的示例也可被应用到STEP互连。
提出的解决方案的一些示例可使用STEP中支持的功率状态流并且在其上添加极性检查，而不添加额外的流/符号。在一些STEP互连中，当PHY处于断电时，TX处于高阻抗(高Z)状态。RX将此辨识为两条线(P和N)都处于逻辑状态“1”的状态，这是当两条传输线都被维持在相等信号电平时的唯一情况。当TX退出此状态时，其发送特定的定界符，该定界符指示RX加电。此定界符将P线路设置到高并且将N线路设置到低，从而RX看到线路之一从逻辑状态“1”->“0”。此线路被设置为正并且从现在开始知道了正确的极性，而没有MAC参与。
也就是说，在一些示例中，极性检查是在PHY层中完成的，而完全不需要来自MAC层的专用消息流。在PHY层中可能不需要额外的符号/定界符来支持极性检查。另外，如果TDC能力被用于确定链路的极性，则对于极性检查可没有时延惩罚。例如，该过程可在加电时被进行一次。所确定的值可被写入到始终开启寄存器。或者，该过程可在TX每次加电时进行(不需要额外的HW支持)。所提出的技术还可支持热插拔：当没有插入TX设备时，RX处于掉电状态(两条线路都处于逻辑状态“1”)，而当TX设备被插入时，TX发送退出断电状态与正确的定界符。
STEP接口使用时间编码来调制数字脉冲并且为数据信号(即在上升边缘和后续下降边缘之间以及在下降边缘和后续上升边缘之间)内的每个信号边缘传送多个比特，同时消除了对于时钟通道或时钟恢复电路的需要。数据被编码在相继边缘之间的时间差中，因此经由传输链路传输的数据信号的瞬时频率取决于数据本身。这可影响接收器处的性能或者引起接收器处的缓冲器过载/欠载，例如如果平均频率由于要发送的有效载荷数据而在很长的一段时间中变得太高。
图3a图示了生成基于一系列数据符号的数据信号的方法的示例。图3a借由框图图示了可如何生成基于一系列数据符号的数据信号，维持期望的信号属性或特性，而无论要发送的数据是什么。将在后续段落之一中给出期望的信号属性的示例。仅出于说明目的，图3a的方法还示出了接收一系列数据符号302，这是可选的。取决于实现方式，该方法还可在有效载荷数据被调制成数据符号以便经由PHY接口发送之前基于有效载荷数据来执行。在信号评估304期间，为一组数据符号确定从期望信号属性的偏离作为当前偏离。该方法可直接使用数据符号来为该组数据符号计算从期望信号属性的偏离，或者该计算可基于数据符号所依赖于的有效载荷数据来执行。例如，如果数据符号是基于在MAC层内生成的一系列数据比特来生成的，则偏离的计算可在数据比特被调制成数据符号以由PHY层发送之前基于数据比特来执行，调制将若干个比特指派到单个符号，该符号被通过PHY接口发送。STEP接口的一些示例例如将3比特数据调制成数据符号。
该方法还包括将当前偏离与累积偏离307相比较306，累积偏离是基于该系列数据符号的先前数据符号的。累积偏离307可例如被存储在存储器等等中。在变换308期间生成一组发送符号。该组发送符号被生成为使得如果当前偏离和累积偏离两者具有相同属性(例如相同符号)则其对于该组符号中的每个数据符号具有反相数据符号。如果当前偏离和累积偏离具有不同属性，则该组发送符号被生成为包含数据符号本身。为数据符号的个体群组确定从期望信号属性的偏离是否与为先前数据符号确定的累积偏离具有相同属性(或相似)允许了改变个体群组内的数据符号以使得平均起来在生成的数据信号内维持了期望信号属性。取决于如何确定从期望信号属性的偏离，可维持或控制数据信号的不同平均特性或属性。随后，将详述可如何根据方法的示例维持STEP接口的传输链路上的数据信号的平均频率和/或平均共模。
图3b图示了可由如本文所述的方法生成的一组发送符号的示例。图3b图示了一系列八个有效载荷数据符号310a至310h。该组发送信号还包括两个状态符号312a和312b。状态符号中的至少一者指示出该组发送符号是否包括反相符号，允许了接收器正确地确定在该数据信号内发送的有效载荷数据。状态符号也可携带有效载荷数据。例如，如果调制到状态符号中的一个比特被用于通知该组发送符号是否包括反相符号，则调制到状态符号中的剩余比特可被用于发送有效载荷数据。
根据一些示例，该方法还包括基于该组发送符号更新累积偏离。为此，先前确定304的当前偏离可被用于更新累积偏离307，额外地考虑到该组数据符号内的数据符号是否要被转换。对于被处理的每组数据符号更新累积偏离307可允许在很长的一段时间中维持期望信号属性。
在STEP互连的情况下，维持数据信号的平均频率等同于确保关联到该组发送符号内的每个数据符号的平均时间长度是恒定的。如图1中已经图示的，有效载荷数据被多个可能的时间段之一编码，这些时间段中，传输线上的数据信号被维持在恒定电平。虽然图1图示了两个可能电平，另外的示例也可使用多个不同的电平来额外地实现幅度调制。假设有效载荷数据内的多个相继短符号因此将导致具有比由一系列多个相继长符号生成的数据信号更高频率的数据信号。
在STEP系统中，可通过任意方式来定义期望的平均频率，例如通过要求时间段的平均长度是关联到用于有效载荷数据的发送符号的最大长度的50％。在图1的示例中，图示了八个可能的发送符号，时间段的平均长度于是将对应于关联到借由下降信号边缘9发送的符号7的时间段的50％。根据另一可能实现方式，时间段的平均长度可被定义为击中(hit)最短符号0和最长符号7的长度之间的中间。要求后者可例如通过要求发送的符号的平均值等于3.5来实现。
每当被要求维持期望的平均信号属性时，该组符号的符号则被反相。可通过将符号的二进制表示中的每个比特反相并且根据图1的标准调制方案将反相的二进制表示调制到符号来将符号反相。将符号反相的另一种方式是使用如下关系，即，对于具有2^N个状态的符号X，符号X与其反相符号Y的总和是(2^N-1)：X+Y＝(2^N)-1。
因此，Y＝(2^N)-1-X。例如，如果要反相的符号X是7，则反相的符号Y将是0，导致数据信号的频率的期望变化，如从图1清楚可见。
基于上述考虑，关于可如何维持STEP互连的平均频率的特定解决方案在随后描述。
对于一组数据符号内的每个STEP数据符号(以及对于控制符号或控制符号指示符)，STEP编码器可为每个新符号计算与期望平均的符号差量的总和，后面称为sum[n]，其中n是标识序列的第n符号的索引。2N个数据符号(对于N＝3，其例如是8)导致每个符号是[0,…,2N-1]之一。符号的平均是(2N-1)/2(对于N＝3是3.5)。因此，对于第n个符号，所有符号从期望平均的偏离计算如下：
sum[n]＝sum[n-1]+符号-(2N-1)/2。
在一个具体示例中，编码器对一组或一系列m个输入符号采样(n＝n0,…,n0+m-1)，计算这m个符号的平均正负号(sign)，并且将其与到此为止的总和的正负号(总正负号)相比较。
如果两个正负相同，则可以推断维持m个符号不被修改将增大从期望信号属性的偏离，并且因此m个符号被反相。反相的数据符号被发送以使得从期望平均的新偏离(sum[n0+m-1])更接近零。
一些接收器也可对信号的共模敏感。因此，即使发送的数据由具有固定平均频率的高和低脉冲构成，也可进一步要求平衡共模以确保接收器性能不劣化。共模是数据信号处于高状态的累积时间和数据信号处于低状态的累积时间(高脉冲的总和和低脉冲的总和)之间的差异。例如，一系列符号0,7,0,7,…将产生具有恒定平均频率的数据信号，但引起最大共模。
维持如图1中所示的STEP互连的信号的平均共模等同于确保以下作为信号属性：图1中所示的两个可能信号状态(高和低)的平均持续时间之间的差异为零。
根据一些示例，如果对于在高状态中发送的信号脉冲和在低状态中发送的信号脉冲两者并行且独立地执行先前给出的为发送符号维持平均时间段的方法，则信号的平均共模被维持。如果低状态和高状态两者都被控制来对其关联的脉冲展现出平均时间段，则共模平均而言在高状态和低状态之间的中间，这可能是合乎需要的。分开控制高状态和低状态转化成通过先前给出的方法考虑一系列符号中的每隔一个符号，如借由图3c的流程图所示。
一种生成数据信号的方法的示例因此包括：为一组数据符号的每隔一个数据符号确定320从期望信号属性的偏离作为第一当前偏离并且为该组数据符号的剩余数据符号确定322从期望信号属性的偏离作为第二当前偏离。第一当前偏离被与第一累积偏离相比较324，第一累积偏离是基于数据符号的先前群组的每隔一个数据符号的。类似地，第二当前偏离被与第二累积偏离相比较326，第二累积偏离是基于数据符号的先前群组的剩余数据符号的。在比较过程328中，生成该组发送符号。基于比较324和326的结果，生成该组发送符号以使得如果第一当前偏离和第一累积偏离两者具有相同属性则其包括该组数据符号的每隔一个数据符号的反相数据符号；或者如果第一当前偏离和第一累积偏离两者具有不同属性则其包括该组数据符号的每隔一个数据符号。另外，如果第二当前偏离和第二累积偏离两者具有相同属性则该组发送符号包括该组数据符号的每个剩余数据符号的反相数据符号；或者如果第二当前偏离和第二累积偏离两者具有不同属性则其包括该组数据符号的每个剩余数据符号。
换句话总结图3c的方法，共模是高脉冲的总和与低脉冲的总和之间的差异。为了维持平均共模，一个或两个另外的比特被添加并且编码器跟踪并校正两个总和，一个用于高脉冲，一个用于低脉冲(或者下降和上升边缘)。也就是说，如果sum[n]被计算并单独调整来为低脉冲和高脉冲满足目标0，则实现了期望平均频率和平均共模抑制两者。在这样做时，每个总和(sumhigh和sumlow)收敛到0平均。因此，每个总和维持平均频率并且该组合也维持信号的平均DC值(或共模)。
取决于实现方式，要根据先前标准之一联合反相的符号的数目m可被任意选择。然而，取决于选择来在单个有效载荷数据符号内同时发送预定数目的比特的调制，m的特定数目可能是有益的。例如，如果借由单个有效载荷数据符号可提交三比特的数据，则借由上述联合处理22个符号的数据可能是一种有益的选择。22个符号对应于66比特的数据，这允许了插入两个额外的状态比特以通知发送信号的正周期和/或负周期是否携带反相有效载荷数据符号，而不会为按字节操作的MAC层引起信号开销。例如，发送来自STEP系统的MAC层的8字节(64比特)要求22个符号。然而，22个符号能够传输66比特，提供了包括2个状态比特而不会引起额外开销的可能性。类似的选择是联合处理44个数据符号。在44个符号的情况下，4比特的数据可被用作状态比特。编码器也可在(额外)状态符号内添加2个相同比特以通知信号状态之一的极性。如果例如2比特表示一个信号状态(高或低)的状态信息，则对于被独立处理的符号的子群组可利用2个相同比特来填充数据比特以避免差错。第一子群组包括一组数据符号的每隔一个数据符号，并且第二子群组包括该组数据符号的剩余数据符号。不同子群组的状态比特也可利用两个单独的发送符号来提交。
增大状态比特的传输的可靠性的一种替换方案是对于各个符号利用高度可靠的调制方案来发送状态信息以避免差错。例如，高于阈值的每个可能数据符号可被解读为一个状态(例如，可能的数据符号6和7)，并且低于另一阈值的每个可能数据符号可被解读为另一状态(例如，可能的数据符号0和1)。
作为另外的示例，我们额外地利用格雷码对代码排序，将状态比特填充到MSB中将类似地允许保护其免遭差错，因为格雷码是镜像码。
换句话总结先前考虑，取代仅发送纯有效载荷数据，一些冗余可被添加来形成一种允许发送器(TX)操纵发送的数据以维持平均频率和共模的编码方案。借由冗余，提出了通知接收器(RX)关于变化以使得其能够正确地对信息解码。TX可跟踪当前发送的数据并且计算平均频率(或相位漂移)和累积的共模。对于每个数据符号或者对于输入的一系列数据符号，执行计算以确定对频率和/或共模的影响。为了满足频率和/或共模条件，单个数据符号或者整个系列的数据符号可被反相。编码方案在预定的位置添加几个比特以通知RX发送的数据(脉冲)或符号是按其原始形式还是反相形式。从而，TX可控制平均数据并且可确保平均频率和共模。此方案允许了维持平均频率和共模并且减少了设计精力和来自系统的电路约束。
例如，提出的方案可允许限制接收器的缓冲器大小并且依赖于平均数据速率。
除了平均频率和共模以外，作为功率谱密度内的一个或多个峰值的存在的杂散的生成可以是一个问题。在一些实现方式中应当避免杂散的生成。
虽然先前描述的方法可用于确保维持期望的平均频率，但该机制也可被用于避免杂散的生成。根据一些示例，如前所述的生成数据信号的方法中使用的平均目标频率被改变到另一平均目标频率。对于继已被与平均目标频率相比较的前一组数据符号之后的另一组数据符号确定从另一平均目标频率的偏离。换言之，在正在进行的方法期间可改变平均目标频率。改变目标频率导致功率谱密度的加宽，这用于避免生成的数据信号的频谱中的杂散。
改变或更改平均目标频率可通过不同的手段来执行。例如，可以使用平均目标频率的序列，使得另一目标频率是从平均目标频率的预定序列中选择的。在另一示例中，利用随机数生成方法来确定平均目标频率。
换言之，我们可以通过根据以下公式更改期望平均AVdes来进一步调制平均频率，这对于扩散创建的数据信号的频谱可能是合乎需要的：sum[n]＝sum[n-1]+符号-AVdes。在其中改变平均目标频率的有效频率可以是任意的。例如，可以对被联合处理的每一组数据符号改变平均目标频率。根据另外的示例，可以对被联合处理的每两组、每三组或者每N组数据符号改变平均目标频率。
关于可如何调制平均目标频率的一种特定实现方式在接下来的段落中论述。
在一些示例中，通过检查符号的总和并且将其与平均符号savg乘以PHY单元中的符号的数目N(例如44)相比较，来对于数据符号的群组控制PHY的平均时段(例如，对于44个数据符号，后者对应于22个DTC周期)。
具有值Si的一组数据符号的总和偏移Ok(从信号属性“平均频率”的偏离)被定义为：
Ok＝∑Si-Nsavg
并且总权重是在决定是否翻转比特、改变加法/减法之后对所有偏移积分：
Wk＝Ok-1±Ok
(其中“k”是单元索引，即当前考虑的符号群组的号码，“i”是特定单元内的符号上的运行索引，并且“N”＝单元中的符号的数目)
这是具有恒定参考的闭环，其可生成杂散。为了避免这一点，我们给出对Ok的新添加来利用扩散因子R创建新的偏移参考：
Ok＝∑Si-Nsavg+Rk.
换言之，该组数据符号内的数据符号的信号属性的累积值Ok被通过向累积值添加扩散因子以确定信号属性的当前估计来加以修改。
Rk是具有两个基本参数的扩散因子的序列。最小和最大值设置扩散因子，产生频谱中的扩散宽度。另外，序列是周期性的并且此周期是完成扩散所花的时间。
可根据一些选项来生成序列。第一选项是伪随机生成，例如利用LFSR实现方式。这里比特的数目设置扩散周期T＝2NTcycle，并且扩散因子是通过将LFSR除以特定值来设置的。比特的数目和除法因子都是可配置的以便对两个扩散参数都有控制力。
第二个选项是使用确定性序列——例如实现三角序列，从负运行到由扩散因子设置的正“x”值，并且步进窗口“y”被配置来将扩散周期最终设置到T＝2xyT_cycle。
如果要求一定的调制，则也可配置变化的步进窗口。
换言之，一些示例对于该组数据符号考虑扩散因子。一些示例包括对于该组数据符号内的数据符号确定信号属性的累积值，向累积值添加扩散因子以确定信号属性的当前估计；并且将当前估计与期望信号属性相比较以确定当前偏离。
可任意生成一系列扩散因子。一些示例从扩散因子的预定序列中选择扩散因子。另外的示例可利用随机数生成方法来确定扩散因子。
借由描述的方法之一联合处理的一组数据符号也可被表征为基本传输单元(Basic Transmission Unit，BTU)。BTU可以是借由PHY接口内的数据处理方法联合处理的数据的量。例如，也可按BTU的块大小在数据上执行编码/解码或交织/解交织(加扰/解扰)。BTU的数据被从MAC层传递到STEP层。从MAC层到PHY层的接口可以是并行链路，但其也可以是MAC之间的串接接口。构成BTU的数据可由MAC层内使用的数据结构(像是例如比特和字节)或者由PHY层内使用的数据结构来表征。BTU内的数据的量可以是任意的。例如，BTU可由44个数据符号或者由88个数据符号给出，分别对应于MAC层的264个数据比特(33字节)或者MAC层的528个数据比特(66字节)。
图3d图示了用于生成数据信号的装置330的示例，其可执行前述方法之一。装置330包括被配置为为一组数据符号确定从期望信号属性的偏离作为当前偏离的监视电路332。该装置还包括被配置为将当前偏离与累积偏离338相比较的判决电路334，累积偏离338是基于该系列数据符号中的先前数据符号的。另外，该装置包括被配置为生成一组发送符号的电路336，该组发送符号在当前偏离和累积偏离具有相同正负号的情况下包括该组数据符号的每个数据符号的反相数据符号；或者在当前偏离和累积偏离具有不同正负号的情况下包括该组数据符号的数据符号。
图3e图示了基于图3d的装置的用于生成数据信号的装置的另一示例。继图3d的装置，图3的装置包括被配置为将该组发送数据符号和至少一个状态数据符号包括到该数据信号中的复用器电路340，该至少一个状态数据符号指示出该组发送数据符号是否包括反相数据符号。
先前，论述了许多信号生成。图3f和3g简短地总结了能够接收由前述示例之一生成的数据信号的装置中的方法的示例。
图3f图示了用于接收数据信号的方法的示例。该方法包括接收342包括至少一个状态数据符号和一组数据符号的一组发送符号。另外，该方法包括在状态数据符号指示出该组发送符号包括反相数据符号的情况下将该组发送符号的数据符号反相344。
图3g图示了用于接收数据信号的装置的示例。该装置包括被配置为接收包括至少一个状态数据符号和一组数据符号的一组发送符号的输入电路350。另外，该装置包括被配置为在状态数据符号指示出该组发送符号包括反相数据符号的情况下将该组发送符号的数据符号反相的反相电路352。
图3h图示了利用根据图3c的方法的示例生成的数据信号的频谱的改善的示例。图3h图示了根据图3c的方法生成的数据信号的功率谱密度与没有目标频率的变化的功率谱密度相比较。该数据信号是基于有效载荷数据的随机序列的。从图3h清楚可见，当使用方法的示例时，消除了杂散峰值360a、360b、360c和360d。当使用(高速)通信接口作为电子设备或组件之间的互连时，可能需要在互连的两侧的发送和接收电路之间定义一组控制。例如，控制可用于同步、功率管理、流控制等等。这些控制不应当与任何其他有效载荷数据传输相混淆以最小化对整体数据吞吐量的惩罚。模糊控制可比缺失有效载荷数据造成更大的障碍。
在像PCIe第1和2代和M-Phy之类的标准协议中，发送器使用数据比特上的开销(例如8比特到10比特映射，PCIe第3和4代使用128-130映射)，从而扩大数据信号内的转变的数目以使得接收器可从数据信号恢复时钟。这样创建的额外代码或符号可被用于从发送器向接收器提交控制字以控制互连的操作。控制字或控制符号在其他接口技术中也被称为标记。为了进一步使能平衡数据信号的动态参数，例如频率和共模电压，几个代码或符号可被映射到单个标记。
传统的机制可经历数据上的大开销，这可危害吞吐量。控制字/符号也可不被保护，从而控制字内的比特差错可被混淆并被转化为数据字。
在STEP接口中，用于控制(控制字)的消息或消息流被称为“定界符(delimiter)”。定界符由至少2个相继脉冲或符号、控制符号指示符和后续或在前控制符号表示。随后涉及定界符的论述也可被应用到除STEP以外的其他通信接口。
STEP协议是基于要发送的数据的脉冲宽度调制的并且每个符号与两个相继互补信号边缘之间的时间段相关联。用于数据的时间段在随后被称为有效载荷数据符号。为了不将有效载荷数据符号浪费在定界符上，协议为定界符分配带外/独特符号，允许了接收器容易地检测到它们，而不会有任何开销惩罚。在一些示例中，关联到定界符的时间段长于关联到有效载荷数据的最长时间段。此外，为了平衡线路的动态参数，定界符可被映射到将其自身平衡掉的特殊时钟时段，而不需要来自MAC/Phy的任何专门处理。还可通过以使得差错不会造成误检测的方式进行映射来保护定界符。总之，STEP分配带外符号作为定界符并且定界符可被从频率和DC级别自平衡。定界符可以是独特的并且无法被错认为数据。另外，定界符可以是高度可靠的并且无法与任何其他定界符混淆。
为了对定界符的容易且受保护/可靠的接收，使用带外高/低脉冲。每个定界符由数据信号内的至少2个相继符号(也称为2个相继脉冲)、控制符号I指示符和后续控制符号表示。控制符号指示符具有关联的时间段，该时间段长于任何有效载荷数据符号的时间段。换言之，控制符号指示符在这个方面是带外的。
在带外控制符号指示符指示出定界符的存在的同时，控制符号——其可以是带内的(具有有效载荷数据符号的长度)或者也可以是带外的——给出定界符的类型并且因此给出其内容。另外的示例也可使用多于一个控制符号与控制符号指示符一起来增大可用定界符(控制语句)的数目。
对于控制符号使用与有效载荷数据符号相同的相位分隔可创建7个可能的定界符——假定对于每个符号传送3个有效载荷数据比特的话。每个定界符具有长的高或低脉冲作为控制符号指示符，并且可具有后续或在前的短脉冲，指示出定界符类型。
典型的实现方式可定义至少3个定界符。封包开始(Start of Packet，SOP)包括指示出封包的开始的控制符号。封包结束(End of Packet，EOP)包括指示出封包的结束的控制符号。空闲(I定界符)包括指示出空闲模式的控制符号，例如当MAC没有有效载荷数据要发送时。例如，在转变到低功率模式之前，包括指示空闲模式的控制符号可被发送。
定界符的其他示例可以是具有诸如短/长/边际之类的不同类型校准的校准周期开始(Start of Calibration cycle，SOC)、超可靠封包格式开始(Start of ultra-reliable packet format，SOR)等等。
图4a图示了与有效载荷数据符号相比较的I定界符、SOP定界符和EOP定界符的示例。在图4a的示例中，图示了提交定界符的第一替换方案，其中控制符号指示符402首先被提交，然后是控制符号404。在图4a的具体示例中，控制符号指示符402是借由比有效载荷数据符号的最长时间段更长的时间段的脉冲宽度来提交的。图4a假设了一种调制方案，根据该调制方案，三个比特被一次调制到有效载荷数据符号中，产生与有效载荷数据符号“7”的最长时间段相对应的下降信号边缘406。控制符号指示符长于最长有效载荷数据符号，高于有效载荷数据阈值。控制符号指示符402(图4a中的初始高时间)不携带任何真实数据，而是指示出定界符的提交。控制符号404(图4a中的后续低时间)指示出定界符的类型。在图4A所示的示例中，三个可能的定界符由上升信号边缘408a、400b和408c的位置来区分。I定界符由最短控制符号构成(信号边缘408a)，SOP定界符由中间长度控制符号构成(信号边缘408b)，并且EOP定界符由最长控制符号构成(信号边缘408c)。然而，另外的实施例可类似地使用另一控制符号来指示I定界符。为了可靠地检测定界符的类型，不同的控制符号由比有效载荷数据符号更长的时间段来分隔——在图4a的示例中，在不同的定界符类型之间，即在不同的控制符号之间，存在3步，而有效载荷数据符号由单步分隔。
图4b图示了提交定界符的一种替换可能性，据此控制符号410在控制符号指示符412之前。在图4b中所示的示例中，定界符使用低时间作为长时段并且低时间不携带另外的信息，而高时间携带定界符类型并且构成控制符号410。
如借由图4a和4b所示，定界符的数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔第一时间段，并且第二信号边缘和第三信号边缘相隔第二时间段，其中第一时间段和第二时间段的至少一者长于由通信协议定义的任何有效载荷数据符号的时间段。由通信协议定义的任何有效载荷数据符号的最长时间段也可被称为有效载荷数据阈值。
除了I定界符以外的定界符类型将在后续段落中参考图12a至12x更详细描述，而与图4c至4g有关的描述将聚焦于对空闲定界符的有吸引力的使用。
空闲定界符可被用于功率管理。当MAC没有在发送任何有效载荷数据时，例如直到被联合处理的单元(例如n比特)的结束为止，可发送空闲定界符。然而，如果有一长段时间没有有效载荷数据要发送，则如图4c中所示的I定界符的长序列可发生。
图4c图示了根据传统方案的包含相同类型的3个相继定界符420、422和424的数据信号的示例。由于图4c图示了重复信号，所以其可在主谐波的频率产生毛刺或杂散，作为示例，如果I定界符的长度是0.8纳秒(800皮秒)，则在1.25GHz、2.5GHz、3.75GHz等等(n*1.25GHz)生成毛刺。
图4d图示了由用于生成数据信号的装置的示例生成的数据信号的示例。控制符号指示符(定界符的长部分——无论其是高还是低)可具有高于有效载荷数据阈值的任何长度(例如对于图中所示的示例高于9)。因此，通过调制定界符的长部分的长度，即通过将控制符号指示符(图23d中的高时间)调制到大于有效载荷数据阈值的任何数字，可避免毛刺的生成。如图4d中所示，用于发送第一控制符号指示符424的时间段不同于后续控制符号指示符426和428的时间段。
然而，相继控制符号425、427和429的时间段是相同的，指示出相同类型的定界符，例如I定界符。通过调制控制符号指示符的长度，I定界符的整体长度在相继I定界符之间变化，并且可避免杂散的生成。
根据此原理生成的数据信号的特征在于其包括第一类型的第一信号边缘420、第二类型的第二信号边缘432、第一类型的第三信号边缘434、第二类型的第四信号边缘436和第一类型的第五信号边缘438的序列，第一信号边缘和第二信号边缘相隔第一时间段424，第二信号边缘和第三信号边缘相隔第二时间段425，第三信号边缘和第四信号边缘相隔第三时间段426，并且第四信号边缘和第五信号边缘相隔第四时间段427，其中第一时间段424长于有效载荷数据阈值，第二时间段425短于有效载荷数据阈值，第三时间段426长于有效载荷数据阈值并且不同于第一时间段424，并且第四时间段427等于第二时间段425。
替换实施例可类似地使用如图4b所示的提交定界符的替换模式，即开始于控制符号，随后是要调制的控制符号指示符。相应生成的数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，第一信号边缘和第二信号边缘相隔第一时间段，第二信号边缘和第三信号边缘相隔第二时间段，第三信号边缘和第四信号边缘相隔第三时间段，并且第四信号边缘和第五信号边缘相隔第四时间段，其中第一时间段短于有效载荷数据阈值，第二时间段长于有效载荷数据阈值，第三时间段等于第一时间段，并且第四时间段长于有效载荷数据阈值并且不同于第二时间段。
可根据需要来选择用于控制符号指示符的时间段的调制的方案。例如，调制可被采用为从最小9开始斜升直到25，然后减小回到9，然后再重新开始。或者，长度可由随机数生成器来选择。另外，长度不一定必须要对每个I定界符改变。替代地，其可对于有限数目的I定界符保持恒定，直到其再次被改变为止。例如，时间段可对几个定界符保持为长度9，然后其增大到10，依此类推，这只是举一些例子。
图4e图示了用于生成数据信号的装置440的示例。该装置440包括处理电路442，该处理电路442被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，第一信号边缘和第二信号边缘相隔第一时间段，第二信号边缘和第三信号边缘相隔第二时间段，第三信号边缘和第四信号边缘相隔第三时间段，并且第四信号边缘和第五信号边缘相隔第四时间段，其中第一时间段长于有效载荷数据阈值，第二时间段短于有效载荷数据阈值，第三时间段长于有效载荷数据阈值并且不同于第一时间段，并且第四时间段等于第二时间段。另外，该装置包括被配置为输出该数据信号的输出接口电路444。
图4f图示了用于生成数据流的装置448的另一示例。装置448包括处理电路450，该处理电路450被配置为生成数据流，该数据流包括控制符号指示符、指示空闲状态的控制符号、另一控制符号指示符和指示空闲状态的另一控制符号的序列；其中控制符号指示符被关联到第一时间段，控制符号被关联到第二时间段，另一控制符号指示符被关联到第三时间段；并且另一控制符号被关联到第二时间段。另外，装置448包括调制器电路452，该调制器电路452被配置为通过根据预定的调制方案在时间段区间内改变时间段来确定第一时间段和第三时间段。
图4g图示了用于生成数据信号的方法的示例的流程图。该方法包括生成460第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，第一信号边缘和第二信号边缘相隔第一时间段，第二信号边缘和第三信号边缘相隔第二时间段，第三信号边缘和第四信号边缘相隔第三时间段，并且第四信号边缘和第五信号边缘相隔第四时间段，其中第一时间段长于有效载荷数据阈值，第二时间段短于有效载荷数据阈值，第三时间段长于有效载荷数据阈值，并且第四时间段等于第二时间段。另外，该方法包括将第三时间段改变462为不同于第一时间段。
图4h图示了用于生成数据信号的方法的另一示例的流程图。该方法包括生成464数据流，该数据流包括控制符号指示符、指示空闲状态的控制符号、另一控制符号指示符和指示空闲状态的另一控制符号的序列；其中控制符号指示符被关联到第一时间段，控制符号被关联到第二时间段，另一控制符号指示符被关联到第三时间段；并且另一控制符号被关联到第二时间段。另外，该方法包括包括在时间段区间内改变466时间段以生成第一时间段和不同的第三时间段。
一些应用由于带宽需求或者出于体系结构原因可并行使用多个信道或互连。例如，CPU可并行利用多个互连(STEP通道)连接到存储器/图形/等等。在移动设备中，单个AP可例如利用多信道STEP互连来驱动LTE、WiFi、5G等等。如果多个互连被并行使用，则在相邻互连之间可发生泄漏。例如，在STEP系统中，传输链路之间的泄漏可增大抖动并且劣化链路质量。其他互连可经历其他劣化链路质量的原因。对泄漏的主要贡献可源自于设备(例如发送器和/或接收器)的输出或者源自于传输链路之间的串扰，传输链路例如实现为PCB上的通道。诸如STEP链路之类的互连的每个实现者设计其自己的PCB并且根据PCB约束来对传输链路的传输线布线。我们不能预先预测泄漏的主要来源将会是什么，因为PCB上的相邻信道/传输链路的组合可以是任意的。
虽然泄漏的主要来源不能被预先可靠预测，但泄漏可具有以下特性中的至少一者。泄漏可具有高通频率响应，意味着在低频的良好隔离，这随着频率上升而劣化。频率响应可能是由于电容耦合或电磁耦合。泄漏可具有一个或多个主要来源，例如两个相邻传输链路彼此串扰。
泄漏可发生在任意互连对之间，即使受影响的发送器和接收器是间隔开的。图5a和5b图示了可能发生互连之间的泄漏的两种设置。图5a图示了由发送器502a、504a、506a及其关联的接收器502b、504b、504b构成的3个互连502、504和506，这些发送器和接收器分别是借由传输链路502c、504c和506c连接的。在图5a的示例中，互连的布局是完全并行的，即发送器和接收器是彼此相邻的并且传输链路被布线成使得它们是彼此相邻的，与其关联的发送器和接收器相同。在图5a的设置中，泄漏可由传输链路502c、504c和506c之间的串扰主导或者由从发送器的输出到相邻传输链路中的或者到相邻发送器的输出中的串扰主导。
图5b图示了具有在单个芯片518或封装中的四个发送器510a至516a和包括关联的接收器510b至516b的两个芯片519和520的设置。传输链路510c至516c连接发送器和接收器。虽然发送器510a和516a在芯片518中是间隔开的，但在其互连之间仍可发生泄漏，这是由于传输链路510c和516c的布线引起的。例如PCB上的布线是芯片518、519和520的制造商不可预测的。
可能希望具有手段来补偿或减轻传输链路/数据链路之间或者互连之间的泄漏。
图5c图示了发送系统530的示例。
发送系统530包括耦合到用于第一数据链路532c的第一输出接口532b的第一发送器532a。第二发送器534a耦合到用于第二数据链路534c的第二输出接口534b。复用器电路536被配置为将从由第一发送器532a生成的第一数据信号得出的信号切换到滤波器电路538，滤波器电路538耦合到第二输出接口532b。滤波器电路538对与经由第一传输链路532c传输的数据信号有关的数据信号做出如此操作。在从包括第一发送器532a和第一传输链路532c的第一互连链路532泄漏到包括第二发送器534a和第二传输链路534c的第一互连534中的情况下，通过将利用滤波器电路538得出的校正信号应用到被第二互连使用的输出接口532b可消除或者至少减少该泄漏。使用图5c的发送系统允许了减轻泄漏的负面影响，而无论泄漏的主要来源是什么。使用复用器也允许了如果没有确定从第一互连到第二互连中的泄漏则不应用校正信号。
另外的示例也可包括对于多于两个互连的发送器，如图5c中所示，其还示出了第三发送器540a与输出接口540b，以及第一发送器542a与关联的输出接口542b。为了保证系统的最大灵活性，复用器536可被配置为将从由所有发送器532a至542a生成的数据信号得出的信号经由关联的滤波器电路切换到任何输出接口。
另外的示例也可被配置为将从两个或更多个发送器得出的信号经由两个或更多个滤波器电路切换到单个输出接口以便减轻由多个互连同时泄漏到单个互连中引起的信号劣化。
根据另外的示例，滤波器电路538展现出可变滤波器特性，允许调谐滤波器电路538再现两个互连之间的泄漏的特性，以尽可能地抑制由泄漏引起的信号劣化。根据另外的示例，滤波器电路538具有高通滤波器特性。
换言之，图5c中示出了泄漏消除的通用解决方案。发送器的(例如，STEP信道的)每个数据信号被采样并且被MUX 536复用到其串扰的信道。如果消除是在发送侧执行的，如图5c中所示，则也可改为直接从发送器(例如，从STEP系统内的DTC)直接复制信号，而不对其进行采样。一般而言，从关联到发送器的数据信号得出的信号被用于泄漏消除。图5c只图示了单个信道泄漏消除，但相同的原理可用于考虑了到单个信道的多个信道串扰而注入的多个消除信号。
图5d示意性图示了用于从一个信道到另一个信道的自适应泄漏消除的滤波器电路550的示例。具体地，图5d图示了通过相互交叉耦合互连链路的正和负分量来实现从第一互连链路的数据信号得出的校正信号的破坏性叠加的示例。滤波器电路550包括用于差分数据信号的正分量的正输入552a和用于差分数据信号的负分量的负输入552b。滤波器电路550还包括用于差分数据信号的正分量的正输出554a和用于差分数据信号的负分量的负输出554b。滤波器电路556耦合在正输入552a和负输出552b之间以及负输入552b和正输出554a之间。在将用于差分信号的正分量的输入耦合到用于差分信号的负分量的输出时，构成校正信号的经滤波的输入信号被从连接到滤波器电路550的输出的信号中自动减去以减轻第一互连546和第二互连548之间的泄漏。图5d图示了仅单个信道泄漏消除，但相同的原理可被用于考虑到多个信道串扰到单个信道而注入的多个消除信号，如借由图5c和5e所示出的。
如图5d进一步图示的，自适应泄漏消除可在RX侧或者在TX侧执行。图5c的示例图示了能够执行泄漏消除的发送系统，而图5e图示了能够在RX侧执行泄漏消除的数据接收系统。换言之，图5e图示了将MUX用于适当的交叉耦合和泄漏消除的RX侧泄漏消除。
图5e图示了数据接收系统580，其包括耦合到用于第一数据链路582c的第一输入接口582b的第一接收器582a。第二接收器584a耦合到用于第二数据链路584c的第二输入接口584b并且复用器电路586被配置为将从在第一输入接口582b处接收到的第一数据信号得出的信号切换到滤波器电路585，滤波器电路585的输出耦合到第二输入接口584b。
滤波器电路585和泄漏消除的一般原理与对于图5c的发送系统描述的那些类似，因此这里参考相应的段落。由于图5e的数据接收系统580在接收侧操作，所以在第一输入接口582b处接收到的第一数据信号在被拷贝之前可能需要被采样，或者被直接拷贝到滤波器电路585，以便能够借由滤波器电路585生成校正信号。与图5c中所示的示例类似，多个另外的接收器，例如接收器586a和接收器588a，可存在于数据接收系统的另外示例内，与其输入接口586b和588b一起构建高度灵活的系统。
与图5c的示例类似，图5e的示例可包括具有高通特性的滤波器电路585。根据另外的示例，滤波器特性可以是可变的以在操作期间将滤波器电路585的转移函数调谐到两个互连之间的泄漏的转移函数，因为所述转移函数不是预先已知的。
使用图5c至5e的示例之一可避免要求数据通道之间的高相互隔离作为对于PCB以及对于互连的RFIC输出的要求规格，这可在通道之间施加大的分隔并且将产生效率低下的PCB和RFIC。
在图5c至5e图示了使能泄漏消除的数据发送系统和数据接收系统的示例的同时，图5f图示了借由先前描述的系统中的一者或两者减轻第一互连到第二互连中的泄漏的方法的流程图。
一种减轻第一互连到第二互连中的泄漏的方法包括从由第一互连的第一发送器生成的第一数据信号得出数据信号592以生成原始信号。该方法还包括对原始信号594滤波以生成校正信号并且将校正信号596应用到被第二互连使用的第二数据链路。
根据一些示例，从第一数据信号得出数据信号可包括例如如果该方法是在接收器侧实现的话则对第一数据信号采样。根据另外的示例，从第一数据信号得出数据信号可包括例如如果该方法是在发送器侧实现的话则拷贝第一数据信号。
根据一些示例，滤波出于之前详述的原因而使用高通特性。
一些示例还包括调整校正信号的幅度、相位和延迟中的至少一者。调整这些参数之一可用于调谐校正信号以使得其尽可能近地对应于从第一互连泄漏到第二互连中的信号并且尽可能好地消除泄漏信号。
为了能够判断泄漏被消除得有多好和/或对原始信号的滤波多么好地模拟了泄漏信号，另外的示例包括确定第二数据链路上的第二数据信号的信号特性。
根据一些示例，该特性是误比特率(Bit Error Rate，BER)或抖动之一。受泄漏损害的第二数据信号的误比特率或抖动可允许判断泄漏有多严重地损害信号。例如，如果误比特率较高，则我们可推断当前泄漏确实仍导致信号质量的高度劣化。类似地，高抖动率可允许相同的推断。另一方面，如果两个信号特性都较低，则我们可以推断泄漏消除仍工作良好。
另外的示例包括改变滤波器特性以对原始信号滤波，直到信号特性满足预定的标准为止。在改变滤波器特性的同时反复地评估信号特性直到满足预定标准为止可有助于在操作期间调整滤波器特性以尽可能好地匹配泄漏的属性。例如，如果信号特性展现出最小值或者如果信号特性低于预定阈值，则可满足预定的标准。如果在滤波器特性的给定搜索空间内，在给定滤波器特性处经历特定信号特性的最小值，则可以推断出信号特性展现出最小值。如此确定的给定滤波器特性随后可在操作期间被用于减轻由从第一互连到第二互连中的泄漏引起的信号损害。
要改变的滤波器特性可例如是在一定频率处的信号的衰减、在滤波内应用到信号的相位偏移、滤波器有效的低频率和/或高频率或者滤波器的任何任意其他特性。根据一些示例，可以改变滤波器的转移函数。
诸如图6a中所示的STEP接口之类的互连，经常需要以非常低的误比特率工作(在STEP互连的情况下，误比特率可需要低至BER＝1e-12)。在STEP互连中，STEP收发器602包括耦合到第一传输链路606a的发送器602a和耦合到第二传输链路606b的STEP接收器602b。类似地，STEP收发器604包括耦合到第二传输链路606b的发送器604a和耦合到第一传输链路606a的STEP接收器604b以建立包括两条单向传输线的STEP互连。
STEP生成可支持BAUD＝20Gbps以及甚至更高的BAUD速率，例如40Gbps。增大STEP互连的BAUD速率意味着符号之间的时间差(符号分隔时间)需要变得更短，而噪声和抖动不会更低。例如，在STEP的情况下，低BER要求数据信号的抖动非常低以避免确定符号时的差错。对于除了STEP以外的其他互连，为了实现低BER，对除了抖动以外的其他参数的要求可能是同样严苛的。
然而，增大互连的带宽(BAUD)而不增大误比特率可能是合乎需要的。
图6b图示了用于处理数据信号的方法的示例的流程图。
根据图6b中所示的示例，一组有效载荷数据符号被接收610。如果该组的数据符号包含差错，则发出否定确认信号612。另外，如果检测到差错，则在发出否定确认信号后的预定数目组的有效载荷数据符号之后或者在接收该组有效载荷数据符号后的预定数目组的有效载荷数据符号之后接收614第二组有效载荷数据符号。该方法还包括使用616第二组的有效载荷数据符号而不是所述组的有效载荷数据符号。
在存在差错的情况下发出否定确认信号(NACK)可例如允许使得发送器利用第二组有效载荷数据符号重发该组有效载荷数据符号中包含的信息。接收器或者用于处理接收到的数据信号的装置随后可使用借由第二组数据符号进行的重发来确定正确的有效载荷数据。由于使用图6b中所示的方法的互连的往返时间可以是已知的，所以直到接收到借由第二组有效载荷数据符号进行的重发为止逝去的时间或者接收到的有效载荷数据符号的组数是可预测的。因此，实现该方法的接收器可预先知道哪个后续组的有效载荷数据符号包括该重发。因此，可以避免通知当前接收的一组有效载荷数据符号包括重发所要求的任何另外的开销。在第一种替换方案中，从包含差错的那组有效载荷数据符号开始对直到接收到借由第二组有效载荷数据符号进行的重发为止等待的符号组计数。在第二种替换方案中，计数可开始于发出否定确认信号时。
如果对于一组的有效载荷数据符号没有确定差错，则一种方法的实施例进而跳过替换该组有效载荷数据符号，如借由图6b中的可选步骤618所示。
根据一些示例，可利用不同的解调方案来解调该组有效载荷数据符号和用于重发的第二组有效载荷数据符号。例如，对于第二组有效载荷数据符号内的重发可选择更鲁棒的调制方案。更鲁棒的调制方案是对于在传输期间影响数据信号的信号参数的差错更容忍差错的调制方案。例如，在STEP互连的情况下，更鲁棒的调制方案可使用更长的符号分隔时间来区分相邻的符号。更长的符号分隔时间可允许更高的抖动存在，而不会导致解调差错。使用更鲁棒的调制方案因此可避免反复地接收损坏的有效载荷数据。
根据一些示例，该组有效载荷数据符号是经由第一传输链路接收的，而否定确认信号是经由第二传输链路接收的。使用另一传输链路可避免将第一传输链路从接收模式切换到发送模式，因此可节省直到发出否定确认信号为止的时延，因此也避免了直到接收到第二组重发的数据符号为止的额外时延。
该组有效载荷数据符号内的差错可例如利用循环冗余校验(cyclic redundancycheck，CRC)或任何其他差错检测方法来确定。循环冗余校验可以是有利的，因为它们可随着经由互连串行接收到数据而被连续地计算。
根据示例，只发送否定确认消息，节省了用于发送肯定确认消息的开销，同时仍能够重发损坏的有效载荷数据符号中包含的数据。
图6c图示了用于生成数据信号的方法的示例的流程图，其可例如实现在发送器内。
该方法包括发送一组有效载荷数据符号620。如果接收到否定确认信号，则该方法还包括发送622与该组有效载荷数据符号有关的第二组有效载荷数据符号。如先前已参考图6b详述的，第二组有效载荷数据符号可以在发送该组有效载荷数据符号后的预定组数的有效载荷数据符号之后或者在接收否定确认信号后的预定组数的有效载荷数据符号之后被发送。一旦互连上的往返时间或者数据信号的传播延迟是已知的，对否定确认信号的接收就可足以识别出先前发送的该组有效载荷数据符号包含差错。例如，第二组有效载荷数据符号可在接收到否定确认信号后立即被发送。在接收到否定确认信号后，预定组数之前已经发送的一组有效载荷数据符号中包含的有效载荷数据于是被重发送。如图6c中所示，如果没有接收到否定确认消息，则该方法可在步骤624中可选地跳过发送第二组数据符号。
各种另外的示例也可在用于处理数据信号的方法内实现已经参考图6b详述的方面，例如利用不同的调制方案来调制。对于这些可选实现方式的论述，这里参考图6b的描述以避免冗余。
随后，图6d和6e简短且示意性地图示了用于处理数据信号和用于生成数据信号的装置，它们可实现图6b和6c的方法。
用于处理数据信号的装置630包括接收器电路632，其被配置为接收多组有效载荷数据符号。装置630还包括差错检测电路634，其被配置为在一组有效载荷数据符号的数据符号包含差错的情况下生成否定确认信号。差错检测电路636被配置为使用第二组有效载荷数据符号来替换该组有效载荷数据符号，第二组有效载荷数据符号是在发出否定确认信号后的预定组数的有效载荷数据符号之后接收的或者该组有效载荷数据符号是在接收到该组有效载荷数据符号后的预定组数的有效载荷数据符号之后接收的。
用于生成数据信号的装置640包括被配置为发送一组有效载荷数据符号的发送器电路642。该装置640还包括被配置为接收否定确认信号的输入接口644。发送器电路642还被配置为在发送该组有效载荷数据符号后的预定组数的有效载荷数据符号之后或者在接收到否定确认信号后的预定组数的有效载荷数据符号之后发送与该组有效载荷数据符号有关的第二组有效载荷数据符号。
图6f图示了用于数据传输的互连的示例，尤其是STEP互连。该互连包括发送器内的第一物理层控制器650、接收器内的第二物理层控制器660和连接第一物理层控制器650和第二物理层控制器660的传输链路670。
第二物理层控制器660可例如包括如图6d中所示的用于处理数据信号的装置630。类似地，第一物理层控制器650可例如包括如图6e中所示的用于生成数据信号的装置640。由于图6e图示了STEP互连链路，所以发送器包括数字到时间转换器652来基于一系列数据符号生成数据信号，而接收器包括时间到数字转换器662来基于接收到的数据信号生成数据符号。放大器654和664分别用于放大数据信号和接收到的数据信号。由于STEP接口是串行接口，所以并行到串行转换器656(PISO)和串行到并行转换器666(SIPO)用于在发送到更高阶协议层之前串行化数据和在从更高阶协议层(例如从MAC层)接收之后对数据进行去串行化。图6f中所示的物理层控制器660的示例的差错检测电路668连接到时间到数字转换器662的输出以直接在该一系列接收到的数据符号上操作。取决于例如使用的差错检测方法，另外的示例可类似地具有在串行到并行转换器666之后也连接到数据流的差错检测电路。图6f图示了一个传输链路670将发送方物理层控制器650连接到接收方物理层控制器660。对于从接收方物理层控制器660到发送方物理层控制器650的NACK消息的传输，可使用另一传输链路。可替换地，根据不同于STEP的通信协议工作的互连也可被用于传输NACK。
使用如前所述的方法或装置的示例可允许接受传输链路上的更低误比特率，同时维持期望的整体误比特率，因为借由利用第二组数据符号对错误有效载荷数据的重发恢复了数据符号的个体群组内的差错。接受由于互连链路的更高净带宽引起的更多群组包含数据符号中的差错与物理层控制器内的具有低开销的受控重发的机制的结合可导致高误比特率下的更高带宽。换言之，由更高的净数据速率(对于STEP接口而言是更低的符号分隔时间)引起的额外的差错被重发的高度有效机制所补偿。与由MAC层发起的重发相比，该重发机制的时延成本被维持得非常低。
换言之，先前描述的示例可被总结为基于以下原理。STEP链路上的BER被故意降低(例如从BER＝1e-12降低到1e-4)以允许以短符号分隔时间工作来增大净带宽。在PHY层执行差错检测并且通过链路(例如不同于用于接收的那个的另一传输线)只发送NACK(否定确认)，该链路可以是STEP传输链路或另一传输链路。由于低时延要求，重发被进行一次。发送的封包可被以更好的净BER(更低数目的活跃符号)来发送，例如以更鲁棒的调制方案来发送。由于链路延迟是预先已知的，所以NACK在已知的时间切换TX侧，使得其自动重提交正确的一组数据符号(封包)，带来了低NACK检测和数据准备时间。
在图6g中图示了用于评估STEP接口的性能的一个具体示例。该性能被与在大约24ps和12ps(皮秒)的符号分隔时间具有大约20Gbps的BAUD速率的标准STEP实现方式相比较。将BAUD速率加倍到48Gbps可将符号分隔时间减小到大约9或6皮秒。由于噪声将是恒定的并且符号间干扰将由于更高的频谱内容而增大，所以传输链路上的BER(净BER)将增大。然而，使用参考图6b至6f描述的示例(快速重发)可允许以这种短脉冲工作。例如，可接受STEP上的低BER并且利用快速重发(FRT)机制来校正差错。
如图6g中所示，甚至可对传输链路接受BER＝1e-4。在没有FRT的情况下，得到8.55ps_p2p的噪声预算(对于BER＝1e-12)，而在有FRT的情况下，得到5.6ps_p2p的噪声预算(BER＝1e-4并且在FRT之后BER＝1e-12)。
为了加速重发机制，只发送NACK。可在另一迹线/传输链路(不是处于TX模式中的传输链路)上发送NACK。如果另一传输链路非活跃(其可处于低功率GPIO模式中)，其仍可被用于NACK的发送。如果另一传输链路在STEP模式中活跃，则特殊的定界符可用于提交NACK，加速NACK检测。
重发链路传播是已知的(可被测量)，因此虽然STEP速率不是恒定的，但重发的封包的位置可以是固定的(例如，重发的封包将在从RX生成NACK的时刻起的固定数目的封包之后被发送到RX)。由于链路上的实际BER较低、远低于1e-12这个事实，坏封包的数目可能很高并且连续封包的数目也可能较高(与BER＝1e-12相比)，因此重发的封包可被以受保护的方式发送(例如通过从正常的8符号和BER＝1e-12到4符号和BER<<1e-12)。
在STEP互连内，可生成均匀分布的符号，也就是每个符号被以相等的概率发送。然而，由于实现限制和损害，通过STEP传输链路发送并且随后被STEP接收器恢复的符号对于差错可具有非均等分布的概率。不同的符号可经历不同的被损害和不正确接收的概率。由于整体误比特率(BER)对于个体符号的差错的概率的分布敏感，所以可导致互连的非最优性能。可能想要增大高速互连(例如STEP互连)的BER。
在图7a中图示了用于确定向通信协议的每个有效载荷数据符号的时间段和符号宽度的指派的方法的示例。
该方法包括改变过程702，其改变指派到至少一个有效载荷数据符号的符号宽度和时间段。改变符号宽度和时间段导致改变在数据信号的劣化存在的情况下确定关联的符号的概率，数据信号的劣化可例如增大抖动。增大符号宽度导致更大的可接受抖动而仍正确地确定符号。增大一个符号的符号宽度可导致剩余符号的可用符号宽度的减小。该方法还包括对于所有有效载荷数据符号确定接收差错概率704，这可允许考虑一个符号的符号宽度和时间段的变化对剩余符号的影响。另外，该方法包括如果所有有效载荷数据符号的接收差错概率在预定容限范围内相等则将当前时间段和符号宽度指派到有效载荷数据符号706。应用所有有效载荷数据符号的接收差错概率尽可能相等这个标准可产生互连链路的最佳可实现整体BER，如以下考虑将会表明的。
图7b图示了STEP互连链路中的有效载荷数据符号的信号边缘的到达时间的概率分布的示例。在图7b的具体示例中，概率分布Pj被假设为是高斯的，因此关于与有效载荷数据符号j相关联的时间段708uj是对称的，具有标准偏差σj：
Figure BDA0002416112290000561
符号宽度710是有效载荷数据符号的时间段708附近的如下时间区间：在该时间区间中被接收器接收到的边缘被解读为有效载荷数据符号j。在由时间段708和符号宽度710给出的时间区间外接收到边缘导致对有效载荷数据符号j的误检测，因此增大了有效载荷数据符号j的接收差错概率Pej。该分布的标准偏差σj可例如由随机抖动主导。
给定分布的标准偏差σj，对于特定有效载荷数据符号实现特定BER所要求的符号宽度710可如图7b的右图中所示按标准偏差σj来表达。
然而，整个互连链路的BER也具有来自其他可能的有效载荷数据符号的贡献，如借由图7c对于一个示范性系统所示，该系统具有N＝5个符号712、714、716、718和720，它们具有关联的标称时间段712a、714a、716a、718a和720a。图7c图示了如下配置，其中所有有效载荷数据符号具有相同的Pej，也就是说σj(并且因此符号宽度712b、714b、716b、718b和720b)对于所有有效载荷数据符号是相同的。另外，假设发送特定符号的概率是PS并且其对所有有效载荷数据符号是相同的以计算整体BER。
Figure BDA0002416112290000562
在STEP中，可以既有确定性抖动(校准或信号相关抖动)也有高斯随机抖动(来自随机噪声源)。假设Pj由高斯随机抖动主导，则所有符号经历相同的Pej这个假设可能是合理的。为了获得BER＝1e-12(对应于7.1σ)，需要确保每个符号遵守：
Figure BDA0002416112290000563
意味着符号宽度712b至720b需要大于14.2σ。
然而，由于实现细节，不同的符号也可经历不同的概率分布Pj，尤其是具有不同的标准偏差σj。
图7d图示了与图7c中相同的系统，差别在于有效载荷数据符号3(718)经历更多抖动并且因此经历更低的Pe(例如，Pe3>>Pe)，使得整体BER为：
Figure BDA0002416112290000571
在这些情况下，整体BER可由有效载荷数据符号3主导。假设图7d的有效载荷数据符号3具有更高的随机抖动，导致符号宽度718b(TLSB)＝JS3＝±5.7σ，则上述考虑的结果是Pe3＝1e-8，导致大约1e-9的整体BER，这不是最优的。
然而，根据图7a中所示的方法，符号3的符号宽度和时间段可被改变，直到所有有效载荷数据符号的接收差错概率变得尽可能相等为止，这可例如通过要求所有差错概率在预定的容限范围内来实现。接收差错概率指示出利用指派的时间段生成的有效载荷数据符号在由以指派的时间段为中心的指派的符号宽度给出的时间区间内被接收到的概率。对于给定的时间预算，改变一个有效载荷数据符号的符号宽度将导致也调整其他有效载荷数据符号或者至少一个另外的有效载荷数据符号的时间段和符号宽度。根据一些示例，可要求在改变之后为所有有效载荷数据符号重确定接收差错概率。这可例如通过发送有效载荷数据符号的预定序列并且确定接收到的有效载荷数据符号的序列来实现。将有效载荷数据符号的预定序列与接收到的有效载荷数据符号的序列相比较于是可允许推断所有符号的接收差错概率。确定接收差错概率一般包括发送包括具有指派到有效载荷数据符号的时间段的宽度的数据脉冲的数据信号并且接收该数据信号。如果在数据信号内接收到具有在以该时间段为中心的符号宽度给出的时间区间内的宽度的数据脉冲，则认为接收到该有效载荷数据符号。
如果利用时间到数字转换器来确定符号，则可按时间到数字转换器的分辨率的有限步长来改变符号宽度。类似地，改变时间段可包括按数字到时间转换器的分辨率的有限步来改变时间段。
如果有效载荷数据符号的接收差错概率满足要求，则当前时间段和当前符号宽度被指派到经历了变化的符号。根据该方法，可以实现所有有效载荷数据符号经历几乎相同或者相同的接收差错概率，导致根据先前考虑的最佳可实现整体BER。利用例如图7d中所示的方法，将降低符号#0、#1、#2、#4(712、714、716和720)的符号宽度并且增大符号#3(718)的宽度以为所有符号达到均等的Pe。在该具体示例中，我们将把有效载荷数据符号3的符号宽度增大～20％并且将其他四个符号的符号宽度减小～5％。这样做后，我们得到均等分隔大约±6.8σ的所有有效载荷数据符号的时间段和符号宽度，导致大约1e-11的整体BER，这比在不使用方法的示例来指派个体时间段和符号宽度的情况下由有效载荷数据符号3主导的1e-9要好得多。
该方法的示例可被表征为泼水方法，其允许对通信互连链路(例如STEP互连链路)上的BER的优化。
图7a的方法可例如被执行为在线校准，例如当互连链路被加电时或者在特定的校准周期内时。该方法也可在互连链路的工厂校准期间被执行一次。
借由图7a图示的方法的一些部分可在接收侧执行，而其他部分可在互连链路的发送侧执行。虽然符号宽度的改变只可在接收侧由用于处理数据信号的方法执行，但关联到有效载荷数据符号的符号宽度的改变既可在接收侧由用于处理数据信号的方法执行也可在发送侧由用于生成数据信号的方法执行。
图7e图示了用于生成数据信号的方法的示例的流程图，其可在互连链路的发送侧执行。
该方法包括指派数据信号内的时间段730到每个有效载荷数据符号，有效载荷数据符号的相邻对的时间段由关联的符号分隔时间分隔。时间段被指派成使得至少第一符号分隔时间不同于至少第二符号分隔时间。该方法还包括生成732数据信号。通过将时间段指派到个体有效载荷数据符号以使得相邻有效载荷数据符号之间的符号分隔时间可不同，该方法允许了生成在接收器侧对于所有有效载荷数据符号具有相等的接收差错概率的数据信号。因此，可以优先通信互连链路的整体BER。
图7f图示了用于处理数据信号的方法(当该方法可在接收侧执行时)的示例的流程图。该方法包括向通信协议的每个有效载荷数据符号指派734时间段和符号宽度，其中至少第一符号宽度不同于至少第二符号宽度。该方法还包括接收736包括一系列数据脉冲的数据信号。另外，该方法包括如果在数据信号内接收到具有在以指派的时间段为中心的指派的符号宽度给出的时间区间内的宽度的数据脉冲，则确定738接收到有效载荷数据符号。对于个体有效载荷数据符号允许不同的符号宽度和时间段，可减小互连链路的整体BER。
例如，与所有有效载荷数据符号在TX和RX中具有统一条件的STEP实现方式相比，信道和STEP损害现在可由降低整体BER的差错的非均匀分布概率来纳入考虑。
虽然该方法的一些示例可被执行为在线或工厂校准，但另外的示例可基于关于通信互连链路的先验知识使用预定的一组个体时间段和符号宽度。
例如，在STEP互连链路中，数据信号的系统性损害可存在，导致非均一接收差错概率。例如，如果主导损害来自于用于接收数据信号的时间到数字转换器(TDC)的供应商调制，例如如图7i中所示，则符号的数目越大，关联的信号边缘的确定中的差错就可能越高。如图7i中所示，TDC可实现为反相器762a至762f的序列，它们作为延迟元件操作，这根据实现方式也可允许调谐由反相器构成的个体延迟元件。每个延迟元件762a至762f的输出耦合到两个触发器，这些触发器在数据信号内的信号边缘发生时重置。利用该设置，第一组触发器764在正信号边缘存在于数据信号内时输出信号，而第二组触发器766在负信号边缘存在于数据信号内时输出信号。由于该实现方式，TDC的功率消耗取决于接收到的有效载荷数据符号，因为更长的有效载荷数据符号导致TDC 760内的更多数字组件被操作。更多组件消耗更多功率并且导致功率供给的更大变化，转化成系统内的更多差错。由于功率供给的变化，具有更长时间段的有效载荷数据符号经历更高的差错(抖动)。另外，对于更高阶(更长)的符号，与更短符号相比，更高数目的延迟元件的个体差错加起来成为更高的差错。
一些示例考虑到了系统性，因为时间段是以如下方式被指派到有效载荷数据符号：使得符号分隔时间随着渐增的时间段而增大，即对于更高阶符号增大。
其他互连可被由符号间干扰(inter-symbol interference，ISI)引起的信号劣化所主导，例如如果长且有损的线缆被用于发送器和接收器之间的传输链路的话。具有更短时间段的符号由于其更高的频谱内容而对于ISI更敏感。另外的示例可考虑到所述属性，因为时间段是以如下方式被指派到有效载荷数据符号的：符号分隔时间随着渐增的时间段而减小。换言之，将设计具有渐减的符号分隔的系统(S0到S1具有最高分隔)。
先前描述的一些示例可以用软件实现，另外的示例的可以用硬件实现。图7g和7h示意性地图示了能够执行先前描述的方法之一的装置。
图7g图示了用于生成数据信号的装置740的示例。该装置包括被配置为将数据信号内的时间段指派到每个有效载荷数据符号的映射电路742，有效载荷数据符号的相邻对的时间段由关联的符号分隔时间分隔，其中至少第一符号分隔时间不同于至少第二符号分隔时间。该装置还包括被配置为存储时间段的存储器744。
一些示例可以可选地还包括被配置为输出数据信号的输出接口746，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔被指派到第一有效载荷数据符号的第一时间段，并且第二信号边缘和第三信号边缘相隔被指派到第二有效载荷数据符号的第二时间段。
图7h图示了用于处理数据信号的装置750的示例。该装置包括用于向通信协议的每个有效载荷数据符号指派时间段和符号宽度的存储器752，其中至少第一符号宽度不同于至少第二符号宽度。另外，该装置包括解映射电路754，该解映射电路754被配置为如果在数据信号内接收到具有在以相应指派的时间段为中心的相应指派的符号宽度给出的时间区间内的宽度的数据脉冲，则确定接收到有效载荷数据符号。
一些示例可以可选地还包括被配置为接收数据信号的输入接口756，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘构成第一数据脉冲，第二信号边缘和第三信号边缘构成第二数据脉冲。
STEP互连测量指派给有效载荷数据符号和其他符号(例如控制符号)的时间段。如图8a中所示，符号802、804和806由下降到上升边缘之间的时间段或者由数据信号的上升到下降边缘之间的时间段来发送。
定时误差和由此产生的错误的符号测量可由于抖动而发生。然而，不仅时域误差可影响测量到的时间段。沿着STEP互连的排线，可存在加性噪声的一些来源，导致噪声添加到STEP数据信号810。如图8a中所示，一旦数据信号810经过限幅器以生成数据信号811，改变数据信号810的幅度的加性噪声812则也转化成抖动814，因为数据信号8a的边缘不是无限陡峭的。反相器是限幅器的一个具体示例。例如，在图7i中所示的TDC内，基于数据信号的过零来确定符号，这是一种形式的限幅。时间到数字转换器(TDC)(例如具有充当限幅器的输入反相器级)之前和之后的STEP数据。在没有加性噪声的情况下，数据信号810的过零813将恰好在数据的上升和下降边缘的中间。
然而，如图8a中所示，加性噪声加到STEP数据信号810。一旦被更改的数据信号810经过限幅器以例如确定过零，加性幅度噪声812就作为抖动814更改数据信号810的过零，导致错误的时间段被用于识别由限幅器(例如由TDC)输出的数据信号811中的符号。在STEP系统中，在符号被表示在两个相邻互补信号边缘之间的情况下，加性噪声在相反的方向上影响两个相继边缘(正和负或者反之)，从而使符号的确定的定时误差加倍。例如，符号804的下降边缘被偏移到更长的时间，而后续的上升边缘被偏移到更短的时间，从效果上来说将边缘之间的时间段减小了单个边缘的误差的两倍。加性幅度噪声可这样引起严重的定时误差并且导致对接收到的有效载荷数据符号的潜在误解读。
可能希望减轻加性噪声在通信互连链路中的负面影响。
图8b图示了确定数据信号830内的有效载荷数据符号的方法的示例的流程图。将也参考图8c的数据信号来描述该方法。该方法包括接收814数据信号中的第一类型的第一信号边缘832、第二类型的第二信号边缘834、第一类型的第三信号边缘836、和第二类型的第四信号边缘838的序列。该方法还包括确定第一信号边缘832和第三信号边缘836之间的第一时间段840以及确定第二信号边缘834和第四信号边缘838之间的第二时间段842。另外，该方法包括基于第一时间段840并且基于第二时间段842确定与第三信号边缘836和第四信号边缘838之间的时间段846相对应的有效载荷数据符号818。与有效载荷数据符号相对应的时间段不是通过直接测量相继互补信号边缘836和838之间的时间来确定的，而是通过测量相同类型的相继边缘之间的两个时间段来确定的。由于相同类型的信号边缘在加性噪声存在的情况下接收相同的定时误差，所以两个信号边缘之间的时间差保持不受恒定加性噪声的影响。利用不受加性噪声影响的两个时间段确定接收到的有效载荷数据符号使得对有效载荷数据符号的确定几乎不受加性噪声的影响。不能确定相同类型的两个相继信号边缘之间的时间段的TDC可基于图7i的TDC。
换言之，为了避免上述误解的来源，提出了改变符号以使得每个符号将被利用上升到上升和下降到下降之间的时间来表示或解调，如图8c中所示。当在这样做时，符号边缘上的可能过零误差彼此抵消，因为相同的边缘(正或负)接收相同的误差，如图8c中所示。
关于可如何确定符号的一个具体示例可假设添加的闪变噪声是图8c中所示的误差的来源。STEP符号是非常短的(80-160皮秒)，而闪变噪声和加性DC毛刺与STEP符号相比是缓慢的(它们具有非常长的时间段)。向STEP信号添加缓慢的噪声信号在每个符号的上升和下降边缘都添加了几乎相同的电压误差，如图8c中所示。
还假设向STEP信号添加的不想要的噪声信号向符号的每个信号边缘引入了TERR的误差。如上文已经指出的，这些误差将加起来并且在直接确定相继互补信号边缘之间的时间段时对于每个符号导致2*TERR的定时误差。
然而，根据图8b的方法，符号是在上升到上升和下降到下降之间确定的(可选地也是这样生成的)。这导致加性的缓慢噪声被抵消。
相同类型的两个相继信号边缘之间的每个时间段K[n]是两个相继符号的时间段及其定时误差(D[n]；TERR)的总和：
K[n]＝D[n]+2*TERR+D[n+1]–2*TERR＝D[n]+D[n+1]。
通过该方法，定时误差抵消。
在重建期间，第一时间段K[n]被从第二时间段K[n+1]中减去，得到D[n+2]+D[n+1]-D[n+1]–D[n]＝D[n+2]–D[n]，也就是说，可在没有关于先前符号的知识的情况下独立于先前符号D[n+1]确定符号D[n+2]。换言之，可以构造并解码符号，使得我们可选地在TX中对每两个接连原始数据符号求和并且在RX中通过减法来重新生成它们。替换示例传统上通过使用DTC直接生成由指派给有效载荷数据符号的时间段间隔开的两个相继互补信号边缘来在发送器中生成有效载荷数据符号。
如上所示，确定有效载荷数据符号可包括从第二时间段K[n+1]中减去第一时间段K[n]以确定符号的时间段D[n+2]。在一些示例，该方法可以可选地包括存储最新两个时间段或者符号以可选地也将它们用于确定有效载荷数据符号。所确定的时间段随后可根据通信协议被指派给有效载荷数据符号。
根据一些实施例，第一信号边缘和第二信号边缘之间的时间段可对应于指示具有预定持续时间的封包的开始的控制符号，这可使得能够进一步减小误检测的概率，因为该方法开始于预先已知的时间段。
图8b借由流程图图示了确定数据信号内的有效载荷数据符号的方法的示例，而图8d和8e将示意性地图示出被配置为执行该方法的装置的示例。
图8d图示了用于处理数据信号的装置850的示例。装置850包括处理电路852，其被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。解调电路854被配置为基于第一信号边缘和第三信号边缘之间的第一时间段以及第二信号边缘和第四信号边缘之间的第二时间段确定与第三信号边缘和第四信号边缘之间的时间段相对应的有效载荷数据符号。
在一些示例中，处理电路852可以可选地包括被配置为确定数据信号中的第一类型的信号边缘的第一边缘检测器856a和被配置为确定数据信号中的第二类型的信号边缘的第二边缘检测器856b。
图8e图示了通信系统860的示例。通信系统包括用于生成数据信号的装置862，其包括处理电路864，该处理电路864被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一有效载荷数据符号相对应的第一时间段，第二信号边缘和第三信号边缘相隔与第二有效载荷数据符号相对应的第二时间段；并且第三信号边缘和第四信号边缘相隔与第三有效载荷数据符号相对应的第三时间段。该装置862还包括被配置为输出该数据信号的输出接口电路866。另外，通信系统860包括用于接收数据信号的装置870，其包括处理电路872，该处理电路872被配置为确定数据信号中的第一信号边缘、第二信号边缘、第三信号边缘、和第四信号边缘的序列；以及解调电路874，该解调电路874被配置为利用第一信号边缘和第三信号边缘之间的第一接收时间段以及第二信号边缘和第四信号边缘之间的第二接收时间段来确定第三有效载荷数据符号。
根据参考图8a至8e描述的方法和装置的示例，可以降低相关加性噪声的效果。这种噪声的可能来源是闪变噪声、电源毛刺(来自DC/DC转换器和连接在相同DC/DC上的其他块)以及其他外部攻击者(它们与指派给STEP中的符号的时间段相比可能较慢，比如CLK、Fref、控制等等)。也可改为也尝试通过尝试降低噪声的水平来降低加性相关噪声的影响。然而，这可得到如下缺点：更高的功率消耗，以及具有大的滤波组件(主要是电容器)的更复杂DC方案(DC/DC+LDO)。
利用确定数据信号内的有效载荷数据符号的方法的示例，STEP互连链路或者任何其他通信互连链路可增大对闪变噪声、电源毛刺和其他加性相关噪声的免疫。结果可以是更好的链路噪声预算(更少的差错)以及使用更简单且更低成本的DC电源的可能性。由于闪变噪声与(CMOS)器件面积(长度和宽度)成反比，所以降低闪变噪声的水平将要求(CMOS)器件的大小的增大。然而，增大(CMOS)器件的大小会增大器件的电容，这将进而增大功率消耗。利用方法的示例可允许使用更小大小的器件，得到功率高效的实现方式。
图8f图示了先前已经图示的STEP互连的示例，进一步图示了加性噪声的不同可能来源，比如来自功率和低噪声放大器880的闪变噪声、来自串扰到传输链路的外部攻击者882的加性噪声和由电源884的负载调制引起的噪声。
图9a至9e涉及关于由经由互连的传输链路传输的数据信号的损害引起的差错可如何被减轻的示例。
一些应用要求以高鲁棒性和对差错的免疫交换有效载荷数据。这可通过添加纠错码(error correction code，ECC)来实现。ECC的开销取决于需要被保护的数据的量和要校正的潜在差错的数目。提供在不添加开销的情况下减轻由经由互连的传输链路传输的数据信号的损害引起的差错的手段可有是有利的。
图9a图示了发送数据符号的序列的方法的示例的流程图。该方法包括利用格雷码对数据符号的序列编码902以生成经编码数据符号的序列。格雷码是二进制数字系统的排序，使得两个接连的值只有一个比特(二进制数字)不同。换言之，在表示整数的一系列数据比特的格雷码表示中，如果该数字增大或减小1，则只有一个比特变化。可能的格雷码的数目取决于要编码的比特的数目。对于n个比特的序列，可存在具有前述属性的n！(n的阶乘)个格雷码。例如，在发送每符号3比特的STEP互连的情况下，可存在6个格雷码并且它们的每一者可被该方法使用。对数据符号编码因此可通过如下方式来执行：对指派给数据符号的比特的序列编码并且通过随后将编码比特序列调制成编码数据符号或者通过基于关于调制方案的知识直接将数据符号变换成编码数据符号。第一选项可被描述为利用格雷码对关联到单个数据符号的比特序列编码以生成编码比特序列并且利用通信协议的调制方案将编码比特序列调制成编码数据符号。
该方法还包括对编码数据符号的序列进行差分904以生成发送数据符号的序列并且发送906该发送数据符号的序列。换言之，如图9b中再次图示的，在提交之前，数据符号被利用格雷码来编码908并且编码数据符号随后在被发送之前被差分910(求导)。
在接收器处，两个动作被反转，开始于对一系列接收到的数据符号求积分912以生成一系列积分数据符号并且随后利用格雷解码器对积分数据符号的序列解码914以生成关于数据符号的序列的信息。对符号进行差分可通过从要发送的符号的值中减去先前符号的值以生成发送符号来执行。减法是以数据符号的数目为模执行的。对编码数据符号的序列进行差分也可包括发送序列的第一数据符号而不更改它。类似地，积分可通过将接收到的符号添加到序列内要确定的数据符号来执行。加法可以以调制方案的数据符号的数目为模来执行。
根据一些实现方式，数据符号的序列的开始可由数据帧的开始来给出。因此，数据符号的序列可开始于预定的数据符号，例如开始于数据符号是通信协议的控制符号来指示数据帧的开始。
在例如STEP接口的编码方案中，接收器测量每个边缘两次，一次在符号/脉冲的开始时间，第二次在符号/脉冲的结束时间。单个信号边缘如此影响两个相邻数据符号。如果单个信号边缘被确定在错误的位置，则两个相邻数据符号都可被错误地接收。在发送之前对数据符号进行差分确保了一旦接收器通过对一系列接收到的数据符号进行积分来反转差分就只有单个数据符号可通过在接收器侧错误地检测信号边缘而损坏。假设错误确定的数据符号与正确数据符号相邻，向序列的数据符号应用格雷码确保了如果数据符号被错误地确定则只有单个比特差错发生。
根据图9a中所示的方法的格雷编码和对符号进行差分的组合因此规定图1中所示的数据信号内的单个信号边缘的误检测只导致被调制成数据符号的比特序列内的单个比特差错。
如果出于某种原因(例如由于噪声、失真或者外部事件)，接收器误解读了传入的有效载荷数据符号，则所得到的与误解读的有效载荷数据符号相对应的比特序列与发送的比特序列只相差一个单一比特。一个信号边缘的扰动导致一个比特的差错。换言之，根据图9a中所示的方法的编码方案，单个边缘差错引起单个符号差错，这也导致单个比特差错。
图9c图示了处理一系列接收到的数据符号的方法的示例的流程图。接收到的数据符号可以是利用图9a的方法发送的。该方法包括对一系列接收到的数据符号求积分920以生成一系列积分数据符号，并且利用格雷解码器对积分数据符号的序列解码922以生成关于数据符号的序列的信息。与编码类似，解码的数据符号的序列可根据通信协议被给出为数据符号或者已经被给出为每个数据符号的数据比特的序列。在后一种情况中，解码可包括利用通信协议的调制方案对积分数据符号解调以生成编码比特序列；并且利用格雷码对编码比特序列解码以生成经解码比特序列。
在下文中，对于借由STEP互连的数据符号的序列的提交期间的假设差错给出具体示例，该STEP互连使用每数据符号三个比特，产生来自群组[0,…,7]的数据符号。
假设发送器发送了数据符号的序列012321并且在一个边缘上存在抖动，则接收器可接收到一系列接收数据符号012411。单个边缘差错与2个相继符号相关，因为该边缘被用于2个符号，并且因此单个损坏的信号边缘将导致两个数据符号被错误地接收。
然而，使用如前所述的方法的示例在接收到的信号边缘的差错发生时只导致单个比特差错。
根据该方法，取代发送数据符号的序列012321，数据符号被经过格雷传递到分类码，产生例如编码数据符号的序列013231(对于此具体示例任意选择可能的六个格雷码之一)。对序列进行差分产生了发送数据符号的序列012716。
假设差错在第五信号边缘处，接收器可接收到一系列接收数据符号013616，其中两个相邻符号与发送数据符号的序列不同。
实现方法的示例，接收到的数据符号的序列被积分，这产生一系列积分数据符号014231(对于具有8个有效载荷数据符号的此示例，以8为模执行积分)。最终，积分数据符号的序列014231被利用匹配格雷到分类码的分类到格雷码来解码，产生数据符号的序列016321。
总之，发送器发送了012321，而接收器响应于符号边缘的差错解码了016321。这意味着，数据符号2变成数据符号6，这是单个比特差错(010与110)。在没有格雷码的情况下，接收到的符号4将会转化成比特序列100，这是两比特差错。
先前的附图图示了用于发送和接收数据符号的序列的方法的示例，而图9d和9e随后将示意性地图示被配置为执行这些方法之一的装置。
图9d图示了用于发送数据符号的序列的装置930的示例。装置930包括被配置为利用格雷编码器对数据符号的序列编码以生成经编码数据符号的序列的编码器电路932，以及被配置为对编码数据符号的序列进行差分以生成发送数据符号的序列的电路934。输出接口936被配置为输出发送数据符号的序列。
图9e图示了用于处理一系列接收到的数据符号的装置940的示例。
该装置包括被配置为对一系列接收到的数据符号进行积分以生成一系列积分数据符号的积分器电路942。解码器电路944被配置为利用格雷码对积分数据符号的序列进行解码以生成数据符号的序列。可选地，该装置还可包括用于接收该一系列接收到的数据符号的输入接口946。
尤其是对于STEP互连内的方法的实现方式并且在接收器中的TDC提供比分隔相邻有效载荷数据符号的符号阈值更高的分辨率的情况下，可能可以可选地添加软判决方法来至少部分代替符号的差分。如果TDC提供接近符号判决阈值的数据符号并且下一个数据符号也接近符号判决阈值，则第一符号的偏移被从下一符号中减去。如果一个符号较长，则另一个将会较短。这加剧了差错，但确保了在差错之间有更大的相关性并且从而格雷编码确保了只有单个比特差错。(如果两个符号都在判决阈值，则可能另外的情况是由于量化和噪声，其中一者被错误地判决，另一者被判决为正确的值，这可最终产生2个差错)。一种相应的装置的特征可在于包括编码器电路，该编码器电路被配置为利用格雷编码器对数据符号的序列编码以生成发送数据符号的序列。该装置的处理电路生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与发送数据符号的序列的第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与发送数据符号的序列的第二数据符号相对应的第二时间段。
STEP互连链路的接收侧的用于处理一系列接收到的数据符号的相应装置的特征可在于包括处理电路，该处理电路被配置为确定包括该系列接收到的数据符号的接收到的数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。解调电路被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定该系列的第一接收数据符号；并且基于第二信号边缘和第三信号边缘之间的第二时间段确定该系列的第二接收数据符号。该装置内的解码器电路被配置为利用格雷码对接收到的数据符号的序列解码以生成数据符号的序列。
随后的段落说明了对由传输期间的数据信号的损坏引起的差错进行校正的可能性。随后描述的方法和装置包括在发送侧以及在接收侧处理数据。
对于发送侧，在图10a中示意性地图示了发送串行排序的预定数目的比特的方法的示例。该方法包括对于比特的多个子群组中的每个子群组内的数据比特生成至少一个差错校正比特。生成差错校正比特1002可允许确定或校正比特的子群组内的差错。可检测或可校正的差错的量取决于使用的差错校正码(error correction code，ECC)的强度。
该方法还包括沿着数据的多维表示的第一维度对每个子群组的比特及其关联的差错校正比特排序1004。
另外，该方法包括沿着第二维度从多维表示读取1006数据比特以确定一系列发送比特；并且将该系列发送比特调制1008成一系列发送符号。在借由发送符号发送出发送比特之前在另一维度上读取发送比特——这也被称为交织——降低了同一子群组的多个比特被传输差错影响的概率，因为可借由不同发送符号来发送子群组的比特。因此可使用引起更少开销的更弱ECC。另外的示例也可使用不同的交织方案，这些方案导致相邻比特被不同的有效载荷数据符号来物理地发送。
另外，该方法包括将控制符号指示符和控制符号插入1010到该系列发送符号中的取决于该系列比特内指示控制命令的比特的群组的位置的位置处。在STEP实现方式内，控制符号指示符和关联的控制符号也可被联合表征为定界符。将控制符号指示符及其关联的控制符号插入到发送符号中的预定位置处可允许使用数据信号内的展现与用于发送有效载荷数据的有效载荷数据符号不同的属性的特殊控制符号，同时维持交织的益处。
根据一些示例，控制符号指示符和控制符号被插入在从由如下索引标识的比特生成的发送符号内：与指示比特的群组内的控制命令的字节的号码相对应的用于多维表示内的第二维度的索引。将发送符号插入在预定位置可允许在接收器处将指示控制命令的比特的群组(其可借由控制符号指示符及其关联的控制符号被调制到数据信号中)重排列到其在多维表示内的适当位置，而没有额外的信令开销。
图10b图示了用于为STEP互连生成数据信号的具体示例。在图10b的示例中，多维表示具有2个维度，比特被按2维矩阵的列来排序或填充，同时它们被按行读出以确定图10c中所示的一系列发送比特。换言之，第一维度1020由列给出，而第二维度1022由行给出。另外的示例也可利用多于2个维度。类似地，对比特排序也可沿着行的维度来执行，而读出可沿着列的维度来执行，从而使得与图10b的示例相比第一和第二维度被调换。
在图10b的示例中，数据比特是由相继字节提供的，这些字节可例如在协议栈的MAC层内生成。三个字节1024a、1024b和1024c指示控制命令，例如对由多个字节构成的数据封包的开始的指示。
对于57个比特的每个子群组，生成6个差错校正比特并且沿着第一维度1020对每个子群组的比特及其关联的差错校正比特排序，产生2维表示的单一列。在图10b的示例中，一系列要处理的数据比特包括512个数据比特，产生具有9列的矩阵。结果，多维表示的第一维度包括63个条目并且第二维度包括9个条目。
另外的示例可联合处理不同数目的比特，例如512的整数倍的数据比特。类似地，子群组内的比特的数目可不同于该示例中说明的57个比特。类似地，校正比特的数目可被选择为不同的以使用更强或更弱的ECC。
在图10c中图示了沿着第二维度1022读出的一系列发送比特。该系列发送比特被调制成一系列发送符号。在STEP实现方式中，3个相继比特被指派到单个符号。对于每个控制命令1024a、1024b和1024c，控制符号指示符和控制符号(定界符)在发送之前被插入到该系列发送符号中的如下位置处：该位置取决于该系列比特内指示控制命令的比特的群组的位置。在图10c的示例中，串行排序的数个比特内的包含指示控制命令的比特的字节的号码定义了在发送之前插入关联的定界符的行的号码。例如，控制命令1024a被包含在矩阵内要处理的串行排序的预定数目的比特内的字节号码1中。相应的控制符号指示符和控制符号1034a被插入在行#1的开头处。图10b的矩阵的元素可由给出相对于第一维度的条目的号码(条目所在的列的号码)的第一索引和给出相对于第二维度的条目的号码(条目所在的行的号码)的第二索引识别。换言之，控制符号指示符和控制符号1034a被插入在从由与指示比特的群组内的控制命令的字节的号码相对应的用于多维表示内的第二维度的索引所标识的比特生成的发送符号内。考虑到在图10b和10c中所示的STEP互连的示例中3个比特由单个有效载荷数据符号来联合发送，另外的示例可使用一系列发送符号内的其他预定位置来插入定界符。使用取决于一系列比特内的指示控制命令的比特的群组的位置的任何预定位置可避免额外地提交向接收器指示插入的定界符的位置的数据。然而，另外的示例可被实现为额外地或者替换地也插入向接收器指示插入的定界符的位置的数据。
另外的示例或者可在行#1内的不是一开头的另一位置插入用于控制命令1024a的控制符号指示符和控制符号。例如，控制符号指示符和控制符号1034b可被插入在第二行(R1)的比特的前三个比特之后，即在要通过传输链路传输的第一有效载荷数据符号之后。使用相距一个有效载荷数据符号(等于3个比特)的该替换位置可允许确保控制符号指示符始终被以STEP互连的数据信号内的预定极性(正或负)发送，考虑到每相继对的3个有效载荷数据比特是由具有数据信号内的不同极性的有效载荷数据符号来发送的。
总之，任何通信协议的控制命令1024a、1024b和1024b(它们例如是借由STEP互连中的定界符来发送的)可被利用与用于有效载荷数据的那个不同的调制方案来发送。因此，只调制图10c中所示的一系列交织比特可损坏控制命令1024a、1024b和1024b的信息，这可利用借由图10a至10c所示的方法来避免。
换言之，图10b和10c描述了使用单个矩阵的示例。然而，考虑到不同的矩阵大小将对延迟和效率具有影响，可实现多个矩阵维度。矩阵是63×9大小的，包含9个码字，每个具有57个信息比特和6个冗余比特(除了列9中的1个码字以外，其携带56个信息比特)。其可装入64*8＝512个应用数据比特的总原始数据，而传输的总数据是63*9＝567，这>90％效率。数据是按列填充的。定界符可替换任何数据字节并且最小封包大小被假设为不小于3字节。一些STEP互连按3比特单位发送数据，因为每一行开头处的这种“预留空间”是用于定界符的，并且发送定界符的行表示定界符原本被放置在的字节。
在以下示例中——512比特表示总共64字节(0到63)并且有总共63行和用于64个定界符的空间。原始数据(64比特)作为57比特被放置到矩阵列0中并且剩余比特(7)被放置在下一列上，随后是接下来的64比特——从这个单元中50比特被放置到列1中并且14个剩余的比特被放置到列2中，依此类推。对于每个57比特列，在该列处添加6比特ECC码(标记为e1至e9)。假设在前64比特数据单元的第2字节上的定界符“位于”“第二地点”(标记为L1)。当该矩阵满时，开始发送。如果第一字节是定界符——该定界符被在前面发送并且随后是位于矩阵的第一行中的9比特的数据。如果第二字节是定界符，则其紧随在第一行被发送之后被发送，即在第二行的开头被发送，随后是第二行的比特，依此类推。如果没有定界符，则不发送定界符。
定界符或者可具有长的“1”时间(高脉冲)和调制的“0”时间(低脉冲)，或者具有长的“0”时间和调制的“1”时间。极性的顺序可被要求是固定的——因为可能需要改变定界符位置——取决于定界符类型和在定界符要被发送时的行的确切状态。例如，假设第一数据单元的第二字节是需要为长“0”并且具有调制的“1”的定界符。前3个比特被作为上升边缘发送，随后是调制下降边缘的第二组3个比特，随后是比特6-8的调制上升边缘。现在应当放置了定界符，但定界符要求长“0”，而信号刚才上升。这样，接下来的3比特(9至11)在调制下降边缘，并且定界符在信号下降到0之后被发送，并且长“0”可被应用，随后是调制的“1”。发送的定界符应当具有特定的模式，因为不然的话就可能无法检测到定界符是被“调制”然后是长电平，还是长然后是调制电平。可发送的定界符应当具有长电平随后是调制电平(或者反过来)的恒定方案。可替换地，可以使用级联的定界符，其中第一定界符具有恒定格式，第二个是按需的。
可在如下假设下估计图10b中所示的示例对BER的增大：调制额外地使用如前所述的格雷编码，从而使得调制单个边缘的3比特具有差错的概率是较低的。然而，2个三元组的2个差错可以是可能的。利用图10b的示例，至少相距9个比特的突发差错将导致差错分布在多于一个由ECC保护的单个数据单元(一列内的57数据比特)上，这因此应能够校正差错的比特。
更新后的概率在假设2个差错分布成使得使用该矩阵(交织的概念)的差错校正能够应对它们并且单个比特概率由P给出的情况下来估计。如前所述的交织器使用维度A列×B行的矩阵。数据的源逐行(或逐列)填充矩阵并且向每个数据单元添加单个比特或者多个比特的差错校正码。一旦矩阵已满，发送就开始，但中间的数据被逐列取得(或者如果矩阵是被按列填充的则逐行取得)以减轻突发差错的影响，因为突发差错将会分布在受ECC保护的多个数据单元上。
利用先前描述的调制方案(包括格雷编码)，预期2个差错将彼此相距1到5个比特。取决于差错是如何分布的，这意味着差错码应当能够校正它们。总共，利用该方案可校正多达9个差错。
比特差错将被转换成矩阵差错率(matrix error rate，MER)，其由下式给出：
MER＝1-P[无差错]-P[单个差错]-P[2个差错]；
P[无差错]＝{1-P}^[发送的比特的数目]；
P[单个差错]＝[比特的数目！]/[1！*(矩阵中的比特-1)！]*P*(1-P)^[矩阵中的比特-1]；
P[2个差错]＝[比特的数目！]/[2！*(矩阵中的比特-2)！]*P^2*(1-P)^[矩阵中的比特-2]；
如果我们应用上述并且假设P＝1e-10，矩阵比特是567(＝63*9)，则我们可以得到MER为3.022e-20，这是非常低的差错率。
图10d图示了可用于处理由图10a的方法生成的数据信号的处理数据信号的方法的流程图。该方法包括接收一系列符号1050并且识别1052该系列符号内的控制符号指示符和控制符号。该方法还包括沿着数据的多维表示内的第二维度对关联到该系列的每个符号的比特排序1054并且沿着多维表示的第一维度评估差错校正码1056。另外，该方法包括在多维表示内的取决于该一系列符号内的控制符号指示符和控制符号的位置的位置将沿着第一维度的比特群组解读为控制命令。
使用方法的示例允许了对接收到的数据信号内的差错进行校正，同时允许对于控制命令的发送使用特殊且鲁棒的调制方案。
图10e和11a示意性地图示了能够在数据通信链路或互连的发送侧或者接收侧实现根据图10a和10d的方法的装置。图10e图示了用于生成数据信号来发送串行排序的预定数目的比特的装置，这些比特包括指示控制命令的比特的群组。装置1060包括码生成电路1062，其被配置为对于比特的多个子群组中的每个子群组内的数据比特生成至少一个差错校正比特。
交织电路1064被配置为沿着数据的多维表示的第一维度对每个子群组的比特及其关联的差错校正比特排序；并且沿着第二维度从多维表示读取数据比特以确定一系列发送比特。
调制器电路1066被配置为将该系列发送比特调制成一系列发送符号；并且将控制符号指示符和控制符号插入到该系列发送符号中的取决于该系列比特内指示控制命令的比特的群组的位置的位置处。
根据一些示例，图10e的装置的调制器电路被配置为将控制符号指示符和控制符号插入在从由与指示比特的群组内的控制命令的字节的号码相对应的用于多维表示内的第二维度的索引所标识的比特生成的发送符号内。
根据一些示例，该装置可选地还包括被配置为生成数据信号的处理电路，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一发送符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二发送符号相对应的第二时间段；以及输出接口电路，被配置为输出该数据信号。
图11a图示了用于处理数据信号的装置1070。装置1070包括解调电路1072，其被配置为接收一系列符号，以识别该系列符号内的控制符号指示符和控制符号；并且将每个符号解调成关联的比特。
另外，装置1070包括解交织电路1074，其被配置为沿着数据的多维表示内的第二维度对关联到该系列的每个符号的比特排序；并且沿着第一维度读出多维表示的比特。
该装置1070还包括代码评估电路1076，其被配置为为沿着第一维度读出的比特评估差错校正码以确定经校正的比特；并且在多维表示内的取决于该系列符号内的控制符号指示符和控制符号的位置的位置处将沿着第一维度的比特的群组解读为控制命令。
根据另外的示例，该装置1070可选地还包括输入接口，该输入接口被配置为接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；其中解调电路被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一关联比特，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二关联比特。
在先前段落中，描述了STEP互连的基本方面，例如关于STEP协议和STEP协议的物理层。接下来的描述段落聚焦于STEP协议的介质接入控制(MAC)层。注意接下来描述的电路和技术可用于发送器、接收器或收发器中，用于使能根据STEP协议的通信。然而，接下来描述的电路和技术也可用于不同于STEP协议的通信协议。
当在电子设备之间使用(高速)通信接口时，可能需要在互连的两侧的发送、接收或收发器电路之间定义一组控制。例如，控制可用于同步、功率管理、流控制、信令等等。这些控制不应当与任何其他数据传输相混淆并且对于总体数据吞吐量具有最低限度影响。
接下来关于图12a至12q描述可使能控制的(高度)可靠传输的技术。图12a图示了用于生成数据信号1201的装置1200的示例。装置1200包括被配置为生成数据信号1201的处理电路1205(例如DTC)。处理电路1205将数据信号1201生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置1200包括被配置为将数据信号1201输出到传输链路(未图示)的输出接口电路1210。
处理电路1205生成数据信号1201以使得第一信号边缘和第二信号边缘相隔与根据通信协议(例如STEP协议)要发送的有效载荷数据符号相对应的第一时间段。
在图12b中图示了关于用于将有效载荷数据符号编码到数据信号的示范性可能时间段的概览。在图12b的左侧部分中，图示了第一脉冲1202。脉冲1202开始于上升信号边缘1203并且结束于下降信号边缘1204。如图所示，下降信号边缘1204的位置是处理电路1205基于要被编码到数据信号1201的有效载荷数据符号可调整的。在图12b的示例中，图示了下降信号边缘1204的十个不同的可能位置(标注为0到9)。位置0定义脉冲1202的最小脉冲长度。相应地，上升信号边缘1203和下降信号边缘1204之间的十个不同的时间段可被调整。换言之，十个不同的脉冲长度可被调整。
在图12b的示例中，假设位置0至7被用于将有效载荷数据符号编码到脉冲1202(例如根据STEP协议)。也就是说，通过调整下降信号边缘1204的位置可以将八个不同的有效载荷数据符号或者3比特编码到脉冲1202。换言之，上升信号边缘1203和下降信号边缘1204之间的不同时间段指示通信协议的不同有效载荷数据符号。上升信号边缘1203和下降信号边缘1204之间的不同时间段可被理解为不同有效载荷数据符号的符号宽度。从图12b中可见，与通信协议的不同有效载荷数据符号相对应的时间段相差(至少)恒定的符号分隔时间ΔT。例如，装置1200的处理电路1205可将数据信号1201中的第一信号边缘和第二信号边缘之间的第一时间段调整到如图12b中的脉冲1202所指示的八个可能选项之一以便将特定的有效载荷数据符号编码到数据信号1201。
处理电路1205还生成数据信号1201以使得第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。此外，处理电路1205被配置为生成数据信号1201以包括紧随第三信号边缘之后的第二类型的第四信号边缘。第三信号边缘和第四信号边缘相隔与通信协议的控制符号相对应的第三时间段。换言之，处理电路1205在数据信号1201中生成带外脉冲以便将控制符号指示符(例如带外符号)编码到数据信号1201。控制符号指示符将控制符号(控制字)与(一个或多个)有效载荷数据符号分开。
参考图12b的示例，脉冲1202对于有效载荷数据符号最多结束于位置7。因此，位置8和9可被用于发送控制符号指示符。
为了增大控制符号指示符的可靠性，可以只使用位置9来将控制符号指示符编码到数据信号1201。换言之，对应于(指示)控制符号指示符的时间段可与对应于(指示)通信协议的有效载荷数据符号的最长可能时间段相差多于一个符号分隔时间ΔT。例如，装置1200的处理电路1205可将数据信号1201中的第二信号边缘和第三信号边缘之间的第二时间段调整到由图12b中的位置9指示的时间段以将控制符号指示符编码到数据信号1201。
为了将通信协议的特定控制符号编码到数据信号1201，处理电路1205调整数据信号1201中的第三信号边缘和第四信号边缘之间的第三时间段。参考图12b的示例，脉冲1202结束于位置9以便指示控制符号指示符。脉冲1202后紧随着第二脉冲1206。脉冲1206开始于位置9处的下降信号边缘1204。脉冲1206结束于上升信号边缘1207。对于上升信号边缘1207的位置，三个选项是可能的。因此，脉冲1206可指示通信协议的三个不同控制符号。
在图12b的示例中，与通信协议的不同控制符号相对应的时间段相差三个符号分隔时间ΔT。然而，与通信协议的不同控制符号相对应的时间段可以替换地相差符号分隔时间ΔT的任何其他整数倍(例如相差两个或四个符号分隔时间ΔT)。换言之，与通信协议的不同控制符号相对应的时间段可相差多于一个符号分隔时间ΔT。使与通信协议的不同控制符号相对应的时间段分隔多于一个符号分隔时间ΔT可允许使得控制符号编码更鲁棒，这是由于不同控制符号之间的更大时间差。然而，在一些示例中，与通信协议的不同控制符号相对应的时间段可以替换地相差一个符号分隔时间ΔT。
例如，装置1200的处理电路1205可将数据信号1201中的第三信号边缘和第四信号边缘之间的第三时间段调整到如图12b中的脉冲1206所指示的三个可能选项之一以便将特定的控制符号编码到数据信号1201。
控制符号指示符与控制符号一起可被理解为用于某个控制的独特定界符。由于带外控制符号指示符，其无法被误解为有效载荷数据符号。
控制符号可指示多种不同的命令、状态等等，用于控制通信接口的数据传输和/或操作。例如，控制符号可指示以下各项之一：数据封包的开始(SOP定界符)、数据封包的结束(EOP定界符)、空闲模式(I定界符)、校准(训练)数据的后续发送、具有更鲁棒数据封包格式的后续发送、以及携带数据信号1201的传输链路上的数据流的方向的反转。
指示空闲模式的控制符号可例如在没有数据要发送(由MAC层发送)时或者在去到低功率模式之前(关于可能的功率模式的细节，参见下文对图15a至15d的描述)被编码到数据信号。
定界符还可被用于功率管理。例如，当MAC层没有数据要发送，直到至少(n比特的)发送数据单元的结束为止时，控制符号指示符与指示空闲模式的控制符号一起可被一次、两次、三次或更多次编码到数据信号1201。指示空闲模式的定界符的(重复)发送可被理解为一种低功率模式，其中(充当发送器的)装置1200的活动较低。然而，同时，由于指示空闲模式的定界符的连续发送，传输链路(线路)被装置1200保持是“热”的。因此，将装置1200(和/或数据信号1201的接收器)从空闲模式唤醒/加电到完全吞吐量模式可以是非常快速的。换言之，定界符可通过允许以非常低的时延进入和退出完全运作(完全吞吐量)模式来增大系统效率。
此外，用于指示空闲模式的定界符的长脉冲可被拉伸。例如，装置1200的处理电路1205可将数据信号1201中的第二信号边缘和第三信号边缘之间的第二时间段调整到比图12b中的位置9所指示的那个更长的时间段。例如，处理电路1205可将数据信号1201中的第二时间段调整到是最小时间段(如图12b中的位置0所指示)加上符号分隔时间ΔT的20倍、50倍、100倍或更多的总和的时间段。也就是说，处理电路1205可调整数据信号1201中的第二时间段以使得其是对应于(指示)通信协议的有效载荷数据符号的最长可能时间段的倍数。因此，数据信号1201可被处理电路1205以低速率生成。使用长空闲定界符的突发模式可保持线路热而(基本上)没有翻转，并且因此保持每发送比特的能量的量较低(例如，大约1微微焦耳每比特)。
作为替换，两个接连长脉冲(带外脉冲)可用于将控制符号编码到数据信号1201。也就是说，处理电路1205可被配置为生成数据信号1201以使得第二信号边缘和第三信号边缘之间的第二时间段以及第三信号边缘和第四信号边缘之间的第三时间段长于通信协议的任何有效载荷数据符号的时间段。换言之，处理电路1205可将两个接连控制符号指示符(定界符)编码到数据信号1201以用于将特定控制符号有效地编码到数据信号1201。装置1200的处理电路1205可例如将数据信号1201中的第二时间段以及第三时间段调整到图12b中的位置9所指示的时间段。
例如，对于功率管理定界符，高和低脉冲都可以是带外的以便为数据信号创建平衡的占空比。数据信号1201中的两个接连带外脉冲可例如用于指示不同的功率模式(功率状态、操作模式)。
通过调整数据信号1201中的接连信号边缘之间的时间段，有效载荷数据被编码到数据信号1201。因此，处理电路1205可被配置为生成数据信号1201以进一步包括至少(紧挨在)第一信号边缘之前的第二类型的第五信号边缘。第五信号边缘和第一信号边缘相隔与另一有效载荷数据符号相对应的第四时间段。如上文提到的，除了其他时间编码通信协议以外，装置1200可用于根据STEP协议的通信。第一时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
虽然上文描述了数据信号1201中表示有效载荷数据符号的信号边缘的序列在表示控制符号指示符和控制符号的信号边缘之前，但要注意用于将有效载荷数据符号编码到数据信号1201的上述示例只是用于教导目的的。任何种类的数据(例如，另一定界符、训练数据符号等等)可在编码到数据信号的定界符之前或之后。因此，要注意有效载荷数据符号不一定紧挨在数据信号1201中的表示控制符号指示符连同控制符号的信号边缘的序列之前或紧随在其之后。换言之，表示一个、两个或更多个有效载荷数据符号的信号边缘的序列可被编码到数据信号1201中的在数据信号1201中的表示控制符号指示符连同控制符号的信号边缘的序列之前或之后的任何位置。
装置1200的处理电路1205还可使得能够生成就频率和DC电平(共模电压)而言自平衡的定界符。因此，处理电路1205可被配置为将定界符的长脉冲之前或之后的一个或多个脉冲生成为短的(例如短于数据信号1201中的接连信号边缘之间的平均时间段)。例如，处理电路1205可被配置为生成数据信号1201以使得第一时间段和第四时间段的总和低于数据信号1201中的相同类型的接连信号边缘之间的平均时间段。因此，定界符的长脉冲可被(一个或多个)更短的在前脉冲所补偿以就频率和DC电平而言平衡数据信号1201。
对于定界符的信号平衡可例如在从MAC层去到物理层时经由数据重排列来完成。将在下文参考图12c至12i描述一些示范性数据重排列。例如，对于指示数据封包的开始或者数据封包的结束的定界符，由MAC层给出的定界符数据的一些比特在物理层中可能是冗余的。这些比特可被用于平衡线路频率和占空比。
假设MAC层以八比特的分辨率操作并且物理层以六比特(例如两个3比特符号)的分辨率操作，则定界符可被在一字节上发送，其中只有六个比特是表示该定界符所需的。因此，表示定界符的八个比特中的两个是冗余的。这在图12c中示范性地图示。
在图12c的上部，图示了MAC层中的比特b0至b23的序列的排列。比特b0至b7表示定界符，而比特b8至b15和比特b16至b23表示有效载荷数据。也就是说，定界符位于3字节集合的结束处。表示定界符只需要比特b0至b5。因此，比特b6和b7是零。
如图12c的下部所示，比特在物理层中被重排列到四个时钟时段。冗余比特b6和b7被放置为下一个低脉冲符号的最高有效比特(Most Significant Bit，MSB)(零比特b6和b7被放置在比特b8和b9之间)。因此，由三个比特b6、b7和b8定义的有效载荷数据符号具有短持续时间。例如，参考图12b中所示的脉冲长度，表示由三个比特b6、b7和b8定义的有效载荷数据符号的脉冲取决于比特b8的值可结束于位置0或结束于位置1处。假设数据信号是平衡的，则平均脉冲长度(接连信号边缘之间的时间段)将在位置3和位置4之间。由于在(由比特b0至b5定义的)定界符的脉冲之前的低脉冲短于平均脉冲长度，所以定界符的长高脉冲被补偿以使得数据信号保持平衡。换言之，平均符号被MAC层和物理层之间的数据重排列平衡掉。
图12d图示了类似的情形，其中表示定界符的比特被排列在表示有效载荷数据的比特之间。比特b8至b15表示定界符，而比特b0至b7和比特b16至b23表示有效载荷数据。表示定界符只需要比特b8至b13。因此，比特b14和b15是零。
这些比特再次在物理层中被重排列到四个时钟时段。比特b6和b7分别被移动到下一个高脉冲符号和下一个低脉冲符号。冗余比特b14和b15再次被放置为下一个低脉冲符号的MSB。再一次，在(由比特b8至b13定义的)定界符的脉冲之前的低脉冲短于平均脉冲长度，使得定界符的长脉冲被补偿并且数据信号保持平衡。
图12e图示了类似的情形，其中表示定界符的比特被排列在表示有效载荷数据的比特之前。比特b16至b23表示定界符，而比特b8至b15和比特b0至b7表示有效载荷数据。表示定界符只需要比特b16至b21。因此，比特b22和b23是零。
这些比特再次在物理层中被重排列到四个时钟时段。冗余比特b22和b23被放置为下一个低脉冲符号的MSB。在(由比特b16至b21定义的)定界符的脉冲之后的低脉冲短于平均脉冲长度，使得定界符的长脉冲被补偿并且数据信号保持平衡。
图12f图示了一种情形，其中表示两个接连空闲定界符的比特位于3字节集合的结束处。比特b0至b7表示第一空闲定界符并且比特b8至b15表示第二空闲定界符，而比特b16至b23表示有效载荷数据。表示第二空闲定界符只需要比特b8至b13。因此，比特b14和b15是零。
这些比特再次在物理层中被重排列到四个时钟时段。第一空闲定界符的比特b6和b7分别被移动到表示有效载荷数据的下一个高脉冲符号和下一个低脉冲符号。冗余比特b14和b15再次被放置为表示有效载荷数据的下一个低脉冲符号的MSB。再一次，在(由比特b8至b13定义的)第二空闲定界符的脉冲之前的低脉冲短于平均脉冲长度，使得定界符的长脉冲被补偿并且数据信号保持平衡。
图12g图示了一种情形，其中三字节集合表示三个接连空闲定界符。比特b0至b7表示第一空闲定界符，比特b8至b15表示第二空闲定界符，并且比特b16至b23表示第三空闲定界符。表示第二空闲定界符只需要比特b8至b13并且表示第三空闲定界符只需要比特b16至b21。因此，比特b14和b15以及比特b22和b23是零。
这些比特再次在物理层中被重排列到四个时钟时段。比特b1至b5、比特b8至b13和比特b16至b21在物理层中被用于表示第一、第二和第三空闲定界符。第一空闲定界符的比特b6和b7分别被移动到下一个高脉冲符号和下一个低脉冲符号以表示有效载荷数据。冗余比特b14和b15以及冗余比特b22和b23分别被放置为表示有效载荷数据的下一个低脉冲符号和下一个高脉冲符号的MSB。表示有效载荷数据的低脉冲和高脉冲都短于平均脉冲长度，使得定界符的长脉冲被补偿并且数据信号保持平衡。
图12h图示了另一种情形，其中表示有效载荷数据的字节集合被排列在表示定界符的两个字节集合之间。比特b0至b7表示第一定界符并且比特b16至b23表示第二定界符，而比特b8至b15表示有效载荷数据。表示第一和第二定界符只需要比特b1至b5和比特b16至b21。因此，比特b6和b7以及比特b22和b23是零。
这些比特再次在物理层中被重排列到四个时钟时段。比特b1至b5和比特b16至b21被用于表示第一和第二定界符。第一定界符的冗余比特b6和b7被放置为表示有效载荷数据的下一个低脉冲符号的MSB。另外，第二定界符的冗余比特b22和b23被放置为表示有效载荷数据的前一个低脉冲符号的MSB。表示有效载荷数据的两个低脉冲都短于平均脉冲长度，使得定界符的长脉冲被补偿并且数据信号保持平衡。
装置1200可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1205还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1201是反相的。因此，输出接口电路1210可被配置为还将第二数据信号输出到传输链路。
在图12i中图示了根据上述方面的另一个示范性数据信号1215。数据信号1215包括多个脉冲1215-n-(m+3),…,1215-n-2，它们展现不同的脉冲长度以便将不同的有效载荷数据符号编码到数据信号1215。另外，脉冲1215-n-1和1215-n将空闲定界符编码到数据信号1215。表示控制符号指示符的脉冲1215-n-1如上所述被扩展。例如，装置1200可生成数据信号1215。
在上述的示例中，控制符号指示符在时间上在控制符号之前。然而，在一些示例中，控制符号可以替换地在控制符号指示符之前。在图12j中图示了用于生成相应的数据信号1221的装置1220。
装置1200包括被配置为生成数据信号1221的处理电路1225(例如DTC)。处理电路1225被配置为将数据信号1221生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议(例如STEP协议)的控制符号相对应的第一时间段。第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段以用于将控制符号指示符编码到数据信号1221。再一次，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
装置1200包括被配置为将数据信号1221输出到传输链路(未图示)的输出接口电路1230。
与上文联系图12a和12b描述的类似，数据信号1221中与通信协议的不同有效载荷数据符号相对应的时间段可相差至少符号分隔时间ΔT，并且与通信协议的不同控制符号相对应的时间段可相差多于符号分隔时间ΔT。例如，与不同控制符号相对应的时间段可相差符号分隔时间ΔT的整数倍。另外，对应于(指示)控制符号指示符的时间段可与对应于(指示)通信协议的有效载荷数据符号的最长可能时间段相差多于一个符号分隔时间ΔT。
控制符号同样可指示多种不同的命令、状态等等，用于控制通信接口的数据传输和/或操作。例如，控制符号可指示以下各项之一：数据封包的开始、数据封包的结束、空闲模式、校准数据的后续发送、具有更鲁棒数据封包格式的后续发送、以及携带数据信号的传输链路上的数据流的方向的反转。
另外，通过调整数据信号1221中的接连信号边缘之间的时间段，有效载荷数据可被编码到数据信号1221。因此，处理电路1225可被配置为生成数据信号1221以进一步包括第二类型的第四信号边缘，其中第三信号边缘和第四信号边缘相隔与通信协议的有效载荷数据符号相对应的第三时间段。此外，处理电路1225可被配置为生成数据信号1221以进一步包括第一类型的第五信号边缘，其中第四信号边缘和第五信号边缘相隔与通信协议的另一有效载荷数据符号相对应的第四时间段。如上文提到的，除了其他时间编码通信协议以外，装置1200还可用于根据STEP协议的通信。第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
虽然上文描述了数据信号1211中表示有效载荷数据符号的信号边缘的序列在表示控制符号和控制符号指示符的信号边缘之后，但同样要注意用于将有效载荷数据符号编码到数据信号1221的上述示例只是用于教导目的的。任何种类的数据(例如，另一定界符、训练数据符号等等)可在编码到数据信号的定界符之前或之后。因此，要注意有效载荷数据符号不一定紧挨在数据信号1221中的表示控制符号连同控制符号指示符的信号边缘的序列之前或紧随在其之后。换言之，表示一个、两个或更多个有效载荷数据符号的信号边缘的序列可被编码到数据信号1221中的在数据信号1221中的表示控制符号连同控制符号指示符的信号边缘的序列之前或之后的任何位置。
装置1220的处理电路1225还可使能生成就频率和DC电平(共模电压)而言自平衡的定界符。因此，处理电路1225可被配置为将定界符的长脉冲之前或之后的一个或多个脉冲生成为短的(例如短于数据信号1221中的接连信号边缘之间的平均时间段)。例如，处理电路1205可被配置为生成数据信号1201以使得第三时间段和第四时间段的总和低于数据信号1221中的相同类型的接连信号边缘之间的平均时间段。
与装置1200类似，装置1220可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1225还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1221是反相的。因此，输出接口电路1230可被配置为还将第二数据信号输出到传输链路。
装置1220或者至少装置1220的电路部件在一些示例中可被配置为还执行上文联系装置1200描述的相应适应性改变的特征(例如适应于数据信号中的控制符号指示符位置和控制符号位置的互换)。
如上所述，STEP协议是基于脉冲宽度调制的，其中脉冲宽度调制是基于发送的数据的。为了不为定界符浪费一个或多个有效载荷数据符号，提出的技术将带外的独特控制符号用于定界符，这可允许接收器(容易地)检测它们，而没有任何开销惩罚。
另外，定界符可被映射到物理层的特殊时钟时段，这些特殊时钟时段将它们平衡掉以便平衡线路的动态参数。可以不要求来自MAC层或物理层的专门处理。另外，定界符可被该映射所保护，使得差错不会导致误检测。
例如，如上文联系图12b所描述的，STEP协议将数据信号的每个脉冲调制为若干个选项之一(例如创建n比特的符号)。参考图12b的示例，对每个符号可使用三个比特，使得脉冲的八个不同相位被使用。换言之，脉冲的八个不同的可能相位可被用于编码数据。
为了使能对定界符的容易且受保护/可靠的接收，可使用带外高和低脉冲。每个定界符由两个脉冲表示。例如，可使用七个定界符——每个具有长高脉冲连同短低脉冲、长低脉冲连同短高脉冲或者高脉冲和低脉冲都是长的。如果两个脉冲中只有一个是长的，则下一个脉冲保存定界符类型(控制符号)。如上所述，定界符类型到短脉冲的映射可由例如三个或更多个相位来分隔以便避免接收差错。
前述对图12a至12j的描述聚焦于包括定界符的数据(发送)信号的生成。下面联系图12k和12l描述关于数据(接收)信号中的定界符的检测的相应方面。
图12k图示了用于对数据信号1241解码的装置1240的示例。装置1240包括处理电路1245(例如TDC)，该处理电路1245被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。再一次，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1241可以是由装置1240的接口电路(未图示)从传输链路接收的。
另外，用于解码数据信号1241的装置1240包括解调电路1250，该解调电路1250被配置为在第一信号边缘和第二信号边缘之间的第一时间段短于有效载荷数据阈值的情况下基于第一时间段确定有效载荷数据符号。解调电路1250被配置为在第二信号边缘和第三信号边缘之间的第二时间段长于有效载荷数据阈值的情况下确定控制符号指示符。
如上所述，在数据信号中与通信协议(例如STEP协议)的有效载荷数据符号相对应的紧随的信号边缘之间存在最长可能时间段。因此，有效载荷数据阈值是被用作判决标准的参考时间段，用于判决编码到脉冲的数据是有效载荷数据还是定界符的控制符号指示符。参考图12b的示例，有效载荷数据阈值可例如是下降信号边缘1204的位置7和9之间的任何脉冲宽度。换言之，有效载荷数据阈值长于与通信协议的有效载荷数据符号相对应的数据信号中的先后信号边缘之间的最长可能时间段，并且有效载荷数据阈值短于在通信协议中为控制符号指示符定义的时间段。例如，有效载荷数据阈值可以是由图12b的示例中的下降信号边缘1204的位置8所指示的脉冲宽度。
通过将数据信号1241中的接连信号边缘之间的时间段与有效载荷数据阈值相比较，可以相对轻松地检测定界符的开始。因此，处理电路1245还可被配置为确定数据信号1241中的紧随在第三信号边缘之后的第二类型的第四信号边缘，并且解调电路1250可被配置为基于第三信号边缘和第四信号边缘之间的第三时间段确定通信协议的相应控制符号。
如上所述，控制符号同样可指示多种不同的命令、状态等等，用于控制通信接口的数据传输和/或操作。例如，控制符号可指示以下各项之一：数据封包的开始、数据封包的结束、空闲模式、校准数据的后续发送、具有更鲁棒数据封包格式的后续发送以及携带数据信号的传输链路上的数据流的方向的反转。
如上文联系图12a和12b对于信号生成所描述的，与通信协议的不同有效载荷数据符号相对应的时间段可相差至少符号分隔时间ΔT，并且与通信协议的不同控制符号相对应的时间段可相差多于符号分隔时间ΔT。例如，与不同控制符号相对应的时间段可相差符号分隔时间ΔT的整数倍。因此，解调电路1250可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。
有效载荷数据经由接连信号边缘之间的时间段被编码到数据信号1241。因此，处理电路1245还可被配置为确定数据信号1241中的在时间上紧挨在第一信号边缘之前的第二类型的第五信号边缘。因此，解调电路1250可被配置为在第五信号边缘和第一信号边缘之间的第四时间段短于有效载荷数据阈值的情况下基于第四时间段来确定另一有效载荷数据符号。如上所述，第一时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
用于对数据信号1241中的有效载荷数据符号解码的上述示例只是用于教导目的的。任何种类的数据(例如另一定界符、训练数据符号等等)可在编码到数据信号的定界符之前或之后。因此，要注意有效载荷数据符号不一定紧挨在数据信号1241中的表示控制符号指示符连同控制符号的信号边缘的序列之前或紧随在其之后。换言之，表示一个、两个或更多个有效载荷数据符号的信号边缘的序列可被编码到数据信号1241中的在数据信号1241中的表示控制符号指示符连同控制符号的信号边缘的序列之前或之后的任何位置。
在一些示例中，差分信号对可被装置1240接收。也就是说，处理电路1245还可被配置为接收相对于数据信号1241反相的第二数据信号。因此，处理电路1245可被配置为还基于第二数据信号确定第一信号边缘、第二信号边缘和第三信号边缘。换言之，处理电路1245可基于数据信号的差分对来确定信号边缘。
如上文对于信号生成所描述的，控制符号在数据信号中可以替换地在控制符号指示符之前。在图12l中图示了用于解码相应的数据信号1261的装置1260。
装置1260包括处理电路1265(例如TDC)，该处理电路1245被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。再一次，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1261可以是由装置1260的接口电路(未图示)从传输链路接收的。
另外，用于解码数据信号1261的装置1260包括解调电路1270，该解调电路1270被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定通信协议(例如STEP协议)的控制符号。另外，解调电路1270被配置为在第二信号边缘和第三信号边缘之间的第二时间段长于有效载荷数据阈值的情况下确定通信协议的控制符号指示符。
与装置1240不同，装置1260将数据信号1261中的接连信号边缘的时间段与有效载荷数据阈值相比较以检测定界符的结束。然而，定界符同样可被相对轻松地检测。
在数据信号1261中，有效载荷数据也经由接连信号边缘之间的时间段被编码到信号。因此，处理电路1265还可被配置为确定数据信号中的紧随在第三信号边缘之后的第二类型的第四信号边缘，并且确定数据信号中的紧随在第四信号边缘之后的第一类型的第五信号边缘。因此，解调电路1270可被配置为在第三信号边缘和第四信号边缘之间的第三时间段短于有效载荷数据阈值的情况下基于第三时间段来确定通信协议(例如STEP协议)的有效载荷数据符号。类似地，解调电路1270可被配置为在第三时间段短于有效载荷数据阈值的情况下基于第四信号边缘和第五信号边缘之间的第四时间段来确定通信协议的另一有效载荷数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
同样，用于对数据信号1261中的有效载荷数据符号解码的上述示例只是用于教导目的的。任何种类的数据(例如另一定界符、训练数据符号等等)可在编码到数据信号的定界符之前或之后。因此，要注意有效载荷数据符号不一定紧挨在数据信号1261中的表示控制符号连同控制符号指示符的信号边缘的序列之前或紧随在其之后。换言之，表示一个、两个或更多个有效载荷数据符号的信号边缘的序列可被编码到数据信号1241中的在数据信号1241中的表示控制符号连同控制符号指示符的信号边缘的序列之前或之后的任何位置。
解调电路1270也可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。关于不同时间段的信息可如上文对于装置1240所述。
在一些示例中，处理电路1265还可被配置为接收相对于数据信号1261反相的第二数据信号。因此，处理电路1265可被配置为还基于第二数据信号确定第一信号边缘、第二信号边缘和第三信号边缘。也就是说，处理电路1265可基于数据信号的差分对来确定信号边缘。
装置1260或者装置1260的至少电路部件可被配置为还执行上文联系装置1240描述的相应适应性改变的特征(例如适应于数据信号中的控制符号指示符位置和控制符号位置的互换)。
总结关于定界符的上述方面中的一些，借由图12m中的流程图图示了用于生成数据信号的方法1200m的示例。方法1200m包括生成1202m数据信号。数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与根据通信协议要发送的有效载荷数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，方法1200m包括输出1204m数据信号。
可选地，数据信号还可包括第二类型的第四信号边缘，其中第三信号边缘和第四信号边缘相隔与通信协议的控制符号相对应的第三时间段。
方法1200m的更多细节和方面联系提出的技术或者上文描述的一个或多个示例(例如图12a至12i)提及。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12n中的流程图图示了用于生成数据信号的方法1200n的另一示例。方法1200n包括生成1202n数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，方法1200n包括输出1204n数据信号。
可选地，数据信号还可包括第二类型的第四信号边缘，其中第三信号边缘和第四信号边缘相隔与通信协议的有效载荷数据符号相对应的第三时间段。
方法1200n的更多细节和方面联系提出的技术或者上文描述的一个或多个示例(例如图12j)提及。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12o中的流程图图示了用于解码数据信号的方法1200o的示例。方法1200o包括确定1202o数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法1200o包括在第一信号边缘和第二信号边缘之间的第一时间段短于有效载荷数据阈值的情况下基于第一时间段确定1204o通信协议的有效载荷数据符号。方法1200o还包括在第二信号边缘和第三信号边缘之间的第二时间段长于有效载荷数据阈值的情况下确定1206o通信协议的控制符号指示符。
可选地，方法1200o还可包括确定1208o数据信号中的第二类型的第四信号边缘，并且基于第三信号边缘和第四信号边缘之间的第三时间段确定1210o通信协议的控制符号。
方法1200o的更多细节和方面联系提出的技术或者上文描述的一个或多个示例(例如图12k)提及。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12p中的流程图图示了用于解码数据信号的方法1200p的另一示例。方法1200p包括确定1202p数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法1200p包括基于第一信号边缘和第二信号边缘之间的第一时间段确定1204p通信协议的控制符号。方法1200p还包括在第二信号边缘和第三信号边缘之间的第二时间段长于有效载荷数据阈值的情况下确定1206p通信协议的控制符号指示符。
可选地，方法1200p还可包括确定1208p数据信号中的第二类型的第四信号边缘，并且在第三信号边缘和第四信号边缘之间的第三时间段短于有效载荷数据阈值的情况下基于第三时间段确定1210p通信协议的有效载荷数据符号。
方法1200p的更多细节和方面联系提出的技术或者上文描述的一个或多个示例(例如图12l)提及。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
关于定界符的上述示例使用了通信协议的一个控制符号指示符和一个控制符号的组合。为了增加定界符的数目，多于一个控制符号可跟随在控制符号指示符之后。换言之，定界符可以是级联的。用于生成或解码相应数据信号的一些示范性电路在下面参考图12q至12s来描述。
图12q图示了用于生成数据信号1276的装置1275的另一示例。装置1275包括被配置为生成数据信号1276的处理电路1277(例如DTC)。处理电路1277被配置为生成数据信号1276以包括至少第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。
处理电路1277生成数据信号1276以使得第一信号边缘和第二信号边缘相隔比通信协议(例如STEP协议)的任何有效载荷数据符号的时间段更长的第一时间段。另外，第二信号边缘和第三信号边缘相隔与通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示通信协议的至少一个另外的控制符号的后继。第三信号边缘和第四信号边缘相隔与通信协议的第二控制符号相对应的第三时间段。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，数据信号1276可包括紧随在第四信号边缘之后的第一类型的第五信号边缘。第四信号边缘和第五信号边缘相隔与通信协议的第三控制符号相对应的第四时间段。
装置1275还包括被配置为将数据信号1276输出到传输链路(未图示)的输出接口电路1278。
通过使用多个接连控制符号，可能的控制的数目可被扩展。每个控制符号可控制或指示特定属性/特征，如果其与控制符号指示符一起被编码到数据信号的话。另外，数据信号中的跟随在控制符号指示符之后的接连控制符号的组合可允许将额外的控制或者特定属性/特征的指示编码到数据信号。例如，控制符号的某个序列可被指派到特定命令。
换言之，转义(ESC)定界符(可以是任意选择的定界符)后可跟随着一个或多个半遗留定界符。半遗留定界符可仍然是非常紧凑且非常可靠的。例如，如上所述，ESC定界符后可跟随着两个控制符号。与上文联系图12b描述的类似，用于不同控制符号的时间段可相隔多于一个符号分隔时间ΔT。例如，如果两个控制符号都可展现三个不同的时间段(例如任意长度0、3和6)，则组合这两个控制符号可使能32＝9个额外的控制。
在一些示例中，第一控制符号可指示后继控制符号的确切数目。在其他示例中，后继控制符号的数目可由通信协议定义(例如通信协议可定义第一控制符号后面始终跟随着两个、三个、四个或更多个另外的控制符号)。
可替换地，如果后继控制符号的数目由通信协议定义，则第一控制符号可被省略。例如，通信协议可定义控制符号指示符后始终跟随着(后继着)两个、三个、四个或更多个控制符号。因此，数据信号1276中的第二信号边缘和第三信号边缘可相隔与通信协议的第二控制符号相对应的第二时间段，并且数据信号1276中的第三信号边缘和第四信号边缘可相隔与通信协议的第三控制符号相对应的第三时间段。
另外，通过调整数据信号1276中的接连信号边缘之间的时间段，有效载荷数据可被编码到数据信号1276。因此，处理电路1277可被配置为生成数据信号1276以进一步包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。处理电路1277生成数据信号1276以使得第六信号边缘和第七信号边缘相隔与通信协议的第一有效载荷数据符号相对应的第五时间段，并且第七信号边缘和第八信号边缘相隔与通信协议的第二有效载荷数据符号相对应的第六时间段。如上文提到的，除了其他时间编码通信协议以外，装置1275还可用于根据STEP协议的通信。第五时间段和第六时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
与装置1200类似，装置1275可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1277还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1276是反相的。因此，输出接口电路1278可被配置为还将第二数据信号输出到传输链路。
装置1275或者装置1275的至少电路部件还可被配置为执行其他相应适应性改变的上文联系装置1200描述的特征。
在一些示例中，控制符号或者可在控制符号指示符之前。在图12r中图示了用于生成相应数据信号1281的装置1280。装置1280包括被配置为生成数据信号1281的处理电路1282(例如DTC)。处理电路1282被配置为生成数据信号1281以包括至少第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议(例如STEP协议)的第一控制符号相对应的第一时间段。第二信号边缘和第三信号边缘相隔与通信协议的第二控制符号相对应的第二时间段，该第二控制符号指示通信协议的至少一个在前控制符号。另外，第三信号边缘和第四信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第三时间段。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，数据信号1281可包括紧挨在第一信号边缘之前的第二类型的第五信号边缘。第一信号边缘和第五信号边缘相隔与通信协议的第三控制符号相对应的第四时间段。
装置1280还包括被配置为将数据信号1281输出到传输链路(未图示)的输出接口电路1283。
通过使用多个接连的控制符号，同样可如上文对于装置1275所述扩展可能的控制的数目。与装置1275不同，装置1280使用控制符号指示符来指示级联定界符的结束。
在一些示例中，第二控制符号可指示在前控制符号的确切数目。在其他示例中，在前控制符号的数目可由通信协议定义(例如通信协议可定义第二控制符号之前始终有两个、三个、四个或更多个另外的控制符号)。
可替换地，如果在前控制符号的数目由通信协议定义，则第二控制符号同样可被省略。例如，通信协议可定义控制符号指示符之前始终有两个、三个、四个或更多个控制符号。因此，数据信号1281中的第一信号边缘和第二信号边缘可相隔与通信协议的第三控制符号相对应的第一时间段，并且数据信号1281中的第二信号边缘和第三信号边缘可相隔与通信协议的第一控制符号相对应的第二时间段。
另外，通过调整数据信号1281中的接连信号边缘之间的时间段，有效载荷数据可被编码到数据信号1281。因此，处理电路1282可被配置为将数据信号1281生成为还包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。第六信号边缘和第七信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，并且第七信号边缘和第八信号边缘相隔与第二有效载荷数据符号相对应的第六时间段。如上文提到的，除了其他时间编码通信协议以外，装置1280还可用于根据STEP协议的通信。第五时间段和第六时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
与装置1275类似，装置1280可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1282还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1281是反相的。因此，输出接口电路1283可被配置为还将第二数据信号输出到传输链路。
装置1280或者至少装置1280的电路部件还可被配置为执行其他相应适应性改变的上文联系装置1200、1220和1275描述的特征。
前述对图12q至12r的描述聚焦于包括级联定界符的数据(发送)信号的生成。下面，联系图12s和12t描述数据(接收)信号中的级联定界符的检测的相应方面。
图12s图示了用于对数据信号1286解码的装置1285的示例。装置1285包括处理电路1286(例如TDC)，该处理电路1286被配置为确定数据信号1286中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1286可以是由装置1285的接口电路(未图示)从传输链路接收的。
另外，用于对数据信号1286解码的装置1285包括解调电路1287，该解调电路1287被配置为在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。另外，解调电路1287被配置为在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定指示通信协议的至少一个另外控制符号的后继的通信协议的第一控制符号。解调电路1287还被配置为基于第三信号边缘和第四信号边缘之间的第三时间段确定通信协议的第二控制符号。
处理电路1287还可被配置为确定紧随在数据信号1286中的第四信号边缘之后的第一类型的第五信号边缘。因此，解调电路1288还可被配置为基于第四信号边缘和第五信号边缘之间的第四时间段确定通信协议的第三控制符号。
通过将数据信号1286中的接连信号边缘之间的时间段与有效载荷数据阈值相比较，可以相对轻松地检测级联定界符的开始。例如，解调电路1288或者用于对数据信号1286解码的装置1285的另外电路可分析数据信号1286中的第二控制符号和第三控制符号的序列/组合以用于确定被编码到数据信号1286的(控制)命令的类型。
在一些示例中，第一控制符号可指示后继控制符号的确切数目。在其他示例中，后继控制符号的数目可由通信协议定义(例如通信协议可定义第一控制符号后面始终后继着两个、三个、四个或更多个另外的控制符号)。
可替换地，如果后继控制符号的数目由通信协议定义，则第一控制符号可被省略。例如，通信协议可定义控制符号指示符后始终跟随着(后继着)两个、三个、四个或更多个控制符号。因此，解调电路1288可被配置为基于数据信号1286中的第二信号边缘和第三信号边缘之间的第二时间段确定通信协议的第二控制符号，并且基于数据信号1286中的第三信号边缘和第四信号边缘之间的第三时间段确定通信协议的第三控制符号。
有效载荷数据经由接连信号边缘之间的时间段被编码到数据信号1286。因此，处理电路1287还可被配置为确定数据信号1286中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。另外，解调电路1288可被配置为在第六信号边缘和第七信号边缘之间的第五时间段短于有效载荷数据阈值的情况下基于第五时间段确定通信协议的第一有效载荷数据符号。因此，解调电路1288可被配置为在第七信号边缘和第八信号边缘之间的第六信号边缘短于有效载荷数据阈值的情况下基于第六时间段确定通信协议的第二有效载荷数据符号。如上所述，第五时间段和第六时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
同样，解调电路1288可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。关于不同时间段的信息可如上文对于装置1240所述。
在一些示例中，处理电路1287还可被配置为接收相对于数据信号1286反相的第二数据信号。因此，处理电路1287可被配置为还基于第二数据信号确定至少第一信号边缘、第二信号边缘、第三信号边缘和第四信号边缘。也就是说，处理电路1287可基于数据信号的差分对来确定信号边缘。
装置1285或者至少装置1285的电路部件还可被配置为执行其他相应适应性修改的上文联系装置1240和1260描述的特征。
如上文对于信号生成所描述的，控制符号在数据信号中可以替换地在控制符号指示符之前。在图12t中图示了用于解码相应的数据信号1291的装置1290。
装置1290包括处理电路1292(例如TDC)，该处理电路1292被配置为确定数据信号1291中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1291可以是由装置1290的接口电路(未图示)从传输链路接收的。
另外，用于解码数据信号1291的装置1290包括解调电路1293，该解调电路1293被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定通信协议(例如STEP协议)的第一控制符号。另外，解调电路1293被配置为在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定指示通信协议的至少一个在前控制符号的通信协议的第二控制符号。解调电路1293被配置为在第三信号边缘和第四信号边缘之间的第三时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。
另外，处理电路1292可被配置为确定紧挨在数据信号1291中的第一信号边缘之前的第二类型的第五信号边缘。因此，解调电路1293还可被配置为基于第五信号边缘和第一信号边缘之间的第四时间段确定通信协议的第三控制符号。
与装置1285不同，装置1290将数据信号1291中的接连信号边缘的时间段与有效载荷数据阈值相比较以检测级联定界符的结束。然而，级联定界符同样可被相对轻松地检测。例如，解调电路1293或者用于对数据信号1291解码的装置1290的另外电路可分析数据信号1291中的第一控制符号和第三控制符号的序列/组合以用于确定被编码到数据信号1291的(控制)命令的类型。
在一些示例中，第二控制符号可指示在前控制符号的确切数目。在其他示例中，在前控制符号的数目可由通信协议定义(例如通信协议可定义第一控制符号之前始终有两个、三个、四个或更多个另外的控制符号)。
与上文对于装置1285描述的类似，如果后继控制符号的数目由通信协议定义，则第二控制符号可被省略。例如，通信协议可定义控制符号指示符之前始终有两个、三个、四个或更多个控制符号。因此，解调电路1293可被配置为基于数据信号1291中的第一信号边缘和第二信号边缘之间的第一时间段确定通信协议的第三控制符号，并且基于数据信号1291中的第二信号边缘和第三信号边缘之间的第二时间段确定通信协议的第一控制符号。
同样，在数据信号1291中，有效载荷数据经由接连信号边缘之间的时间段被编码到信号。因此，处理电路1292还可被配置为确定数据信号1291中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。因此，解调电路1293可被配置为在第六信号边缘和第七信号边缘之间的第五时间段短于有效载荷数据阈值的情况下基于第五时间段确定通信协议(例如STEP协议)的第一有效载荷数据符号，并且在第七信号边缘和第八信号边缘之间的第六时间段短于有效载荷数据阈值的情况下基于第六时间段确定第二有效载荷数据符号。如上所述，第五时间段和第六时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
同样，解调电路1293可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。关于不同时间段的信息可如上文对于装置1240所述。
在一些示例中，处理电路1292还可被配置为接收相对于数据信号1291反相的第二数据信号。因此，处理电路1292可被配置为还基于第二数据信号确定至少第一信号边缘、第二信号边缘、第三信号边缘和第四信号边缘。也就是说，处理电路1292可基于数据信号的差分对来确定信号边缘。
装置1290或者至少装置1290的电路部件可被配置为还执行上文联系装置1285描述的相应适应性改变的特征(例如适应于数据信号中的控制符号指示符位置和控制符号位置的互换)。
总结关于级联定界符的上述方面中的一些，借由图12u中的流程图图示了用于生成数据信号的方法1200u的示例。方法1200u包括生成1202u数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘和第二类型的第四信号边缘的序列。第一信号边缘和第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段。第二信号边缘和第三信号边缘相隔与通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示通信协议的至少一个另外控制符号的后继。第三信号边缘和第四信号边缘相隔与通信协议的第二控制符号相对应的第三时间段。另外，方法1200u包括输出1204u数据信号。
可选地，数据信号还可包括紧挨在第一信号边缘之前的第二类型的第五信号边缘。第一信号边缘和第五信号边缘相隔与通信协议的第三控制符号相对应的第四时间段。
联系提出的技术或者上文描述的一个或多个示例(例如图12q)提及方法1200u的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12v中的流程图图示了用于生成数据信号的方法1200v的另一示例。方法1200v包括生成1202v数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段。第二信号边缘和第三信号边缘相隔与通信协议的第二控制符号相对应的第二时间段，该第二控制符号指示通信协议的至少一个在前控制符号。第三信号边缘和第四信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第三时间段。另外，方法1200v包括输出1204v数据信号。
可选地，数据信号还可包括紧随在第四信号边缘之后的第二类型的第五信号边缘。第一信号边缘和第五信号边缘相隔与通信协议的第三控制符号相对应的第四时间段。
联系提出的技术或者上文描述的一个或多个示例(例如图12r)提及方法1200v的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12w中的流程图图示了用于解码数据信号的方法1200w的示例。方法1200w包括确定1202w数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。另外，方法1200w包括在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1204w控制符号指示符。方法1200w还包括在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定1206w指示通信协议的至少一个另外控制符号的后继的通信协议的第一控制符号。另外，方法1200w包括基于第三信号边缘和第四信号边缘之间的第三时间段确定1208w通信协议的第二控制符号。
可选地，方法1200w还可包括确定1210w紧随在数据信号中的第四信号边缘之后的第一类型的第五信号边缘，并且基于第四信号边缘和第五信号边缘之间的第四时间段确定1212w通信协议的第三控制符号。
联系提出的技术或者上文描述的一个或多个示例(例如图12s)提及方法1200w的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图12x中的流程图图示了用于解码数据信号的方法1200x的另一示例。方法1200x包括确定1202x数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。另外，方法1200x包括基于第一信号边缘和第二信号边缘之间的第一时间段确定1204x通信协议的第一控制符号。方法1200x还包括在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定1206x指示通信协议的至少一个在前控制符号的通信协议的第二控制符号。另外，方法1200x包括在第三信号边缘和第四信号边缘之间的第三时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1208x控制符号指示符。
可选地，方法1200w还可包括确定1210x紧挨在数据信号中的第一信号边缘之前的第二类型的第五信号边缘，并且基于第五信号边缘和第一信号边缘之间的第四时间段确定1212x通信协议的第三控制符号。
联系提出的技术或者上文描述的一个或多个示例(例如图12t)提及方法1200x的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
通信接口(例如根据STEP协议)可通过介质传输不同类型的服务的数据。例如，一些服务可能对时延敏感，而其他服务可能要求非常低的BER。STEP协议可例如在1·10-12的默认BER下支持多千兆比特每秒的比特率。虽然这个默认BER对于一些服务可能是足够的，但其他服务可能要求更加好的BER。
另外，在一些情况下，服务可具有相当确定性的行为(例如数据是在相当确定性的定时生成的并且数据大小可具有已知长度)。在其他情况下，可能是反过来的，从而数据生成可反而具有随机的瞬时带宽。另外，要传输的比特在一些情况下可以是控制或状态比特，并且因此对于时延和/或差错率敏感(例如可要求低BER)。
在下文中，联系图13a描述用于生成数据信号1301的装置1300，其可使能为不同类型的服务高效地运载数据。
装置1300包括被配置为生成数据信号1301的处理电路1302(例如DTC)。处理电路1302将数据信号1301生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置1300包括被配置为将数据信号1301输出到传输链路(未图示)的输出接口电路1303。
处理电路1302生成数据信号1301以使得第一信号边缘和第二信号边缘相隔比通信协议(例如STEP协议)的任何有效载荷数据符号的时间段更长的第一时间段以便将控制符号指示符编码到数据信号1301。另外，第二信号边缘和第三信号边缘相隔与通信协议的控制符号相对应的第二时间段，该控制符号指示数据封包的开始和数据封包的服务类型。
装置1300使用独特的(并且高度可靠的)定界符来向数据信号1301的接收器指示/通知即将到来的数据封包的类型(例如数据封包是类型A、B或C的)。接收器因此可能够相应地处理即将到来的数据封包。例如，关于数据封包的服务类型的信息可提示接收器数据封包需要被转化成一定的格式，或者提示接收器如何解析以及向何处发送数据封包。
定界符本身可如上文联系图12a和12b所述那样来配置。
数据封包的数据经由接连信号边缘之间的时间段被编码到数据信号1301。因此，处理电路1302可被配置为生成数据信号1301以进一步包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与数据封包中的第一有效载荷数据符号相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与数据封包中的第二有效载荷数据符号相对应的第四时间段。如上文提到的，除了其他时间编码通信协议以外，装置1300还可用于根据STEP协议的通信。第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
装置1300可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1302还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1301是反相的。因此，输出接口电路1303可被配置为还将第二数据信号输出到传输链路。
在一些示例中，多于一个控制符号(例如级联定界符)可被用于通知数据封包的开始和数据封包的服务类型。例如，处理电路1302可生成数据信号1301以包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。第一信号边缘和第二信号边缘同样相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段以便将控制符号指示符编码到数据信号1301。另外，第二信号边缘和第三信号边缘相隔与通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示通信协议的若干个控制符号的后继。第三信号边缘和第七信号边缘相隔与通信协议的第二控制符号相对应的第五时间段，并且第七信号边缘和第八信号边缘相隔与通信协议的第三控制符号相对应的第六时间段。数据信号1301中的第二控制符号和第三控制符号的序列/组合指示数据封包的开始和数据封包的服务类型。如上所述，第一控制符号在一些示例中可被省略。
要注意多于两个接连控制符号也可被用于指示数据封包的开始和数据封包的服务类型。
装置1300或至少装置1300的电路部件还可被配置为执行上文描述的与定界符生成有关的其他特征(参见例如图12a和12b)。
在一些示例中，(一个或多个)控制符号可替换地在控制符号指示符之前。在图13b中图示了用于生成相应数据信号1311的装置1310。
装置1310包括被配置为生成数据信号1311的处理电路1312(例如DTC)。处理电路1312生成数据信号1311以包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置1310包括被配置为将数据信号1311输出到传输链路(未图示)的输出接口电路1313。
处理电路1312生成数据信号1311以使得第一信号边缘和第二信号边缘相隔与通信协议(例如STEP协议)的控制符号相对应的第一时间段。控制符号指示数据封包的开始和数据封包的服务类型。第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
同样，定界符可允许向数据信号1311的接收器指示/通知即将到来的数据封包的类型以使得接收器能够相应地处理即将到来的数据封包。与装置1300不同，装置1310使用控制符号指示符来指示级联定界符的结束。
数据封包的数据经由接连信号边缘之间的时间段被编码到数据信号1311。因此，处理电路1312可被配置为生成数据信号1311以进一步包括第一类型的第四信号边缘、第二类型的第五信号边缘和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与数据封包中的第一有效载荷数据符号相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与数据封包中的第二有效载荷数据符号相对应的第四时间段。同样，除了其他时间编码通信协议以外，装置1310还可用于根据STEP协议的通信。第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
装置1310也可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1312还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1311是反相的。因此，输出接口电路1313可被配置为还将第二数据信号输出到传输链路。
在一些示例中，多于一个控制符号(例如级联定界符)可被用于通知数据封包的开始和数据封包的服务类型。例如，处理电路1312可生成数据信号1311以包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第七信号边缘和第一类型的第八信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘相隔与通信协议的第二控制符号相对应的第二时间段。第三信号边缘和第七信号边缘相隔与通信协议的第三控制符号相对应的第五时间段，该第三控制符号指示通信协议的若干个在前控制符号。第七信号边缘和第八信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第六时间段以便将控制符号指示符编码到数据信号1311。数据信号1311中的第一控制符号和第二控制符号的序列/组合指示数据封包的开始和数据封包的服务类型。如上所述，第三控制符号在一些示例中可被省略。
要注意同样多于两个接连控制符号可被用于指示数据封包的开始和数据封包的服务类型。
装置1310或至少装置1310的电路部件还可被配置为执行上文描述的与定界符生成有关的其他特征(参见例如图12a和12b)。
前述对图13a至13b的描述聚焦于包括指示服务的类型的定界符的数据(发送)信号的生成。在下文中，联系图13c和13d描述关于数据(接收)信号中的这些定界符的检测的互补方面。
图13c图示了用于对数据信号1321解码的装置1320的示例。装置1320包括处理电路1322(例如TDC)，该处理电路1322被配置为确定数据信号1321中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1321可以是由装置1320的接口电路(未图示)从传输链路接收的。
另外，用于对数据信号1286解码的装置1285包括解调电路1287，该解调电路1287被配置为在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议(例如STEP协议)中定义的有效载荷数据阈值的情况下确定控制符号指示符。另外，解调电路1287被配置为在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定指示数据封包的开始和数据封包的服务类型的通信协议的第一控制符号。
通过将数据信号1321中的接连信号边缘之间的时间段与有效载荷数据阈值相比较，可以相对轻松地检测定界符的开始。另外，由控制符号指示的数据封包的服务类型可允许装置1320或下游接收电路根据要求处理即将到来的数据封包。
数据封包的数据经由接连信号边缘之间的时间段被编码到数据信号1321。因此，处理电路1322还可被配置为确定数据信号1321中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，解调电路1323可被配置为在第四信号边缘和第五信号边缘之间的第三时间段短于有效载荷数据阈值的情况下基于第三时间段确定数据封包的第一有效载荷数据符号，并且在第五信号边缘和第六信号边缘之间的第四时间段短于有效载荷数据阈值的情况下基于第四时间段确定数据封包的第二有效载荷数据符号。如上所述，第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
在一些示例中，装置1320还包括数据处理电路1324(例如用于差错校正或信号调节的电路、基带处理器或者应用处理器)。数据处理电路1324被配置为基于数据封包的服务类型处理第一有效载荷数据符号和第二有效载荷数据符号。因此，可使能装置1320进行适当的数据处理。
在一些示例中，处理电路1322还可被配置为接收相对于数据信号1321反相的第二数据信号。因此，处理电路1322可被配置为还基于第二数据信号确定至少第一信号边缘、第二信号边缘、第三信号边缘和第四信号边缘。也就是说，处理电路1322可基于数据信号的差分对来确定信号边缘。
如上所述，多于一个控制符号(例如级联定界符)可被用于通知数据封包的开始和数据封包的服务类型。因此，处理电路1322可例如被配置为确定数据信号1321中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。另外，解调电路1323可被配置为在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。此外，解调电路1323可被配置为在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定指示通信协议的若干个控制符号的后继的通信协议的第一控制符号。解调电路1323可被配置为基于第三信号边缘和第七信号边缘之间的第五时间段确定通信协议的第二控制符号，并且基于第七信号边缘和第八信号边缘之间的第六时间段确定通信协议的第三控制符号。数据信号1321中的第二控制符号和第三控制符号的序列/组合指示数据封包的开始和数据封包的服务类型。例如，解调电路1323或者用于对数据信号1321解码的装置1320的另外电路可分析数据信号1321中的第二控制符号和第三控制符号的序列/组合以用于确定数据封包的开始和数据封包的服务类型。如上所述，第一控制符号在一些示例中可被省略。
如上所述，多于两个接连控制符号可被用于指示数据封包的开始和数据封包的服务类型。
如上文对于其他解调电路所述，解调电路1323也可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。
在一些示例中，(一个或多个)控制符号或者可在控制符号指示符之前。在图13d中图示了用于解码相应的数据信号1331的装置1300。
装置1330包括处理电路1332(例如TDC)，该处理电路1332被配置为确定数据信号1331中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号1331可以是由装置1330的接口电路(未图示)从传输链路接收的。
另外，用于对数据信号1331解码的装置1330包括解调电路1333，该解调电路1333被配置为在第一信号边缘和第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段的情况下确定指示数据封包的开始和数据封包的服务类型的通信协议(例如STEP协议)的第一控制符号。解调电路1333还被配置为在第二信号边缘和第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。
通过将数据信号1321中的接连信号边缘之间的时间段与有效载荷数据阈值相比较，可以相对轻松地检测定界符的结束。另外，由控制符号指示的数据封包的服务类型可允许装置1330或下游接收电路根据要求处理即将到来的数据封包。
数据封包的数据经由接连信号边缘之间的时间段被编码到数据信号1331。因此，处理电路1332还可被配置为确定数据信号1331中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，解调电路1333可被配置为在第四信号边缘和第五信号边缘之间的第三时间段短于有效载荷数据阈值的情况下基于第三时间段确定数据封包的第一有效载荷数据符号，并且在第五信号边缘和第六信号边缘之间的第四时间段短于有效载荷数据阈值的情况下基于第四时间段确定数据封包的第二有效载荷数据符号。如上所述，第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
同样，装置1320在一些示例中可还包括数据处理电路1334(例如用于差错校正或信号调节的电路、基带处理器或者应用处理器)。数据处理电路1334被配置为基于数据封包的服务类型处理第一有效载荷数据符号和第二有效载荷数据符号。因此，可使能装置1330进行适当的数据处理。
在一些示例中，处理电路1332还可被配置为接收相对于数据信号1331反相的第二数据信号。因此，处理电路1332可被配置为还基于第二数据信号确定至少第一信号边缘、第二信号边缘、第三信号边缘和第四信号边缘。也就是说，处理电路1332可基于数据信号的差分对来确定信号边缘。
如联系图13b所述，多于一个控制符号(例如级联定界符)可被用于通知数据封包的开始和数据封包的服务类型。因此，处理电路1332可例如被配置为确定数据信号1331中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。另外，解调电路1323可被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定通信协议的第一控制符号。解调电路1323也可被配置为基于第二信号边缘和第三信号边缘之间的第二时间段确定通信协议的第二控制符号。此外，解调电路1323可被配置为在第三信号边缘和第七信号边缘之间的第五时间段对应于通信协议中定义的预定时间段的情况下确定指示通信协议的若干个在前控制符号的通信协议的第三控制符号。解调电路1323可被配置为在第七信号边缘和第八信号边缘之间的第六时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。数据信号1331中的第一控制符号和第二控制符号的序列/组合指示数据封包的开始和数据封包的服务类型。例如，解调电路1333或者用于对数据信号1331解码的装置1330的另外电路可分析数据信号1331中的第一控制符号和第二控制符号的序列/组合以用于确定数据封包的开始和数据封包的服务类型。如上所述，第三控制符号在一些示例中可被省略。
同样，也可用多于两个接连控制符号来指示数据封包的开始和数据封包的服务类型。
类似于上文对于其他解调电路描述的，解调电路1333也可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。
在下文中，联系图13e至13h描述用于生成和解码数据信号的一些示范性方法以便总结上述关于服务类型敏感定界符的方面。
图13e图示了用于生成数据信号的方法1300e的示例。方法1300e包括生成1302e数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段。第二信号边缘和第三信号边缘相隔与通信协议的控制符号相对应的第二时间段，该控制符号指示数据封包的开始和数据封包的服务类型。另外，方法1300e包括输出1304e数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图13a)提及方法1300e的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
图13f图示了用于生成数据信号的方法1300f的另一示例。方法1300f包括生成1302f数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，该控制符号指示数据封包的开始和数据封包的服务类型。第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，方法1300f包括输出1304f数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图13b)提及方法1300f的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
借由图13g中的流程图图示了用于解码数据信号的方法1300g的示例。方法1300g包括确定1302g数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法1300g包括在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1304g控制符号指示符。此外，方法1300g包括在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定指示数据封包的开始和数据封包的服务类型的通信协议的第一控制符号。
联系提出的技术或者上文描述的一个或多个示例(例如图13c)提及方法1300g的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
图13h图示了用于解码数据信号的方法1300h的另一示例。方法1300h包括确定1302h数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法1300h包括在第一信号边缘和第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段的情况下确定1304h指示数据封包的开始和数据封包的服务类型的通信协议的控制符号。方法1300h还包括在第二信号边缘和第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1306h控制符号指示符。
联系提出的技术或者上文描述的一个或多个示例(例如图13d)提及方法1300h的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
定界符还可允许将一数据封包嵌套到另一数据封包中以便使该数据封包的发送优先。图13i图示了用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的相应装置1340的示例。
装置1340包括被配置为生成数据信号1341的处理电路1350(例如DTC)。在图13j中图示了数据信号1341。
处理电路1350被配置为生成数据信号1341以表示如下的序列：指示第一优先级的数据封包的开始的通信协议(例如STEP协议)的第一控制符号1342(加上控制符号指示符)，包括至少一个有效载荷数据符号的第一数据封包的第一部分1343-1，指示第二优先级的数据封包的开始的通信协议的第二控制符号1344(加上控制符号指示符)，第二数据封包1345，指示第二优先级的数据封包的结束的通信协议的第三控制符号1346(加上控制符号指示符)，以及包括至少一个有效载荷数据符号的第一数据封包的第二部分1343-2。
另外，装置1340包括被配置为将数据信号1360输出到传输链路(未图示)的输出接口电路1350。
例如，第二数据封包可以是需要被紧急发送的高优先级数据封包。第一数据封包——如图13j中所示——可例如是很长的数据封包。通过将第二数据封包嵌套到第一数据封包中，高优先级第二数据封包可在第一数据封包的发送完成之前被发送。因此，不同优先级的数据封包可以按允许更高优先级的数据封包首先被发送的方式被复用到同一数据信号1341中。
例如，第一数据封包可包括可容忍发送延迟的数据，而第二数据封包可以是要被可靠地并且以尽可能小的传输延迟传输的控制数据。装置1340可使能将两个数据封包都复用到同一数据信号1341，因为如果第二数据封包需要在第一数据封包的发送期间被发送，则第一数据封包的发送在传输中途被暂停并且指示第二数据封包的开始的定界符、第二数据封包本身和指示第二数据封包的结束的另一定界符的序列在第一数据封包的剩余部分的发送继续开始之前被发送。
参考前述示例，第一和第二数据封包还可展现不同的格式和/或不同的头部。例如，如果第二数据封包要被可靠地传输，则其可被重复发送或者携带差错校正码。然而，(更)高优先级数据封包也可在没有任何差错恢复、差错校正码、数据封包的复制或者数据封包的重发的情况下被发送。
同样，数据可被处理电路1350时间编码到数据信号1341。也就是说，数据信号1341可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段以便将控制符号指示符编码到数据信号1341。另外，第二信号边缘和第三信号边缘相隔与第一控制符号1342相对应的第二时间段。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
第二数据封包1345可由至少第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列被编码到数据信号1341。第四信号边缘和第五信号边缘相隔与第二数据封包1345的第一有效载荷数据符号相对应的第三时间段。第五信号边缘和第六信号边缘相隔与第二数据封包1345的第二有效载荷数据符号相对应的第四时间段。除了其他时间编码通信协议以外，装置1340还可用于根据STEP协议的通信。第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
类似地，第一数据封包的第一部分1343-1、第一数据封包的第二部分1343-2以及可选的第一数据封包的另外部分的有效载荷数据符号可通过调整数据信号1341中的不同类型的接连信号边缘之间的时间段被编码到数据信号1341。
为了表示第二控制符号1344，数据信号1341还可包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第五时间段以便将另一控制符号指示符编码到数据信号1341。第八信号边缘和第九信号边缘相隔与第二控制符号1344相对应的第六时间段。
数据信号1341还可包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列来用于表示第三控制符号1346。第十信号边缘和第十一信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第七时间段以用于将另一控制符号指示符编码到数据信号1341。第十一信号边缘和第十二信号边缘相隔与第三控制符号1346相对应的第八时间段。
如图13j中所示，为了指示第一数据封包的结束，数据信号1341随后还可表示通信协议的第四控制符号1348(加上控制符号指示符)，其指示第一优先级的数据封包的结束。例如，数据信号1341还可包括第一类型的第十三信号边缘、第二类型的第十四信号边缘、和第一类型的第十五信号边缘的序列，用于表示第四控制符号1348。第十三信号边缘和第十四信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第九时间段以用于将另一控制符号指示符编码到数据信号1341。第十四信号边缘和第十五信号边缘相隔与第四控制符号1348相对应的第十时间段。
此外，空闲定界符可被嵌套在数据封包中以暂停数据封包的发送。例如，如果不是数据封包的所有数据都可用于发送(例如如果发送缓冲器仍缺少数据封包的一些数据)，则空闲定界符可被嵌套。因此，数据封包的已经可用的数据可在数据封包完整之前被发送。因此，装置1340不需要等待直到数据封包的所有数据都可用于发送为止。这在图13j中进一步示出，其图示了数据信号1341还表示通信协议的第五控制符号1347(加上控制符号指示符)，其指示空闲模式和包括至少一个有效载荷数据符号的第一数据封包的第三部分1343-3。第五控制符号1347被排列在第一数据封包的第二和第三部分1343-2和1343-3的有效载荷数据符号之间。要注意将空闲定界符嵌套到第一数据封包中是独立于将第二数据封包嵌套到第一数据封包中的。
例如，数据信号1341还可包括第一类型的第十六信号边缘、第二类型的第十七信号边缘、和第一类型的第十八信号边缘的序列，用于表示第五控制符号1347。第十六信号边缘和第十七信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第十一时间段以便将另一控制符号指示符编码到数据信号1341。第十七信号边缘和第十八信号边缘相隔与第五控制符号1347相对应的第十二时间段。
在一些示例中，控制符号可替换地在控制符号指示符之前。
也就是说，第一信号边缘和第二信号边缘或者可相隔与第一控制符号1342相对应的第一时间段，并且第二信号边缘和第三信号边缘可相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段以用于将控制符号指示符编码到数据信号1341。
类似地，第七信号边缘和第八信号边缘可相隔与第二控制符号1344相对应的第五时间段，并且第八信号边缘和第九信号边缘可相隔比通信协议的任何有效载荷数据符号的时间段更长的第六时间段以便将控制符号指示符编码到数据信号1341。
另外，第十信号边缘和第十一信号边缘或者可相隔与第三控制符号1346相对应的第七时间段，并且第十一信号边缘和第十二信号边缘可相隔比通信协议的任何有效载荷数据符号的时间段更长的第八时间段以用于将控制符号指示符编码到数据信号1341。
同样，第十三信号边缘和第十四信号边缘可替换地相隔与第四控制符号1348相对应的第九时间段，并且第十四信号边缘和第十五信号边缘可相隔比通信协议的任何有效载荷数据符号的时间段更长的第十时间段以便将控制符号指示符编码到数据信号1341。
第十六信号边缘和第十七信号边缘在一些示例中还可相隔与第五控制符号1347相对应的第十一时间段，并且第十七信号边缘和第十八信号边缘可相隔比通信协议的任何有效载荷数据符号的时间段更长的第十二时间段以将控制符号指示符编码到数据信号1341。
如上文联系图13b所述，多于一个控制符号(例如级联定界符)可被用于通知数据封包的开始、数据封包的结束等等。
如图13j中所示，数据信号1341可以可选地表示另外的数据，例如训练数据1349-1(例如训练数据符号)、另外数据封包1349-2(包括指示数据封包的开始或结束的控制符号)、或者表示空闲模式的控制符号1349-3、1349-4。
装置1340可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1350还可被配置为生成第二数据信号，其中第二数据信号相对于数据信号1341是反相的。因此，输出接口电路1360可被配置为还将第二数据信号输出到传输链路。
为了总结上述关于将其他数据嵌套到数据封包中的方面，图13k图示了用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的方法1300k的示例。方法1300k包括生成1302k数据信号。数据信号表示指示第一优先级的数据封包的开始的通信协议的第一控制符号、包括至少一个有效载荷数据符号的第一数据封包的第一部分、指示第二优先级的数据封包的开始的通信协议的第二控制符号、第二数据封包、指示第二优先级的数据封包的结束的通信协议的第三控制符号、和包括至少一个有效载荷数据符号的第一数据封包的第二部分的序列。另外，方法1300k包括输出1304k数据信号。
可选地，数据信号还可表示指示第一优先级的数据封包的结束的通信协议的第四控制符号。
在一些示例中，数据信号还可表示指示空闲模式的通信协议的第五控制符号和包括至少一个有效载荷数据符号的第一数据封包的第三部分。第五控制符号被排列在第一数据封包的第二和第三部分的有效载荷数据符号之间。
联系提出的技术或者上文描述的一个或多个示例(例如图13i和13j)提及方法1300k的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
对于要求高可靠性的发送，可使用如上文联系图10a至10f描述的交织方案。使用交织方案传统上引入了时延，因为在矩阵满并且计算完成之前不能够开始数据的发送。另外，用于发送的数据不能被交给应用层，除非接收到满矩阵并且应用了差错校正。然而，通过为高可靠性和/或高优先级数据封包分配一个或多个(例如几个)定界符，矩阵的发送可在其间被暂停并且高可靠性和/或高优先级数据封包可被挤入，而无需等待整个矩阵完成。例如，专用(高优先级)定界符可在矩阵传输的中间被发送，然后高可靠性和/或高优先级数据封包可被发送。另外，指示数据封包的结束的定界符可被发送，并且矩阵的发送可被继续开始。
在一些应用中，通信接口不需要是同时对称的。例如，在第一段时间期间，在两个通信伙伴之间可能主要是第一方向上的数据流量，而在第二段时间期间，可能主要是与第一方向相反的第二方向上的数据流量。为了满足带宽(吞吐量)目标，传统的解决方案提供一个或多个迹线分别只用于每个方向上的数据流量。图14a图示了通信系统1400，其可允许第一通信装置1410和第二通信装置1420之间的更高效数据交换。
第一通信装置1410包括接口电路1411，该接口电路1411被配置为耦合到至少第一传输链路1401以用于与第二通信装置1420通信。接口电路1411被配置为经由第一传输链路1401将第一发送数据信号1405输出到第二通信装置1420。
如图14a中所示，第一通信装置1410可以可选地经由另外的传输链路与第二通信装置1420通信。例如，接口电路1411可被配置为耦合到第二传输链路1402、第三传输链路1403和/或第四传输链路1404以用于与第二通信装置1420通信。
第一通信装置1410还包括被配置为生成第一发送数据信号1405的处理电路1412。例如，处理电路1412可包括用于生成第一发送数据信号1405的DTC。第一发送数据信号1405包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第一类型可以是下降边缘并且第二类型可以是上升边缘。第一信号边缘和第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段以便将控制符号指示符编码到第一发送数据信号1405。第二信号边缘和第三信号边缘相隔与通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示传输链路上的数据流的方向的反转。
第二通信装置1410包括接口电路1421，该接口电路1421被配置为耦合到至少第一传输链路1401以用于与第一通信装置1410通信。接口电路1421还被配置为经由第一传输链路1401从第一通信装置1410接收第一发送数据信号1405。第一通信装置1410输出的第一发送数据信号1405对于第二通信装置1420可被理解为第一接收数据信号。
另外，第二通信装置1420包括处理电路1422，该处理电路1422被配置为确定第一发送数据信号1405中的第一信号边缘、第二信号边缘、和第三信号边缘的序列。例如，处理电路1422可包括用于确定接收到的第一发送数据信号1405中的信号边缘的TDC。
第二通信装置1420还包括解调电路1423，该解调电路1423被配置为在第一发送数据信号1405中的第一信号边缘和第二信号边缘之间的第一时间段长于通信协议(例如STEP协议)中定义的有效载荷数据阈值的情况下确定控制符号指示符。解调电路1423还被配置为在第一发送数据信号1405中的第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定通信协议的第一控制符号。换言之，解调电路1423将第一发送数据信号1405中的时间编码信号边缘转化回数据。
第一控制符号可允许经由第一传输链路1401在第一通信装置1410和第二通信装置1420之间在不同方向上交换数据。例如，接口电路1421还可被配置为响应于接收到第一控制符号而经由第一传输链路1401将第二通信装置1420的第一发送数据信号1406输出到第一通信装置1410。因此，接口电路1411可被配置为在输出第一控制符号之后经由第一传输链路1401从第二通信装置1420接收第一发送数据信号1406。第二通信装置1420输出的第一发送数据信号1406对于第一通信装置1410可被理解为第一接收数据信号。
第一传输链路1401上的数据流的方向的反转被第一通信装置1410经由独特定界符通知给第二通信装置1420。如上所述，定界符是相对短持续时间(例如远小于五纳秒)的高度可靠的符号。因此，第一传输链路1401上的数据流的方向可在相对短的时间(例如小于一微秒μs)内被反转。
另外，第一通信装置1410和第二通信装置1420之间的传输链路的数目与传统方案相比可被减少。例如，接口电路1411还可被配置为不管第一传输链路1401上的数据流的方向如何都经由第二传输链路1402向第二通信装置1420输出第二发送数据信号。同样，第一通信装置1410的第二发送数据信号对于第二通信装置1420可被理解为第二接收数据信号。换言之，接口电路1421还可被配置为不管第一传输链路1401上的数据流的方向如何都经由第二传输链路1402从第一通信装置1410接收第二接收数据信号。类似地，接口电路1421还可被配置为不管第一传输链路1401上的数据流的方向如何都经由第三传输链路1403向第一通信装置1410输出第二发送数据信号。第二通信装置1420的第二发送数据信号对于第一通信装置1410可被理解为第二接收数据信号。换言之，接口电路1411还可被配置为不管第一传输链路1401上的数据流的方向如何都经由第三传输链路1403从第二通信装置1420接收第二接收数据信号。
三个传输链路可足以支持第一通信装置1410和第二通信装置1420之间的两个不同的数据交换模式。例如，在第一操作模式中，可要求按30G比特/秒的带宽从第一通信装置1410到第二通信装置1420的数据发送，并且可按(远)低于20G比特/秒的带宽要求从第二通信装置1420到第一通信装置1410的数据发送。另一方面，在第二操作模式中，可按30G比特/秒的带宽要求从第二通信装置1420到第一通信装置1410的数据发送，并且可按(远)低于20G比特/秒的带宽要求从第一通信装置1410到第二通信装置1420的数据发送。
假设第一至第三传输链路1401至1403的每一者可按20G比特/秒的带宽运载数据，则第二传输链路1402在两种操作模式中都可被用于从第一通信装置1410运载数据到第二通信装置1420，并且第三传输链路1403在两种操作模式中都可被用于从第二通信装置1420运载数据到第一通信装置1410。另外，第一传输链路1401上的数据流的方向可基于当前操作模式来选择。例如，第一传输链路1401上的数据流的方向可以是从第一通信装置1410到第二通信装置1420，以使得第一和第二传输链路1401和1402在第一操作模式中提供充足的带宽来将数据从第一通信装置1410运载到第二通信装置1420。相反，第一传输链路1401上的数据流的方向可被翻转，以使得第一和第三传输链路1401和1403在第二操作模式期间提供充足的带宽来将数据从第二通信装置1420运载到第一通信装置1410。
由于不对数据流的两个方向同时要求大于20G比特/秒的带宽，所以只利用三个传输链路就可解决第一通信装置1410和第二通信装置1420之间的数据交换的需要。与每个方向使用两条传输线(传输线)的传统解决方案相比，可节省一条线路(通道)。换言之，用于数据流的每个方向的一个传输链路和可翻转方向的第三传输链路可足以解决该需要。
展现上述数据交换原理的应用可例如是无线通信收发器。当在空中有数据的传输时，在基带电路(例如在第一半导体芯片/晶片上)和射频电路(例如在第二半导体芯片/晶片上)之间传输的大多数数据是从基带电路输出到射频电路的，而从射频电路到基带电路要求的带宽低得多。另一方面，当从空中接收信号时，基带电路和射频电路之间的数据交换的带宽大多数是为从射频电路到基带电路的数据传输要求的，而从基带电路到射频电路要求的带宽低得多。因此，将通信系统1400用于基带电路和射频电路之间的数据交换可允许减少两个电路之间的传输链路的数目，因为传输链路中的至少一者可翻转其数据流的方向。如上所述，通信系统1400还可允许其他传输链路(这里是未被改变的传输链路1402和1403)维持其操作，而没有任何中断。另外，翻转的传输链路可与展现相同数据流方向(在其方向翻转之后)的一个或多个其他线路合并。
例如，第一通信装置1410可被配置为基于接收到的控制信号将第一控制符号发送到第二通信装置1420。例如，通信接口的更高层(的电路)可为第一通信装置1410生成(提供)控制信号。
第二通信装置1420的第一发送数据信号1406可例如由处理电路1422生成。例如，处理电路1422还可包括用于生成第二通信装置1420的第一发送数据信号1406的DTC。为了确认对第一控制符号的接收，处理电路1422还可被配置为将第一发送数据信号1406生成为包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第三时间段以用于将控制符号指示符编码到第一发送数据信号1406。第五信号边缘和第六信号边缘相隔与通信协议的第二控制符号相对应的第四时间段，该第二控制符号指示通信装置对传输链路上的数据流的方向的确认。
对于第一通信装置1410，处理电路还可被配置为确定第一发送数据信号1406(其对于第一通信装置1410可被理解为第一数据接收信号)中的第四信号边缘、第五信号边缘、和第六信号边缘的序列。第一通信装置1410还可包括解调电路1413，该解调电路1413被配置为在第四信号边缘和第五信号边缘之间的第三时间段长于有效载荷数据阈值的情况下确定控制符号指示符。另外，解调电路1413可被配置为在第五信号边缘和第六信号边缘之间的第四时间段对应于通信协议中定义的预定时间段的情况下确定指示第二通信装置1420对传输链路上的数据流的方向的确认的通信协议的第二控制符号。
在一些示例中，第一通信装置1410的接口电路1411以及第二通信装置1420的接口电路1421可包括各自的发送电路(未图示)，该发送电路被配置为耦合到第一传输链路1401并且经由第一传输链路1401将第一发送数据信号1405/1406输出到另一通信装置。类似地，第一通信装置1410的接口电路1411以及第二通信装置1420的接口电路1421可包括接收电路(未图示)，该接收电路被配置为耦合到第一传输链路并且经由第一传输链路1401从另一通信装置接收第一接收数据信号1406/1405。
换言之，第一通信装置1410可首先发送翻转定界符并且在此之后从发送改变到接收模式，而第二通信装置1420可在接受翻转定界符之后认识到在定界符之后没有更多数据经由第一传输链路1401到来。第二通信装置1420随后可激活其发送电路并且向第一通信装置1410发送翻转确认定界符。
这在图14b中示范性图示。线路1431a表示第一通信装置1410关于第一传输链路1401的活动。在第一时间段1431a-1期间，第一通信装置1410经由第一传输链路1401向第二通信装置1420输出数据。然后，第一通信装置1410在第二时间段1431a-2期间输出翻转定界符。在输出翻转定界符之后，第一通信装置1410在时间段1431a-3中处于接收模式中。
线路1431b表示第二通信装置1420关于第一传输链路1401的活动。第二通信装置1420在初始时间段1431b-1期间处于接收模式中，直到其接收到来自第一通信装置1410的翻转定界符为止。在接收到翻转定界符之后，第二通信装置1420在第二时间段1431b-2期间输出翻转确认定界符。在输出翻转确认定界符之后，第二通信装置1420在第三时间段1431b-3期间经由第一传输链路向第一通信装置1410输出数据。
线路1432表示第一通信装置1410关于第二传输链路1402的活动。从图14b中可见，不管第一传输链路1401上的数据流的方向如何，第一通信装置1410都经由第二传输链路1402向第二通信装置1420发送数据。类似地，线路1433表示第二通信装置1420关于第三传输链路1403的活动。不管第一传输链路1401上的数据流的方向如何，第二通信装置1420都经由第三传输链路1403向第一通信装置1410发送数据。
从图14b中可见，在第一传输链路1401上的数据流的方向被翻转的同时，第一通信装置1410和第二通信装置1420同时处于接收模式中。第一通信装置1410和第二通信装置1420的至少一者可被配置为在该段时间期间避免第一传输链路1401上的浮动状态。例如，接口电路1411可被配置为在输出发送数据信号1405的第三信号边缘之后并且在接收到第一发送数据信号1406(其对于第一通信装置1410可被理解为第一接收数据信号)之前将第一传输链路1401驱动到非浮动状态中。
类似地，在生成第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前，处理电路1422还可被配置为生成第一发送数据信号1406以使得第一传输链路1401处于非浮动状态中。
例如，处理电路1422可将指示空闲模式的一个或多个定界符编码到第二通信装置1420的第一发送数据信号1406。如上所述，指示空闲模式的定界符可允许拉起第一传输链路1401(例如保持其为热的以使得在该链路上连续地有至少非常低速率的流量)。因此，处理电路1422可迅速地从空闲模式改变到完全运作(完全吞吐量)模式。换言之，处理电路1422可被配置为生成第一发送数据信号1406以包括紧随在第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列。第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段长于通信协议的任何有效载荷数据符号的时间段以便将控制符号指示符编码到第二通信装置1420的第一发送数据信号1406。第七信号边缘和第八信号边缘之间的第六时间段对应于指示空闲模式的通信协议的第三控制符号。
在接下来的适当点，第二通信装置1420可开始经由第一传输链路向第一通信装置1410发送数据。也就是说，处理电路1422可被配置为生成第一发送数据信号1406以进一步包括第一类型的第九信号边缘、第二类型的第十信号边缘和第一类型的第十一信号边缘的序列。第九信号边缘在继第七信号边缘和第八信号边缘的至少一个序列的最后一者之后。第九信号边缘和第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，并且第十信号边缘和第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。第七时间段和第八时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
因此，处理电路还可被配置为确定第二通信装置1420的第一发送数据信号1406(其对于第一通信装置1410可被理解为第一接收数据信号)中的第九信号边缘、第十信号边缘、和第十一信号边缘的序列。另外，解调电路还可被配置为基于信号边缘之间的各个时间段确定第一和第二有效载荷数据符号。
第一通信装置1410和第二通信装置1420还可能够在耦合两个通信装置的多于一个传输链路上翻转数据流的方向。如图14a中所示，两个通信装置1410和1420的接口电路1411和1421可被配置为分别耦合到第四传输链路1404以便与另一通信装置通信。
也就是说，第二通信装置1420的接口电路1421还可被配置为经由第四传输链路1403从第一通信装置1410接收第三接收数据信号。第三接收数据信号可被理解为第一通信装置1410的第三发送数据信号。与上文描述的类似，处理电路1422还可被配置为确定第三接收数据信号中的第一类型的第十二信号边缘、第二类型的第十三信号边缘、和第一类型的第十四信号边缘的序列。另外，解调电路1423还可被配置为在第十二信号边缘和第十三信号边缘之间的第九时间段长于有效载荷数据阈值的情况下确定控制符号指示符，并且在第十三信号边缘和第十四信号边缘之间的第十时间段对应于预定时间段的情况下确定第一控制符号。响应于经由第四传输链路1404接收到第一控制符号，处理电路1422可被配置为经由第四传输链路1410向第一通信装置1410输出第三发送数据信号。因此，还可以在第四传输链路1404上翻转数据流的方向。
因此，第一通信装置1410的接口电路1411还可被配置为经由第四传输链路1404输出第二通信装置1420的第三接收数据信号(其可被理解为第一通信装置1410的第三发送数据信号)。处理电路1412还可被配置为生成第三接收数据信号以包括相隔比通信协议的任何有效载荷数据符号的时间段更长的时间段和与通信协议的第一控制符号相对应的时间段的信号边缘的序列。
如上所述，第二通信装置1420可在接收翻转定界符之前经由第一传输链路1401接收有效载荷数据。例如，处理电路1422可被配置为确定第一数据发送信号1405(其对于第二通信装置1420可被理解为第一数据接收信号)中的第一类型的第十五信号边缘、第二类型的第十六信号边缘、和第一类型的第十七信号边缘的序列。第十七信号边缘在第一信号边缘之前，因为有效载荷数据在时间上在翻转定界符之前。解调电路还被配置为基于第十五信号边缘和第十六信号边缘之间的第十一时间段确定第三有效载荷数据符号，并且基于第十六信号边缘和第十七信号边缘之间的第十二时间段确定第四有效载荷数据符号。
因此，第一通信装置1410的处理电路1412还可被配置为生成第一数据发送信号1405以包括上述信号边缘来将第三和第四有效载荷数据符号编码到第一数据发送信号1405。换言之，第一通信装置1410的处理电路1412可被配置为基于第三和第四有效载荷数据符号调整上述信号边缘之间的时间段。表示第三和第四有效载荷数据符号的两个时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
在一些示例中，第一通信装置1410和第二通信装置1420之间的传输链路中的一个或多个可以是差分传输链路。例如，至少第一传输链路1401可以是差分传输链路。因此，第一通信装置1410以及第二通信装置1420可被配置为根据上述公开生成和输出数据发送信号的差分对。另外，第一通信装置1410以及第二通信装置1420可被配置为根据上述公开接收和解码数据发送信号的差分对。
如上文对于其他解调电路所述，解调电路1413和1423也可被配置为基于关于与通信协议的不同有效载荷数据符号相对应的时间段的信息和关于与通信协议的不同控制符号相对应的时间段的信息来确定有效载荷数据符号和控制符号。
要注意通信装置1410和1420可以不只最初经由如上所述可被翻转的传输链路发送或接收数据。通信装置1410和1420可在使能翻转的一个传输链路上接收数据并且同时在使能翻转的另一传输链路上发送数据。
在一些示例中，多于一个控制符号(例如级联定界符)可被用于根据以上描述的技术向另一通信装置指示传输链路上的数据流的方向的反转。
在一些示例中，(一个或多个)控制符号或者可在控制符号指示符之前。在图14c中图示了最初向另一通信装置1440发送数据的相应通信装置1430。通信装置1430基本上与图14a中所示的通信装置1410相同，除了在通信装置之间交换的信号中的控制符号指示符和控制符号的调换的位置以外。
通信装置1430包括接口电路1431，该接口电路1431被配置为耦合到至少第一传输链路1441以便与另一通信装置1440通信。接口电路1431还被配置为经由第一传输链路1441将第一发送数据信号1435输出到另一通信装置1440。
另外，通信装置1430包括被配置为生成第一发送数据信号1435的处理电路1432。第一发送数据信号1435包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与通信协议(例如STEP协议)的第一控制符号相对应的第一时间段，该第一控制符号指示传输链路上的数据流的方向的反转。第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
与装置1410不同，装置1430使用控制符号指示符来指示翻转定界符的结束。同样，第一传输链路上的数据流的方向可被通信装置1430有效地控制。
与通信装置1410类似，接口电路1431可被配置为由于第一传输链路1441上的数据流的方向的反转而在输出第一控制符号之后经由第一传输链路1401从另一通信装置1440接收第一接收数据信号1436。
因此，处理电路1432还可被配置为确定第一接收数据信号1436中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。通信装置1430还可包括解调电路1433，该解调电路1433被配置为在第四信号边缘和第五信号边缘之间的第三时间段对应于通信协议中的定义的预定时间段的情况下确定通信协议的第二控制符号，该第二控制符号指示另一通信装置1440对传输链路上的数据流的方向的确认。另外，解调电路1433可被配置为在第五信号边缘和第六信号边缘之间的第四时间段长于有效载荷数据阈值的情况下确定控制符号指示符。也就是说，同样，控制符号指示符被用于确定定界符(这里是翻转确认定界符)的结束。
在输出发送数据信号1445的第三信号边缘之后并且在接收第一接收数据信号1436之前，接口电路可被配置为将第一传输链路1441驱动到非浮动状态中。与上文联系图14b描述的类似，可避免方向翻转期间第一传输链路1441的浮动状态。
如图14c中所示，接口电路1431可被配置为耦合到第二传输链路1442以与另一通信装置1440通信。接口电路1431还可被配置为不管第一传输链路1441上的数据流的方向如何都经由第二传输链路1442向另一通信装置1440输出第二发送数据信号。
类似地，接口电路1431可被配置为耦合到第三传输链路1443以与另一通信装置1440通信。接口电路1431还可被配置为不管第一传输链路1441上的数据流的方向如何都经由第三传输链路1443从另一通信装置1440接收第二接收数据信号。
换言之，每个传输链路可以是事实上独立的，从而数据可通过每个传输链路上的接口被半异步地发送。在STEP协议本质上是异步的情况下，这可允许在不同的传输链路上使用不同的比特率，与要求每个传输链路上的完全相同的比特率的传统通信协议不同。STEP协议的MAC层的电路(逻辑)只需要解决不同传输链路上的不同传播延迟。
与通信装置1410类似，通信装置1430也可能够翻转多个传输链路上的数据流的方向。从图14c可见，接口电路1431还被配置为耦合到第四传输链路1444以便与另一通信装置1440通信。接口电路1431被配置为经由第四传输链路1444将第三发送数据信号输出到另一通信装置1440。因此，处理电路1432还被配置为生成第四发送数据信号以包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔与通信协议的第一控制符号相对应的第五时间段，并且第八信号边缘和第九信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第六时间段。
与第一传输链路1441一样，通信装置1430可有效地控制第四传输链路1404上的数据流的方向。
如上文指出的，通信装置1430可在数据流的方向被反转之前向另一通信装置1440发送有效载荷数据。也就是说，处理电路1432可被配置为将第一发送数据信号1435生成为还进一步包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列。第十二信号边缘在时间上在第一信号边缘之前。第十信号边缘和第十一信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，并且第十一信号边缘和第十二信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。第七时间段和第八时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
要注意通信装置1440可以不只最初经由可被翻转的传输链路发送数据。通信装置1440可在使能翻转的一个传输链路上接收数据并且同时在使能翻转的另一传输链路上发送数据。
通信装置1430或至少通信装置1430的电路部件还可包括/实现上文对于通信装置1410描述的一个或多个特征(相应地适应于数据信号中的控制符号指示符位置和控制符号位置的互换)。
在图14d中图示了最初从另一通信装置1460接收数据的通信装置1450的另一示例。通信装置1450基本上与图14a中所示的通信装置1420相同，除了在通信装置之间交换的信号中的控制符号指示符和控制符号的调换的位置以外。
通信装置1450包括接口电路1451，该接口电路1451被配置为耦合到至少第一传输链路1461以与另一通信装置1460通信。接口电路1451还被配置为经由第一传输链路1461从另一通信装置1460接收第一接收数据信号1456。
另外，通信装置1450包括处理电路1452，该处理电路1452被配置为确定第一接收数据信号1456中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。
通信装置1450的解调电路1453被配置为在第一信号边缘和第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段的情况下确定通信协议(例如STEP协议)的第一控制符号，该第一控制符号指示传输链路上的数据流的方向的反转。解调电路1453还被配置为在第二信号边缘和第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值的情况下确定控制符号指示符。
与装置1420不同，装置1450使用控制符号指示符来指示翻转定界符的结束。同样，第一传输链路上的数据流的方向的变化可借由翻转定界符被有效地传达给通信装置1450。
与通信装置1420类似，接口电路1451可被配置为响应于接收到第一控制符号而经由第一传输链路1461向另一通信装置1460输出第一发送数据信号1455。第一传输链路上的数据流的方向现在被反转。
在向另一通信装置1460发送有效载荷之前，通信装置1440可确认第一传输链路1461上的数据流的反转。因此，处理电路1452还可被配置为将第一发送数据信号1455生成为包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与通信协议的第二控制符号相对应的第三时间段，该第二控制符号指示通信装置1460对传输链路上的数据流的方向的确认。第五信号边缘和第六信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第四时间段。同样，控制符号指示符被用于确定定界符(这里是翻转确认定界符)的结束。
在生成第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前，处理电路1452还可被配置为生成第一发送数据信号1455以使得第一传输链路1461处于非浮动状态中。与上文联系图14b描述的类似，可避免方向翻转期间第一传输链路1461的浮动状态。
例如，处理电路1452可被配置为将第一发送数据信号1455生成为包括紧随在第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列，其中第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段对应于通信协议的指示空闲模式的第三控制符号。第七信号边缘和第八信号边缘之间的第六时间段长于通信协议的任何有效载荷数据符号的时间段。换言之，处理电路1452可将指示空闲模式的一个或多个定界符编码到第一发送数据信号1455以用于拉起第一传输链路1461(例如保持其为热的)以便使能快速转变到完全运作(完全吞吐量)模式。
在第一传输链路1461上的数据流的方向的反转之后，通信装置1450可向另一通信装置1460发送有效载荷数据。例如，处理电路1452可被配置为将第一发送数据信号1455生成为包括第一类型的第九信号边缘、第二类型的第十信号边缘、和第一类型的第十一信号边缘的序列。第九信号边缘在继第七信号边缘和第八信号边缘的至少一个序列的最后一者之后。第九信号边缘和第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，并且第十信号边缘和第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。第七时间段和第八时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
通信装置1450在一些示例中可经由一个或多个另外的传输链路与另一通信装置通信。
例如，接口电路1451可被配置为耦合到第二传输链路1462以便与另一通信装置1460通信。接口电路1451还可被配置为不管第一传输链路1461上的数据流的方向如何都经由第二传输链路1462向另一通信装置1460输出第二发送数据信号。
类似地，接口电路1451可被配置为耦合到第三传输链路1463以便与另一通信装置1460通信。接口电路还可被配置为不管第一传输链路1460上的数据流的方向如何都经由第三传输链路1463从另一通信装置1460接收第二接收数据信号。
换言之，每个传输链路可以是事实上独立的，从而数据可通过每个传输链路上的接口被半异步地发送。
通信装置1450还可能够翻转多个传输链路上的数据流的方向。例如，接口电路1451可被配置为耦合到第四传输链路1464以便与另一通信装置1460通信。接口电路1451还可被配置为经由第四传输链路1464从另一通信装置1460接收第三接收数据信号。处理电路1452还可被配置为确定第一接收数据信号中的第一类型的第十二信号边缘、第二类型的第十三信号边缘、和第一类型的第十四信号边缘的序列。因此，解调电路1453还可被配置为在第十二信号边缘和第十三信号边缘之间的第九时间段对应于第一预定时间段的情况下确定第一控制符号，并且在第十三信号边缘和第十四信号边缘之间的第十时间段长于有效载荷数据阈值的情况下确定控制符号指示符。与第一传输链路1461一样，传输链路上的数据流的方向的变化可借由翻转定界符被有效地传达给通信装置1450。
与上文对于第一传输链路1461描述的类似，接口电路1451可被配置为响应于接收到第一控制符号而经由第四传输链路1464向另一通信装置1460输出第三发送数据信号。
要注意通信装置1450可以不只最初经由可被翻转的传输链路接收数据。通信装置1450可在使能翻转的一个传输链路上接收数据并且同时在使能翻转的另一传输链路上发送数据。
通信装置1450或者至少通信装置1450的电路部件还可包括上文对于通信装置1420描述的一个或多个特征(相应地适应于数据信号中的控制符号指示符位置和控制符号位置的互换)。
在图14e中图示了包括第一通信装置1480和第二通信装置1490的另一通信系统1470。例如，第一通信装置1480可如上文对于通信装置1410和1430描述的那样实现，并且第二通信装置1490可如上文对于通信装置1420和1450描述的那样实现。从图14e可见，第一通信装置1480可布置在第一半导体晶片(芯片)中，并且第二通信装置1490可布置在(不同的)第二半导体晶片(芯片)中。因此，使能第一通信装置1480和第二通信装置1490之间的通信的三个传输链路1471、1472和1473可例如被布置在支撑第一通信装置1480和第二通信装置1490的印刷电路板(printed circuit board，PCB)上或者被布置在包括第一通信装置1480和第二通信装置1490的半导体封装的内部。可替换地，第一通信装置1480和第二通信装置1490可被布置在同一半导体晶片(芯片)中并且三个传输链路1471、1472和1473可被布置在该半导体晶片(芯片)内部。可以看出，传输链路1471、1472和1473是差分链路。例如，它们可包括两条传输线来在通信装置之间传输数据信号的差分对。
第一通信装置1480包括接口电路1481来用于耦合到传输链路1471、1472和1473。类似地，第二通信装置1490包括接口电路1491来用于耦合到传输链路1471、1472和1473。如图14e中所示，第二传输链路1472用于(永久/连续地)从第二通信装置1490向第一通信装置1480发送数据。第三传输链路1473用于(永久/连续地)从第一通信装置1480向第二通信装置1490发送数据。第一传输链路1471上的数据流的方向可被调换/翻转。
因此，接口电路1481包括被配置为耦合到第一传输链路1471和第三传输链路1473的发送电路1481-1。发送电路1481-1被配置为经由第三传输链路1473并且可选地经由第一传输链路1471向第二通信装置1490输出发送数据信号。如图14e中所示，发送电路1481-1可例如包括(功率)放大器，该(功率)放大器被配置为将发送数据信号输出到传输链路(例如如图14e的示例中的差分信号对或者替换单端实现方式中的单端信号)。
另外，接口电路1481包括被配置为耦合到第一传输链路1471和第二传输链路1472的接收电路1481-2。接收电路1481-2被配置为经由第二传输链路1472并且可选地经由第一传输链路1471从第二通信装置1490接收接收数据信号。如图14e中所示，接收电路1481-2可例如包括(运算)放大器，用于对来自传输链路的接收数据信号进行放大(例如如图14e的示例中的差分信号对或者替换单端实现方式中的单端信号)。
第二通信装置1490的接口电路1491以类似的方式实现为包括发送电路1491-1和接收电路1491-2。
处理电路和解调电路的上述功能在图14e中借由通信装置的控制电路1482和1492来指示。
如图14e中所示，关于何时翻转第一传输链路1471上的数据流的方向的判决可由更高层做出。例如，专用的有限状态机1475可决定第一传输链路1471上的数据流的方向并且向通信装置的控制电路1482和1492提供相应的控制信号。
换言之，图14e图示了具有三个传输链路的情形。例如，传输链路中的两个最初在方向A上操作(例如传输链路1471和1473)，而第三传输链路最初在相反的方向B上操作(例如传输链路1472)。如果存在传输链路1471将数据流的方向改变到方向B的需要(需求/要求)，则传输链路1471停止数据的传输、翻转其数据流的方向并且开始在方向B上传输数据。
为了总结关于反转传输链路上的数据流的方向的上述方面中的一些，图14f图示了用于通信装置的通信方法1400f的示例。通信方法1400f包括经由用于与另一通信装置通信的第一传输链路向另一通信装置输出1402f第一发送数据信号。另外，通信方法1400f包括生成1404f第一发送数据信号。第一发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且第二信号边缘和第三信号边缘相隔与通信协议的指示传输链路上的数据流的方向的反转的第一控制符号相对应的第二时间段。
可选地，通信方法1400f还可包括在输出第一控制符号之后经由第一传输链路从另一通信装置接收1406f第一接收数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图14a和14b)提及方法1400f的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图14g中图示了用于通信装置的通信方法1400g的另一示例。通信方法1400g包括经由用于与另一通信装置通信的第一传输链路向另一通信装置输出1402g第一发送数据信号。另外，通信方法1400g包括生成1404g第一发送数据信号。第一信号边缘和第二信号边缘相隔与通信协议的指示传输链路上的数据流的方向的反转的第一控制符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
可选地，通信方法1400g还可包括在输出第一控制符号之后经由第一传输链路从另一通信装置接收1406g第一接收数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图14c)提及方法1400g的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图14h中图示了用于通信装置的通信方法1400h的另外一个示例。通信方法1400h包括经由用于与另一通信装置通信的第一传输链路从另一通信装置接收1402h第一接收数据信号。另外，方法1400h包括确定1404h第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。通信方法1400h还包括在第一信号边缘和第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1406h控制符号指示符。此外，通信方法1400h包括在第二信号边缘和第三信号边缘之间的第二时间段对应于通信协议中定义的预定时间段的情况下确定1408h通信协议的指示传输链路上的数据流的方向的反转的第一控制符号。
可选地，通信方法1400h还可包括响应于接收到第一控制符号而经由第一传输链路向另一通信装置输出1410h第一发送数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图14a和14b)提及方法1400h的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
图14i图示了用于通信装置的通信方法1400i的另一示例。通信方法1400i包括经由用于与另一通信装置通信的第一传输链路从另一通信装置接收1402i第一接收数据信号。另外，方法1400i包括确定1404i第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。通信方法1400i还包括在第一信号边缘和第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段的情况下确定1406i通信协议的指示传输链路上的数据流的方向的反转的第一控制符号。此外，方法1400i包括在第二信号边缘和第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值的情况下确定1408i控制符号指示符。
可选地，通信方法1400i还可包括响应于接收到第一控制符号而经由第一传输链路向另一通信装置输出1410i第一发送数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图14d)提及方法1400i的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
如上文联系图14a至14i所描述，STEP协议可使用两个高度可靠且独特的定界符：翻转定界符和翻转确认定界符。对于STEP协议，一些传输链路可为同一组传输线实现(使用)发送和接收电路块。例如，根据STEP协议的更高级实体可决定翻转一个或多个传输链路上的数据流的方向并且触发电路执行方向翻转。另外，根据STEP协议的接收器的一些示例不让传输链路留在浮动状态中。当根据STEP协议的通信系统的发送侧翻转数据流的方向时，其可发送翻转定界符，停止发送数据并且改变到接收模式。因此，接收侧可在检测到方向翻转时激活其发送模式并且发送翻转确认定界符。在一些示例中，方向翻转可始终由发送侧在传输链路级发起。
功率消耗是通信接口(例如串行接口)的一个关键性能指标(Key PerformanceIndicator，KPI)。除了功率高效电路以外，功率消耗还可由专用的功率状态来优化。如果电路在从一个功率状态变化到另一个时被接通或关断，则快速且高效的接通/关断是想要的。在下文中，联系图15a至15d描述了用于通信接口(例如根据STEP协议)的功率状态方案，其可允许通信接口的能量高效的操作和功率状态之间的快速转变。
图15a图示了用于生成数据信号1501的装置1500的示例。装置1500包括被配置为将数据信号1501输出到传输链路1505的输出接口电路1510。另外，装置1500包括被配置为生成数据信号1501的处理电路1515(例如DTC)。数据信号1501包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
接下来联系图15b描述在不同功率模式(功率状态)中装置1500的示范性操作，该图图示了示出可能的功率模式以及功率模式之间的可能转变的状态图。功率模式可被理解为装置1500的不同操作模式。
在第一操作模式1531中，处理电路1515被配置为将第一信号边缘和第二信号边缘之间的第一时间段调整到与根据通信协议(例如STEP协议)要发送的第一有效载荷数据符号相对应的时间段，并且将第二信号边缘和第三信号边缘之间的第二时间段调整到与根据通信协议要发送的第二有效载荷数据符号相对应的时间段。也就是说，处理电路1515被配置为将有效载荷数据时间编码到第一操作模式1531中的数据信号1501。第一时间段和第二时间段的总和根据STEP协议在第一操作模式1531中可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。因此，第一操作模式可被理解为用于传输数据的高速模式、全吞吐量模式或者完全运作模式。例如，装置1500在第一操作模式中可生成数据信号1501以展现2GHz到6GHz之间的频率。然而，在一些示例中，也可使用更高的频率(例如10GHz、12GHz、20GHz或更大)。
如果没有数据要发送或者只有很少数据要发送，则装置1500可转变到第二操作模式1532。在第二操作模式1532中，处理电路1515被配置为将第一时间段调整为比通信协议的任何有效载荷数据符号的时间段更长以便将控制符号指示符编码到数据信号1501，并且将第二时间段调整到与通信协议的指示空闲模式的控制符号相对应的时间段。可替换地，处理电路可被配置为将第二时间段调整为比通信协议的任何有效载荷数据符号的时间段更长，并且将第一时间段调整为与通信协议的指示空闲模式的控制符号相对应的时间段。换言之，处理电路1515被配置为在第二操作模式1532中将指示空闲模式的定界符编码到数据信号1501。如上所述，将(一个或多个)空闲定界符编码到数据信号1501可允许将传输链路1505保持为热的并且同时与第一操作模式1531相比减少处理电路1515的活动(并且因此减少装置1500的活动)。例如，装置1500在第二操作模式中可生成数据信号1501以展现100MHz到400MHz之间(例如大约200MHz)的频率。因此，第二操作模式可被理解为第一低功率模式(LPH1)。
处理电路1515在第二操作模式中可将多个空闲定界符编码到数据信号1501以保持传输链路为热的。因此，在第二操作模式中，处理电路1515可被配置为将数据信号1501生成为还包括紧随在第三信号边缘之后的第二类型的第四信号边缘和第一类型的第五信号边缘的至少一个序列。第四信号边缘和紧挨在其之前的第一类型的信号边缘之间的第三时间段或者第四信号边缘和第五信号边缘之间的第四时间段比通信协议的任何有效载荷数据符号的时间段更长以便将控制符号指示符编码到数据信号1501。第四时间段或第三时间段分别对应于通信协议的指示空闲模式的控制符号。
从一个操作模式到另一个操作模式的转变(不同功率状态之间的转变)可由装置1500的控制电路1520来控制。例如，控制电路1520可被配置为控制装置1500的电路以在要发送的数据的量低于第一阈值的情况下从第一操作模式改变到第二操作模式，并且在要发送的数据的量高于第一阈值的情况下从第二操作模式改变到第一操作模式。第一阈值可被任意选择。例如，控制电路1520可在没有要发送的数据(例如发送数据大小为零)的情况下控制装置1500的电路改变到第二操作模式。例如，控制电路1520可监视存储要发送的数据的缓冲器的充满水平。如果缓冲器为空或者如果充满水平低于另一阈值，则控制电路1520可控制装置1500的电路改变到第二操作模式以便通过传输链路1505发送(一个或多个)空闲定界符。如果缓冲器不再为空或者高于该另一阈值，则控制电路1520可控制装置1500的电路改变回到完全吞吐量模式(例如第一操作模式)。
换言之，系统可具有用于传送高吞吐量数据的高速模式(状态)。然而，如果偶尔没有数据要传送，则系统可通过以低频率发送独特符号(例如空闲定界符)在这些(短)空闲时间期间节省能量。第一低功率模式可通过将线路保持以低速率活跃来使得能够保持系统准备好继续开始发送。例如，从第一操作模式1531到第二操作模式1532的转变可花费少于5纳秒(ns；例如1ns)，并且从第二操作模式到第一操作模式的转变可花费少于20ns(例如10ns)。
装置1500还可被配置为以差分方式将数据输出到传输链路1505。也就是说，处理电路1515还可被配置为生成相对于数据信号1501反相的第二数据信号。另外，输出接口电路1510可被配置为将第二数据信号输出到传输链路1505。因此，传输链路1505可以是包括用于第一数据信号1501和第二数据信号的两条传输线的差分传输链路。
如下文联系图21更详细描述的，输出接口电路1510可被配置为耦合到地并且耦合到(差分)传输链路1505以将装置1500DC耦合到用于数据信号1501的接收器。接收器耦合到供给电压。换言之，输出接口电路1510耦合在接收器和地之间，而接收器耦合在输出接口电路1510和供给电压之间。此配置可使能与第一低功率模式(即第二操作模式1532)相比具有降低的功率消耗的第二低功率模式(LPH2)，即第三操作模式1533。例如，在第三操作模式中，输出接口电路1510可被配置为通过将接收器与地解除耦合来将接收器断电，如下文联系图21详细描述的。另外，处理电路1515在第三操作模式中可被解除激活以使得在传输链路1505上没有传输。在第三操作模式1533中，装置1500(其可被理解为发送器)有效地停止从接收器吸收电流。接收器被置于一种待机模式中。因此，在传输链路上没有传输，直到装置1500继续开始发送(例如从接收器吸收电流)为止。因此，为了进入或退出第三操作模式1533，接收器可不需要进一步动作。
由于在第三操作模式中装置1500的电路被解除激活并且由于接收器被解除激活，因此从第二操作模式1532到第三操作模式的转变，以及反过来的转变，可花费比第一操作模式1531和第二操作模式1532之间的转变更长的时间。然而，与第二操作模式1532相比在第三操作模式1533中可节省更大量的功率。换言之，以更长的退出时延(例如大约100ns)为折衷，在第三操作模式1533中节省了更多的功率。因此，如果在更长的(预定的)一段时间中都没有要发送的数据，则装置1500可例如被在第三操作模式1533中操作。
控制电路1520可例如被配置为在要发送的数据的量低于第二阈值(其可不同于第一阈值)的情况下控制装置1500的电路从第二操作模式1532改变到第三操作模式1533。如上文指出的，控制电路1520可被配置为仅在接收到的控制信号(ALLOW_DIS)指出第三操作模式1533被使能的情况下控制装置1500的电路从第二操作模式1532改变到第三操作模式1533。例如，如果在预定的阈值时间中都没有数据要发送，则控制信号可指出第三操作模式1533被启用。
相反，如果要发送的数据的量高于第二阈值或者如果控制信号指出第三操作模式1533被禁用，则控制电路1520可被配置为控制装置1500的电路从第三操作模式1533改变回到第二操作模式1532。例如，控制电路1520可监视存储要发送的数据的缓冲器的充满水平。如果缓冲器为空或者如果充满水平低于另一阈值并且控制信号指出第三操作模式1533被启用，则控制电路1520可控制装置1500的电路改变到第三操作模式以便去到更深的功率节省模式。如果缓冲器不再为空或者高于该另一阈值和/或如果控制信号指出第三操作模式1533被禁用，则控制电路1520可控制装置1500的电路改变回到第二操作模式1532。
如下文联系图21更详细描述的，输出接口电路1510可被配置为在第三操作模式1533中向(差分)传输链路1505呈现高阻抗。因此，如果传输链路1505是差分传输链路，则差分传输链路1505的两条传输线在第三操作模式1533期间都在相同信号电平上(例如高)——与第一和第二操作模式1531、1532相反，在其中差分传输链路1505的传输线差分地交替。
另外，当从第三操作模式1533改变到第二操作模式1532时，输出接口电路1510可被配置为通过将接收器重新耦合到地来将接收器加电(更多细节请参见下文对图21的描述)。
另外，装置1500可被完全关断以便去到另一深度功率节省模式(即第四操作模式1534)。控制电路1520可被配置为在第四操作模式1534中解除激活装置1534的电路。输出接口电路可被配置为在第四操作模式1534中向(差分)传输链路1505呈现高阻抗。
例如，如果要发送的数据的量(例如发送数据大小)高于第三阈值或者如果控制信号指出第四操作模式1534被禁用，则控制电路1520可被配置为控制装置1500的电路从第四操作模式1534改变回到第二操作模式1532。
相反，如果要发送的数据的量低于第三阈值，则控制电路1520可被配置为控制装置1500的电路从第二操作模式1532改变到第四操作模式1534。另外，控制电路1520可被配置为仅在控制信号指出第四操作模式1534被启用的情况下控制装置1500的电路从第二操作模式1532改变到第四操作模式1534。
例如，控制电路1520可监视存储要发送的数据的缓冲器的充满水平。如果缓冲器为空或者如果充满水平低于另一阈值并且控制信号指出第四操作模式1534被启用，则控制电路1520可控制装置1500的电路改变到第四操作模式以便去到更深的功率节省模式。如果缓冲器不再为空或者高于该另一阈值和/或如果控制信号指出第四操作模式1534被禁用，则控制电路1520可控制装置1500的电路改变回到第三操作模式1533。
换言之，控制电路1520可选择将链路断电(以节省功率或者因为没有进行数据传送)并且其可使装置1500进入禁用状态。另外，到第四操作模式1534的转变可利用专用定界符借由数据信号1501被通知给接收器。例如，当从第二操作模式1532改变到第四操作模式1534时，处理电路1515可被配置为生成数据信号1501以包括第一类型的第六信号边缘、第二类型的第七信号边缘和第二类型的第八信号边缘的序列。第六信号边缘和第七信号边缘相隔第五时间段，并且第七信号边缘和第八信号边缘相隔第六时间段。第五时间段或第六时间段长于通信协议的任何有效载荷数据符号的时间段以便将控制符号指示符编码到数据信号1501。第六时间段或第五时间段分别对应于通信协议的指示到第四操作模式1534的转换的控制符号。在一些示例中，多于一个控制符号(例如级联定界符)可被用于指示到第四操作模式1534的转换。
以上描述的操作模式展现了不同的功率消耗和不同的退出时延。然而，功率消耗越低，退出时延越长。第一操作模式可允许按若干千兆比特每秒的比特率的根据STEP协议的通信。例如，这个超高带宽模式可被用于发送相当大的传输突发单元。然而，一些应用要求只传输小数据单元(例如一或两个字节)。其他应用要求数据传输的这两种极端之间的混合。
对于只对相对少量的数据需要低带宽(例如只需要传输几个字节)的应用使用STEP协议或者任何其他通信协议的遗留模式(即第一操作模式1531)可能是相当效率低下的，因为每传输比特消耗相当大的能量。另外，转变到STEP协议或者任何其他通信协议的高速模式以及转变回到低功率模式之一可花费比数据传输本身长(得多)的时间。例如，如果每一微秒要传输16比特(即要求16M比特/秒的数据速率)并且如果从低功率模式到高速模式的退出时延花费一微秒，则通信接口需要始终保持在高速模式中，并且因此对于这种应用是相对效率低下的。
为了为这种应用使能增大的效率，装置1500还可支持第五操作模式1535。如上所述，第五操作模式1535可用于发送少量的数据。因此，控制电路1520可被配置为在发送数据大小(要发送的数据的量)低于第四阈值的情况下控制装置1500的电路从第四操作模式1534改变到第五操作模式1535。第四阈值可被任意选择(例如基于对于某个应用每单位时间要发送的数据的量)。为了节省功率，控制电路1520可被配置为在发送(少于第四阈值的量的)数据之后控制装置1500的电路从第五操作模式1535改变回到第四操作模式。因此，装置1500可只在要发送更大量的数据的情况下从第四操作模式1534改变到第一操作模式1531(高速模式)。
在第五操作模式中，控制电路1520被配置为激活另一(第二)处理电路1525，该处理电路1525被配置为生成展现比第一操作模式1531中的数据信号1501更低带宽的低带宽数据信号1502。另外，控制电路1520被配置为激活在第四操作模式1534期间之前被解除激活的输出接口电路1510。
为了向接收器通知装置1500在第五操作模式1535中操作，差分传输链路1505的传输线上的信号电平可被使用。例如，输出接口电路1510可被配置为在预定的一段时间中(例如100ns、200ns或300ns)向差分传输链路1505的两条传输线都输出限定的信号电平(例如，地)。在向差分传输链路1505输出限定的信号电平之后，输出接口电路1510还可被配置为向传输链路1505输出低带宽数据信号1502。换言之，差分传输链路1505的传输线上的预定信号电平可被输出接口电路1510驱动以向接收器通知第五操作模式1535的开始。
在第五操作模式中，输出接口电路1510还可被配置为在输出低带宽数据信号1502之后的预定的第二段时间中向差分传输链路1505输出地以便向接收器通知发送的结束(例如返回到第四操作模式1534)。因此，可以使接收器能够去到(深度)休眠模式，因为不再预期来自装置1500的更多数据流量。
第五操作模式1535中的低带宽数据信号1502的带宽(远)低于第一操作模式1531中的数据信号1505的带宽。第五操作模式1535中的低带宽数据信号1502的带宽可例如比第一操作模式1531中的数据信号1501的带宽低至少十倍、十五倍或二十倍。例如，如果第一操作模式1531中的数据信号1501的带宽是20G比特/秒，则第五操作模式1535中的低带宽数据信号1502的带宽可以是100M比特/秒。
第五操作模式1535中的低带宽数据信号1502的降低的带宽可允许与数据信号1501相比更放松地为低带宽数据信号1502中的信号边缘驱动上升和下降时间(例如对于100M比特/秒的带宽的三到五纳秒的上升/下降时间)。因此，第五操作模式1535中的装置1500的功率消耗可(远)低于第一操作模式1531中的。
从第四操作模式1534到第五操作模式1535的转变以及反过来的转变可以是快速的(例如，200ns或更少)。从第四操作模式1534到第五操作模式1535的转变以及反过来的转变可以比从第四操作模式1534经由第二操作模式1532改变到第一操作模式1531要快速地多。例如，从第四操作模式1534经由第二操作模式1532改变到第一操作模式1531可比从第四操作模式1534改变到第五操作模式1535花费长至少五倍、十倍或十五倍的时间。
假设要发送24比特的数据，则发送该数据的完整周期对于第五操作模式1535中的100M比特/秒的传输速率(低带宽数据信号1502的带宽)可花费例如640ns并且花费从第四操作模式1534到第五操作模式1535以及反过来的200ns的转变时间。也就是说，在传输链路1505上可传输37.5M比特/秒的等效带宽。用于从第四操作模式1534改变到第二操作模式1532的时间可例如是2.5微秒并且用于从第二操作模式1532改变到第一操作模式1531的时间可例如是10ns。因此，用于从第四操作模式1534改变到第一操作模式1531的时间已经多于用于从第四操作模式1534去到第五操作模式1535、在第五操作模式1535中发送数据并且回到第四操作模式1534的时间。因此，使用第五操作模式1535来发送少量数据可使得装置1500能够更频繁地和/或更长时间地停留在第四操作模式1534中。因此，装置1500的功率消耗可被降低并且装置1500的功率效率可被增大。
第五操作模式1535因此可被理解为低电压通用(Low Voltage General Purpose，LVGP)模式或者半通用输入输出(General Purpose Input Output，GPIO)模式。也就是说，如果偶尔要通知少量数据，则取代唤醒系统并且使用高速模式(其对于少量数据是效率低下的)，LVGP状态由于其效率和快速开/关时间可被用于传送少量数据有效载荷。
在一些示例中，另一处理电路1525可被配置为利用与处理电路1515用于生成第一操作模式1531中的数据信号1501不同的调制方案生成低带宽数据信号1502。例如，处理电路1525可使用除了将数据时间编码到信号的信号边缘以外的另一调制方案。例如，处理电路1525可使用幅度调制、另一相位调制方案或者幅度调制和相位调制的组合。
在第五操作模式1535中，输出接口电路1510可例如被配置为将低带宽数据信号1502输出到差分传输链路1505的一条传输线并且将时钟信号输出到差分传输链路1505的另一传输线。例如，时钟信号可以是双数据速率(Dual Data Rate，DDR)时钟信号或者单数据速率(Single Data Rate，SDR)时钟信号。可替换地，另一处理电路1525可被配置为生成第二低带宽数据信号以使得两个单端低带宽信号被通过差分传输链路1505的传输线传输。与差分信号相比单端信号的降低的免疫力可被低带宽数据信号与第一操作模式1531中的数据信号1501相比的降低的带宽所补偿。
在一些示例中，装置1500在第五操作模式1535中也可差分地发送数据。例如，另一处理电路1525可被配置为生成相对于低带宽数据信号1502反相的第二低带宽数据信号。因此，输出接口电路1510可被配置为向差分传输链路1505输出低带宽数据信号1502和第二低带宽数据信号。
如上所示，装置1500还可被驱动到关断状态，即第六操作模式1536。例如，当对装置1500加电时，装置1500在去到低能量第四操作模式1534之前可首先去到关断状态。在关断状态中，装置1500(或者整个STEP接口)基于外部命令(控制信号)被重置/关停。
另外，当翻转(反转)传输链路1505上的数据流的方向以使得装置1500能够改变其接收模式时可使用第七操作模式1537。
除了用于生成数据信号的装置1500(通信接口的发送侧)以外，接收侧也可根据该功率方案操作。这在下文联系图15b和15c描述。图15c图示了用于对数据信号1541解码的装置1540的示例。装置1540包括被配置为从传输链路1545接收数据信号1541的接口电路1550。另外，该装置包括处理电路1555(例如TDC)，该处理电路1555被配置为确定数据信号1541中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
装置1540还包括解调电路1560，该解调电路1560被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。如果第一数据和第二数据是有效载荷数据符号，则第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
装置1540的操作模式(功率模式)由控制电路1565控制。控制电路1565被配置为在第一数据和第二数据是根据通信协议(例如STEP协议)的有效载荷数据符号的情况下控制装置1540的电路在第一操作模式1531中操作。另外，控制电路1565被配置为在第一数据和第二数据是通信协议的指示空闲模式的控制符号指示符和控制符号的情况下控制装置1540的电路在第二操作模式1532中操作。
如上所述，解调电路1560可基于数据信号1541的第一至第三信号边缘之间的时间段来确定指示空闲模式的定界符。例如，解调电路1560可被配置为在第一时间段或第二时间段长于通信协议中定义的有效载荷数据阈值的情况下确定第一数据或第二数据是控制符号指示符。另外，解调电路1560可被配置为在第一时间段或第二时间段对应于通信协议中定义的预定时间段的情况下确定第一数据或第二数据是通信协议的指示空闲模式的控制符号。
与第一操作模式中相比，数据信号1541在第二操作模式1532中被以更低的速率生成(见上文)。因此，装置1540也可以更低速率操作以便节省功率。因此，控制电路1565可被配置为控制装置1540的电路在第二操作模式中以比第一操作模式中更低的速率操作。与装置1500一样，装置1540在第二操作模式中可节省功率，但同时通过以低速率对空闲定界符解码来保持为热的，从而使得装置1540可以以低时延退出到第一操作模式1531。换言之，装置1540被以低速率保持活跃以便能够以低时延恢复到高速模式。
装置1540(至少在第一和/或第二操作模式1531、1532中)还可被配置为处理差分输入信号。也就是说，接口电路1550还可被配置为接收相对于数据信号1541反相的第二数据信号。另外，处理电路1555可被配置为还基于第二数据信号确定第一信号边缘、第二信号边缘和第三信号边缘。因此，传输链路1545可以是包括用于第一数据信号1541和第二数据信号的两条传输线的差分传输链路。
如下文联系图21更详细描述的，接口电路1550可耦合到供给电压并且耦合到(差分)传输链路1545以将装置1540DC耦合到生成数据信号1541的发送器(例如装置1500)。发送器耦合到地。换言之，接口电路1550耦合在发送器和供给电压之间，而发送器耦合在接口电路1550和地之间。如下文联系图21更详细描述的，发送器可通过将接口电路1550与地解除耦合来将接口电路1550断电以使得装置1540被驱动到第三操作模式1533。也就是说，接口电路1550被配置为在第三操作模式1533中解除激活。当在第三操作模式1533期间被解除激活时，接口电路1550被配置为向差分传输链路1545输出限定的信号电平(例如高信号电平/弱上拉)以使得传输链路1545的传输线处于非浮动状态中。
当发送器转变回到第二操作模式1532并且开始发送空闲定界符时，接口电路重耦合到地。因此，其被发送器自动重激活并且被驱动回到第二操作模式1532。
如上所述，发送器可经由专用定界符或者经由传输链路1545的传输线上的信号电平通知到第四操作模式1534的转变。例如，如果数据信号1541包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的专用序列，则控制电路1565可控制装置1540的电路在第四操作模式1534中操作。处理电路1555可确定数据信号1541中的信号边缘的序列并且解调电路1560可确定信号边缘之间的各个时间段，例如，第四信号边缘和第五信号边缘之间的第三时间段和第五信号边缘和第六信号边缘之间的第四时间段。如果第三时间段或第四时间段长于通信协议的任何有效载荷数据符号的时间段，并且第四时间段或第三时间段对应于通信协议的指示到第四操作模式1534的转换的控制信号，则控制电路1565可控制装置1540的电路在第四操作模式1534中操作。也就是说，如果反转符号(定界符)被发送器广播，则装置1540可转变到第四操作模式1534。在一些示例中，多于一个控制符号(例如级联定界符)可被用于指示到第四操作模式1534的转换。
如上所述，共同或差分信令可替换地被用于允许装置1540(其可被理解为接收器)检测状态，而无需发送器明确地发送功率状态。例如，如果接口电路1550感测到发送器将差分传输链路1545的两条传输线都驱动到高阻抗，则控制电路1565可控制装置1540的电路在第四操作模式1534中操作。接口电路1500可例如包括(小)感测电路，该(小)感测电路被配置为检测传输链路1545的(一条或多条)传输线的状态(信号电平)以使得装置1540知晓功率状态。
处理电路1555以及解调电路1560在第四操作模式1534中可被控制电路1565解除激活，因为传输链路上没有数据传输发生。另外，接口电路1534可被解除激活，除了感测电路以外。如果接口电路1550(例如感测电路)感测到传输链路1545的传输线上的差分信号对，则控制电路1565可控制装置1540的电路再次在第二操作模式1532中操作。
另外，如果接口电路1550(例如感测电路)在预定的一段时间中感测到差分传输链路1545的两条传输线上的限定信号电平(例如，地)，则控制电路1565可被配置为控制装置的电路在第五操作模式1535中操作。在第五操作模式1535中，接口电路1550可被配置为与上文描述的类似地从差分传输链路1545的至少一条传输线接收低带宽数据信号1542。
在第五操作模式1535中，由于与数据信号1541相比对低带宽数据信号1542解码的更低要求，处理电路1555和解调电路1560可被解除激活。取而代之，另一处理电路1570可被用于基于低带宽数据信号1542确定数据。例如，另一处理电路1570可被配置为确定低带宽数据信号1542的信号边缘和/或信号幅度。因此，另一处理电路1570可被配置为基于低带宽数据信号1542的信号边缘和/或信号幅度来确定数据。
如上所述，与数据信号1541相比相同或不同的调制方案可被用于低带宽数据信号1542。因此，另一处理电路1570可被配置为利用与解调电路1560用于数据信号1541的不同的解调方案来基于低带宽数据信号1542确定数据。
如上所述，第五操作模式1535中的低带宽数据信号1542的带宽可(远)低于第一操作模式1531中的数据信号1541的带宽。例如，低带宽数据信号1542的带宽可以比第一操作模式1531中的数据信号1541的带宽低至少五倍、十倍或十五倍(例如，100M比特/秒而不是20G比特/秒)。
由于更低的带宽，装置1540在第五操作模式1535中与第一操作模式1531相比可按更低速率操作。换言之，与第一操作模式1531相比要求更放松。因此，第五操作模式1535中的装置的功率消耗可(远)低于第一操作模式1531中的。
如上所述，至少在第一操作模式中数据可被以差分方式传输。因此，装置1540(例如接口电路1550)可被配置为端接差分传输链路1545的传输线。由于低带宽数据信号1542可以是单端数据信号，所以不要求端接。因此，在第五操作模式中，控制电路1565可被配置为解除激活装置1540在差分传输链路1545的传输线之间的端接。
可替换地，在第五操作模式1535中数据也可被以差分方式通过传输链路1545传输。也就是说，在第五操作模式1535中，接口电路1550可被配置为从差分传输链路1545的另一传输线接收第二低带宽数据信号。第二低带宽数据信号相对于低带宽数据信号1542是反相的。因此，另一处理电路1570还可被配置为基于第二低带宽数据信号来确定数据。
如上所述，低带宽数据信号1542可与时钟信号一起被通过传输链路传输。因此，在第五操作模式1535中，接口电路1550可被配置为从差分传输链路1545的另一传输线接收时钟信号。另一处理电路1570可被配置为利用时钟信号来确定低带宽数据信号1542中的数据(例如用于确定低带宽数据信号1542中的信号边缘或者信号幅度)。
可替换地，低带宽数据信号1542可在没有时钟信号的情况下被传输(例如因为第二低带宽数据信号被通过传输链路1545传输)。因此，接收器侧需要恢复时钟(例如异步地)。换言之，接收器侧需要运行其自己的时钟。因此，在第五操作模式1535中，控制电路1565可被配置为激活被配置为生成时钟信号1576的时钟生成电路1575。例如，时钟生成电路1575可被配置为基于低带宽数据信号1542生成时钟信号1576(例如装置1540可激活像时钟恢复锁相环PLL之类的时钟恢复功能)。另一处理电路1570可被配置为利用时钟信号1576来确定低带宽数据信号1542中的数据(例如用于确定低带宽数据信号1542中的信号边缘或者信号幅度)。
发送器将差分传输链路1545驱动到地以便指出第五操作模式1535中的数据传输结束。因此，如果接口电路1550感测到差分传输链路1545在接收到低带宽数据信号1542之后的预定的第二段时间中都处于地(例如借由感测电路感测到)，则控制电路1565可控制装置1540的电路转变(改变)回到第四操作模式1534。
如上文联系图15a至15c所描述，根据STEP协议的通信接口的发送器和接收器可在高速(完全吞吐量)模式中以差分方式操作，并且在LVGP模式中以单端操作。单端信号与差分信号相比降低的免疫力可与降低的带宽相比较。
与装置1500一样，装置1540也可去到第六操作模式1536(即关断状态)以便使能接口的关停/重置。
另外，装置1540可在翻转(反转)传输链路1545上的数据流的方向以使得装置1540能够改变到其发送模式时去到第六操作模式1537。
用于在不同操作模式之间转变(改变)的转变时间对于装置1540可(基本上)与对于装置1500相同。
在图15d中图示了根据功率方案的上述方面的通信装置1580的一部分。通信装置1580可被理解为收发器，因为其展现发送和接收功能。
通信装置1580包括耦合到差分传输链路1587的发送缓冲器1581和接收缓冲器1582，用于输出和接收数据到传输链路1587。因此，发送缓冲器1581和接收缓冲器1582提供上述接口电路的功能。
另外，通信装置1580包括用于生成要被输出到传输链路1587的数据信号的信号生成电路1583。信号生成电路1583展现上述用于生成数据信号的处理电路的功能。
类似地，通信装置1580包括用于处理从传输链路1587接收的接收信号并且用于确定被编码到接收信号的数据的接收信号处理电路1584。接收信号处理电路1584至少展现上述用于确定信号边缘的处理电路和上述解调电路的功能。
信号生成电路1583和接收信号处理电路1584被用于在图15b中所示的第一至第四操作模式1531至1534中交换数据。对于在第五操作模式1535中交换的少量数据，通信装置1580包括专用LVGP信号生成电路1585和专用LVGP接收信号处理电路1586。LVGP信号生成电路1585至少展现上文联系图15a描述的另一处理电路1525的功能，并且接收信号处理电路1584至少展现上文联系图15c描述的处理电路1575的功能。
换言之，在第五操作模式1535中，去往发送缓冲器1581的数据是在不同的路径上生成的，并且来自接收缓冲器1582的数据是在不同的路径上被处理的。因此，发送缓冲器1581和接收缓冲器1582左侧的块在第五操作模式1535中可被关停(断电)或者钟控，因为它们对于LVGP模式不是必要的。
如上文联系图15a至15d所描述，STEP协议可使用就退出时延和功率(以及其他参数)而言独特的几种功率模式。根据STEP协议，物理层电路可(至少部分)被断电/钟控以降低功率消耗。发送和/或接收缓冲器在其他电路的断电期间可被保持活跃。另外，发送和/或接收缓冲器可将数据(进入或外出)路由到不同的实体，这些实体可利用与STEP协议的时间编码方案不同的调制方案来解析数据。在可替换的LVPG模式期间，异步协议或者源同步协议可例如根据STEP协议被使用。另外，接口可被配置为作为两条单端迹线或者作为差分接口操作(对于单个传输链路)。转变到LVGP模式和转变回来可短于由于显著的因素而转变到高速模式。转变到LVGP模式可以是短持续时间的或者是更长持续时间的。
前述描述段落聚焦于与优化通信接口的功率消耗(例如根据STEP协议)有关的方面。接下来，论述与传输要求传输的高可靠性的数据有关的方面。如上文联系将数据封包嵌套到其他数据封包中所指出的，一些数据封包可携带高度可靠的数据，例如控制数据或状态数据。换言之，这些数据封包携带要求高度可靠的数据传输的关键数据。例如，这些数据封包的传输差错可导致对通信标准/协议的要求的违反(例如高于允许的能量的传输)、对电路(例如半导体晶片)的永久损坏或者组件之间的失配。
接下来，将参考图16a至16h描述关于鲁棒数据传输的概念。图16a图示了用于生成数据信号1601的装置1600的示例。
装置1600包括被配置为生成数据信号1601的处理电路1605(例如DTC)。处理电路1605生成数据信号1601以包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔第一时间段，并且第二信号边缘和第三信号边缘相隔第二时间段。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置1600包括被配置为将数据信号1601输出到传输链路(未图示)的输出接口电路1610。
在第一操作模式中，处理电路1605被配置为基于要发送的数据(例如有效载荷数据或有效载荷数据符号)从第一多个时间段中选择第一时间段和第二时间段。第一多个时间段中的时间段相对于彼此偏移第一偏移时间。
在第二操作模式中，处理电路1605被配置为基于要发送的数据从第二多个时间段中选择第一时间段和第二时间段。第二多个时间段中的时间段相对于彼此偏移至少一个第二偏移时间，第二偏移时间大于第一偏移时间。
换言之，对于第二操作模式，用于将数据编码到数据信号1601的可能宽度之间的差量(宽度差)被选择得较大。因此，数据信号1601在第二操作模式中比在第一操作模式中更鲁棒(例如更不易出差错)。为了发送关键/高度可靠的数据，装置1600因此可使用第二操作模式。第一操作模式可例如被用于发送常规数据。
例如，除了其他时间编码通信协议以外，装置1600还可用于根据STEP协议的通信。第一时间段和第二时间段的总和在两种操作模式中都可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
在图16b中图示了示范性数据信号1620。在图16b的左侧部分中，图示了第一脉冲1622。脉冲1622开始于上升信号边缘1623并且结束于下降信号边缘1624。如图所示，下降信号边缘1624的位置是处理电路1605基于要被编码到数据信号的数据可调整的。在图16b的示例中，图示了下降信号边缘1624的七个不同的可能位置(标注为0到6)。位置0定义脉冲1622的最小脉冲长度。相应地，上升信号边缘1623和下降信号边缘1624之间的七个不同的时间段可被调整。换言之，七个不同的脉冲长度可被调整。与图12b中所示的示例一样，不同的时间段相差(恒定的)符号分隔时间ΔT。
例如，第一多个时间段可包括上升信号边缘1623和下降信号边缘1624之间的所有七个可能的时间段，而第二多个时间段可例如只包括上升信号边缘1623和下降信号边缘1624之间的七个可能时间段中的最短可能时间段和最长可能时间段(由位置0和6指示)。也就是说，每个脉冲在第二操作模式中可指示两个不同状态。换言之，每个脉冲可携带单个比特(例如0或1)。因此，在第二操作模式中，第二多个时间段中的可能时间段与彼此相距七个符号分隔时间ΔT，而第一多个时间段中的可能时间段在第一操作模式中只与彼此相距一个符号分隔时间ΔT。换言之，第一多个时间段中的时间段之间的第一偏移时间等于符号分隔时间ΔT，而第二多个时间段中的时间段之间的第二偏移时间等于符号分隔时间ΔT的七倍。
类似地，对于接连的第二脉冲1625(即后继低脉冲)，在第一操作模式中可使用下降信号边缘1624和上升信号边缘1626之间的所有七个可能时间段，而在第二操作模式中可只使用下降信号边缘1624和上升信号边缘1626之间的七个可能时间段中的最短可能时间段和最长可能时间段。因此，两个比特可被编码到数据信号的一个振荡周期。
由于在第二操作模式中使用的信号边缘之间的大间距，信号的鲁棒性可非常高并且差错的概率(非常)小。
要注意图16b的示例只是示例。例如，第一多个时段可包括四个、五个、六个、八个、九个、十个、十一个、十二个或者更多个不同的时间段，而不是像图16b中那样的七个不同时间段。在一些示例中，第一多个时间段可包括至少六个时间段。
类似地，第二偏移时间可以是第一偏移时间的两倍、三倍、四倍、五倍、六倍、八倍或者更多倍，而不是像图16b中的七倍。为了使能与第一操作模式中生成的数据信号相比有显著更高的鲁棒性，第二偏移时间可以是第一偏移时间的至少两倍。
从上述示例可以看出，第二多个时间段可包括比第一多个时间段总共更少的时间段。
例如，脉冲的上升信号边缘和下降信号边缘之间的八个可能时间段可被用于第一操作模式，并且第二多个时间段可只包括脉冲的上升信号边缘和下降信号边缘之间的八个可能时间段中的最短可能时间段和最长可能时间段。然后，每个边缘在第二操作模式中可携带单个比特(0或1)，从而数据信号的单个振荡周期携带2比特。然而，由于它们与彼此相距七个符号分隔时间ΔT，所以数据到数据信号的编码可以是非常鲁棒的。在第一操作模式中，脉冲的上升信号边缘和下降信号边缘之间的八个不同可能时间段(即八个不同的可能脉冲宽度)可允许将23＝8个比特编码到一个脉冲(例如数据信号的每个低或高时间)。
假设与位置0相对应的最小脉冲宽度是80ps(皮秒)，则比特值0在第二操作模式中被作为80ps长脉冲编码到数据信号。进一步假设符号分隔时间ΔT是15ps，则最大脉冲宽度是185ps。也就是说，比特值1在第二操作模式中被作为185ps长脉冲编码到数据信号。因此，在比特值零和一到数据信号的编码之间存在相当大的差异。这可为接收器允许对数据信号的鲁棒且高度可靠的解码。例如，具有小于125ps的持续时间的每个脉冲可被转化为比特值0，并且大于125ps的任何脉冲持续时间可被转化为比特值1。
关于脉冲的上升信号边缘和下降信号边缘之间的八个可能脉冲宽度(例如可能脉冲宽度0至7)，脉冲宽度0、1、2和3在接收侧可例如被转化回到比特值零，并且脉冲宽度4、5、6和7可被转化回到比特值一。
换言之，第二多个时间段可包括两个时间段，其中在第二操作模式中，第一时间段对应于要发送的数据的以2为基数的数字系统表示的第一数位，并且第二时间段对应于要发送的数据的以2为基数的数字系统表示的第二数位。
在一些示例中，处理电路1605还可被配置为在第二操作模式中将要发送的数据的至少一个比特复制预定次数。因此，处理电路1605还可被配置为基于比特和该比特的预定数目的复本来生成数据信号1601。例如，复制比特的预定次数可以是两次、三次、四次、五次或更多次。
在装置1600中，要发送的每个比特可例如被复制三次，以使得比特0被发送为000，并且比特1被发出为111。复制要发送的比特可进一步增大数据传输的可靠性/鲁棒性。
在图16c中图示了对于第二操作模式使用三个不同的可能时间段(代码)的另一示例。图16c图示了数据信号1630的另一示例。在图16c的左侧部分中，图示了第一脉冲1632。脉冲1632开始于上升信号边缘1633并且结束于下降信号边缘1634。在图16c的示例中，图示了下降信号边缘1634的七个不同的可能位置(标注为0到6)。位置0同样定义了脉冲1632的最小脉冲长度，并且位置6定义了最大脉冲长度。不同的时间段同样相差(恒定的)符号分隔时间ΔT。
类似地，下降信号边缘1634和上升信号边缘1636之间的接连的(低)脉冲1625可被调整到七个不同的时间段。
同样，脉冲的上升信号边缘和下降信号边缘之间的所有七个可能的时间段可被用于第一操作模式。与图16b的示例不同，第二多个时间段包括脉冲的上升信号边缘和下降信号边缘之间的七个可能时间段中的最短可能时间段、七个可能时间段中的最长可能时间段、和七个可能时间段中的中间可能时间段。例如，图13b中由位置0、3和6指示的时间段可被用于第二多个时间段。
因此，三个不同的代码可被编码到一个脉冲(一个信号边缘)。与图16b的示例相比，以略低的鲁棒性为折衷，可增大传输效率。
同样，要注意图16c的示例只是示例。可以使用其他数目的可能时间段和时间偏移。例如，脉冲的上升信号边缘和下降信号边缘之间的八个可能时间段可被用于第一操作模式，并且八个可能时间段中的仅三个可被用于第二操作模式。在八个可能时间段0到7之中，时间段0、3和7可例如被用于第二操作模式。
因此，每个脉冲(信号边缘)可携带三个不同的代码，从而使得四个脉冲(信号边缘)可携带34＝81个不同的选项，即将81个不同的选项编码到数据信号。为了将6比特的数据编码到数据信号，需要26＝64个不同的选项。也就是说，6比特可被映射(编码到)第二操作模式中的数据信号的四个接连脉冲(信号边缘)，因为每个脉冲可具有三个不同的脉冲长度。在第一操作模式中，八个可能的时间段允许将12比特编码到数据信号的四个接连脉冲(信号边缘)(每个脉冲三个比特)。
因此，第二操作模式与第一操作模式相比的效率对于上述示例是6/12。作为比较，如果每个脉冲在第二操作模式中只能具有两个不同的脉冲长度，则第二操作模式与第一操作模式相比的效率是4/12。如上所述，对于第二操作模式使用更多可能脉冲长度可允许增大传输效率，其折衷是略微低的鲁棒性。在第二操作模式的可能时间段之间使用三个符号分隔时间ΔT的距离可允许数据信号中的离其标称长度(持续时间)高达1.5比特远的脉冲长度(时间段)在接收侧被吸引回到原始代码。
类似地，提供729个不同选项的六个脉冲(信号边缘)可被用于在第二操作模式中将九个比特(29＝512)映射到数据信号(效率9/18)。可替换地，十二个比特可被映射到七个脉冲(信号边缘)。类似地，提供314＝4564269个不同选项的14个脉冲(信号边缘)可被用于在第二操作模式中将22个比特(222＝4194304)映射到数据信号(效率22/42)。
通过增大编码到边缘的传输块中的比特的数目，使用三个可能信号边缘的传输的效率可最高达到K＝52％(2x＝3,K＝x/3)。
在第二操作模式中将数据映射到三个不同可能时间段之一可被理解为将数据转换成以3为基数的数字(例如从二进制数字到以3为基数的数字的转换)。
因此，在第二操作模式中，处理电路1605还可被配置为将要发送的数据转换到以3为基数的数字系统表示。另外，处理电路1605可被配置为生成数据信号1601以使得数据信号1601中的第一时间段对应于要发送的数据的以3为基数的数字系统表示的第一数位，并且第二时间段对应于要发送的数据的以3为基数的数字系统表示的第二数位。
例如，处理电路1605可将基本传送单元(例如如上所述的6、9或22个比特)转换成以2为基数的数字。在转换到以3为基数的数字系统之后，每一数位(例如0、1或2)被编码为展现八个可能时间段0至7之中的时间段0、3或7的脉冲。
在接收侧，这可允许将例如以3为基数的数字系统的脉冲宽度0、1转化回数字0，将脉冲宽度2、3和4转化回数字1，并且将脉冲宽度5、6和7转化回数字2。通过将以3为基数的数字转换回二进制代码可恢复数据。
从上述示例可以看出，第二多个时间段中的时间段相对于彼此可偏移单个第二偏移时间或者不同的第二偏移时间。然而，一个或多个第二偏移时间始终大于第一偏移时间。
装置1600还可被配置为以差分方式将数据输出到传输链路。也就是说，处理电路1605还可被配置为生成相对于数据信号1601反相的第二数据信号。另外，输出接口电路1610可被配置为将第二数据信号输出到传输链路。
如上所述，用于数据的高度可靠传输的替换调制方案与常规调制方案的不同之处可在于更少的数据被编码到数据信号的一个脉冲中。为了总结此方面，图16d图示了用于生成数据信号1641的另一装置1640。与装置1600一样，装置1640包括处理电路1645(例如DTC)，该处理电路1645被配置为生成数据信号1641以使得数据信号1641包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置1640包括被配置为将数据信号1641输出到传输链路(未图示)的输出接口电路1650。
在第一操作模式中，数据信号1641中的第一信号边缘和第二信号边缘相隔与第一量的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第一量的第二数据相对应的第二时间段。
在第二操作模式中，数据信号1641中的第一信号边缘和第二信号边缘相隔与更小的第二量的第三数据相对应的第三时间段，并且第二信号边缘和第三信号边缘相隔与第二量的第四数据相对应的第四时间段。
例如，如上文联系图16b和16c所描述，三比特的数据可分别被编码到第一操作模式中的接连信号边缘之间的时间段，并且一比特的数据可分别被编码到第二操作模式中的接连信号边缘之间的时间段。
因此，数据信号1641在第二操作模式中可比在第一操作模式中更鲁棒(例如更不易出差错)。因此，第二操作模式可被用于传输关键/高度可靠的数据。第一操作模式可例如被用于传输常规数据。
例如，除了其他时间编码通信协议以外，装置1640还可用于根据STEP协议的通信。第一时间段和第二时间段的总和在两种操作模式中都可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
与上文联系图16b和16描述的类似，处理电路1645可例如被配置为从第一多个时间段中选择第一时间段和第二时间段，其中第一多个时间段相对于彼此偏移第一偏移时间。另外，处理电路1645可被配置为从第二多个时间段中选择第三时间段和第四时间段，其中第二多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于第一偏移时间(例如如上所述的八个时间段0到7之中的时间段0、3和7)。同样，第二偏移时间可以是第一偏移时间的至少两倍。另外，第二多个时间段可包括比第一多个时间段更少的时间段。第一多个时间段可例如包括至少六个时间段。
第二多个时间段在一些示例中可例如包括两个时间段，如上文联系图16b所述。因此，第三数据可以是要发送的数据的以2为基数的数字系统表示的第一数位，并且第四数据可以是要发送的数据的以2为基数的数字系统表示的第二数位。
在一些示例中，第二多个时间段可例如包括三个时间段。处理电路1645于是还可被配置为将要发送的数据转换成以3为基数的数字系统表示，如上文联系图16c所述。因此，第三数据可以是要发送的数据的以3为基数的数字系统表示的第一数位，并且第四数据可以是要发送的数据的以3为基数的数字系统表示的第二数位。
与装置1640一样，处理电路1645在第二操作模式中可被配置为将要发送的数据的至少一个比特复制预定次数(例如三次或更多次)并且基于该比特和该比特的预定数目的复本生成数据信号1641。复制要发送的数据可进一步增大数据传输的可靠性/鲁棒性。
装置1640在一些示例中也可被配置为以差分方式将数据输出到传输链路。也就是说，处理电路1645还可被配置为生成相对于数据信号1641反相的第二数据信号。另外，输出接口电路1650可被配置为将第二数据信号输出到传输链路。
装置1640或者装置1640的电路在一些示例中还可被配置为执行/实现上文联系图16b和16c描述的一个或多个附加可选特征。
在对图16a至16d的前述描述主要聚焦于(超)可靠数据信号的生成的同时，接下来的段落将聚焦于对相应数据信号解码。图16e图示了用于对数据信号1661解码的装置1660。
与上文描述的用于对数据信号进行解码的装置类似，装置1660包括处理电路1665(例如TDC)，该处理电路1665被配置为确定数据信号1661中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
装置1660还包括解调电路1670，该解调电路1670被配置为在第一操作模式中基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据。在第一操作模式中，解调电路1670还被配置为基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。
在第二操作模式中，解调电路1670被配置为确定多个参考时间段中的最接近第一信号边缘和第二信号边缘之间的第一时间段的第一参考时间段，以及多个参考时间段中的最接近第二信号边缘和第三信号边缘之间的第二时间段的第二参考时间段。另外，解调电路1670被配置为基于第一参考时间段确定第三数据，并且基于第二参考时间段确定第四数据。
例如，参考联系图16c描述的示例，多个参考时间段对于数据信号1641中的脉冲的长度可包括八个可能时间段0至7之中的时间段0、3和7。因此，解调电路1670可将数据信号1611中的脉冲的实际长度(持续时间)与时间段0、3和7相比较并且选择时间段0、3和7之中最接近数据信号1641中的脉冲的实际长度(持续时间)的一个。例如，如果数据信号1661中的脉冲展现出脉冲宽度0或1，则解调电路1670可确定允许的时间段0为脉冲的长度。如果脉冲展现出脉冲宽度2、3或4，则解调电路1670可确定允许的时间段3为脉冲的长度。另外，如果脉冲展现出脉冲宽度5、6或7，则解调电路1670可确定允许的时间段7为脉冲的长度。允许的时间段0、3和7的每一者与某个数据(例如某个比特值或者某个有效载荷数据符号)相关联，从而使得编码到数据信号1661的数据被解调电路1670解码。
在第一操作模式中，解调电路1670可例如将脉冲的实际长度(持续时间)与八个可能时间段0至7的每一者相比较，并且因此对编码到数据信号1661的数据解码。换言之，解调电路1670可被配置为在第一操作模式中确定多个预定可能时间段中的最接近第一时间段和第二时间段的预定可能时间段，并且基于这些预定可能时间段来确定第一数据和第二数据。
换言之，解调电路1670可被配置为在第一操作模式中利用多个预定可能时间段(例如可能时间段0至7)来确定第一数据和第二数据，其中第二操作模式中使用的多个参考时间段是多个预定可能时间段的子集。
由于第二操作模式中的允许的脉冲长度之间的更大的时间间距，解码可比对于第二操作模式更鲁棒。因此，可增大数据传输的鲁棒性。
第一时间段和第二时间段的总和根据STEP协议可例如低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
编码到数据信号1661的数据可例如采取如上所述的以3为基数的数字系统表示。也就是说，在一些示例中由解调电路1670确定的第三数据可对应于数据的以3为基数的数字系统表示的第一数位，并且第四数据可对应于数据的以3为基数的数字系统表示的第二数位。为了使能在更传统的二进制表示中的进一步数据处理，解调电路1670可被配置为基于第三数据和第四数据生成数据的以2为基数的数字系统表示(二进制表示)。
如上所述，数据可被以差分方式发送。因此，处理电路1670在一些示例中可被配置为接收相对于数据信号1661反相的第二数据信号。因此，处理电路1670可被配置为还基于第二数据信号确定第一信号边缘、第二信号边缘和第三信号边缘。
上文联系图16a至16e描述的装置的操作模式可由底层通信协议(例如STEP协议)的不同层选择。换言之，通信协议的不同层可决定发送数据封包或将数据封包标记为超可靠并且相应地控制该数据封包的发送器和/或接收器。例如，物理可做出该决策。在一些示例中，MAC层可做出该决策。在MAC层中决定与物理层相比实现起来可更简单并且可利用RTL(Register Transfer Language，寄存器传送语言)代码来完成并且利用自动化工具来合成以及利用自动化来验证。例如，MAC层可决定一个或多个数据封包需要被作为超可靠来发送，于是MAC层可根据上文描述的超可靠调制方案来控制该数据的映射。
上文联系图16a至16e描述的装置可例如包括相应的控制电路，该控制电路被配置为基于接收到的指示操作模式的控制信号(例如由MAC层或物理层的电路生成)来控制装置的电路的操作。
为了总结上述关于数据的高度可靠传输的方面，图16f图示了用于生成数据信号的方法1600f的示例。该方法包括生成1602f数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔第一时间段，并且第二信号边缘和第三信号边缘相隔第二时间段。在第一操作模式中，生成1602f数据信号包括基于要发送的数据从第一多个时间段中选择第一时间段和第二时间段。第一多个时间段相对于彼此偏移第一偏移时间。在第二操作模式中，生成1602f数据信号包括基于要发送的数据从第二多个时间段中选择第一时间段和第二时间段。第二多个时间段相对于彼此偏移比第一偏移时间更大的第二偏移时间。方法1600f还包括1604f输出数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图16a至16c)提及方法1600f的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图16g中图示了用于生成数据信号的方法1600g的另一示例。方法1600g包括生成1602g数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。在第一操作模式中，第一信号边缘和第二信号边缘相隔与第一量的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第一量的第二数据相对应的第二时间段。在第二操作模式中，第一信号边缘和第二信号边缘相隔与更小的第二量的第三数据相对应的第三时间段，并且第二信号边缘和第三信号边缘相隔与第二量的第四数据相对应的第四时间段。另外，方法1600g包括输出1604g数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图16d)提及方法1600g的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图16h中图示了用于对数据信号进行解码的方法1600h的示例。方法1600h包括确定1602h数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。在第一操作模式中，方法1600h还包括基于第一信号边缘和第二信号边缘之间的第一时间段确定1604h第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定1606h第二数据。在第二操作模式中，方法1600h包括确定1608h多个参考时间段中的最接近第一时间段的第一参考时间段和多个参考时间段中的最接近第二时间段的第二参考时间段。方法1600h还包括基于第一参考时间段确定1610h第三数据，并且基于第二参考时间段确定1612h第四数据。
联系提出的技术或者上文描述的一个或多个示例(例如图16e)提及方法1600h的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
根据上述公开，STEP协议可通过将几个相位分组为单个比特来使用可靠代码。另外，STEP协议可通过将一组比特映射到以3为基数的表示并且将该数据作为以3为基数的数字传输来使用可靠代码。STEP协议还可允许在确立可靠性之前建立接口连接(例如可被用于协商阶段)。另外，吞吐量和可靠性的平衡可按(完全)动态的方案来平衡。
对于通信接口的另一个感兴趣的方面可以是通信伙伴对于彼此的能力的知晓。例如，如果来自于不同代的通信标准的设备与彼此通信，则这些设备的性能和特征可能是不同的，因为接口性能和支持的接口特征可能演进了。在通信接口的代与代之间，比特率可提高，功率消耗可降低，或者一些特征可被去除以使能成本降低或功率消耗降低。然而，所有这些特征都可影响设备之间的通信的性能。另外，通信伙伴可受益于知道通信信道的特性。接下来，联系图17a至17c描述可允许优化设备之间的通信的示范性链路建立协商流程。
图17a图示了通信系统1700，其包括经由传输链路1705耦合的第一通信装置1710和第二通信装置1730。第一通信装置1710包括被配置为耦合到传输链路1705的接口电路1715，并且第二通信装置1730包括被配置为耦合到传输链路1705的接口电路1735。
第二通信装置1730的接口电路1735被配置为经由传输链路1705将指示通信装置1730的通信能力的第一数据发送到第一通信装置1710。第一数据指示第二通信装置1730支持的通信相关特征或规格。例如，第一数据可指示以下各项中的至少一者：装置支持的最大数据速率，装置支持的功率模式，装置支持的最大幅度，以及第二通信装置1730支持的用于与第一通信装置1710通信的传输链路的最大数目。另外，第一数据指示出第二通信装置1730支持传输链路表征。传输链路表征是用于表征第二通信装置1730和第一通信装置1710之间的传输链路(即传输链路1705)的过程/流程。
第一通信装置1710的接口电路1715被配置为经由传输链路1705接收指示第二通信装置1730的通信能力的第一数据。
第一通信装置1710还包括处理电路1720，该处理电路1720被配置为从第一数据确定第一数据的发送者是否支持传输链路表征。如果发送者支持传输链路表征，则处理电路1720还被配置为生成用于传输链路表征的预定测试信号。由于第二通信装置1730在第一数据中指出了其支持传输链路表征，因此第一通信装置1710的处理电路1720生成该预定测试信号。例如，测试信号可表示用于测试/表征传输链路1705的预定义数据、频率、幅度或相位模式。在一些示例中，频率扫描可例如被用于表征传输链路1705。也就是说，测试信号可展现出预定频率范围内的变化的频率。
第一通信装置1710的接口电路1715被配置为向传输链路1705输出测试信号。另一方面，第二通信装置1730的接口电路1735响应于发送第一数据经由传输链路1705从第一通信装置1710接收测试信号。
第二通信装置1730的处理电路1740被配置为基于接收到的测试信号确定传输链路1705的至少一个特性。例如，处理电路1740可确定传输链路1705的带宽、传输链路1705的误比特率(BER)、传输链路1705的衰减或者允许描述传输链路1705的信号传输行为的任何其他特性。
因此，第二通信装置1730可允许确定传输链路1705的质量和/或可靠性。关于第一通信装置1710和第二通信装置1730之间的通信链路的这些信息可被两个通信装置用于使其通信适应于信道条件。
为了告知第一通信装置1710关于传输链路1705上的信道条件，接口电路1525可被配置为向第一通信装置1710发送指示传输链路1705的至少一个特性(由处理电路1740确定)的第二数据。如上文提及的，第二数据是基于第一通信装置1710先前发送的测试信号的。
因此，第一通信装置1710的接口电路1715还可被配置为从第二通信装置1730接收指示传输链路1705的至少一个特性的第二数据。
第一通信装置1710可充当主设备并且确定用于在两个通信装置之间交换数据的参数。例如，第一通信装置1710的处理电路1720还可被配置为基于第一数据和第二数据确定用于经由传输链路1705与第二通信装置1730交换数据的至少一个通信参数。
在一些示例中，处理电路1720还可使用关于可影响两个通信装置之间经由传输链路1705的通信的数量的另外数据。例如，处理电路1740还可被配置为基于指示第一通信装置1710自身的通信能力的第三数据来确定至少一个通信参数。
处理电路1740可例如确定用于经由传输链路1705在两个通信装置之间交换数据的数据速率或信号幅度。因此，两个通信装置之间的数据交换可被优化。类似地，处理电路1740可例如确定可在两个通信装置之间的数据交换的空闲时间期间使用的功率模式(状态)以便改善通信系统1700的能量效率。
为了告知第二通信装置1730关于用于经由传输链路1705通信的优化参数，第一通信装置1710的接口电路1715可被配置为向传输链路1705输出指示至少一个通信参数的信息信号。第二通信装置1730的输入接口电路1735可被配置为接收该信息信号。处理电路1740或者第二通信装置1730的任何其他控制电路可使用关于至少一个通信参数的信息来基于此信息适应性地适配/调节/控制第二通信装置1730的通信电路。
类似地，处理电路1720或者第一通信装置1710的任何其他控制电路可使用关于至少一个通信参数的信息来基于此信息适应性地适配/调节/控制第一通信装置1710的通信电路。
例如，在确定至少一个通信参数之后，处理电路1720还可被配置为在考虑到该至少一个通信参数的情况下生成数据信号。例如，取决于为传输链路1705(通信信道)上的数据交换确定的带宽，处理电路1720可例如使用可允许为低带宽节省功率并且为更高带宽驱动额外电压的更低幅度。
处理电路1720可将数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。处理电路1720生成数据信号，以使得第一信号边缘和第二信号边缘相隔与要发送的第四数据相对应的第一时间段，第二信号边缘和第三信号边缘相隔与要发送的第五数据相对应的第二时间段。例如，第四数据可以是第一有效载荷数据符号并且第五数据可以是要根据通信协议(例如STEP协议)发送的第二有效载荷数据符号。除了其他时间编码通信协议以外，通信系统1700还可用于根据STEP协议的通信。第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
第一通信装置1710的接口电路1715可被配置为将数据信号输出到传输链路1705以便发送到第二通信装置1730。
另一方面，第二通信装置1730的处理电路1740可被配置为确定数据信号中的第一信号边缘、第二信号边缘、和第三信号边缘的序列。对于解调，第二通信装置1730还可包括解调电路1745，该解调电路1745被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第四数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第五数据。
第一和第二通信装置1710和1730在一些示例中也可被配置为通过传输链路1705以差分方式交换数据。例如，第一通信装置1710的处理电路1720还可被配置为生成相对于数据信号反相的第二数据信号。接口电路1715可被配置为将第二数据信号输出到传输链路1705。类似地，第二通信装置1730的接口电路1735还可被配置为接收第二数据信号，并且处理电路1740还可被配置为进一步基于第二数据信号确定第一信号边缘、第二信号边缘、和第三信号边缘。
虽然上文描述了从第一通信装置1710到第二通信装置1730的数据发送，但要注意数据也可以等同方式被从第二通信装置1730发送到第一通信装置1710。
上文描述的指示第二通信装置1730的通信能力的第一数据也可被以时间编码的方式发送到第一通信装置。例如，通信装置1730的处理电路1740可被配置为生成包括第一数据的能力信息信号。处理电路1740可将能力信息信号生成为还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与第一数据的第一部分相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与第一数据的第二部分相对应的第四时间段。
为了增大第一数据的传输的可靠性，可使用上文联系图16a至16h描述的超可靠调制方案。例如，如果用于编码常规发送数据的第一时间段和第二时间段相对于彼此偏移第一偏移时间，则处理电路1740可被配置为从相对于彼此偏移至少一个第二偏移时间的多个时间段中选择用于将第一数据编码到能力信息信号的第三时间段和第四时间段，其中第二偏移时间大于第一偏移时间。
也就是说，处理电路1740可被配置为生成能力信息信号以展现比数据信号更低的数据速率。换言之，第一通信装置1710的处理电路1720可被配置为生成数据信号以展现比接收到的能力信息信号更高的数据速率。
在通信装置1710一侧，处理电路1720被配置为确定从第二通信装置1730接收到的能力信息信号中的第四信号边缘、第五信号边缘、和第六信号边缘的序列。为了解调，第一通信装置1710还可包括解调电路1725，该解调电路1725被配置为确定多个参考时间段中的最接近第一信号边缘和第二信号边缘之间的第一时间段的第一参考时间段。类似地，解调电路1725可被配置为确定多个参考时间段中的最接近第二信号边缘和第三信号边缘之间的第二时间段的第二参考时间段。基于第一参考时间段，解调电路1725还可被配置为确定第一数据的第一部分。类似地，解调电路1725可被配置为基于第二参考时间段确定第一数据的第二部分。
第一数据可以是如上文联系图16a至16h描述的关键或高度可靠数据的示例。
第一数据的交换以及传输链路表征可响应于预定的事件、以定期的方式或者根据请求进行。例如，如果第一通信装置1710被插入到传输链路1705的插座中，则接口电路1715可被配置为向传输链路1705输出轮询信号，该轮询信号包括对于第二通信装置1730将关于其通信能力的信息发送到第一通信装置1710的请求。类似地，如果第一通信装置1710的专用电路检测到第二通信装置1730被插入到传输链路1705的插座中，则接口电路1715可被配置为输出轮询信号。可替换地，接口电路1715可被配置为定期地(例如在预定的一段时间逝去之后)输出轮询信号。再可替换地，接口电路1715可被配置为在一个或多个预定事件发生时输出轮询信号。例如，如果第一通信装置1710的专用电路检测到通信参数偏离标称值(设置点)，则接口电路1715可被配置为输出轮询信号。
另一方面，第二通信装置1730的接口电路1735可被配置为经由传输链路1705接收轮询信号，并且响应于接收到轮询信号而输出第一数据。
为了总结关于链路建立协商的上述方面，图17b图示了用于通信装置的通信方法1700b的示例。通信方法1700b包括将通信装置耦合1702b到传输链路。通信方法1700b还包括经由传输链路从另一通信装置接收1704b指示另一通信装置的通信能力的第一数据。此外，通信方法1700b包括从第一数据确定1706b另一通信装置是否支持传输链路表征。如果另一通信装置支持传输链路表征，则通信方法1700b还包括生成1708b预定义测试信号并且将测试信号输出1710b到传输链路。
联系提出的技术或者上文描述的一个或多个示例(例如图17a)提及方法1700b的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图17c中图示了用于通信装置的通信方法1700c的互补的另外示例。通信方法1700c包括将通信装置耦合1702c到传输链路。通信方法1700c还包括经由传输链路向另一通信装置发送1704c指示通信装置的通信能力的第一数据。第一数据还指示出支持传输链路表征。此外，通信方法1700c包括经由传输链路从另一通信装置接收1706c预定义测试信号，并且基于测试信号确定1708c传输链路的至少一个特性。
联系提出的技术或者上文描述的一个或多个示例(例如图17a)提及方法1700c的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
对于STEP协议，上述链路建立协商流程可允许作为信道性能的函数调节例如比特率、冗余或功率。该流程也可被用于预期信道不会经常变化的应用。如上所述，发送器可以是信道的主控并且接收器可以是从属。在双向通信的第一部分中，每一方可从另一方“收集”关于其各自的能力的信息，例如最大比特率、最大摆动、功率模式、线路(通道)的数目等等。此收集可使用上文描述的超可靠调制方案。另外，从属将向主控通知其是否还支持流程的第二部分。如果支持第二部分，则主控可运行一组商定的模式，这些模式将允许接收器确定信道是否可靠(可包括多个模式)。在主控发送模式之后，其将从接收器收集结果，这些结果可允许判定是否实现例如预期的行为、带宽等等。接口的功率或带宽可被相应地适应性改变。STEP协议可促进集成在常规电路中或者用于促进协商阶段的非常小的外部电路中的硅解决方案。另外，STEP协议可使能应用允许将信道特性作为总考虑的一部分考虑在内的数据模式。
使用诸如STEP协议之类的时间编码调制方案的通信接口的另一个有趣的方面可以是与使用基于脉冲幅度调制(Pulse Amplitude Modulation，PAM)的通信协议的电路的后向兼容性。在下文中，联系图18a至18g描述可允许与使用时间编码调制方案的电路以及使用PAM方案的电路通信的电路和方法。
图18a图示了用于生成数据信号1801的装置1800的示例。装置1800包括被配置为生成数据信号1801的处理电路1805，以及被配置为将数据信号1801输出到传输链路(未图示)的输出接口电路1810。例如，处理电路1805包括用于生成数据信号1801的DTC。
在第一操作模式中，处理电路1805被配置为将数据信号1801生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。例如，除了其他时间编码通信协议以外，装置1800还可用于根据STEP协议的通信。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。换言之，处理电路1805在第一操作模式中使用如下用于传递信息的调制方案：该调制方案将信息编码到数据信号1801中的接连信号边缘之间的时间差。
在第二操作模式中，处理电路1805被配置为利用PAM基于第一数据和第二数据生成数据信号1801。换言之，处理电路1805利用按限定的时间间隔的数据信号1801的电压电平来编码信息。处理电路可使用不同数目的信号电平来将数据编码到数据信号1801。例如，处理电路1805可被配置为利用具有两个、三个、四个或者更多个可能的信号电平的PAM(例如利用PAM2、PAM3、PAM4等等调制)来生成数据信号1801。在一些示例中，处理电路1805还可被配置为利用非归零(Non-Return-to-Zero，NRZ)PAM来生成数据信号1801。例如，处理电路1805在第二操作模式中可利用NRZ PAM2来生成数据信号1801。
通过支持第一操作模式和第二操作模式，装置1800可被用于根据诸如STEP协议之类的时间编码通信协议的通信以及用于根据使用PAM的协议的通信。因此，装置1800可允许与多种不同的通信伙伴通信。除了支持STEP协议的通信伙伴以外，装置1800还可与在物理层中使用PAM(例如NRZ PAM2)的通信伙伴通信。
例如，如果装置1800被用于实现STEP协议的物理层，则处理电路1805可在第二操作模式中生成数据信号1801中的与接连样本幅度比特的数目乘以比特长度相匹配的脉冲，用于模仿NRZ PAM2物理层的行为。假设模仿10G比特/秒NRZ PAM2调制方案，则处理电路1805可按100ps的倍数生成脉冲。
如上所述，DTC可被用于生成数据信号。在第一操作模式中DTC的分频电路与DTC的插补电路一起可被用于生成数据信号1801，而在第二模式中只有DTC的分频电路被用于模仿NRZ PAM2调制。例如，如果DTC的输入振荡信号展现10GHz的频率，则上述示例中提到的展现100ps的倍数的脉冲的数据信号1801可通过简单地利用DTC的分频电路对输入振荡信号分频来生成，而不需要DTC的插补电路(例如数字控制边缘插补器，DCEI)。换言之，DTC可被配置为在第二操作模式中通过对输入振荡信号分频来生成数据信号1801。
此外，如果使用PAM调制的模仿协议要求时钟信号，则处理电路1805还可被配置为在第二操作模式中生成相应的时钟信号1802(例如包括用于生成时钟信号1802的第二DTC)。另外，输出接口电路1810可被配置为在第二操作模式中同时输出时钟信号1802和数据信号1801。例如，输出接口电路1810可被配置为将时钟信号1802和数据信号1801同时输出到差分传输链路的不同传输线。
差分传输链路在第一操作模式中可被用于以差分方式输出要发送的数据。也就是说，处理电路1805在第一操作模式中还可被配置为生成相对于数据信号1801反相的第二数据信号1803。另外，输出接口电路1810可被配置为将第二数据信号1803输出到传输链路。
当在第一操作模式中操作时，装置1800或者至少装置1800的电路部件(例如处理电路1805)可被配置为执行或实现上文或下文描述的附加特征中的一个或多个。
装置1800的操作模式可由更高层应用或电路来控制。例如，装置1800可包括被配置为基于接收到的控制信号(例如由更高层电路提供)控制处理电路1805和/或输出接口在第二操作模式中操作的控制电路(未图示)。
在接收侧，时间编码信号以及幅度编码信号的解码也可支持与多种通信伙伴的兼容性。在图18b中图示了用于解码数据信号1821的相应装置1820。装置1820包括处理电路1825和解调电路1830。
在第一操作模式中，处理电路1825被配置为确定数据信号1821中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，处理电路1825可包括被配置为确定数据信号1821中的第一信号边缘、第二信号边缘和第三信号边缘的序列的TDC。
解调电路1830在第一操作模式中被配置为基于第一信号边缘和第二信号边缘之间的第一时间段来确定第一数据。另外，解调电路1830在第一操作模式中被配置为基于第二信号边缘和第三信号边缘之间的第二时间段来确定第二数据。第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。换言之，装置1820在第一操作模式中使用如下解调方案：该解调方案基于数据信号1821中的接连信号边缘之间的时间差来解码信息。
在第二操作模式中，处理电路1825被配置为在多个相继的时间实例确定数据信号1821的信号电平的序列。换言之，处理电路1825在第二操作模式中确定数据信号1821的幅度而不是接连信号边缘之间的时间。多个相继时间实例相对于彼此偏移恒定的偏移时间。也就是说，处理电路1825可以恒定的频率对数据信号1821的幅度采样。如上所述，TDC可被用于对数据信号1821采样。在TDC的多个触发器电路可被用于确定数据信号1821中的信号边缘的同时，TDC的多个触发器电路中只有单一一个可被用于以恒定频率对数据信号1821的幅度采样。
解调电路1830相应地被配置为在第二操作模式中基于信号电平的序列来确定第一数据和第二数据。
通过支持第一操作模式和第二操作模式，装置1820可被用于根据诸如STEP协议之类的时间编码通信协议的通信以及用于根据使用PAM的协议的通信。因此，装置1820可允许与多种不同的通信伙伴通信。除了支持STEP协议的通信伙伴以外，装置1820还可与在物理层中使用PAM的通信伙伴通信。
在第二操作模式中用于对数据信号1821采样的多个相继的时间实例可基于时钟信号1822。换言之，可由时钟信号1822确定第二操作模式中的采样频率。例如，处理电路1825可被配置为在第二操作模式中同时从发送器(未图示)接收时钟信号1822和数据信号1821。可替换地，装置1820还可包括被配置为基于数据信号1821来生成时钟信号1822的时钟恢复电路(未图示)。也就是说，可以从编码到数据信号1821的串行数据流中提取定时信息。例如，时钟恢复电路可以是PLL。PLL可例如将参考时钟信号对齐到数据信号1821中的转变(信号边缘)以生成时钟信号1822。
例如，STEP协议可允许第二操作模式中的装置1820(其可被理解为接收器)的TDC分离时钟和数据路径以允许时钟被从不同的路径馈送或者从内部源馈送。因此，可以用另一信号(例如来自专用时钟线或者来自内部源的时钟信号1822)对输入数据信号1821采样。
在第一操作模式中，可按差分方式接收数据。也就是说，处理电路1825在第一操作模式中还可被配置为接收相对于数据信号1821反相的第二数据信号1823。因此，处理电路1825在第一操作模式中可被配置为还基于第二数据信号来确定第一信号边缘、第二信号边缘和第三信号边缘。
在第二操作模式中，数据信号1821和时钟信号1822可以是经由在第一操作模式中用于接收数据信号1821和第二数据信号1823的差分传输链路的两条不同传输线来接收的。装置1820的(输入)接口电路(未图示)可耦合在处理电路1825和(差分)传输链路之间。
当在第一操作模式中操作时，装置1820或者装置1820的至少电路部件(例如处理电路1825)可被配置为执行或实现上文或下文描述的附加特征中的一个或多个。
装置1820的操作模式同样可由更高层应用或电路来控制。例如，装置1800可包括被配置为基于接收到的控制信号(例如由更高层电路提供)控制处理电路和解调电路在第二操作模式中操作的控制电路(未图示)。
根据关于使用额外的幅度调制方案的上述方面的示范性通信系统1840在各种操作模式中在图18c至18e中图示。
图18c图示了包括经由传输链路1846耦合的发送器1847和接收器1848的通信系统1840。
发送器1847包括DTC 1842，用于通过根据STEP协议将要传输的数据编码到数据信号1841的接连信号边缘之间的时间段来生成数据信号1841。输出接口电路1843(例如包括放大器)将数据信号1841输出到传输链路1846。
接收器1848包括用于接收数据信号1841的输入接口电路1844。数据信号1841被提供给TDC 1845，用于确定数据信号1841中的信号边缘。关于信号边缘的信息被转发到解调电路(未图示)，该解调电路将数据信号1841中的接连信号边缘之间的时间段转化回数据。
也就是说，发送器1847的行为类似于当在第一操作模式中操作时的用于生成数据信号的上述装置1800，并且接收器1848的行为类似于当在第一操作模式中操作时的用于对数据信号进行解码的上述装置1820。
换言之，图18c图示了常规STEP操作期间的通信系统。
图18d图示了第二操作模式中的通信系统1840。与上述的第一操作模式不同，DTC1842利用NRZ PAM生成数据信号1841。
因此，TDC 1845基于由时钟恢复PLL 1849从数据信号1841生成的时钟信号来对数据信号1841的幅度采样。关于信号幅度的信息被转发到将数据信号1841的信号幅度转化回数据的解调电路。
也就是说，发送器1847的行为类似于当在第二操作模式中操作时的用于生成数据信号的上述装置1800，并且接收器1848的行为类似于当在第二操作模式中操作时的用于对数据信号进行解码的上述装置1820。
换言之，图18d图示了具有时钟恢复来用于NRZ PAM支持的STEP操作期间的通信系统。
图18e同样图示了第二操作模式中的通信系统1840。与图18d的示例不同，发送器1847包括用于生成时钟信号1851的第二DTC 1850，以及用于将时钟信号输出到另一传输链路1853(或者差分传输链路的第二传输线)的第二输出接口电路1852。
TDC 1845同样基于时钟信号对数据信号1841的幅度采样。然而，与图18d的示例不同，时钟信号不是由PLL 1849基于数据信号1841提供的，而是经由接收器1848的第二输入接口电路1854从发送器1847接收的。
换言之，图18e图示了常规用于STEP传输的线路被用作时钟和传输线的情形中的通信系统。
虽然图18c至18e中图示的发送器1847和接收器1848都被描述为支持时间编码和幅度编码的调制方案，但要注意发送器1847以及接收器1848可与只支持时间编码和幅度编码调制方案之一的其他接收器或发送器一起使用。例如，发送器1847可与只支持NRZ PAM2信号的解调的接收器一起使用，因为发送器1847支持联系图18a详细描述的两种操作模式。类似地，接收器1848可与只支持NRZ PAM2调制的发送器一起使用，因为接收器1848支持联系图18b详细描述的两种操作模式。
为了总结关于使用额外的幅度调制方案的上述方面，图18f图示了用于生成数据信号的方法1800f的示例。在第一操作模式中，方法1800f包括将数据信号生成1802f为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。在第二操作模式中，方法1800f包括利用PAM基于第一数据和第二数据生成1804f数据信号。另外，方法1800f包括输出1806f数据信号。
联系提出的技术或者上文描述的一个或多个示例(例如图18a、18c、18d和18e)提及方法1800f的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图18g中图示了用于对数据信号进行解码的互补方法1800g的示例。在第一操作模式中，方法1800g包括确定1802g数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法1800g在第一操作模式中包括基于第一信号边缘和第二信号边缘之间的第一时间段确定1804g第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定1804g第二数据。在第二操作模式中，方法1800g包括在多个相继时间实例确定1806g数据信号的信号电平的序列，并且基于信号电平的序列确定1808g第一数据和第二数据。
联系提出的技术或者上文描述的一个或多个示例(例如图18b至18e)提及方法1800g的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
联系图18a至18g描述的方面可允许将根据STEP协议的电路再用于例如NRZ PAM2信号的生成和解码。
在前文中，连同STEP协议的物理层和STEP协议的MAC层的方面描述了STEP协议的基本知识。接下来的描述部分将聚焦于能够进行根据STEP协议的通信的通信硬件(例如发送器、接收器或收发器)的电路。要注意接下来描述的电路可用于发送器、接收器或收发器中，用于使能根据STEP协议的通信，然而并不要求将这个特定电路用于使能根据STEP协议的通信。根据STEP协议的通信也可利用与接下来描述的不同的电路来执行。另外，要注意接下来描述的电路可用于与根据STEP协议的通信不同的应用。例如，接下来描述的电路可用于根据与STEP协议不同的通信协议的通信。
功率节省是许多电子设备的一个重要属性。大多数电子设备支持与为了节省功率的特征的降低的可用性或者未使用的特征的解除激活(关断)相关联的一个或多个功率节省模式。例如，按高吞吐量工作(例如根据STEP协议)的通信接口不是恒定地(始终)要求高吞吐量能力。通信接口可例如展现没有传送数据的时间段(也称为空闲时段)。因此，通信接口可在没有数据要传送的时间段去到功率节省模式。当去到功率节省模式时，要考虑加电/唤醒特征(例如使接口回到完全运作模式)可花费一些时间，在此时间期间通信接口消耗功率，但没有传送数据。另外，不同的功率节省模式可展现不同的加电/唤醒时间。例如，更深的功率节省模式(其中通信接口比在更高功率节省模式中消耗更少功率)可比更高的功率节省模式(其中通信接口比在更低功率节省模式中消耗更多功率)展现更长的加电/唤醒时间。然而，如果用于从(深度)功率节省模式去到完全吞吐量模式的加电/唤醒时间长于直到数据需要被传送为止的可用时间段，则通信接口不能为了在空闲时间期间节省功率而去到此(深度)功率节省模式。
图19图示了用于生成数据信号1901的装置1900的示例，其可允许改善的加电/唤醒时间并且因此允许对(深度)功率节省模式的更好利用。
装置1900包括处理电路1910，处理电路1910被配置为在第一操作模式中基于要发送的数据1902生成数据信号1901。例如，处理电路1910可包括用于生成数据信号的DTC。除了第一操作模式以外，装置1900还支持第二操作模式，其中装置1900的电路的至少一部分被解除激活。例如，第二操作模式可以是(深度)功率节省模式。装置1900可例如在没有数据要传送(例如装置1900的发送缓冲器可以为空或者更高层控制应用或硬件没有安排数据来发送)的情况下在第二操作模式中操作。例如，第二操作模式可以是上文联系图15b描述的功率节省模式之一。
另外，装置1900包括被配置为监视装置1900的电路的稳定性的监视电路1920。装置1900的电路除了处理电路1910以外还可包括PLL、一个或多个滤波器、一个或多个缓冲器、一个或多个延迟元件、一个或多个控制电路、一个或多个稳压器等等。电路的稳定性描述了电路的响应在被扰动之后返回到零的倾向。稳定电路的响应在被扰动之后立即返回到零，而不稳定电路的响应可能要花一些时间来返回到零。在一些示例中，不稳定电路的响应在被扰动之后根本不返回到零。例如，在加电/唤醒装置1900的电路期间，电路可能要花一些时间才稳定。换言之，当从第二操作模式改变到第一操作模式时，装置1900的电路可至少部分是最初不稳定的并且只在一些时间之后才稳定。
当从第二操作模式改变到第一操作模式时，处理电路1910被配置为最初基于第一量的各个数据部分调整数据信号1901的先后信号边缘之间的时间段，直到监视电路1920确定装置1900的电路稳定操作为止。另外，处理电路1910被配置为在监视电路1920确定装置1900的电路稳定操作之后基于更大的第二量的各个数据部分来调整数据信号1901的先后信号边缘之间的时间段。例如，监视电路1920(或者装置1900的任何其他控制电路)可向处理电路1910提供指出装置1900的电路是否稳定的相应控制或信息信号。
也就是说，处理电路1900开始以降低的参数(例如以更低阶的调制方案)生成数据信号1901，直到装置1900已完全稳定为止。例如，处理电路1910可被配置为最初只要装置1900的电路尚未稳定操作则基于要发送的数据的各个1比特部分来调整数据信号1901的先后信号边缘之间的时间段，并且在装置1900的电路稳定操作之后基于要发送的数据的各个3比特部分调整数据信号1901的先后信号边缘之间的时间段。在装置1900的电路稳定之前将其用于生成数据信号1901可增大数据信号1901中的差错率(例如数据信号1901的先后信号边缘之间的时间段可被调整得太短或太长)。然而，数据信号1901中的增大的差错率可(至少部分)通过最初基于更小的数据部分调制数据信号1901的先后信号边缘之间的时间段直到装置1900的电路稳定为止来补偿。
例如，处理电路1910可被配置为将数据信号1901的先后信号边缘之间的时间段调整成第一多个时间段中的时间段，直到监视电路1920确定装置1900的电路稳定操作为止。第一多个时间段相对于彼此偏移第一偏移时间。另外，处理电路1910可被配置为在监视电路1920确定装置1900的电路稳定操作之后将数据信号1901的先后信号边缘之间的时间段调整成第二多个时间段中的时间段。第二多个时间段相对于彼此偏移至少第二偏移时间，该第二偏移时间小于第一偏移时间。换言之，处理电路1910可最初使用与上文联系图16a至16d描述的超可靠调制方案类似的调制方案，直到装置1900的电路稳定操作为止。
也就是说，只要装置1900的电路尚未稳定操作，就使用数据信号1901的先后信号边缘之间的可能时间段之间的更大偏移。因此，即使数据信号1901的先后信号边缘之间的时间段可由于装置1900的尚未稳定的电路而被调整得太短或太长，增大的偏移也可提供对这些信号差错的增大的免疫力。因此，由于电路的不稳定引起的可能增大的信号差错可得到补偿(减轻)。
例如，第一偏移时间可以是第二偏移时间的至少两倍、三倍、四倍或者更多倍以便确保信号边缘对由于装置1900的尚未稳定的电路引起的可能增大的信号差错的高(充分)免疫力。因此，第一多个时间段可包括比第二多个时间段更少的时间段。例如，第二多个时间段可包括比第一多个时间段至少多两倍、三倍或者四倍的时间段。第二多个时间段可例如包括至少六个、八个、十个、十二个、十四个、十六个或者更多个时间段。第一多个时间段和第二多个时间段之一包括越多时间段，越多的比特就可被编码到数据信号1901的脉冲以使得装置1900的吞吐量增大。
总之，当从第二操作模式改变到第一操作模式时，装置1900可被配置为最初基于要发送的数据将数据信号1901的先后信号边缘之间的时间段调整到第一多个时间段中的时间段，直到监视电路1920确定装置1900的电路稳定操作为止，并且在监视电路1920确定装置1900的电路稳定操作之后基于要发送的数据将数据信号1901的先后信号边缘之间的时间段调整到第二多个时间段中的时间段。
除了其他电路以外，装置1900可例如包括被配置为生成振荡信号1931的PLL1930。处理电路1910可被配置为利用振荡信号1931生成数据信号1901(例如处理电路1910可根据要发送的数据偏移振荡信号1931的信号边缘)。在第二操作模式中，PLL 1930被解除激活以便节省功率。因此，当从第二操作模式改变到第一操作模式时，PLL 1930被激活。PLL1930花费一些时间直到其被锁定为止，即直到PLL 1930稳定操作为止。然而，装置1900允许在PLL 1930已经被锁定之前生成数据信号1901。例如，可在PLL 1930被锁定之前以降低的参数开始信号发送。
在PLL 1930被锁定之后，数据信号1901中的差错率与PLL 1930的未锁定操作相比可显著降低。因此，监视电路1920可被配置为只在PLL 1930被锁定的情况下才确定装置1900的电路稳定操作。
另外，当决定转变到基于更大的第二量的数据部分来调整时间段(将时间段调整到第二多个时间段中的时间段)时可将数据信号1901的接收器(未图示)的操作模式考虑在内。例如，监视电路1920(或者装置1900的任何其他控制电路)可接收指示数据信号1901的接收器的操作模式的指示信号。因此，处理电路1910可被配置为仅在指示信号指出数据信号1901的接收器处于完全运作模式中的情况下才从基于第一量的各个数据部分调整数据信号1901的时间段改变到基于更大的第二量的各个数据部分调整数据信号1901的时间段。换言之，处理电路1910可被配置为仅在指示信号指出数据信号1901的接收器处于完全运作模式中的情况下才从将数据信号1901的时间段调整到第一多个时间段中的时间段改变到将数据信号1901的时间段调整到第二多个时间段中的时间段。
装置1900在其稳定之前被唤醒。因此，装置1900的唤醒时间可以比传统系统快/少很多倍(例如五倍、十倍、十五倍或者更多倍)。例如，假设传统系统的唤醒时间为1–2μs，则装置1900可在例如0.1–0.2μs内被唤醒(可运作)。减少的唤醒时间可允许更频繁并且更长时间地去到深度功率节省模式(例如深度休眠模式)。因此，装置1900可允许以降低的能量并且以更功率高效的方式进行信号生成和信号发送。
装置1900可允许生成如上所述的单端数据信号或者差分信号对。也就是说，在一些示例中，处理电路1910还可被配置为生成相对于数据信号1901反相的第二数据信号。
如上文提到的，除了其他时间编码通信协议以外，装置1900还可用于根据STEP协议的通信。也就是说，在监视电路1920确定装置1900的电路稳定之后，处理电路1910可被配置为将数据信号1901生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘之间的第一时间段对应于第二量的第一数据部分，并且其中第二信号边缘和第三信号边缘之间的第二时间段对应于第二量的第二数据部分。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
如本文所述，根据STEP协议的通信接口与传统接口相比可使能从禁用操作模式或功率节省模式到完全运作模式(完全吞吐量模式)的快速转变。到完全运作模式的转变时间可由PLL唤醒/加电时间主导，但可根据上文和下文描述的方面被加速。
可主导到完全运作模式(完全吞吐量模式)的转变的另一电路是电源电路。例如，低压差(LDO)稳压器可被用作通信电路的电源。如上文对于其他电路描述的，唤醒/加电LDO稳压器也可花费一些时间，并且因此增大到完全运作模式的转变时间。通常，LDO稳压器在大多数时间被保持开启以允许快速转变时间。然而，长时间保持LDO稳压器开启可引起增大的功率消耗，这可与电子设备的功率消耗目标冲突(例如低功率消耗是使用电池的移动设备的KPI)。
图20a图示了用于调节由LDO稳压器2010为电子设备2020生成的供电信号2011的装置2000，其可为LDO稳压器2010并且因此为电子设备2020允许改善的有效加电/唤醒时间。
LDO稳压器2010以输入电压Vin提供供电信号2011。传统的LDO稳压器(有或没有外部电容器)展现受其带宽限制的加电。通常加电时间对于常规LDO稳压器和开环LDO稳压器大于1μs(输入电压Vin不被开环LDO稳压器调节，这可引起到达LDO稳压器的源电压的输入电压Vin的高值)。
装置2000包括被配置为耦合在LDO稳压器2010和电子设备2020之间的输出电容器2030。输出电容器2030耦合到LDO稳压器2010并且被配置为接收供电信号2011。
装置2000还包括开关电路2040，该开关电路2040被配置为在控制信号2001指出电子设备2020从第一操作模式转变(改变)到第二操作模式的情况下(或者在控制信号2001指出电子设备2020要从第一操作模式转变到第二操作模式的情况下)选择性地将电荷源2050(并联)耦合到输出电容器2030。例如，控制信号2001可以是从更高层控制应用或硬件(未图示)提供的。如图20a中所示，电荷源2050可例如是带电电容器。也就是说，可以使用的预充电的开关电容器。
例如，第一操作模式是电子设备2020的禁用模式(非运作模式)或者功率节省模式，其中电子设备2020没有消耗功率。第二操作模式相应地可以是电子设备2020的完全运作模式。由于电子设备2020在第一操作模式中没有消耗功率，所以LDO稳压器2010可最初被解除激活(关断)。在激活之后，可能要花一些时间LDO稳压器2010才能够以电子设备2020要求的电压电平提供供电信号。也就是说，可能要花一些时间LDO稳压器2010才可单在输出电容器2030处生成要求的(期望的)输出电压Vout。
为了减少直到在输出电容器2030处达到要求的(期望的)输出电压Vout为止的时间，开关电路2040被配置为将(预充电的)电荷源2050耦合到输出电容器2030。因此，额外的电荷被传送到输出电容器2030，使得输出电容器2030被更快速地充电到要求的输出电压Vout。结果，由电子设备2020看到的LDO稳压器2010的有效唤醒/加电时间被减少了。因此，唤醒LDO稳压器2010被有效地加速了。由于在减少的一段时间内在输出电容器2030处提供要求的输出电压Vout，所以加电/唤醒电子设备2020也可被加速。例如，如果电子设备2020是PLL，则PLL唤醒可被加速。因此，由于PLL的有效加速的唤醒/加电时间，PLL可被更频繁或者更长时间地送到功率节省模式或者禁用模式。
也就是说，装置2000可允许在使用标准LDO稳压器的同时在快速转变中(例如100n或更少)有效地唤醒/加电LDO稳压器2010。LDO输出电压(供电信号2011)被调节并控制，使得LDO稳压器2010的性能和可靠性都不受影响。
例如，假设在加电/唤醒期间由LDO稳压器2010供电的电子设备2020不活跃，则不发生电流消耗(除了泄漏以外)。考虑到输出电容器2030的已知电容Cout和期望的转变时间，达到要求的(期望的)输出电压Vout的要求电荷Q可被计算如下：
Q＝∫Cout·V(t)dt (1)，
其中V(t)表示输出电容器2030的电极上的电压的当前值。
为了将要求的电荷提供给输出电容器2030，电荷源2050被用于在一段时间中将电荷注入到输出电容器2030，直到达到输出电压Vout为止，然后停止电荷注入。输出电容器2030的电压的变化可被描述如下：
Figure BDA0002416112290001781
其中Cinj表示电荷源2050(例如如图20a中所示的带电电容器)的电容。
例如，切换可被用于将要求的电荷提供给输出电容器2030。也就是说，开关电路2040可被配置为在LDO稳压器2010和输出电容器2040之间切换带电电容器2050的电极。
知道了Cinj、Cout、Vin和Vout，切换的正确量可被设置以便在预定的加电时间中达到目标电压Vout。例如，开关电路2040可被配置为以预定的切换频率在LDO稳压器2010和输出电容器2030之间切换带电电容器2050的电极。切换频率被选择成使得在预定的时间间隔内预定量的电荷被传送到输出电容器2030。
图20b图示了输出电容器2030的电极上的电压2031的示范性时间进程。在时间T0，切换开始并且电荷借由带电电容器2050被连续传送到输出电容器2030(由表示带电电容器2050呈现给输出电容器2030的电压的线条2051指示)。输出电容器2030被连续充电并且输出电容器2030的电极上的电压2031增大。在经过预定的时间间隔Tpower on之后，达到要求的(期望的)输出电压Vout并且切换被开关电路2040停止。
可替换地，开关电路2040可被配置为选择性地并且连续地将电荷源2050(例如带电电容器)耦合到输出电容器2030，直到输出电容器2030的电极上的电压处于预定值Vout为止。在一些示例中，装置2000还可包括比较器电路2060，该比较器电路2060被配置为基于输出电容器2030的电极上的电压2031的当前值与预定值Vout的比较来生成比较信号2061。因此，开关电路2040可被配置为基于比较信号2061选择性地将电荷源2040耦合到输出电容器。
还可替换地，开关电路2040可被配置为选择性地并且连续地在预定的时间间隔中将电荷源2050(例如带电电容器)耦合到输出电容器2030，其中时间间隔被选择成使得预定量的电荷被传送到输出电容器2030(例如基于数学表达式(1))。
换言之，达到要求的加电电压Vout的另一种方式可以是在一定的一段时间中接通开关2040并且一旦达到电压Vout就再将其关断。如上所述，此方案可利用(高速)比较器2060来实现或者通过在预定的时间窗口中断开开关2040来实现。
装置2000还可使得电子设备2020能够从要求低电流的操作模式快速转变到要求高电流的操作模式。例如，第一操作模式可以是空闲模式或者低速率数据传输模式(低吞吐量模式)并且第二操作模式是高速率数据传输模式(高吞吐量模式)。从第一操作模式到第二操作模式的转变可以是迅速的，使得LDO 2010自身由于其有限的带宽而不能跟随电流变化。这在图20c中示范性图示。
图20c图示了当在时间T1从第一操作模式改变到第二操作模式时电子设备2020的要求电流(由电子设备2020汲取的电流)的时间进程2021。作为参考，图示了由LDO稳压器2010提供的电流的时间进程2012。从图20c明显可见，LDO稳压器2010自身由于其有限的带宽而不能跟随电子设备2020的电流变化。结果，提供给电子设备2020的电压可下降。
然而，由于开关电路2040被配置为在控制信号2001指出电子设备2020从第一操作模式(消耗很少电流)转变到第二操作模式(消耗高电流)的情况下选择性地将电荷源2050耦合到输出电容器2030。电荷源2050到输出电容器2030的选择性耦合可使能向输出电容器2030注入额外的电荷，直到LDO稳压器2010能够提供要求的电流为止。对于示范性切换实现方式，由电荷源2050向输出电容器2030注入的电流在图20c中由线条2041图示。
装置2000可使能超快速电容器充电和LDO稳压器唤醒。
除了其他电子设备以外，装置2000还可用于根据STEP协议的通信。图20d图示了通信装置2070的第一示例。通信装置2070包括用于生成数据信号2072的装置2071。用于生成数据信号2072的装置2071包括被配置为基于要发送的数据2075生成数据信号2072的处理电路2073(例如DTC)。数据信号2072包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10- 7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，用于生成数据信号2072的装置2071包括被配置为将数据信号2072输出到传输链路(未图示)的输出接口电路2074。
通信装置2070包括被配置为为用于生成数据信号2072的装置2071生成供电信号2011的LDO稳压器2010以及如上所述的用于调节供电信号2011的装置2000。
装置2000可允许减少由用于生成数据信号2072的装置2071看到的LDO稳压器2010的有效唤醒/加电时间。因此，用于生成数据信号2072的装置2071的唤醒/加电时间也可被改善。
例如，如果处理电路2073被配置为在第一操作模式中以第一数据速率生成数据信号2072并且在第二操作模式中以更高的第二数据速率生成数据信号2072，则处理电路2073的迅速增大的电流需求可由如上所述的装置2000来补偿。
类似地，如果第一操作模式是用于生成数据信号2072的装置2071的空闲模式并且第二操作模式是用于生成数据信号2072的装置2071的完全运作模式(高吞吐量模式)，则处理电路2073的迅速增大的电流需求可由如上所述的装置2000来补偿。
如果第一操作模式是用于生成数据信号2072的装置2071的断电模式和低功率模式(例如功率节省模式)之一并且第二操作模式是用于生成数据信号2072的装置2071的空闲模式和完全运作模式之一，则用于生成数据信号2072的装置2071的唤醒/加电可被如上所述的装置2000加速。
在图20e中图示了通信装置2080的第二示例。通信装置2080包括用于对从传输链路(未图示)接收的数据信号2082解码的装置2081。用于对数据信号2082解码的装置2081包括处理电路2083(例如TDC)，该处理电路2083被配置为确定数据信号2082中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。另外，用于对数据信号2082解码的装置2081包括解调电路2084，该解调电路2084被配置为基于第一信号边缘和第二信号边缘之间的第一时间段来确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段来确定第二数据。第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
通信装置2080还包括被配置为为用于对数据信号2082解码的装置2081生成供电信号2011的LDO稳压器2010以及如上所述的用于调节供电信号2011的装置2000。
装置2000可允许减少由用于对数据信号2082解码的装置2081看到的LDO稳压器2010的有效唤醒/加电时间。因此，用于对数据信号2082解码的装置2081的唤醒/加电时间也可被改善。
例如，如果第一操作模式是用于对数据信号2082解码的装置2081的空闲模式并且第二操作模式是用于对数据信号2082解码的装置2081的完全运作模式(高吞吐量模式)，则用于对数据信号2082解码的装置2081的迅速增大的电流需求可由如上所述的装置2000来补偿。
如果第一操作模式是用于对数据信号2082解码的装置2081的断电模式和低功率模式(例如功率节省模式)之一并且第二操作模式是用于对数据信号2082解码的装置2081的空闲模式和完全运作模式(高吞吐量模式)之一，则用于对数据信号2082解码的装置2081的唤醒/加电可被如上所述的装置2000加速。
为了总结关于调节由LDO稳压器生成的供电信号的上述方面，借由图20f中的流程图图示了用于调节由LDO稳压器为电子设备生成的供电信号的方法2090的示例。方法2090包括由耦合在LDO稳压器和电子设备之间的输出电容器接收2092供电信号。另外，方法2900包括在控制信号指出电子设备从第一操作模式转变到第二操作模式的情况下选择性地将电荷源耦合2094到输出电容器。
联系提出的技术或者上文描述的一个或多个示例(例如图20a、20b和20c)提及方法2090的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
要注意取代LDO稳压器，任何其他电源电路(例如DC到DC转变器)都可用于上文联系图20a至20f描述的示例中。
如上文提到的，功率可以是(串行)通信接口的重要KPI。功率高效的电路以及支持不同功率状态(不同操作模式)的电路可允许满足功率目标。另外，电路应当能够以快速且高效的方式在不同的操作模式之间变化。图21图示了包括发送器2110和接收器2150的通信系统2100，其可允许功率高效操作和对多个操作模式的支持。发送器2110和接收器2150经由(差分)传输链路2140DC耦合。发送器2110和接收器2150在图21中在差分实现方式中图示。然而，要注意发送器2110和接收器2150的技术构思还可用于单端实现方式中。为了避免冗长的重复，以下对通信系统2100的描述只聚焦于用于展现正极性的信号的电路。对于本领域技术人员来说显而易见的是，用于展现负极性的信号的电路以等同的方式工作。
发送器2110包括被配置为生成要发送的数据信号2121的处理电路(例如DTC)2120。处理电路2120被配置为基于要发送的数据生成数据信号2121。
除了其他时间编码通信协议以外，处理电路2120还可用于根据STEP协议的通信。也就是说，处理电路2120可被配置为生成数据信号2121以包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘之间的第一时间段对应于要发送的第一数据，并且第二信号边缘和第三信号边缘之间的第二时间段对应于要发送的第二数据。例如，第一数据可以是要根据像STEP协议之类的数据通信协议发送的第一数据符号并且第二数据可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，发送器2110包括输出接口电路2130，该输出接口电路2130被配置为耦合到地(节点)2190并且耦合到传输链路2140，以将发送器2110DC耦合到接收器2150，接收器2150耦合到供给电压(VDD)2195。因此，DC电流从接收器2150经由传输链路2140流到发送器2110。输出接口电路2130被配置为通过基于数据信号2121对从接收器2150经由传输链路2140流到发送器2110的DC电流进行调制来将数据信号2121输出到接收器。也就是说，输出接口电路2130(发送器2110的输出驱动器)切换来自接收器2150的电流以通过传输链路2140的传输线(通道)发送数据。由于输出接口电路2130有效地再使用接收器2150的电流，所以发送器2110可(高度)能量高效地操作。
为了切换来自接收器2150的电流，输出接口电路2130包括被配置为在控制端子(例如其栅极端子)接收数据信号2121的第一晶体管2131。第一晶体管2131的第一端子被配置为耦合到传输链路2140，并且第一晶体管2131的第二端子耦合到地2190。
另外，输出接口电路2130包括用于提升数据信号2121的高频分量(能量)以便均衡传输链路2140的线路效应(例如迹线损耗)的电路。具体地，输出接口电路2130还被配置为将与数据信号2121有关的信号2121’电容耦合到传输链路2140。因此，输出接口电路2130包括反相器电路2132，该反相器电路2132被配置为将数据信号2121反相并且将反相的数据信号作为与数据信号2121有关的信号2121’输出。另外，输出接口电路包括(提升)电容器2133，该(提升)电容器2133被配置为将反相数据信号2121’电容耦合到传输链路2140。(提升)电阻器2134耦合在电容器2133和传输链路2140之间。
用于提升数据信号2121的高频分量(能量)的电路可通过向发送器的发送转移函数添加零和极点来使能增大发送器2110的带宽。另外，接收器2150的输入接口电路2160处的过零可被恢复。例如，发送器的转移函数A可以是：
Figure BDA0002416112290001841
其中R0表示接收器负载(接收器的输出电阻)，gm表示发送器的输出晶体管的增益，S表示拉普拉斯域(S＝j·2·π·f)，Cb表示(提升)电容器2133的容量，并且C0表示发送器推动的输出容量(例如包括封装、球、板和接收器输入电容)。
输出接口电路2130还包括耦合在第一晶体管2131和地2190之间的偏置电流源2135。
此外，输出接口电路2130包括针对静电放电(ElectroStatic Discharge，ESD)的保护电路2137。图21中所示的保护电路2137是示范性的并且在一些示例中可被不同的保护电路替代(例如参见图26a)。
在如图21中所示的差分实现方式中，处理电路2120还被配置为生成第二数据信号2122，其中第二数据信号2122相对于数据信号2121是反相的。因此，输出接口电路2130还被配置为通过基于第二数据信号2122对从接收器2150经由传输链路2140流到发送器2110的第二DC电流进行调制来将第二数据信号2122输出到接收器2150。该调制是如上文对于数据信号2121所述那样进行的。因此，输出接口电路2130包括用于处理负极性的信号的额外电路，该额外电路等同于上文描述的用于处理正极性的信号的电路。
另外，输出接口电路2130包括被配置为端接差分实现的传输链路2140的传输线的端接电阻器2136。
输出接口电路2130还能够控制功率状态并且因此能够控制接收器2150的输入接口电路2160的操作模式。如图21中所示，发送器2110耦合在接收器2150和地2190之间。输出接口电路2130被配置为通过将接收器2150与地(节点)2190解除耦合来将接收器2150断电。输出接口电路2130被配置为通过将第一晶体管2131驱动到非导通状态以使得输出接口电路2130向接收器2150呈现高阻抗来将接收器2150断电(至少部分地，例如至少输入接口电路2160)。由于在发送器2110的驱动器(例如第一晶体管2131和用于负极性的等效晶体管)上没有切换，所以来自接收器2150的电流变为零并且接收器2150的输入接口电路2160与输出接口电路2130一起被断电。类似地，输出接口电路2130被配置为通过将接收器2150(重)耦合到地(节点)2190来将接收器2150加电(至少部分地，例如至少输入接口电路2160)。
发送器2110因此可被理解为发送器2110和接收器2150之间的通信信道的主控，因为其可作为线路主控有效地控制两个实体的功率状态。另外，发送器2110只要通过开始从接收器侧汲取电流就可在任何时间继续开始发送，而不需要通知接收器2150。也就是说，发送器2110可将接收器2150置于待机模式中，使得在传输链路2140上没有发送，直到发送器2110继续开始发送为止。将输入接口电路2160置于待机模式中不要求接收器2150的进一步动作。另外，接收器2150不要求任何像唤醒接收器之类的电路来检测发送器2110继续开始发送。因此，可节省功率和要求的半导体晶片面积。
当第一晶体管被驱动到非导通状态时，输出接口2130还可被配置为解除激活偏置电流源2135。此外，发送器2110的另外电路(例如PLL)可被解除激活或者驱动到功率节省模式。
功率状态(操作模式)可例如由更高层控制应用或硬件(例如MAC层)控制。例如，关断发送器2110和接收器2160两者可由MAC层控制。另外，MAC层可为处理电路2120生成的数据信号2121控制数据的种类。例如，如果通信系统2100处于空闲模式中，则发送器2110可生成数据信号2121来包括特定空闲符号。因此，通信系统2100可被保持运作在例如更低的数据处理速率以便使能快速转变回到完全运作(高吞吐量)模式。在上文联系图15b描述了详述的示范性功率方案。
以上描述主要聚焦于发送器2110，而接下来描述接收器2150。同样，描述主要聚焦于接收器2150的用于展现正极性的信号的电路。
接收器2150的输入接口电路2160包括耦合在传输链路2140和供给电压(节点)2195之间的共栅放大器2161。共栅放大器2161接收恒定的偏置电压Vbias。
另外，输入接口电路2160也包括用于提升从发送器2110接收的电流信号的高频分量(能量)的电路。因此，输入接口电路2160还包括第二晶体管2162。第二晶体管2162的第一端子耦合到供给电压(节点)2195，并且第二晶体管2162的第二端子耦合到共栅放大器2161。第二晶体管2162的控制端子(例如其栅极端子)借由(提升)电容器2163电容耦合到传输链路2140。(提升)电阻器2164耦合在第二晶体管2162的控制端子和第二端子之间。发送器2110的第一晶体管2131和第二晶体管2162展现不同的导通性。(可调整)负载电阻器2165耦合在共栅放大器2161和第二晶体管2162的第二端子之间。负载电阻器2165可使能负载控制以改变输入接口电路2160的增益和操作点。提升电路可使能负载的高频提升以在高频增强增益来实现线路均衡。
与输出接口电路2130一样，输入接口电路2160包括被配置为端接差分实现的传输链路2140的传输线的端接电阻器2166。
此外，输入接口电路2160包括针对ESD的保护电路2167。图21中所示的保护电路2167是示范性的并且在一些示例中可被不同的保护电路替代(例如参见图26a)。
输入接口电路2160包括耦合在共栅放大器2161和第二晶体管2162之间的节点2168。节点2168提供输入接口电路2160的所得到的接收信号。接收信号被提供给接收器2150的另外电路以便进行信号解码。用于信号解码的电路可直接耦合到输入接口电路2160或者经由一个或多个互连的电路耦合到输入接口电路2160。
为了对接收信号解码，接收器2150还包括处理电路(例如TDC)2170，该处理电路2170被配置为确定接收信号中的至少第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
在如图21中所示的差分实现方式中，处理电路2170可被配置为还基于由输入接口电路2160提供的相反极性的第二接收信号来确定第四信号、第五信号和第六信号(第二接收信号相对于正极性的接收信号是反相的)。
另外，接收器2150包括解调电路2180，该解调电路2180被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定第三数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定第四数据。也就是说，处理电路2170和解调电路2180恢复由发送器2110时间编码到接收信号中的数据。如上所述，第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
发送器2110和接收器2150可实现在相同半导体晶片上或者不同半导体晶片上。例如，接收器2150可实现在第一半导体晶片上，而发送器2110可实现在(不同的)第二半导体晶片上。发送器2110和接收器2150的设计允许为两个晶片使用相同或不同的供给电压电平。也就是说，第一半导体晶片的第一供给电压域可不同于第二半导体晶片的第二供给电压域。例如，第一电压供给域中使用的第一供给电压可高于第二电压供给域中使用的第二供给电压。
如上文联系图21所描述，占空比电流模式逻辑CML信号可被用于在发送器和接收器之间传送数据。CML信号可允许使用低幅度(例如±40mV)的高频信令(例如单条传输线上的20G比特/秒或更高)以使得可提供低功率设计。接收器的至少一部分可以用互补金属氧化物半导体CMOS技术实现。基于CMOS的电路被配置为处理展现预定义电压幅度(电压摆动)的信号，该电压幅度可不同于CML信号的低幅度。因此，可能想要从CML到CMOS逻辑的转变。
在图22a中图示了CML到CMOS逻辑转换电路2200的示例。CML到CMOS逻辑转换电路2200包括被配置为接收CML输入信号2201的差分对的CML电路2210。CML电路2210被配置为基于CML输入信号2201的差分对生成CML输出信号2211的差分对。为了生成CML输出信号2211的差分对，CML电路2201包括并联耦合在地节点2202和为CML电路2210提供供给电压的节点2205之间的一对晶体管2212。该对晶体管2212的每一者被配置为在其各自的控制端子(例如其栅极端子)处接收CML输入信号2201的差分对之一。一对输出节点2214耦合在该对晶体管2212和提供供给电压的节点2205之间。该对输出节点2214提供CML输出信号2211的差分对。
另外，CML到CMOS逻辑转换电路2200包括反相器电路2220，该反相器电路2220被配置为接收CML输出信号2211的差分对，并且基于CML输出信号2211的差分对生成CMOS信号2221的差分对。该对CMOS信号2221根据下游的基于CMOS的电路中使用的CMOS逻辑来展现电压幅度。如图22a中所示，反相器电路2220可例如包括串联耦合并且被配置为基于CML输出信号2211的差分对之一生成CMOS信号2221的差分对之一的第一对反相器2222，以及串联耦合并且被配置为基于CML输出信号2211的差分对的另一者生成CMOS信号2221的差分对的另一者的第二对反相器2223。
CML到CMOS逻辑转换电路2200还包括偏置电路2230，该偏置电路2230被配置为基于CML输出信号2211的差分对的共模信号分量2211’与指示反相器电路2220的阈值电压的信号2231的比较来调整对CML电路2210的供给电压。反相器电路2220的阈值电压是定义第一输入电压范围和第二输入电压范围之间的阈值的电压电平，其中对于该第一输入电压范围反相器电路2220输出第一逻辑(CMOS)状态，对于该第二输入电压范围反相器电路2220输出第二逻辑(CMOS)状态。换言之，反相器电路2220的阈值电压可被理解为反相器电路2220的切换点。
通过基于CML输出信号2211的差分对的共模信号分量2211’与指示反相器电路2220的阈值电压的信号2231的比较来调整对CML电路2210的供给电压，CML电路2210可被控制为将CML输出信号2211的差分对的共模信号分量2211’基本上恰好调整到反相器电路2220的阈值电压(反相器阈值点)。因此，CML到CMOS逻辑转换电路2200可基本上对CML输入信号2201的差分对的共模不敏感。因此，CML到CMOS逻辑转换电路2250可对地噪声的变动以及提供CML输入信号2201的差分对的上游电路中的工艺、电压和温度(Process,Voltageand Temperature，PVT)变动效应不敏感。
CML电路2210还包括耦合在该对晶体管2212和提供供给电压的节点2205之间的一对电阻器2215。该对电阻器2215与反相器电路2220一起可允许调整CML到CMOS逻辑转换电路2200的高频带宽。CML输入信号2201的差分对处于高频。反相器电路2220向CML电路2210呈现负载。选择反相器电路2220的低输入电容与为该对电阻器2215适当选择的电阻一起可使能调节CML到CMOS逻辑转换电路2200的高频带宽。例如，反相器电路2220的30fF输入电容和该对电阻器2215的每一者的1kΩ的电阻在大约5GHz的频率处产生极点，并且因此产生高带宽。通过减小电阻器大小，可以进一步增大带宽。
CML电路2210还包括耦合在该对晶体管2212和地节点2202之间的偏置电流源2216。如图22a中所示，偏置电流源2216可例如是被配置为基于偏置信号2217来控制其导通性的晶体管。通过改变偏置信号2217，经过电流源2216的电流可被改变。因此，可利用偏置信号2217增大经过偏置电流源2216的电流以便进一步增大CML到CMOS逻辑转换电路2200的高频带宽。
与该对电阻器2215并行，电容器2218进一步耦合在为CML电路2210提供供给电压的节点2205和地节点2202之间。
为了控制对CML电路2210的供给电压，偏置电路2230包括被配置为基于共模信号分量2211’和指示反相器电路2220的阈值电压的信号2231来生成控制信号2233的运算放大器2232。另外，偏置电路2230包括耦合在供给电压源2203(提供供给电压VDD)和为CML电路2210提供供给电压的节点2205之间的晶体管2234。晶体管2234被配置为基于控制信号2233调整其导通性以便调整/控制从供给电压源2203流到CML电路2210的电压和/或电流。如上所述，通过控制对CML电路2210的供给电压，CML输出信号2211的差分对的共模可被基本上调整到反相器电路2220的阈值电压(反相器阈值点)。
为了提供指示反相器电路2220的阈值电压的信号2231，偏置电路2230包括环路2235。环路2235包括串联耦合并且形成闭环的反相器2236和电阻器2237。环路2235的节点2238耦合到运算放大器2232的第一输入，以提供指示反相器电路2220的阈值电压的信号2231。电阻器反馈将反相器2236基本上保持在其阈值电压(阈值点)。反相器2236的阈值电压与反相器电路2220的阈值电压基本相同。借由信号2231，电压阈值点被传送到运算放大器2232。运算放大器2232将信号2231指示的电压阈值与由一对电阻器2240提供给运算放大器2232的第二输入的CML输出信号2211的差分对的共模信号分量2211’相比较。
该对电阻器2240的每一者被配置为接收CML输出信号2211的差分对的一者。该对电阻器2240的两个电阻器都耦合到运算放大器2232的第二输入，以将CML输出信号2211的差分对的共模信号分量2211’提供给运算放大器2232。如图22a中所示，该对电阻器2240中的电阻器可展现出与环路2235中的电阻器2237相同的电阻(例如10kΩ)。在一些示例中，该对电阻器2240中的电阻器可替换地展现出与环路2235中的电阻器237不同的电阻。
例如，如果共模信号分量2211’(CML输出信号2211的差分对的共模电压)小于由信号2231指示的电压阈值，则运算放大器2232将控制晶体管2234增大其导通性以便将CML输出信号2211的差分对的共模向上移动/偏移到反相器电路2220的电压阈值。另一方面，如果共模信号分量2211’大于由信号2231指示的电压阈值，则运算放大器2232将控制晶体管2234减小其导通性以便将CML输出信号2211的差分对的共模向下移动/偏移到反相器电路2220的电压阈值。
模拟环路2235在一些示例中可按预定义的占空周期被接通和关断以便减小CML到CMOS逻辑转换电路2200的整体电流消耗。为了保持关断时段期间的正确电压(维持CML到CMOS逻辑转换电路2200的最优操作点)，偏置电路2230可以可选地包括两个额外的电容器。第一电容器2239a可耦合在地和将运算放大器2232耦合到晶体管2234的信号线之间以便保持控制信号2233。另外，第二电容器2239b可耦合在地和将环路2235的节点2238耦合到运算放大器2232的输入的信号线之间以便保持信号2231。
图22b图示了反相器输入和反相器输出之间的关系。横坐标表示反相器的输入电压，并且纵坐标表示反相器的输出电压。从图22b可以看出最高增益在反相器的阈值电压(阈值点)处，其被表示为Inv_th。CML到CMOS逻辑转换电路2200的闭环偏置电路2230可允许将CML输出信号2211的差分对基本上恰好保持在反相器阈值点处。
在图22c中图示了上文联系CML到CMOS逻辑转换电路2200描述的信号的示范性进程。线条2224表示反相器电路2220的阈值电压。在图22c的示例中，反相器电路2220的阈值电压被假设为400mV(其对应于使用的CMOS逻辑中的两个逻辑电压电平之间的差异的一半)。然而，要注意任何其他电压电平也可被用于阈值电压。
线条2201a和2201b表示CML输入信号2201的差分对的两个CML信号。从图22c明显可见，CML输入信号2201的差分对的两个CML信号具有大约500mV的共模和大约±50mV的幅度。
另外，线条2211a和2211b表示CML输出信号2211的差分对的两个CML信号。从图22c可见，CML输出信号2211的差分对的两个CML信号的共模被偏置电路2230和CML电路2210调整到大约400mV(反相器电路2220的阈值电压)。也就是说，CML输出信号2211所在的高频几乎恰好在反相器阈值点上。这可允许当将信号从CML电平转移到由图22c的下部中的线条2221a和2221b表示的完全轨对轨CMOS电平时反相器电路2220的准确且高的增益。线条2221a和2221b表示CMOS信号2221的差分对的两个CMOS信号。从图22c可以看出CMOS信号2221的差分对的两个CMOS信号在使用的CMOS逻辑的两个逻辑电压电平(0mV和800mV)之间变动。同样，要注意图示的CMOS逻辑的电压电平只是示例，而可以使用任何其他电压电平。
在图22d中图示了使用替换方案的另一个CML到CMOS逻辑转换电路2250。
CML到CMOS逻辑转换电路2250包括CML电路2260，该CML电路2260被配置为基于CML输入信号2251的差分对生成CML输出信号2261的差分对。与CML电路2210类似，CML电路2220包括并联耦合在地节点2252和为CML电路2260提供供给电压的节点2255之间的一对晶体管2262。与CML到CMOS逻辑转换电路2200不同，节点2255为CML电路2260提供恒定的供给电压。同样，该对晶体管2262的每一者被配置为在其各自的控制端子(例如其栅极端子)接收CML输入信号2251的差分对之一。另外，CML电路2260同样包括耦合在该对晶体管2262和为CML电路2260提供恒定供给电压的节点2255之间的一对输出节点2264。该对输出节点2264提供CML输出信号2261的差分对。此外，CML电路2260也包括耦合在该对晶体管2262和为CML电路2260提供恒定供给电压的节点2255之间的一对电阻器2265。同样，CML电路2260还包括耦合在该对晶体管2262和地节点2252之间的偏置电流源2266。偏置电流源2266同样可以是被配置为基于偏置信号2267来控制其导通性的晶体管。与该对电阻器2265并行，电容器2268进一步耦合在为CML电路2260提供恒定供给电压的节点2255和地节点2252之间。
另外，CML到CMOS逻辑转换电路2250包括反相器电路2270，该反相器电路2270被配置为基于CML输出信号2261的差分对生成CMOS信号2271的差分对。与反相器电路2220类似，反相器电路2220可包括串联耦合并且被配置为基于CML输出信号2261的差分对之一生成CMOS信号2271的差分对之一的第一对反相器2272，以及串联耦合并且被配置为基于CML输出信号2261的差分对的另一者生成CMOS信号2271的差分对的另一者的第二对反相器2273。
CML到CMOS逻辑转换电路2250还包括偏置电路2280，该偏置电路2280被配置为基于CML输出信号2261的差分对的共模信号分量2261’与指示反相器电路2270的阈值电压的信号2281的比较来调整对反相器电路2270的供给电压(VDD_INV)。
通过基于CML输出信号2261的差分对的共模信号分量2261’与指示反相器电路2270的阈值电压的信号2281的比较调整对反相器电路2270的供给电压，反相器电路2270的阈值电压可被调整到CML输出信号2211的差分对的共模信号分量2211’(共模)。因此，CML到CMOS逻辑转换电路2250也可基本上对CML输入信号2251的差分对的共模不敏感。因此，CML到CMOS逻辑转换电路2250可对地噪声的变动以及提供CML输入信号2201的差分对的上游电路中的PVT变动效应不敏感。
为了控制对反相器电路2270的供给电压，偏置电路2280包括运算放大器2282，该运算放大器2282被配置为基于共模信号分量2261’和指示反相器电路2270的阈值电压的信号2281来生成控制信号2283。另外，偏置电路2280包括耦合在供给电压源2253(提供供给电压VDD_IN)和反相器电路2270之间的晶体管2284。晶体管2284被配置为基于控制信号2283调整其导通性以便调整/控制从供给电压源2253流到反相器电路2270的电压和/或电流。如上所述，通过控制对反相器电路2270的供给电压，反相器电路2270的阈值电压(反相器阈值点)可被调整到CML输出信号2261的差分对的共模。
为了提供指示反相器电路2270的阈值电压的信号2281，偏置电路2280包括环路2285。环路2285包括串联耦合并且形成闭环的反相器2286和电阻器2287。环路2285的节点2288耦合到运算放大器2282的第一输入，用于提供指示反相器电路2270的阈值电压的信号2281。电阻器反馈将反相器2286基本上保持在其阈值电压(阈值点)。另外，反相器2286包括电源输入端子，该电源输入端子被配置为接收对反相器电路2270的供给电压VDD_IN以便将反相器2286的阈值电压基本上调整到反相器电路2270的当前阈值电压。因此，反相器2286的阈值电压与反相器电路2270的阈值电压基本相同。借由信号2281，电压阈值点被传送到运算放大器2282。运算放大器2282将信号2281指示的电压阈值与由一对电阻器2290提供给运算放大器2282的第二输入的CML输出信号2261的差分对的共模信号分量2261’相比较。
该对电阻器2290的每一者被配置为接收CML输出信号2261的差分对的一者。该对电阻器2290的两个电阻器都耦合到运算放大器2282的第二输入，用于将CML输出信号2261的差分对的共模信号分量2261’提供给运算放大器2282。
例如，如果共模信号分量2261’(CML输出信号2261的差分对的共模电压)小于由信号2281指示的电压阈值，则运算放大器2282将控制晶体管2284增大其导通性以便增大对反相器电路2270的供给电压VDD_IN，以使得反相器电路2270的电压阈值被向上移动到CML输出信号2261的差分对的共模。另一方面，如果共模信号分量2261’大于由信号2281指示的电压阈值，则运算放大器2282将控制晶体管2284减小其导通性以便减小对反相器电路2270的供给电压VDD_IN，以使得反相器电路2270的电压阈值被向下移动到CML输出信号2261的差分对的共模。
第一对反相器2272和第二对反相器2272的每一者包括各自的电源输入端子，该电源输入端子被配置为接收对反相器电路2270的供给电压VDD_IN。
与模拟环路2235类似，模拟环路2285也可按预定义的占空周期被接通和关断以便减小CML到CMOS逻辑转换电路2250的整体电流消耗。为了保持关断时段期间的正确电压(例如维持CML到CMOS逻辑转换电路2250的最优操作点)，偏置电路2285也可以可选地包括两个额外的电容器。第一电容器2289a可耦合在地和将运算放大器2282耦合到晶体管2284的信号线之间以便保持控制信号2283。另外，第二电容器2289b可耦合在地和将环路2285的节点2288耦合到运算放大器2282的输入的信号线之间以便保持信号2281。
上文描述的CML到CMOS逻辑转换电路可被用于要求CML到CMOS逻辑转换的任何电子设备或应用。上文描述的CML到CMOS逻辑转换电路可例如被用于在半导体晶片的不同片内域之间传输高频时钟。另外，上文描述的CML到CMOS逻辑转换电路可例如被用于诸如快速外围组件互连(Peripheral Component Interconnect express，PCIe)、通用串行总线(Universal Serial Bus，USB)、串联器/解串器(SERializer/DESerializer，SERDES)、或者任何其他基于CML的接口之类的通信接口。
在图22e中图示了使用图22a的CML到CMOS逻辑转换电路2200的根据STEP协议的通信装置2295的示例。
通信装置2295包括接收器电路2296，该接收器电路2296被配置为基于从传输链路(未图示)接收的数据信号In+和In-的差分对生成(提供)CML输入信号2201的差分对。作为接收器电路2296的示例，图示了图21的接收器2150。然而，要注意也可使用任何其他种类的接收器电路。
此外，通信装置2295包括处理电路2297和解调电路2298，用于对由CML到CMOS逻辑转换电路2200提供的CMOS信号2221的差分对解码。处理电路2297和解调电路2298两者都是用CMOS技术实现的。处理电路2297(例如TDC)被配置为确定CMOS信号的差分对中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
解调电路2298被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。也就是说，处理电路2297和解调电路2298恢复被时间编码到从传输链路接收的数据信号中的数据。如上所述，第三时间段和第四时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
CML到CMOS逻辑转换电路可支持根据STEP协议的高频信令，同时对于PVT效应和输入信号的变化的共模不敏感。另外，CML到CMOS逻辑转换电路展现出低功率设计，使得其只汲取很少的电流。另外，CML到CMOS逻辑转换电路可避免将记忆效应引入到数据流中。此外，CML到CMOS逻辑转换电路可允许维持经处理的信号的占空比(例如维持调制方案)。另外，CML到CMOS逻辑转换电路可允许在不同操作模式之间迅速地转变(例如在少于1ns中从空闲模式转变到高吞吐量模式)。
虽然在图22e中图示了CML到CMOS逻辑转换电路2200，但要注意也可替换地使用CML到CMOS逻辑转换电路2250。
如上所述，DTC可被用于生成时间编码的数据信号。DTC是经由控制电路基于要编码的数据提供的控制字来控制的。DTC自身以及控制电路消耗功率。在下文中，联系图23a至23d描述了几个DTC体系结构，它们可使能降低的功率消耗。
图23a图示了DTC 2300，其包括被配置为接收第一信号2301和第二信号2302作为输入的多个插补单元2310-1,…,2310-n。多个插补单元2310-1,…,2310-n的至少一者被配置为基于控制字2303提供第一信号2301和第二信号2302的至少一者作为各个单元输出信号2311-1,…,2311-n。也就是说，基于控制字2303，多个插补单元2310-1,…,2310-n的至少一者提供第一信号2301、第二信号2302、或者第一信号2301和第二信号2302的组合作为单元输出信号2311-1,…,2311-n。在一些示例中，多个插补单元2310-1,…,2310-n的每一者基于控制字2303提供第一信号2301和第二信号2302的至少一者作为各个单元输出信号2311-1,…,2311-n。
另外，DTC 2300包括耦合到多个插补单元2310-1,…,2310-n的输出节点2320。输出节点2320被配置为将多个插补单元2310-1,…,2310-n的单元输出信号2311-1,…,2311-n组合到输出信号2304。输出信号2304表示经由控制字2303控制的第一信号2301和第二信号2302之间的插补。
如图23a中所示，输出信号2304被反馈回到多个插补单元2310-1,…,2310-n。换言之，第一信号2301和第二信号2302是基于输出信号2304的。结果，第一信号2301和第二信号2302展现出与输出信号2304相同的时间网格。这与传统的DTC体系结构不同，在传统的DTC体系结构中DTC输入信号展现出与DTC输出信号不同的时间网格。例如，DTC输入信号的时间网格传统上是由提供输入信号的振荡器或者DTC输入信号所基于的参考信号确定的，而DTC输出信号的时间网格是由DTC控制字确定的。因此，对于传统DTC，在DTC输入信号和DTC输出信号之间存在连续变化的相位偏移。结果，对于传统DTC，需要对每个周期更新DTC控制字。即使DTC输出信号保持恒定(DTC输出信号中的先后信号边缘之间的时间段保持恒定)，由于DTC输入信号和DTC输出信号之间的连续变化的相位偏移，在传统DTC中也需要对每个周期更新DTC的控制字。因此，传统DTC的控制电路(例如解码器)需要不断地更新DTC的控制字。
然而，由于对于DTC 2300，DTC输入和DTC输出由于输出信号2304的反馈而展现出相同的时间网格，所以仅在输出信号要变化的情况下更新控制字2303就可足够了。例如，如果输出信号2304中的多个先后信号边缘之间的时间段要保持恒定，则可使用相同的控制字2303。仅当时间段要变化时，才需要更新控制字2303。因此，可以(显著)促进DTC 2300的控制。控制字2303的降低的更新率可允许DTC 2300的控制电路(例如解码器；未图示)中的功率节省。
为了基于输出信号2304生成第一信号2301和第二信号2302，DTC 2300包括两个反相器电路2321、2322和延迟电路2323。第一反相器电路2321被配置为接收输出信号2304并且将反相的输出信号作为第一信号2301提供给多个插补单元2310-1,…,2310-n。另外，延迟电路2323并联耦合到第一反相器电路2321并且被配置为延迟输出信号2304。第二反相器电路2322串联耦合到延迟电路2323并且被配置为接收延迟的输出信号。另外，第二反相器电路2322被配置为将反相的延迟输出信号作为第二信号2302提供给多个插补单元2310-1,…,2310-n。
在图23b中图示了另一DTC 2330。DTC 2330基本上等同于DTC 2300。然而，DTC2330还允许重置输出信号2304。为了避免冗长的重复，接下来只描述DTC 2330和DTC 2300之间的差异。在DTC 2330中，DTC 2300的反相器电路2321、2322被用于基于输出信号2304生成第一信号2301和第二信号2302的与非门2324、2325所替代。
第一与非门2324被配置为接收输出信号2304和重置信号2305。基于对输出信号2304和重置信号2305各自的逻辑电平的比较，第一与非门2324生成第一信号2301并且将其提供给多个插补单元2310-1,…,2310-n。另外，延迟电路2323并联耦合到第一与非门2324并且被配置为延迟输出信号2304。第二与非门2325串联耦合到延迟电路2323并且被配置为接收延迟的输出信号和重置信号2305。另外，第二与非门2325被配置为基于对延迟的输出信号和重置信号2305各自的逻辑电平的比较来生成第二信号2302。第二与非门2325将第二信号2302提供给多个插补单元2310-1,…,2310-n。
在图23c中图示了使用延迟线而不是插补电路的DTC 2340。DTC 2340包括延迟电路2341，该延迟电路2341被配置为迭代地延迟输入信号2344以生成多个延迟输入信号2347-1,…,2347-n。如图23c中所示，延迟电路2341可例如包括多个延迟元件，每个延迟元件被配置为将输入信号2344延迟预定的延迟时间。另外，DTC 2340包括复用器2342，复用器2342耦合到延迟电路2341并且被配置为基于控制字2346输出多个延迟输入信号2347-1,…,2347-n之一作为输出信号2345。
如图23c中所示，输出信号2345被反馈回到延迟电路2341。换言之，输入信号2344是基于输出信号2345的。例如，反相器电路2343可被配置为接收输出信号2345并且将反相的输出信号作为输入信号2344提供给延迟电路2341。
与DTC 2300和2330类似，DTC输入和DTC输出由于输出信号2345的反馈而展现出相同的时间网格。因此，仅在输出信号2345要变化时更新控制字2346可能就足够了。同样，如果输出信号2345中的多个先后信号边缘之间的时间段要保持恒定，则可使用相同的控制字2346。仅当时间段要变化时，才需要更新控制字2346。因此，可以(显著)促进DTC 2340的控制。控制字2346的降低的更新率可允许生成控制字2346的DTC 2340的控制电路(例如解码器；未图示)中的功率节省。
在图23d中图示了与上文描述的DTC 2300和2330相比可允许使速率加倍的另一DTC 2350。
DTC 2350包括被配置为接收第一信号2351和第二信号2352作为输入的第一多个插补单元2360-1,…,2360-n(例如数字控制边缘插补器，DCEI)。第一多个插补单元2360-1,…,2360-n中的至少一者(例如全部)被配置为基于控制字2355提供第一信号2351和第二信号2352的至少一者作为各个单元输出信号2361-1,…,2361-n。也就是说，基于控制字2355，第一多个插补单元2310-1,…,2310-n的至少一者提供第一信号2351、第二信号2352或者第一信号2351和第二信号2352的组合作为各个单元输出信号2361-1,…,2361-n。在一些示例中，第一多个插补单元2360-1,…,2360-n的每一者基于控制字2355提供第一信号2351和第二信号2352的至少一者作为各个单元输出信号2361-1,…,2361-n。
另外，DTC 2350包括第一节点2362，该第一节点2362耦合到第一多个插补单元2360-1,…,2360-n并且被配置为将第一多个插补单元2360-1,…,2360-n的单元输出信号2361-1,…,2361-n组合到第一插补信号2357。
第二多个插补单元2370-1,…,2370-n被配置为接收第三信号2353和第四信号2354作为输入。与第一多个插补单元2360-1,…,2360-n类似，第二多个插补单元2370-1,…,2370-n的至少一者被配置为基于控制字2355提供第三信号2353和第四信号2354的至少一者作为各个单元输出信号2371-1,…,2371-n。在一些示例中，第二多个插补单元2370-1,…,2370-n的每一者基于控制字2355提供第三信号2353和第四信号2354的至少一者作为各个单元输出信号2371-1,…,2371-n。
第二节点2372耦合到第二多个插补单元2370-1,…,2370-n并且被配置为将第二多个插补单元2370-1,…,2370-n的单元输出信号2371-1,…,2371-n组合到第二插补信号2358。
如图23d中所示，第一信号2351和第二信号2352是基于第二插补信号2358的，而第三信号2353和第四信号2354是基于第一插补信号2357的。
DTC 2350还包括逻辑电路2388(例如如图23d中所示的异或门)，该逻辑电路2388被配置为将第一插补信号2357和第二插补信号2358组合到输出信号2358。
与DTC 2300、2330和2340类似，两组多个插补单元的输入由于将各个插补信号耦合到另外的多个插补单元而展现出相同的时间网格。因此，仅在输出信号2359要变化时更新控制字2355就可足够了。与DTC 2300和2330相比，输出信号2359的速率由于两组多个插补信号的环状耦合可加倍。
为了基于各个插补信号2357和2358生成第一信号2351、第二信号2352、第三信号2353和第四信号2354，DTC 2350包括与上文描述的DTC 2330类似的与非门2381、2382、2383和2384。与非门2381、2382、2383和2384还可允许基于重置信号2356来重置输出信号2359。
第一与非门2381被配置为接收第二插补信号2358和重置信号2356。基于对第二插补信号2358和重置信号2356各自的逻辑电平的比较，第一与非门2381生成第一信号2351并且将其提供给第一多个插补单元2360-1,…,2360-n。另外，第一延迟电路2385并联耦合到第一与非门2381并且被配置为延迟第二插补信号2358。第二与非门2382串联耦合到第一延迟电路2385并且被配置为接收延迟的第二插补信号和重置信号2305。另外，第二与非门2382被配置为基于对延迟的第二插补信号和重置信号2305各自的逻辑电平的比较来生成第二信号2352。第二与非门2382将第二信号2352提供给第一多个插补单元2360-1,…,2360-n。
类似地，第三与非门2383被配置为接收第一插补信号2357和重置信号2356。基于对第一插补信号2357和重置信号2356各自的逻辑电平的比较，第三与非门2383生成第三信号2353并且将其提供给第二多个插补单元2370-1,…,2370-n。另外，第二延迟电路2386并联耦合到第三与非门2383并且被配置为延迟第一插补信号2357。第四与非门2384串联耦合到第二延迟电路2385并且被配置为接收延迟的第一插补信号和重置信号2305。另外，第四与非门2384被配置为基于对延迟的第一插补信号和重置信号2305各自的逻辑电平的比较来生成第四信号2354。第四与非门2384将第四信号2354提供给第二多个插补单元2370-1,…,2370-n。
在一些示例中，与上文描述的DTC 2300类似的，与非门被反相器电路所替代。也就是说，DTC 2350可替代地包括第一反相器电路，该第一反相器电路被配置为接收第二插补信号2358并且将反相的第二插补信号作为第一信号2352提供给第一多个插补单元2360-1,…,2360-n。另外，DTC 2350可包括第二反相器电路，该第二反相器电路被配置为接收延迟的第二插补信号并且将反相的延迟第二插补信号作为第二信号2352提供给第一多个插补单元2360-1,…,2360-n。类似地，DTC 2350可包括第三反相器电路，该第三反相器电路被配置为接收第一插补信号2357并且将反相的第一插补信号作为第三信号2353提供给第二多个插补单元2370-1,…,2370-n。DTC 2350的第四反相器电路可被配置为接收延迟的第一插补信号并且将反相的延迟第一插补信号作为第四信号2354提供给第二多个插补单元2370-1,…,2370-n。
上文联系图23a至23d描述的DTC可被用在多种电子设备和应用内。例如，DTC可被用于通信接口。图23e图示了用于生成数据信号2394的装置2390的相应示例。
装置2390包括上文联系图23a至23d描述的DTC 2391。DTC 2391被配置为基于要发送的数据2393生成数据信号2394作为其输出信号。数据信号2394包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。因此，用于DTC的控制字是基于要发送的第一数据和要发送的第二数据生成的。例如，第一数据可以是要根据像STEP协议之类的数据通信协议发送的第一数据符号并且第二数据可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，装置2390包括被配置为将数据信号2394输出到传输链路(未图示)的输出接口电路2392。
装置2390可允许以降低的功率和高精确度生成数据信号2394。
为了使能经由传输链路的差分信号传输，装置2390还可包括如上文联系图23a至23d描述的第二DTC 2395。第二DTC 2395被配置为基于要发送的数据2393生成第二数据信号2396，其中第二数据信号2396相对于数据信号2394是反相的。可替换地，DTC 2394可被配置为还生成第二数据信号2396，使得第二DTC 2395可被省略。
可允许节省功率的DTC的另一特征是DTC分辨率。例如，在像根据STEP协议的通信接口之类的信号生成应用中，只使用一组预定的调制步阶(只使用数据信号中的先后信号边缘之间的预定时间段)。然而，传统的DTC是均一的并且以链路预算所需要的最大分辨率覆盖全范围。传统DTC通常具有有二进制数(2N)个比特的均一分辨率。然而，如上所述，诸如STEP协议之类的通信协议可只要求生成几个离散的调制步阶。因此，实际上将只使用几个代码设置。
图24a图示了改进的DTC 2400，其展现出允许准确地并且以减少的(最低限度)解码生成要求的调制步阶的简单电路设计。
DTC 2400是一种用于根据通信协议来生成数据信号2402的DTC，该通信协议定义了数据信号2402的先后信号边缘之间的多个可能时间段来编码要发送的数据。多个可能时间段相对于彼此偏移某个偏移时间。例如，通信协议可以是STEP协议。
DTC 2400包括被配置为接收振荡信号2401的输入电路2410。例如，输入电路2410可耦合到PLL或者生成振荡信号2401的另一频率合成器(未图示)。在一些示例中，振荡信号2401可基于如上所述的数据信号2402。
另外，DTC 2400包括被配置为基于振荡信号2401生成数据信号2402的信号生成电路2420。信号生成电路2420只能够在数据信号2402中的如下位置生成信号边缘：该位置相对于振荡信号2401中的振荡周期的信号边缘在时间上偏移(通信协议中定义的)偏移时间的整数倍。
这在图24b中对于根据STEP协议的示范性数据信号2402图示。在图24b的示例中，假设STEP协议使用八个不同的可能时间段(符号宽度)T0至T7来在相继信号边缘之间编码数据。从图24b可以看出，八个可能的时间段相对于彼此偏移偏移时间ΔT(符号分隔时间ΔT)。另外，图24b图示了示范性振荡信号2401。从图24b可以看出，在振荡信号2401中的振荡周期中只有五个可能的时间段(脉冲宽度)。偏移时间ΔT是振荡信号2401的振荡周期2406的整数分之一。也就是说，STEP协议的调制可被理解为振荡信号2401的振荡周期的整数除法(在图24b的示例中是除以5)。
因此，只能够在数据信号2402中的相对于振荡信号2401中的振荡周期2406的信号边缘2405在时间上偏移偏移时间ΔT的整数倍(0、1、2、3、4、5、6、7)的位置生成信号边缘的信号生成电路2420足以生成根据STEP协议的先后信号边缘之间的所有可能时间段。
由于信号生成电路2420只能够生成所选择的脉冲宽度(由于信号生成电路2420不展现出链路预算所需要的最大分辨率)，所以信号生成电路2420与传统DTC相比可展现出更简单的设计。因此，DTC 2400的功率消耗以及DTC 2400所要求的半导体晶片面积与传统DTC相比可以减小。
信号生成电路2420被配置为基于控制字2403生成数据信号2402中的信号边缘。数字到时间转换器2400还可包括控制电路2430(例如像解码器之类的数字处理电路)，该控制电路2430被配置为根据通信协议(例如STEP协议)基于要发送的数据2404生成控制字2403。由于信号生成电路2420只能够生成减少数目的脉冲宽度，所以对信号生成电路2420的控制可被相应地减少。因此，控制电路2430只能够生成如下的控制字：这些控制字使得信号生成电路2420在数据信号2402中的相对于振荡信号2402中的振荡周期的信号边缘在时间上偏移偏移时间的整数倍的位置处生成信号边缘。换言之，减少可能DTC状态的数目可允许减少控制字的数目。通过减少可能控制字的数目，可以节省功率以及控制电路2430所要求的半导体晶片面积。
换言之，DTC 2400是根据通信协议的调制要求定制的。通过减少DTC中的元素和控制，在DTC的模拟和数字部分中可节省功率。
传统DTC展现出二进制分辨率(例如使用是二的倍数的可能控制字的数目)，而控制电路2430能够生成的可能控制字的数目则可以是不是二的倍数的数字。如图24b中所示，五个控制字可足以生成通信协议中定义的八个可能时间段(脉冲宽度)。也就是说，控制电路2430能够生成的可能控制字的数目可小于通信协议中定义的多个可能时间段的数目。换言之，通信协议中定义的多个可能时间段的数目可大于振荡信号2401的振荡周期2406与偏移时间ΔT的比率。因此，(定义数据信号2402中的信号边缘相对于振荡信号中的信号边缘2405的时间偏移的)整数倍的最大值可等于振荡信号2401的振荡周期2406与偏移时间ΔT的比率。
除了其他时间编码通信协议以外，DTC 2400还可用于根据STEP协议的通信。DTC2400可被配置为生成数据信号2402以包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘之间的第一时间段对应于要根据通信协议发送的第一数据，并且第二信号边缘和第三信号边缘之间的第二时间段对应于要根据通信协议发送的第二数据。例如，第一数据可以是要根据数据通信协议(例如STEP协议)发送的第一数据符号并且第二数据可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
因此，DTC 2400可被理解为用于根据只利用预定数目的脉冲宽度的STEP协议的通信的低功率模拟和数字DTC。
为了使能差分信号传输，DTC 2400在一些示例中可还被配置为生成相对于数据信号2402反相的第二数据信号。
以上描述聚焦于DTC，而接下来的描述将聚焦于与电子电路的电力供给有关的一些方面。电路的电流分布可受被处理的数据的影响。例如，电路的电流消耗可取决于其当前处理的数据。因此，电流消耗的方差对于以高(数据)速率操作的电路可以较高。图25a图示了TDC的电流分布的示例。线条2598表示TDC的电流消耗的时间进程。作为参考，线条2599表示输入到TDC的数据信号的时间进程。从图25a可以看出，TDC的电流消耗在数据信号中发生信号边缘时显示出尖峰。这是由于TDC的采样子电路(例如多个触发器电路)中对数据信号的采样。随后，由于信号边缘传播经过TDC的延迟子电路(例如包括多个延迟单元的延迟线)，电流消耗保持在增大的水平。已发现，短信号脉冲可以比长信号脉冲引起更高的电流尖峰(例如更高的电流消耗峰值/幅度)。另外，输入到TDC的高速率(高频率)信号可引起高速率的电流变化。
在图25b中图示了TDC的电流消耗的数据相关变动的效应。图25b中的线条2597表示向TDC提供电能量的传统电源(例如LDO稳压器)的供给电压。从图25b可以看出，供给电压由于TDC的电流消耗的数据相关变动而变动。这是由于传统电源的有限带宽引起的，该有限带宽低于TDC的电流消耗的变动的带宽。供给电压的变动可改变TDC的延迟子电路的延迟(例如延迟线中的延迟单元的延迟)，从而使得TDC输入信号的综合延迟被错误地计算。因此，TDC的输出(读出)可以是错误的。
由于由其电流消耗的变动引起的变化的供给电压引起的相应负面效应可对许多其他电子电路发生。例如，当通过对时钟频率进行分频和/或插补来利用DTC生成脉冲时，DTC的电流分布受到生成的脉冲的脉冲生成速率/脉冲宽度的影响(例如对于3GHz和6GHz生成速率有不同的分布)。供给电压的变动可例如移动DTC的插补点并且因此改变生成的脉冲的宽度。
另外，像TDC或DTC之类的对供给变动敏感的电路可由于自己生成的供给噪声(例如由用电路活动调制电源引起的噪声)而展现出性能劣化。因此，想要有对电子电路的稳定供给。
图25c图示了用于调节供给电压的装置2500的示例，其可使能对处理数据的电子设备2510的稳定电力供给。电压源(例如LDO稳压器或DC到DC转换器)经由供给线2515将供给电压提供给电子设备2520。
装置2500包括被配置为耦合到供给线2515的至少一个节点2506，并且还包括耦合到节点2506的调制电路2505。调制电路2505被配置为基于关于被电子设备2520处理的数据的信息2501来调制供给电压。
通过基于关于被电子设备2520处理的数据的信息2501调制供给电压，对电子设备2520的供给电压可被稳定化。例如，调制电路2505可允许基于关于被电子设备2520处理的数据的信息2501向供给线2515供给额外的电荷。在图25d中图示了装置2500对供给电压的稳定效果。线条2511表示电子设备2520的供给电压的时间进程。从图25d可以看出，与图25b(不使用装置2500)相比，供给电压随着时间的流逝基本上是恒定的。换言之，与图25b不同，可避免供给电压的变动。由于装置2500可使能电子设备2510的稳定电力供给，所以可至少减轻或者甚至避免由于供给变动而引起的电子设备2510的操作的性能劣化。
图25e图示了用于调节对电子设备的供给电压的装置2530的更详细示例。提供供给电压的电压源2510在图25e中被示范性地实现为LDO稳压器。如图25e中所示，LDO稳压器可包括运算放大器2512。运算放大器2512的输出电压VLDO_out被反馈到运算放大器2512的输入之一以进行电压调节。运算放大器2512被提供以输入电压VLDO_in。另外，LDO稳压器包括输出电容器2513。然而，在一些示例中，输出电容器2513可被省略。这样，LDO稳压器提供电压VLDO_out作为对电子设备的供给电压。
装置2530经由节点2506和2509耦合到连接电压源2510和电子设备的供给线。装置2530的调制电路2505包括控制电路2507，该控制电路2507被配置为基于关于被电子设备处理的(数字或模拟)数据的信息2501生成控制信号。如图25e中所示，控制电路2507可还基于关于由电压源2510提供的供给电压VLDO_out的当前值的信息来生成控制信号。例如，控制电路2507(或者可选的额外电路)可对由电压源2510提供的供给电压VLDO_out采样。
另外，控制电路2507可使用关于电子设备处理特定的一条数据(例如一定长度的脉冲或数据符号)所要求的电荷/电压/电流的信息。换言之，控制电路2507还可被配置为基于关于被电子设备处理的数据和供给电压的预期变动和电子设备的电流消耗的预期变动之一之间的依从性的信息来生成控制信号。例如，被电子设备处理的数据可包括根据通信协议(例如STEP协议)的至少一个数据符号。因此，关于被电子设备处理的数据和供给电压的预期变动和电子设备的预期电流消耗的变动之一之间的依从性的信息可包括关于电子设备在处理数据符号时的预期电流消耗的信息，或者关于在电子设备处理数据符号时供给电压的预期变动的信息。
另外，调制电路2505包括调制器2508来基于控制信号调制电压VLDO_out以便为电子设备生成经调制的供给电压。
调制电路2505因此可调制由电压源2510提供的供给电压VLDO_out以使得用于电子设备的经调制的供给电压携带电子设备处理特定的一条数据所要求的电荷/电压/电流。因此，可使能对电子设备的稳定电力供给(例如稳定的DC电压)，从而使得电子设备的操作的供给相关失真可得以避免。
图25f图示了用于调节对电子设备的供给电压的另一装置2540，示出了更详细的(示范性)调制电路。与图25e中一样，电压源2510被实现为为电子设备提供供给电压VLDO_out的LDO稳压器。装置2540借由节点2506耦合到电压源2510和电子设备之间的供给线。
用于基于关于被电子设备处理的数据的信息2501调制供给电压VLDO_out的调制电路包括被配置为基于关于被电子设备处理的数据的信息2501生成控制信号2504的控制电路2507。另外，调制电路包括开关电路2509，该开关电路2509被配置为基于控制信号2504将带电电容性元件2502选择性地耦合到供给线。
如上所述，控制电路2507可被配置为基于关于被电子设备处理的数据和供给电压的预期变动和电子设备的电流消耗的预期变动之一之间的依从性的信息来生成控制信号2504。例如，如果被电子设备处理的数据包括至少一个数据符号，则关于被电子设备处理的数据和供给电压的预期变动和电子设备的预期电流消耗的变动之一之间的依从性的信息可包括关于电子设备在处理数据符号时的预期电流消耗的信息，或者关于在电子设备处理数据符号时的供给电压的预期变动的信息。
装置2540因此可允许通过数据相关供给电压调制来克服电子设备(例如DTC或TDC)的性能劣化。装置2540利用考虑到关于电力供给和被处理的数据之间的关系的知识的充电和放电构思来解决供给调制。返回参考上述数据符号示例，被电子设备处理的每个符号可被理解为电子设备对于操作所要求的特定量的电荷。装置2540使用此信息来最小化由装置2540的电流消耗变动引起的供给电压的失真。因此，装置2540可为电子设备使能稳定的DC电压。
如图25f中所示，电容性元件2502可包括多个电容器2502-1,2502-2,…。虽然在图25f中只图示了两个电容器，但要注意可使用任何数目的电容器(例如1、2、3、4或更多个)。电容性元件2502的电容器可展现出相同或不同的电容。例如，多个电容器中的第一个可包括第一电容，并且多个电容器中的第二个可包括(不同的)第二电容。
因此，开关电路2509可被配置为基于控制信号2504将多个电容器中的若干个选择性地耦合到供给线(如图25f中的开关SW1和SW2所示)。开关电路2509可被配置为基于控制信号2504将多个电容器的全部或仅一部分耦合到供给线。另外，开关电路2509可被配置为基于控制信号将多个电容器中的若干个选择性地并联(如图25f中所示)或串联耦合到供给线。
带电电容性元件2502(以及其电容器)可被充电到与供给电压的标称值不同的电压。例如，电容性元件2502可借由开关电路2509耦合到调制供给电压Vsw_in(不同于供给电压的标称值)。
开关电路2509和电容性元件2502可例如是数字到模拟转换器(Digital-to-Analog Converter，DAC)的一部分。DAC可从控制电路2507接收控制信号2504并且相应地将其多个(预充电的)电容器中的若干个耦合到供给线。这样，DAC可跟踪电子设备所要求的供给电压并且将额外要求的电荷提供给电子设备。
换言之，上述供给调制可允许使用传统的跟随型LDO稳压器(作为低带宽和简单的电力供给稳压器的示例)，其保持DC电压并且添加开关电容器来为每个事件/数据提供要求的电荷。
上述的供给调制可允许在不为电压源使用大的输出电容器(例如LDO稳压器的大电容器)的情况下减小电力供给变动，并且因此可允许节省大量的半导体晶片面积。另外，由大电容器引起的电压源(例如LDO稳压器或DC到DC转换器)的带宽的减小可得以避免。
上文描述了供给调制的基本原理，而接下来将联系图25g和25h描述对于通信装置的上述供给调制的两个示范性用例。
图25g图示了通信装置2550。通信装置2550包括用于生成数据信号2571的装置2570。用于生成数据信号2571的装置2570包括被配置为生成数据信号2571的处理电路2572(例如DTC)。处理电路2572被配置为将数据信号2571生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘之间的第一时间段对应于要根据通信协议发送的第一数据2551a，并且第二信号边缘和第三信号边缘之间的第二时间段对应于要根据通信协议发送的第二数据2551b。例如，第一数据2551a可以是要根据数据通信协议(例如STEP协议)发送的第一数据符号并且第二数据2551b可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。另外，用于生成数据信号2571的装置2570包括被配置为将数据信号2571输出到传输链路(未图示)的接口电路2573。
电压源2510(例如LDO稳压器或DC到DC转换器)经由供给线2515耦合到处理电路2572并且向处理电路2572提供供给电压。
另外，通信装置2550包括用于调节从电压源2510提供给处理电路2572的供给电压的装置2560。用于调节供给电压的装置2560包括被配置为耦合到供给线2515的节点2566。另外，用于调节供给电压的装置2560包括耦合到节点2566的调制电路2565。调制电路2565被配置为基于关于第一数据2551a和第二数据2551b的信息来调制供给电压。
与上文对于电子设备更概括描述的类似，处理电路2572的电流消耗可基于被处理的数据而变动。例如，对于将第一数据2551a编码到数据信号2571和将第二数据2551b编码到数据信号2571，处理电路2572可要求不同量的电流。通过调制供给电压，用于调节供给电压的装置2560可允许对由电压源2510提供的供给电压的变动进行补偿(减轻/减小)。因此，具有低带宽的传统LDO稳压器或传统DC到DC转换器可被用作电压源2510。另外，由于电力供给变动引起的处理电路2572的操作的损坏可得以避免。例如，如果DTC被用于处理电路2572，则插补点移动和脉冲宽度偏差(例如太长或太短的第一和/或第二时间段)可得以避免。换言之，用于调节供给电压的装置2560可允许确保数据信号2571的高准确性。
在一些示例中，处理电路2572还可被配置为生成相对于数据信号2571反相的第二数据信号。也就是说，处理电路2572可生成数据信号的差分对。因此，接口电路2573可被配置为将第二数据信号输出到传输链路。
与上文联系图25c至25f描述的类似，调制电路2565可例如包括被配置为基于关于第一数据2551a和第二数据2551b的信息来生成控制信号的控制电路。另外，调制电路2565可包括开关电路，该开关电路被配置为基于控制信号将带电电容性元件选择性地耦合到供给线2515。
同样，关于被处理的数据和处理电路2572的功率消耗之间的依从性的信息可被用于供给电压的调制。换言之，控制电路可被配置为基于关于第一数据2551a(和/或第二数据2551b)和供给电压的预期变动和处理电路2572的电流消耗的预期变动之一之间的依从性的信息来生成控制信号。例如，如果第一数据2551a是要根据通信协议(例如STEP协议)发送的第一数据符号并且第二数据2551b是第二数据符号，则关于第一数据2551a和供给电压的预期变动和处理电路2572的电流消耗的预期变动之一之间的依从性的信息可包括关于在处理电路2572处理第一数据符号时处理电路2572的电流消耗的预期变动的信息，或者关于在处理电路2572处理第一数据符号时供给电压的预期变动的信息。
关于第一数据2551a(和/或第二数据2551b)和供给电压的预期变动和处理电路2572的电流消耗的预期变动之一之间的依从性的信息可例如是基于工厂校准的。换言之，关于被处理的数据和处理电路2572的功率消耗之间的依从性的信息可基于工厂/实验室测量并且最初被存储在调制电路2565中(例如存储在专用存储器中或者存储在控制电路中)。
在一些示例中，调制电路2565(例如控制电路)还可被配置为基于由接口电路2573从数据信号2571的接收者接收的校准信息来更新关于第一数据2551a(和/或第二数据2551b)和供给电压的预期变动和处理电路的电流消耗的预期变动之一之间的依从性的信息。例如，校准信息可以是基于数据信号2571中的测量到的抖动的。校准信息可例如是数据信号2571的误比特率(BER)。
换言之，校准流程可被运行以便达到最低限度脉冲失真。校准流程可允许创建用于调节供给电压的装置2560(例如实现为数字补偿块)和实现最小BER的发送数据之间的关系。可替换地，可为随机数据读出(例如利用快速ADC)供给行为并且可测量数据信号的相应BER。
如上文联系图25c至25f所描述，在调制电路2565中带电电容性元件也可被充电到与供给电压的标称值不同的电压。另外，电容性元件可包括展现出相同或不同电容的多个电容器。例如，多个电容器中的第一个可包括第一电容，并且多个电容器中的第二个包括(不同的)第二电容。为了调整由用于调节供给电压的装置2560额外提供给处理电路2572的电荷，开关电路可被配置为基于控制信号将多个电容器中的若干个选择性地耦合到供给线2515。同样，开关电路可被配置为基于控制信号将多个电容器中的若干个选择性地并联或串联耦合。开关电路和电容性元件可例如是DAC的一部分。
在一些示例中，调制电路还可将在前数据的处理纳入供给调制的考虑中。例如，调制电路2565可被配置为基于关于要发送的第三数据的信息来调制供给电压。第三数据在第一数据2551a之前。通过也将被处理电路2572处理的在前数据考虑在内，可进一步提高供给电压对于处理电路2572的要求的适应的准确性。
图25g中所示的通信装置2550聚焦于发送信号的生成，而图25h图示了聚焦于信号接收的通信装置2580。
通信装置2580包括用于对数据信号2591解码的装置2590。用于对数据信号2591解码的装置2590包括处理电路2592(例如TDC)，该处理电路2592被配置为确定数据信号2591中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。例如，数据信号2591可以是由通信装置2580的接口电路(未图示)从传输链路接收的。
另外，用于对数据信号2591解码的装置2590包括解调电路2593，该解调电路2593被配置为基于第一信号边缘和第二信号边缘之间的第一时间段来确定第一数据2594a，并且基于第二信号边缘和第三信号边缘之间的第二时间段来确定第二数据2594b。也就是说，处理电路2297和解调电路2298恢复被时间编码到数据信号2591中的数据。例如，第一数据2594a可以是根据通信协议(例如STEP协议)发送的第一数据符号并且第二数据2594b可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
电压源2510(例如LDO稳压器或DC到DC转换器)经由供给线2515耦合到处理电路2592并且向处理电路2592提供供给电压。
另外，通信装置2580包括用于调节从电压源2510提供给处理电路2592的供给电压的装置2560。用于调节供给电压的装置2560包括被配置为耦合到供给线2515的节点2566。另外，用于调节供给电压的装置2560包括耦合到节点2566的调制电路2565。调制电路2565被配置为响应于处理电路2592对第二信号边缘2595的确定而调制供给电压。例如，调制电路2565可被配置为基于关于第一数据2594a的信息来调制供给电压。可替换地，调制电路2565可被配置为独立于关于第一数据2594a的信息来调制供给电压(例如调制的程度独立于第一、第二或另外的数据)。
与上文对于电子设备更概括描述的类似，处理电路2572的电流消耗可基于数据信号2591中的脉冲的宽度而变动。例如，对于确定数据信号2591中的第二信号边缘和确定数据信号2591中的第三信号边缘，处理电路2572可要求不同量的电流。通过调制供给电压，用于调节供给电压的装置2560可允许对由电压源2510提供的供给电压的变动进行补偿(减轻/减小)。因此，具有低带宽的传统LDO稳压器或传统DC到DC转换器可被用作电压源2510。另外，由于电力供给变动引起的处理电路2592的操作的损坏可得以避免。例如，如果TDC被用于处理电路2592，则可避免其延迟单元的延迟的变化并且因此可避免对综合延迟的错误计算以及错误读出。
如上所述，供给调制可以是闭环的(考虑到关于第一数据2594a的信息，以响应于处理电路2592对第二信号边缘2595的确定来调制供给电压)或者开环的(独立于关于第一数据2594a的信息，响应于处理电路2592对第二信号边缘2595的确定来调制供给电压)。例如，用于响应于对第二信号边缘2595的确定来调节对处理电路2592的供给电压的装置2560所提供的电荷的量在闭环实现方式中可基于第一数据2594a(例如其表示的符号的类型)来选择。可替换地，用于响应于对第二信号边缘2595的确定来调节对处理电路2592的供给电压的装置2560所提供的电荷的量在开环实现方式中可以是恒定(预定义)的量。
在一些示例中，处理电路2592还可被配置为接收相对于数据信号反相的第二数据信号。因此，处理电路2592可被配置为还基于第二数据信号来确定第一信号边缘、第二信号边缘和第三信号边缘。也就是说，处理电路可基于数据信号的差分对来确定信号边缘。
与上文联系图25c至25f描述的类似，调制电路2565可例如包括被配置为响应于处理电路2592对第二信号边缘2595的确定来生成控制信号的控制电路。控制电路可被配置为基于关于第一数据2594a的信息(闭环)或者独立于关于第一数据2594a的信息(开环)来生成控制信号。另外，调制电路2565可包括开关电路，该开关电路被配置为基于控制信号将带电电容性元件选择性地耦合到供给线2515。
在闭环实现方式中，关于被编码到数据信号2591的数据(例如数据信号2591中的脉冲宽度)和处理电路2592的功率消耗之间的依从性的信息可被用于供给电压的调制。换言之，控制电路可被配置为基于关于第一数据2594a(数据信号2591中的第一和第二信号边缘之间的时间段)和供给电压的预期变动和处理电路2572的电流消耗的预期变动之一之间的依从性的信息来生成控制信号。例如，如果第一数据2551a是根据通信协议(例如STEP协议)发送的第一数据符号并且第二数据2551b是第二数据符号，则关于第一数据2551a和供给电压的预期变动和处理电路2592的电流消耗的预期变动之一之间的依从性的信息可包括关于在处理电路2592处理第一数据符号(例如确定数据信号2951中的第一和/或第二信号边缘)时处理电路2592的电流消耗的预期变动的信息，或者关于在处理电路2572处理第一数据符号(例如确定数据信号2951中的第一和/或第二信号边缘)时供给电压的预期变动的信息。
同样，关于第一数据2594a和供给电压的预期变动和处理电路2592的电流消耗的预期变动之一之间的依从性的信息可基于工厂校准。换言之，关于被编码到数据信号2591的数据和处理电路2592的功率消耗之间的依从性的信息可基于工厂/实验室测量并且最初被存储在调制电路2565中(例如存储在专用存储器中或者存储在控制电路中)。
在一些示例中，调制电路2565(例如控制电路)还可被配置为基于由用于对数据信号2591解码的装置2590从数据信号2591得出的校准信息来更新关于第一数据2594a和供给电压的预期变动和处理电路2592的电流消耗的预期变动之一之间的依从性的信息。例如，校准信息可以是基于数据信号2591中的测量到的抖动的。校准信息可例如是数据信号2591的BER。
如上文联系图25c至25f所描述，在调制电路2565中带电电容性元件也可被充电到与供给电压的标称值不同的电压。另外，电容性元件可包括展现出相同或不同电容的多个电容器。例如，多个电容器中的第一个可包括第一电容，并且多个电容器中的第二个包括(不同的)第二电容。为了调整由用于调节供给电压的装置2560额外提供给处理电路2592的电荷，开关电路可被配置为基于控制信号将多个电容器中的若干个选择性地耦合到供给线2515。同样，开关电路可被配置为基于控制信号将多个电容器中的若干个选择性地并联或串联耦合。开关电路和电容性元件可例如是DAC的一部分。
在一些示例中，调制电路2565还可将先前数据纳入供给调制的考虑中。例如，调制电路2565可被配置为基于关于数据信号2591中的在第一数据2594a之前的第三数据的信息来调制供给电压。通过也将被编码到数据信号2591的在前数据考虑在内，可进一步提高供给电压对于处理电路2592的要求的适应的准确性。
为了总结关于供给电压调制的上述方面，借由图25i中的流程图图示了用于调节从电压源经由供给线提供给电子设备的供给电压的方法2500i的示例。方法2500i包括基于关于被电子设备处理的数据的信息来调制2502i供给电压。
联系提出的技术或者上文描述的一个或多个示例(例如图25c–25f)提及方法2500i的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图25j中借由流程图图示了用于通信的方法2500j的示例。方法2500j包括利用处理电路生成2502j数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。方法2500j还包括基于关于第一数据和第二数据的信息来调制2504j从电压源经由供给线提供给处理电路的供给电压。
联系提出的技术或者上文描述的一个或多个示例(例如图25g)提及方法2500j的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
在图25k中借由流程图图示了用于通信的方法2500k的另一示例。方法2500k包括利用处理电路确定2502k数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法2500k包括基于第一信号边缘和第二信号边缘之间的第一时间段确定2504k第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定2504k第二数据。方法2500k还包括响应于处理电路对第二信号边缘的确定来调制2506k供给电压，其中供给电压是从电压源经由供给线提供给处理电路的。
方法2500k的更多细节和方面联系提出的技术或者上文描述的一个或多个示例(例如图25h)提及。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
联系图25c至25k描述的供给调制可被理解为用于基于闭环或开环供给电压调制校正来避免用于根据STEP协议的通信的DTC和/或TDC的性能劣化的系统方案。可使能基于高带宽数据的电荷补偿。换言之，提出了对于根据STEP协议的通信的一些主要块上的失真减小机制。例如，慢速LDO稳压器与快速数字开关电容器的混合可被用于获得更少的功率消耗和更好的性能。然而，要注意提出的供给调制也可被用于除了根据STEP协议的通信以外的其他应用。
对于通信接口(例如根据STEP协议)，数据传输的高带宽是想要的。例如，对于时间编码的数据信号，对符号间干扰(InterSymbol Interference，ISI)以及对反射的免疫力可针对更高的带宽而改善。另外，输入/输出接口要求针对静电放电(ESD)事件的保护。传统的ESD保护结构使用能够忍受ESD事件并且因此向传输链路呈现相当高的寄生电容的二极管。因此，传统的ESD保护结构只展现出不良的线路匹配并且只使能接收侧的低摆率，这增大了ISI并且使得接收侧对于反射更敏感。
接下来，联系图26a描述针对ESD的保护电路2600，其可允许减小寄生电容。保护电路2600包括用于差分传输链路的第一传输线2601的第一输入2610和用于差分传输链路的第二传输线2602的第二输入2615。另外，保护电路2600包括用于第一传输线2601的第一输出2620和用于第二传输线2602的第二输出2625。
第一对二极管2630耦合在第一输入2610和第一输出2620之间。类似地，第二对二极管2635耦合在第二输入2615和第二输出2625之间。第一对二极管2630包括耦合在第一输入2610和地之间的第一二极管2632以及耦合在第一输入2610和供给电压2634之间的第二二极管2633。类似地，第二对二极管2635包括耦合在第二输入2615和地之间的第三二极管2637以及耦合在第二输入2615和供给电压2634之间的第四二极管2638。
第一电阻性元件2640耦合在第一对二极管2630和第一输出2620之间。第二电阻性元件2645耦合在第二对二极管2635和第二输出2625之间。第一电阻性元件2640和第二电阻性元件2645向第一传输线2601和第二传输线2602添加衰减。
第一电阻性元件2640和第二电阻性元件2645可允许避免第一和第二传输线2601、2602上的高电流。与传统结构相比第一对二极管2630和第二对二极管2635的二极管大小可被减小。因此，第一对二极管2630和第二对二极管2635的每一者的寄生电容与传统结构相比可被减小。因此，由保护电路2600呈现到传输线2601、2602的整体电容可被减小。例如，第一对二极管2630和第二对二极管2635中的每个二极管可展现出小于250fF(毫微微法拉)、200fF、150fF、100fF、90fF、80fF或70fF的电容。在图26a中，借由电容器2631和2636图示了第一对二极管2630和第二对二极管2635的电容。
对于对在传输线2601、2602上携带的信号的幅度基本上不敏感的电路/应用，由第一电阻性元件2640和第二电阻性元件2645添加到第一传输线2601和第二传输线2602的衰减基本上不影响其性能。例如，根据STEP协议(或其他时间编码通信协议)的通信接口对于脉冲宽度而不是信号的幅度敏感，从而由于第一电阻性元件2640和第二电阻性元件2645引入的衰减所引起的一些信号功率不影响性能。例如，第一电阻性元件2640和第二电阻性元件2645可各自向第一传输线2601和第二传输线2602添加至少2dB、3dB、4dB或更大的衰减。第一电阻性元件2640和第二电阻性元件2645的每一者的电阻率可例如高于5Ω、10Ω、15Ω或20Ω。另外，第一电阻性元件2640和第二电阻性元件2645的每一者的电阻率可低于50Ω、45Ω、40Ω、35Ω或30Ω。
在一些示例中，第一电阻性元件2640和第二电阻性元件2645可实现为电感器(其也可向传输线2601、2602呈现电阻)。因此，第一电阻性元件2640可展现第一电感并且第二电阻性元件2645可展现第二电感(不同于或等于第一电感)。例如，第一电感和第二电感的每一者可小于0.25nH(毫微亨利)、0.20nH或0.15nH。对第一电阻性元件2640和第二电阻性元件2645使用电感器可进一步允许基本上抵消高频下二极管对的寄生电容，从而使得在第一输入2610和第二输入2615处可向传输线2601、2602呈现实值阻抗，而虚值阻抗可被减小。
第一对二极管2630和第二对二极管2635呈现给传输线2601、2602的减小的电容可允许与传统结构相比增大保护电路2600的带宽。例如，假设第一电阻性元件2640和第二电阻性元件2645的每一者展现出10Ω的电阻率并且传输线2601、2602之间的端接电阻器2605展现出100Ω的电阻率Rterm，则对于第一对二极管2630和第二对二极管2635的每一者，对于100fF的寄生电容Cpar，保护电路2600的3dB带宽是：
Figure BDA0002416112290002181
因此，传输线2601、2602上携带的信号中的信号边缘的上升和下降时间与传统结构相比可被(大幅)改善，这展现出(显著)减小的带宽(例如假设寄生电容为280fF则为11.3GHz)。
因此，对于传输线2601、2602上携带的ω＝6GHz信号，呈现给传输线2601、2602的输入阻抗Zin可以是：
Figure BDA0002416112290002182
与传统结构相比，保护电路2600除了改善的摆率以外还可展现出增大的输入阻抗，并且因此展现出对信号反射的降低敏感度(例如对于上这示例是S11＝-19.08dB，而不是传统结构的S11＝-13.5dB)。
另外，保护电路2600包括耦合在第一电阻性元件2640和第一输出2620之间的第三对二极管2650以及耦合在第二电阻性元件2645和第二输出2625之间的第四对二极管2655。第三对二极管2650包括耦合在第一输出2620和地之间的第五二极管2652以及耦合在第一输出2620和供给电压2634之间的第六二极管2653。类似地，第四对二极管2655包括耦合在第二输出2625和地之间的第七二极管2657以及耦合在第二输出2625和供给电压2634之间的第八二极管2658。在图26a中借由电容器2641和2646图示了第三对二极管2650和第四对二极管2655的电容。第三对二极管2650和第四对二极管2655的电容也可较低，例如低于第一对二极管2630和第二对二极管2635的电容。例如，第三对二极管2650和第四对二极管2655中的每个二极管可展现出小于100fF、90fF、80fF、70fF、60fF、50fF或40fF的电容。
与传统结构相比，保护电路2600使用中间的两组小ESD二极管和电阻器。对冗余ESD二极管的使用可以是由于下游电路对信号功率损耗的不敏感性。与传统结构相比降低的ESD寄生电容可进一步允许改善的匹配。因此，可提供符合时间编码I/O(例如根据STEP协议)的要求的更好并且优化的ESD结构。
在图26b中图示了使用提出的保护电路2600的用于差分数据信号的接收器2660。接收器2660包括被配置为耦合到差分传输链路的第一传输线2661和第二传输线2661的接口电路2665。第一传输线2661和第二传输线2661运送差分数据信号。
另外，接收器2660包括放大器电路2667，该放大器电路2667被配置为基于第一传输线2661和第二传输线2662上的差分数据信号的信号分量之间的差异来生成输出信号2668。
保护电路2600耦合在接口电路2665和放大器电路2667之间。联系图26a描述保护电路2600的细节。
与使用传统的ESD保护结构的接收电路相比，接收器2660可展现出高带宽并且因此对ISI和信号反射更免疫。
图26c进一步图示了用于接收根据通信协议(例如STEP协议)时间编码的差分数据信号的装置2670的示例。装置2670将提出的保护电路2600用于ESD保护。
装置2670包括接口电路2685，该接口电路2685被配置为耦合到携带差分数据信号的差分传输链路的第一传输线2671和第二传输线2671。
另外，装置2670包括处理电路2680(例如TDC)，该处理电路2680被配置为确定差分数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
装置2670还包括解调电路2690，该解调电路2690被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。例如，第一数据可以是根据通信协议发送的第一数据符号并且第二数据可以是第二数据符号。如上所述，第一时间段和第二时间段的总和根据STEP协议可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
由于像STEP协议之类的时间编码通信协议对于幅度衰减的不敏感性，使用冗余ESD二极管的保护电路2600可允许减小的寄生电容并且因此允许高摆率、改善的匹配和对ISI和信号反射的低敏感性，这是对于像STEP协议之类的时间编码通信协议所希望的。因此，对于像STEP协议之类的时间编码通信协议的接收结构可提供改善且优化的ESD保护。
一些示例涉及用于基带处理器电路和射频收发器模块之间的数据传输的STEP互连的实现方式。例如，基带发送信号可被从基带处理器电路通过STEP接口发送到射频收发器模块，并且基带接收信号可被从射频收发器模块通过STEP接口发送到基带处理器电路。
图27a示出了例如实现无线电头端系统的收发器电路的示例。在此示例中，基带集成电路2701(例如基带处理器)连接到两个射频电磁RFEM模块2702。基带集成电路2701可被配置为通过STEP互连(例如两条差分STEP发送信号线STEP(V2)TX)将基带发送信号发送到每个RFEM模块2702并且可被配置为通过各个STEP互连(例如两条差分STEP接收信号线STEP(V2)RX)从RFEM模块2702接收基带接收信号。功率管理电路xPMU 2703可向基带处理器2701和/或RFEM模块2702提供供给电压(例如DC电压)。
图27a可示出其中单个BB/MAC设备利用STEP接口连接到两个RFEM的RH系统的示例。RFEM是利用STEP TX通道和STEP RX通道连接的。
作为从射频收发器模块2703到基带处理器电路2701的基带接收信号的传输的附加或替换，反馈信息可被从射频收发器模块2703通过STEP互连发送到基带处理器电路2701。例如，反馈信息可被用于控制发送信号的数字预失真。当系统处于TX模式中时，可只使用STEP TX通道，但RX接收器和STEP RX通道可被用于DPD反馈。
例如，发送器(TX)可使用DPD(数字预失真)和/或ET(包络跟踪)以便提高发送信号质量并且降低TX功率消耗。同时，像WiGig和mmW 5G之类的由基带BB和/或MAC模块和远程RF模型(RFEM)构建成的系统可能难以执行实时TX DPD，因为DPD机制可以是BB/MAC模型的一部分，而TX PA(功率放大器)可在RFEM上。在示例中，无线电头端系统可被实现成使得BB/MAC模块和RFEM可只经由STEP接口(例如STEP互连)来连接。例如，可只通过一个或多个STEP互连在射频收发器模块2703和基带处理器电路2701之间交换数据信号。
DPD可经由从PA输出到MAC/BB输入的实时回送来由闭环实现。该回送可在STEP互连上实现。
实时DPD回送可使能对PA非线性性的更好校正。在STEP通道上实现回送(其可能已经实现了)可省去对额外线缆的需要。
图27b示出了用于生成放大的高频发送信号的装置的框图。用于生成放大的高频发送信号2713的装置2710可包括被配置为基于基带发送信号2711来生成放大的高频发送信号2713的功率放大器电路2712。另外，装置2710可包括被配置为生成基带接收数据信号2715的时间编码的发送器电路2714。基带接收数据信号2715可包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘可相隔与要发送到时间编码的接收器电路2716的第一基带接收数据相对应的第一时间段，并且第二信号边缘和第三信号边缘可相隔与要发送到时间编码的接收器电路2716的第二基带接收数据相对应的第二时间段。第一基带接收数据和第二基带接收数据可包含反馈信息。
由于向时间编码的接收器电路发送反馈信息，例如可基于反馈信息改善基带发送信号和/或要由功率放大器电路放大来生成放大的高频发送信号的发送信号的数字预失真。
基带发送信号2711可由基带处理器生成和/或提供给装置2710。装置2710可以是射频收发器模块或者可实现为射频收发器模块的一部分。
时间编码的发送器电路2714可以是射频收发器模块和基带处理器电路之间的STEP互连的发送器。例如，时间编码的发送器电路2714可通过一条或多条传输线连接到时间编码的接收器电路2716，时间编码的接收器电路2716可以是基带处理器电路的一部分。时间编码的接收器电路2716可以是射频收发器模块和基带处理器电路之间的STEP互连的接收器。
时间编码的发送器电路2714可被配置为通过如对于STEP互连的示例之一所述地生成数据信号来发送数据，并且时间编码的接收器电路2716可被配置为如对于STEP互连的示例之一所述地来确定接收到的数据。
功率放大器电路2712可提供放大的高频发送信号2713来通过耦合到功率放大器电路2712的一个或多个天线发送。放大的高频发送信号可具有与用于放大的高频发送信号的传输的无线通信协议的发送频带相对应的载波频率。
基带接收数据信号2715可以是数字信号。基带接收数据信号2715可以是根据上文或下文描述的STEP协议的示例中的一个或多个生成的串行时间编码信号。
反馈信息可以是关于以下各项的信息：由放大的高频发送信号引起的反馈接收信号，装置2710或者包括装置2710的设备的寄存器的内容，装置2710或者包括装置2710的设备的功率检测器的输出，和/或装置2710或者包括装置2710的设备的温度传感器的输出。
反馈接收信号可从放大的高频发送信号2713或者基于放大的高频发送信号2713为一个或多个天线生成的一个或多个天线信号获得。例如，装置2710可包括耦合器模块(例如定向耦合器)，该耦合器模块耦合到功率放大器电路2712的输出并且被配置为提供由放大的高频发送信号引起的或者由基于放大的高频发送信号提供的天线发送信号引起的反馈接收信号。反馈接收信号可以是模拟信号(例如模拟高频信号)。例如，装置2710可包括下变频电路，该下变频电路被配置为基于反馈接收信号生成基带反馈接收信号或者中频IF反馈接收信号。时间编码的发送器电路2714可被配置为基于基带反馈接收信号或者中频IF反馈接收信号来生成基带接收数据信号。
例如，时间编码的发送器电路2714可生成基带接收数据信号2715，该基带接收数据信号2715包含基于反馈接收信号确定的参数或者是基带反馈接收信号或中频IF反馈接收信号的时间编码版本。基带处理器电路可基于关于反馈接收信号的信息来确定数字预失真参数。基带处理器电路可对基带发送信号2711进行预失真或者可向装置2710或者包括装置2710的射频收发器模块提供预失真参数。
时间编码的发送器电路2714可被配置为在第一时间间隔期间和/或在第一操作模式(例如反馈模式)中发送包含反馈信息的基带接收数据信号并且可被配置为在不同的第二时间间隔期间和/或在第二操作模式(例如接收模式)中发送基于有效载荷接收信号的基带接收数据信号。有效载荷接收信号可以是基于从外部发送器(例如从基站或者从移动设备)接收的高频接收信号来生成的。有效载荷接收信号可包含要被发送到基带处理器的有效载荷数据。基带接收数据信号2715在第二时间间隔期间可以是有效载荷接收信号的时间编码版本。有效载荷接收信号的时间编码版本可根据上文或下文描述的STEP协议的示例中的一个或多个来生成。
例如，装置2710的时间编码的发送器电路2714可在射频收发器模块发送放大的高频发送信号2713时用于包含反馈信息的基带接收数据信号2715的发送，和/或可在高频接收信号被射频收发器模块接收时用于基于有效载荷接收信号的基带接收数据信号的发送。例如，装置2710可包括被配置为提供有效载荷接收信号或者基于反馈接收信号的信号作为复用器输出信号的复用器。时间编码的发送器电路2714可被配置为基于复用器输出信号生成基带接收数据信号2715。例如，放大的高频发送信号2713包含要被发送到外部接收器(例如发送到基站或移动设备)的有效载荷数据。时间编码的发送器电路2714可被配置为在具有有效载荷数据的放大的高频发送信号2713被无线地发送到外部接收器的同时向时间编码的接收器电路2716发送基带接收数据信号2715。例如，装置2710可被配置为在有效载荷数据被发送的同时提供关于放大的高频发送信号2713的实时反馈信息。
装置2710可通过STEP互连接收基带发送信号2711或者基于基带发送信号的中频IF发送信号。例如，装置2710可包括时间编码的接收器电路，该时间编码的接收器电路被配置为确定接收到的基带发送数据信号(或者中频IF发送数据信号)中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。时间编码的接收器电路可被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一基带发送数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二基带发送数据。时间编码的接收器电路2714可被配置为基于第一基带发送数据和第二基带发送数据提供基带发送信号2711(或者中频IF发送信号)。基带发送数据信号(或者中频IF发送数据信号)可以是根据上文或下文描述的STEP协议的示例中的一个或多个生成的基带发送信号的时间编码版本。
放大的高频发送信号2713可被用于通过单个天线或者通过天线阵列发送数据。装置2710可包括馈送网络，该馈送网络被配置为基于放大的高频发送信号2713为多个天线提供多个天线发送信号。包括装置2710的无线收发器可包括被配置为发送天线发送信号的天线阵列，这些天线发送信号是基于放大的高频发送信号的。
另外，装置2710可包括被配置为基于基带发送信号2711(或者中频IF发送信号)生成高频发送信号的上变频电路。功率放大器电路2712可被配置为放大高频发送信号以生成放大的高频发送信号2713。
装置2710可通过STEP接口连接到基带处理器。基带处理器可包括时间编码的接收器电路，该时间编码的接收器电路被配置为接收基带接收数据信号并且确定基带接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。时间编码的接收器电路可被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一基带接收数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二基带接收数据。时间编码的接收器电路可被配置为基于第一基带接收数据和第二基带接收数据提供包含反馈信息的基带接收数据信号。
另外，装置2710或基带处理器可包括预失真控制模块，该预失真控制模块被配置为基于关于由放大的高频发送信号引起的至少一个反馈接收信号的信息来控制基带发送信号的预失真。基带发送信号的预失真可被闭环控制和/或实时控制。例如，预失真控制模块可被配置为经由来自功率放大器电路2712并且通过时间编码的发送器电路2714的实时回送来以闭环控制预失真。预失真控制模块可被配置为确定预失真参数和/或预失真设置和/或可基于所确定的预失真参数和/或所确定的预失真设置来对基带发送信号进行预失真。
联系上文描述的一个或多个示例提及装置2710的更多细节和方面。装置2710可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图27c根据示例示出了具有STEP互连上的发送器TX数字预失真DPD的射频电磁RFEM模块的框图。RFEM模块可与联系图27b提及的射频收发器模块类似地实现并且可包括如联系图27b所述的用于生成放大的高频发送信号的装置。
RFEM模块2720通过天线切换模块2722(例如TX/RX切换)耦合到天线阵列2721(例如相控阵列模块天线)。RFEM模块2720包括RF发送器模块2740，该RF发送器模块2740耦合到天线切换模块2722并且被配置为向天线切换模块2722提供天线发送信号TXin。另外，RFEM模块2720包括RF接收器模块2730，该RF接收器模块2730耦合到天线切换模块2722并且被配置为从天线切换模块2722接收天线接收信号RXin。
RF发送器模块2740和RF接收器模块2730耦合到被配置用于数据抽取、插补和用于向基带处理器提供STEP接口的电路2723。电路2723向RF发送器模块2740提供通过STEP接口接收的I/Q基带发送信号并且通过STEP接口向基带处理器发送包含反馈信息和/或关于有效载荷接收信号的信息的基带接收数据信号。
RF发送器模块2740包括用于将I/Q基带发送信号转换成模拟I/Q基带发送信号的数字到模拟转换器2747和用于对模拟I/Q基带发送信号进行低通滤波的低通滤波器2746。另外，RF发送器模块2740包括混频器2745，用于对经滤波的模拟I/Q基带发送信号与由RFEM模块2720的合成器2724提供的本地振荡器信号进行混频以生成高频发送信号。高频发送信号被RF发送器模块2740的RF放大器2712放大以生成放大的高频发送信号。放大的高频发送信号被提供给多个天线信号发送路径，每个天线信号发送路径包括可调整移相器2743、功率放大器2742和功率放大器输出功率耦合器2741(例如用于波束成形)。
RF接收器模块2730包括用于多个天线信号接收路径中的每个天线信号接收路径的功率放大器2731和可调整移相器2730。另外，RF接收器模块2730包括组合器2734，该组合器2734被配置为在多个天线接收信号经过功率放大器2731和可调整移相器2730之后将其组合以向RF接收器模块2730的RF放大器2735(例如低噪声放大器LNA)提供高频接收信号。RF放大器2735向RF接收器模块2730的复用器2736的第一输入提供放大高频接收信号。另外，功率放大器输出功率耦合器2741可向复用器2736的一个或多个另外输入提供一个或多个高频反馈信号2725。复用器2736将放大的高频接收信号或者高频反馈信号2725提供给RF接收器模块2730的I/Q混频器2737。I/Q混频器2737被配置为将复用器的输出信号与由合成器2724提供的本地振荡器信号混频以生成I/Q基带信号。I/Q基带信号被RF接收器模块2730的低通滤波器2738滤波并且被RF接收器模块2730的模拟到数字转换器2739转换成数字I/Q基带信号。电路2723基于数字I/Q基带信号生成基带接收数据信号。
图27c可以是使用RX STEP通道的STEP上的实时TX DPD的示例。例如，实现了具有通过STEP互连的实时回送的无线电头端(RH)。可实现相控阵列系统并且可利用功率耦合器来对PA的输出(例如5G或WiGig)采样。采样的数据可通过特殊连接(例如耦合器反馈)被传递到RX部分。这可以是从耦合器传递组合功率的单条线路或者被传递到MUX的多条线路。RX路径上的MUX可选择RX信号(在RX模式中)或者耦合器反馈(在DPD回送模式中)。DPD反馈信号可通过STEP被实时传递到MAC/BB模块。
上变频和下变频可在一步中完成(从RF到BB或者BB到RF)。可替换地，可使用IF(中频)，意思是RF到IF再到BB以及BB到IF再到RF。
例如，通过STEP的回送可只被用于MAC中的DPD所需要的数据的计算(例如该数据可以是多项式校正的系数和/或查找表(look up table，LUT)数据)并且DPD机制可在RFEM本身上。
联系上文描述的一个或多个示例提及RFEM模块2720的更多细节和方面。RFEM模块2720可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图27d根据示例示出了基带处理器的框图。基带处理器2750包括时间编码的接收器电路2752，该时间编码的接收器电路2752被配置为确定接收到的基带接收数据信号2751中的第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)和第一类型的第三信号边缘(第n+2信号边缘)的序列。时间编码的接收器电路2752被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一基带接收数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二基带接收数据。另外，基带处理器2750包括基带处理电路2754，该基带处理电路2754被配置为基于第一基带接收数据和第二基带接收数据为基带发送信号确定预失真设置2755。
基带处理器可通过与射频收发器模块的快速互连接收反馈信息，从而使得基带处理器可能够实时调整预失真设置。
接收到的基带接收数据信号2751可基于由功率放大器为发送到外部接收器(例如基站的或者另一移动设备的外部接收器)生成的放大的高频发送信号所引起的反馈接收信号。接收到的基带接收数据信号2751可以是联系图27b描述的基带接收数据信号。第一基带接收数据和第二基带接收数据可包含关于反馈接收信号的信息。
基带处理器2750还可包括被配置为生成基带发送数据信号的时间编码的发送器电路。基带发送数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一基带发送数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二基带发送数据相对应的第二时间段。基带发送数据信号可以是基带发送信号的时间编码版本。基带发送信号可被基带处理器2750基于所确定的预失真设置来预失真，或者所确定的预失真设置或所确定的预失真设置的预失真参数可被基带发送数据信号包含以被射频收发器模块用于基带发送信号的预失真。
所确定的预失真设置和/或所确定的预失真设置的预失真参数可被存储在查找表LUT中以用于基带发送信号的后来和/或连续和/或重复预失真。
联系上文描述的一个或多个示例提及基带处理器2750的更多细节和方面。基带处理器2750可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及一种无线收发器设备，该无线收发器设备包括如联系图27b描述的用于生成放大的高频发送信号的装置和/或如联系图27d描述的基带处理器。该无线收发器设备可以是移动设备(例如移动电话或膝上型电脑)的一部分。
图27e示出了用于生成放大的高频发送信号的方法的流程图。该方法2760包括基于基带发送信号提供2762放大的高频发送信号并且由时间编码的发送器电路生成2764基带接收数据信号。基带接收数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要被发送到时间编码的接收器电路的第一基带接收数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要被发送到时间编码的接收器电路的第二基带接收数据相对应的第二时间段。第一基带接收数据和第二基带接收数据包含反馈信息。
联系上文描述的一个或多个示例提及方法2760的更多细节和方面。方法2760可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图27f示出了用于确定预失真设置的方法的流程图。方法2770包括确定2772由时间编码的接收器电路接收的基带接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法2770包括基于第一信号边缘和第二信号边缘之间的第一时间段确定2774第一基带接收数据并且基于第二信号边缘和第三信号边缘之间的第二时间段确定2776第二基带接收数据。此外，方法2770包括基于第一基带接收数据和第二基带接收数据为基带发送信号确定2778预失真设置。
联系上文描述的一个或多个示例提及方法2770的更多细节和方面。方法2770可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
如前所述，STEP协议可使能高操作(数据、符号)速率下的同类最佳功率消耗。当降低传输链路上的数据速率时，应当维持每比特的低功率消耗(例如1或2pJ/比特)。在低数据速率下，发送器的数字电路(例如以CMOS技术实现)(几乎)不消耗功率，但发送器的模拟电路传统上消耗与高数据速率几乎相同的功率。
为了降低例如待机模式中或者传输突发之间的功率消耗，关断模拟电路可以是一个选项。然而，关断模拟电路传统上导致长唤醒时间并且因此导致增大的系统时延。具体地，发送器的提供振荡信号来生成数据信号的频率合成器当被以传统方式操作时组合高功率消耗和慢唤醒时间。
在下文中，联系图28a至28d描述可在不(显著)增大系统时延的情况下使能低功率下的合成器操作和合成器断电的电路。
图28a图示了发送器2800的示例。发送器2800包括用于生成时钟(振荡)信号2812的合成器电路2810(例如时钟信号2812的频率可高于8GHz)。另外，发送器2800包括用于利用时钟信号2812生成数据信号2801的装置2820。
合成器电路2810包括被配置为响应于操控信号2813生成时钟信号2812的受控振荡器2811(例如数字控制振荡器DCO，或者压控振荡器VCO)。合成器电路2810还包括被配置为基于时钟信号2812来控制(生成)操控信号2813的闭环控制电路2814。闭环控制电路2814可例如包括相位检测器(例如TDC)，用于将时钟信号2812或者(从时钟信号2812得出的信号)的相位与参考信号相比较来控制(生成)操控信号2813。另外，闭环控制电路2814可包括环路滤波器和/或分频器，用于对时钟信号2812进行分频和将分频的时钟信号提供给相位检测器。例如，合成器电路2810可以是PLL(例如模拟PLL、APLL，或者数字PLL、DPLL)。
合成器电路2810被配置为在其中闭环控制电路2814非活跃的第一模式中或者其中闭环控制电路2814活跃的第二模式中操作(可操作)。第一模式可被理解为受控振荡器2811的自由运行模式。合成器电路2810在第一时间段期间在第一模式中操作并且在第二时间段期间在第二模式中操作。
合成器电路2810的功率消耗在第一模式中与第二模式相比降低了，因为闭环控制电路2814不活跃。因此，在第二模式中操作合成器电路2810可允许节省功率，其折衷是增大的频率误差(例如远大于100ppm)。
通过将合成器电路2810从第一模式切换回到第二模式，可补偿频率误差。例如，发送器2800还可包括控制电路2830，该控制电路2830被配置为在满足预定条件的情况下将合成器电路从第一模式切换到第二模式。预定条件可例如是温度变化(例如由温度检测器或传感器测量到)和预定时间段的逝去(例如由定时器确定)中的至少一者。换言之，合成器电路2810可在“开环”中操作(即只有受控振荡器2811活跃)，并且不时地(例如由温度变化或定时器触发)合成器电路2810可重锁定并且校正由开环操作产生的频率漂移。
例如，此操作模式可被用于当按完全数据速率(即完全吞吐量)操作时的根据STEP协议的发送器。
假设八个符号(即每个信号边缘三个比特)被用于根据STEP协议发送数据，则图28b图示了符号0至7的每一者的定时误差。对于受控振荡器2811的不同频率误差图示了每个符号的定时误差。在图28b的示例中，假设时钟信号具有12GHz的标称频率。从图28b可以看出，每个符号的定时误差随着受控振荡器2811的频率误差而增大。例如，对于40MHz(即±3300ppm)的频率误差，最大定时误差是0.55ps。每个符号的小定时误差说明系统展现出对频率误差的高免疫力(假设关联到符号0至7的时间段各自相差15ps)。
通过依据预定的触发事件重锁定合成器电路2810，可以补偿频率漂移。系统对频率误差的高免疫力可允许大多数时间在第一模式中运行合成器电路2810。换言之，第一时间段可长于第二时间段。例如，第一时间段可以是第二时间段的至少两倍或者三倍那么长。
为了生成数据信号2801，用于生成数据信号2801的装置2820可包括处理电路(例如DTC；未图示)，该处理电路被配置为将数据信号2801生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。如上所述，除了其他时间编码通信协议以外，发送器2800还可用于根据STEP协议的通信。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成数据信号2801的装置2820可包括被配置为将数据信号2801输出到传输链路(未图示)的输出接口电路(未图示)。
发送器2800在一些示例中也可被配置为以差分方式将数据输出到传输链路。也就是说，处理电路还可被配置为生成相对于数据信号2801反相的第二数据信号。另外，输出接口电路可被配置为将第二数据信号输出到传输链路。
在图28c中图示了另一发送器2850。发送器2850包括用于生成时钟信号2862的合成器电路2860(例如时钟信号的频率可高于8GHz)和用于生成数据信号2851的装置2870。
合成器电路2860包括被配置为响应于操控信号2863生成时钟信号2862的受控振荡器2861(例如DCO或者VCO)。另外，合成器电路2860包括被配置为基于时钟信号2861来控制(生成)操控信号2863的闭环控制电路2864。闭环控制电路2864可像上文联系图28a描述的闭环控制电路2814那样实现。
在合成器电路2860被激活之后的第一时间段期间，合成器电路2860在第一模式中操作，在该第一模式中闭环控制电路2864未被锁定。在第一时间段之后，合成器电路2860在第二模式中操作，在该第二模式中闭环控制电路2864被锁定。换言之，在将合成器电路2860加电之后，闭环控制电路2864需要一些时间来稳定。电路的稳定性描述了电路的响应在被扰动之后返回到零的倾向。稳定电路的响应在被扰动之后立即返回到零，而不稳定电路的响应可能要花更多时间才返回到零。
在图28d的上部中示意性图示了合成器电路2860的稳定性。在图28d的示例中，DPLL被用于合成器电路2860。图28d的上部图示了时钟信号2862的频率的时间进程2841。合成器电路2860最初被解除激活并且在时间T0被激活。在初始稳定化阶段之后(例如持续时间小于100ns)，合成器电路2860在时间T1具有用于受控振荡器2861的初始准确设置。例如，发送器2850可包括用于存储操控信号的存储器2880，并且合成器电路2860可被配置为在激活后使用存储的操控信号。因此，时钟信号2861的初始频率误差可相当小。从图28d的上部可以看出，直到闭环控制电路2864在时间T2被锁定为止，即直到时钟信号2861的频率稳定为止，合成器电路2860要花更多的一些时间。
用于生成数据信号2851的装置2870在第二时间段期间(其中时钟信号2861的频率稳定)并且在第一时间段期间(其中时钟信号2861的频率尚未稳定)使用合成器电路2860的时钟信号2862。
在例如待机模式中或者在传输突发之间将合成器电路2860断电可允许(显著)降低发送器2850的功率消耗。不仅使用稳定的时钟信号而且使用最初不稳定的时钟信号来生成数据信号2851可允许(显著)减少合成器电路2860的有效唤醒时间并且因此减少发送器2850的有效唤醒时间。
为了对初始不稳定的时钟信号2861进行补偿，用于生成数据信号2851的装置2870可被配置为在第一时间段期间使用第一调制方案，并且在第二时间段期间使用第二调制方案。第一调制方案比第二调制方案更鲁棒。例如，与第二时间段相比，在第一时间段期间减少数目的比特可被编码到信号边缘。
在图28d的下部图示了数据信号2851的数据速率的时间进程2842。在合成器电路2860被解除激活的同时并且在初始稳定化阶段期间，不生成数据信号2851，即数据信号2851的数据速率在这些时间段期间实际上是零。在闭环控制电路2864在从时间T1到时间T2的时间段中锁定的同时，装置2870已经使用不稳定的时钟信号2861来生成数据信号2851。如所述，装置2870在此时间期间可能已经以完全(最大)数据速率生成数据信号2851。由于不稳定的时钟信号2861的频率误差，与从时间T2起的正常操作(使用稳定时钟信号2861)相比，数据信号2851包括更多误差(由信号的更低BER指示)。如上所述，由于不稳定的时钟信号2861引起的数据信号2851中的额外误差可至少部分通过在第一时间段期间使用不同的调制方案来补偿。
用于生成数据信号2851的装置2870可如上文对于装置2820描述那样来实现。换言之，用于生成数据信号2851的装置2870可包括处理电路(例如DTC；未图示)，该处理电路被配置为将数据信号2851生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。如上所述，除了其他时间编码通信协议以外，发送器2850还可用于根据STEP协议的通信。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成数据信号2851的装置2870可包括被配置为将数据信号2851输出到传输链路(未图示)的输出接口电路(未图示)。
发送器2850在一些示例中也可被配置为以差分方式将数据输出到传输链路。也就是说，处理电路还可被配置为生成相对于数据信号2851反相的第二数据信号。另外，输出接口电路可被配置为将第二数据信号输出到传输链路。
根据STEP协议的发送器2850的操作可被总结如下。在正常操作模式中(即在高数据速率下)，STEP合成器2860可被锁定以使得时钟信号2862的频率误差是最低限度的。当切换到待机模式时(例如系统没有在发送或接收，但其为快速激活而待机)，合成器2860被断电(而其电源，例如LDO稳压器，保持活跃)。这可显著降低待机模式中的功率消耗。当系统从待机模式转移到活跃模式时，STEP接口/发送器(处于完全数据速率)被激活并且合成器也被激活。一旦合成器电路2860内的受控振荡器2861(例如DCO或VCO)开始振荡，STEP接口就在非常短的时间(小于100ns)之后开始发送和接收，虽然合成器2860可能尚未稳定(如图28d中所示)。为了限制频率误差，受控振荡器2861可被设计成使得振荡器子频带较小(例如～80MHz)。在关断受控振荡器2861之前，子频带和频率控制字(即操控信号2863)可被保持(例如存储在存储器2880中)并且一旦受控振荡器2861被激活就被使用，这可导致较小的初始频率误差(例如～10-20MHz)。
简言之，上述示例中的一些涉及能够与闭环和开环合成器一起工作的STEP互连系统。一些示例涉及能够在合成器收敛的同时在短时间中(例如小于100ns)从待机转到完全速率的STEP互连系统。另外的示例涉及具有DCO校准和激活的STEP系统，用于实现最低限度初始频率误差。其他示例涉及使用“开环”合成器(在以完全/高数据速率工作的同时)并且能够通过“闭合环”来校正漂移误差的STEP系统。对于闭合环的触发可例如由温度检测器或定时器生成。
设备的不同组件处的时钟生成或者不同组件之间的时钟同步可以是想要的或者必要的。
例如，基于像锁相环PLL、合成器、数字PLL、延迟线锁定环DLL之类的系统的准确频率生成使用参考频率(例如由晶体振荡器生成)。
例如，上述频率生成系统可被集成在通信收发器中(例如WiFi、5G、LTE等等)生成本地振荡器LO信号或者集成在像服务器之类的计算系统中，生成数字设备的时钟CLK。
可能希望将参考信号fref馈送到系统的多个点。这个参考信号fref分发可通过使用STEP接口来植入。经由STEP连接的任何设备可从STEP互连提取fref。在系统中可只需要单个晶体振荡器XTAL(或者只需要几个XTAL)，这可降低大小和成本。可以使能连接到STEP的所有模块之间的同步(例如用于MIMO和BF)。另外，参考信号fref对平台噪声源的高噪声免疫力可以是可实现的。
可以有两个其他方法，它们是通过印刷电路板PCB路由fref或者将多个XTAL(晶体振荡器)放置在频率生成系统附近。然而，通过PCB路由fref可导致fref质量的劣化。在收发器中，其可增大TX&RX相位噪声(PN)，从而降低TX&RX误差向量幅值EVM。在单个系统中使用多个XTAL可增大成本和大小。另外，在MIMO和波束成形(BF)系统中，可存在对于不同收发器之间的同步的需要，这在每一者具有其自己的XTAL时可能是无法实现的。
一些示例涉及通过STEP接口连接的不同模块之间的时钟同步。例如，STEP是基于脉冲宽度调制(PWM)的，从而速率是数据相关的。从而，可能无法直接从STEP数据(例如从有效载荷数据符号的边缘)提取参考信号fref。为了通过STEP传递参考信号，参考信号可作为通过STEP传输的数据的一部分被调制(例如通过使用时钟分发符号和可变缓冲区符号)。为了克服STEP的PWM性质并且确保参考信号指示在恒定的时间出现，可以使用具有两个符号(例如时钟分发符号和可变缓冲区符号)的额外定界符。第一符号可以是自适应缓冲区，通过增大或减小缓冲区的长度，所需要的时间可被补偿，从而使得第二符号(例如参考符号或时钟分发符号)可在想要的定时出现。例如，可以实现用于无线电头端RH或其他外部模块的通过STEP协议的时钟CLK同步。
图29a根据示例示出了用于生成数据信号的装置的框图。装置2900包括被配置为生成数据信号的处理电路2902。数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与根据通信协议要发送的第一非有效载荷数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘相隔与根据通信协议要发送的第二非有效载荷数据符号相对应的第二时间段。第一时间段和/或第二时间段长于通信协议的任何有效载荷数据符号的时间段。另外，第一非有效载荷数据符号和第二非有效载荷数据符号之一是(第一)可变缓冲区符号并且第一非有效载荷数据符号和第二非有效载荷数据符号中的另一者是(第一)时钟分发符号。此外，装置2900包括被配置为输出数据信号的输出接口2902。
由于与可变缓冲区符号和时钟分发符号相对应的数据信号内的边缘的生成，数据信号内的边缘可与装置的参考信号或时钟信号的边缘同步并且可使能接收器处的时钟恢复。这样，接收器处的参考信号生成器(例如晶体振荡器)的实现可以是不必要的。
处理电路2902可被配置为选择可变缓冲区符号的时间段的长度以使得可变缓冲区符号的时间段的边缘和/或时钟分发符号的时间段的边缘对应于装置2900的参考信号(例如参考振荡器信号或参考时钟信号)的边缘。
可变缓冲区符号可用于使得处理电路2902能够在与参考信号的边缘相对应的时间生成信号边缘。可变缓冲区符号的长度对于时钟分发符号的不同传输可以变动以便将可变缓冲区符号的时间段的边缘和/或时钟分发符号的时间段的边缘同步到参考信号的边缘。时钟分发符号对于使用的通信协议的符号可具有独特长度(例如独特的定界符长度)。这样，接收器可能够检测时钟分发符号并且可将时钟或振荡器信号与时钟分发符号的定时同步。
非有效载荷数据符号可以是具有与用于发送有效载荷数据的通信协议的每个数据符号不同的时间长度的符号。非有效载荷数据符号例如可用于发送控制信息、状态信息或时钟信息。例如，第一和第二非有效载荷数据符号可以是定界符符号。例如，可变缓冲区符号和时钟分发符号是非有效载荷数据符号(例如定界符符号)。例如，可变缓冲区符号的时间段和/或时钟分发符号的时间段长于通信协议的任何有效载荷数据符号的时间段。
第一非有效载荷数据符号可以是可变缓冲区符号并且第二非有效载荷数据符号可以是时钟分发符号，或者反之。例如，可变缓冲区符号具有开始边缘和结束边缘并且时钟分发符号具有开始边缘和结束边缘。如果可变缓冲区符号在时钟分发符号之前被发送，则可变缓冲区符号的结束边缘等于时钟分发符号的开始边缘，如图29b中所示。图29b示出了可变缓冲区符号2910(标注为缓冲区)和时钟分发符号2904(标注为参考)。在此示例中，时钟分发符号的开始边缘或结束边缘可与装置2900的参考信号的边缘同步。可替换地，如果可变缓冲区符号在时钟分发符号之后被发送，则可变缓冲区符号的开始边缘等于时钟分发符号的结束边缘。在此情况下，可变缓冲区符号的结束边缘可与装置2900的参考信号的边缘同步。
处理电路2902可被配置为反复地(例如在周期性的、非周期性的、预定的或者随机的时间)发送可变缓冲区符号和时钟分发符号。例如，时钟信号可按恒定的速率/频率被生成或者被生成为扩频信号，使得TX和RX知道扩频序列，从而允许RX提取时钟信号。例如，基本操作可在没有扩频的情况下起作用并且所有时钟分发符号以已知的恒定速率出现(这可导致频谱发射)。可替换地，在“扩频”操作期间，可只使用来自基本操作的时钟分发符号的一部分。速率和地点(例如何时使用钟控信号)可以是“随机的”(例如根据预定的伪随机二进制序列PRBS序列)。因此，如果钟控符号出现，则其可在正确的定时，但可能没有钟控符号出现的恒定速率。在RX侧，时钟可被时钟恢复机制提取。
接收器可能够基于反复发送的可变缓冲区符号和时钟分发符号来生成或同步时钟信号或者接收器的本地振荡器信号。取决于装置2900的参考信号的频率和/或在接收器处要同步的参考信号的频率，时钟分发符号可以被更频繁或更不频繁地发送。例如，如果高频参考信号(例如大于10GHz的频率)可被使用，则时钟分发符号在数据信号内可按至少1GHz的频率出现。
例如，处理电路2902可被配置为生成包括可变缓冲区符号和时钟分发符号的重复对的数据信号。另外，处理电路2902可被配置为生成在可变缓冲区符号和时钟分发符号的对之间包括数据符号(例如有效载荷数据符号)的数据信号。处理电路2902可被配置为基于参考时钟信号或参考振荡器信号生成数据信号内的时钟分发符号。处理电路2902可被配置为生成可变缓冲区符号的时间段，以使得时钟分发符号和/或可变缓冲区符号的上升边缘或下降边缘对应于参考时钟信号或参考振荡器信号的边缘。
例如，处理电路2902可被配置为生成包括第四信号边缘(第m信号边缘)、第五信号边缘(第m+1信号边缘)、和第六信号边缘(第m+2信号边缘)的序列的数据信号。第四信号边缘和第五信号边缘可相隔与根据通信协议要发送的第三非有效载荷数据符号相对应的第三时间段。另外，第五信号边缘和第六信号边缘可相隔与根据通信协议要发送的第四非有效载荷数据符号相对应的第四时间段。例如，第三时间段和/或第四时间段长于通信协议的任何有效载荷数据符号的时间段。第三非有效载荷数据符号和第四非有效载荷数据符号之一可以是第二可变缓冲区符号，并且第三非有效载荷数据符号和第四非有效载荷数据符号中的另一者可以是第二时钟分发符号。
例如，可在第一时钟分发符号和第二时钟分发符号之间传输有效载荷数据，使得数据信号内的信号边缘在有效载荷数据的传输期间不与参考信号同步。有效载荷数据可作为如上文或下文联系STEP连接的一个或多个示例描述的时间编码数据符号被发送。第二可变缓冲区符号和/或第二时钟分发符号的边缘之一可通过相应地选择第二可变缓冲区符号的长度而与参考信号的边缘同步。因此，在大多数情况下，两个相继可变缓冲区符号的长度可与彼此不同例如，(第一)可变缓冲区符号的时间段可不同于第二可变缓冲区符号的时间段。
与可变缓冲区符号的时间长度不同，时钟分发符号的时间长度可保持恒定，使得接收器可检测时钟分发符号。例如，(第一)时钟分发符号的时间段等于第二时钟分发符号的时间段。
处理电路2902可被配置为生成数据信号以使得有效载荷数据根据上文或下文描述的STEP协议在时钟分发符号之间被发送。提出的时钟分发符号和可变缓冲区符号可以是上文或下文描述的STEP连接或STEP接口的一个或多个示例的可选特征。
可以在低频(例如1MHz–100MHz)和高频参考(例如大于1GHz)之间进行区分。通常，频率生成模块(例如数字锁相环DPLL)使用低频参考。在STEP接口上使用高频参考(或者任何其他种类的参考连接)的原因可以是耦合参考的任何噪声可在链路的另一端被衰减(例如在将高参考分频到想要的频率之后)。
例如，为了通过STEP接口传递低频参考，fref CLK符号(例如可变缓冲区符号和时钟分发符号)补偿基本传输单元BTU速率和BTU的期望平均速率之间的差异。例如，在STEP中，可以使用“速率控制”机制，其翻转每个BTU的极性以便如上文或下文联系一个或多个示例所描述维持STEP上的恒定平均速率。因此，在偶数数目的BTU上，期望BTU速率和实际BTU速率之间的有限定时误差可发生。此差异可被缓冲器符号所补偿。
图29c示出了具有参考信号的低参考频率的STEP定时的示例。例如，参考信号可由具有大于1MHz和/或小于100MHz的频率的晶体振荡器生成。每个Fref CLK符号(参考信号时钟符号)包括可变缓冲区符号2910和时钟分发符号2912。例如，参考信号具有周期长度Tfref_LOW并且可变缓冲区符号2910的长度Tbuffer被选择成使得第一时钟分发符号的结束边缘与接下来的第二时钟分发符号的结束边缘相隔参考信号的周期长度Tfref_LOW。例如，可变缓冲区符号的时间段最多等于定界符时间段加上通信协议的基本传输单元的最大时间长度。可变缓冲区符号的时间段和时钟分发符号的时间段的总和可低于基本传输单元的最大时间长度。
在图29c的示例中，两个Fref CLK符号之间的时间足以在其间传输四个BTU，但任何其他数目(例如偶数)的BTU也是可能的。
例如，为了通过STEP传递高频参考，参考指示可在更短的时间被插入并且操作可在STEP符号上而不是BTU上进行。fref CLK符号可补偿符号速率和符号的期望平均速率之间的时间差异。
图29d示出了具有参考信号的高参考频率的STEP定时的示例。例如，参考信号可具有大于100MHz和/或小于20GHz的频率。每个fref CLK符号(参考信号时钟符号)包括可变缓冲区符号2910和时钟分发符号2912。例如，参考信号具有周期长度Tfref_HIGH并且可变缓冲区符号2910的长度Tbuffer被选择成使得第一时钟分发符号的结束边缘与接下来的第二时钟分发符号的结束边缘相隔参考信号的周期长度Tfref_HIGH。例如，可变缓冲区符号的时间段最多等于定界符时间段加上在两个相继时钟分发符号之间要发送的数据符号的最大时间长度和最小时间长度之间的差异。
一些示例可确保由STEP连接的所有模块之间的参考同步。
联系上文描述的一个或多个示例提及装置2900的更多细节和方面。装置2900可包括与上文或下文描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图29e根据示例示出了用于对数据信号进行解码的装置的框图。装置2920包括处理电路2922，该处理电路2922被配置为确定第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。另外，装置2920包括解调电路2924，该解调电路2924被配置为基于第一信号边缘和第二信号边缘之间的第一时间段检测第一非有效载荷数据符号。此外，解调电路2924被配置为基于第二信号边缘和第三信号边缘之间的第二时间段检测第二非有效载荷数据符号。第一时间段和/或第二时间段长于通信协议的任何有效载荷数据符号的时间段。另外，第一非有效载荷数据符号和第二非有效载荷数据符号之一是可变缓冲区符号，并且第一非有效载荷数据符号和第二非有效载荷数据符号中的另一者是时钟分发符号。
由于对可变缓冲区符号和时钟分发符号的接收，具有装置2920的设备可能够基于可变缓冲区符号和时钟分发符号生成参考时钟信号或者参考振荡器信号。这样，接收器设备处的参考信号生成器(例如晶体振荡器)的实现可以是可避免的。
处理电路2922可包括时间到数字转换器，该时间到数字转换器被配置为输出与第一信号边缘和第二信号边缘之间的第一时间段相对应的第一数字值和与第二信号边缘和第三信号边缘之间的第二时间段相对应的第二数字值。解调电路2924可基于由时间到数字转换器输出的数字值确定数据信号内的第一非有效载荷数据符号和/或第二非有效载荷数据符号。处理电路2922和/或解调电路2924的更多细节和/或可选特征在上文或下文针对STEP接收器的一个或多个示例来描述。
处理电路2922还可被配置为确定数据信号中的第四信号边缘(第m信号边缘)、第五信号边缘(第m+1信号边缘)、和第六信号边缘(第m+2信号边缘)的序列。解调电路2924可被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来检测第三非有效载荷数据符号，并且被配置为基于第五信号边缘和第六信号边缘之间的第四时间段来检测第四非有效载荷数据符号。例如，第三时间段或第四时间段长于通信协议的任何有效载荷数据符号的时间段。第三非有效载荷数据符号和第四非有效载荷数据符号之一可以是第二可变缓冲区符号并且第三非有效载荷数据符号和第四非有效载荷数据符号中的另一者可以是第二时钟分发符号。
数据信号可包括可变缓冲区符号和时钟分发符号的重复对以及可变缓冲区符号和时钟分发符号的对之间的数据符号。
例如，解调电路2924可被配置为基于数据信号内的时钟分发符号生成参考时钟信号。例如，要生成或者要同步的参考时钟信号的每个下降或上升边缘或者边缘的预定序列(例如每两个、每三个或者每四个上升或下降边缘)可被同步到可变缓冲区符号和/或时钟分发符号的开始边缘或结束边缘。例如，时钟分发符号或可变缓冲区符号的上升边缘或下降边缘对应于参考时钟信号的边缘。
装置2920还可包括被配置为基于参考时钟信号生成本地时钟信号和/或本地振荡器信号的时钟生成电路和/或振荡器电路。例如，参考时钟信号的频率可低于本地时钟信号和/或本地振荡器信号的频率。
装置2920还可包括分频器并且解调电路2924可被配置为基于数据信号内的时钟分发符号来生成中间时钟信号。分频器可被配置为基于中间时钟信号来提供参考时钟信号。例如，中间时钟信号可包括大于100MHz的频率(例如如联系图29d所描述)。
联系上文描述的一个或多个示例提及装置2920的更多细节和方面。装置2920可包括与上文或下文描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图29f根据示例示出了STEP系统2948和高参考提取(例如如联系图29d所描述)的框图。在此示例中，用于生成数据信号的装置包括数字到时间转换器DTC 2930(例如用于生成数据信号的装置的处理电路)，该DTC 2930耦合到发送TX驱动器2932(例如用于生成数据信号的装置的输出接口)并且耦合到数字锁相环2934(例如STEP DPLL)。数字锁相环2934生成参考振荡器信号fvco(例如具有12GHz的频率)。
发送TX驱动器2932通过传输线2936(链路)连接到用于对数据信号进行解码的装置的接收RX驱动器2942。用于对数据信号进行解码的装置还包括时间到数字转换器TDC2940(例如用于对数据信号进行解码的装置的处理电路)、分频器2944(DIV N)和数字锁相环2946(DPLL)。
发送TX驱动器2932可向接收RX驱动器2942发送具有可变缓冲区符号和时钟分发符号的数据信号。时间到数字转换器TDC 2940和/或包括时间到数字转换器TDC 2940的处理电路可向分频器2944提供中间时钟信号或者中间振荡器信号fref_high。中间时钟信号或者中间振荡器信号fref_high包括基于可变缓冲区符号和时钟分发符号的信号边缘。分频器2944按因子N(例如整数)对中间时钟信号或中间振荡器信号fref_high的频率进行分频并且向数字锁相环2946输出参考时钟信号或参考振荡器信号fref。用于对数据信号进行解码的装置的数字锁相环2946可基于参考时钟信号或参考振荡器信号fref生成本地时钟信号或本地振荡器信号。
例如，在TX侧：
STEP DPLL fvco＝12GHz，100KHz下的噪声＝-110dBc/Hz
fREF_HIGH＝600MHz->100KHz下的噪声＝-110-20log(20)＝-136dBc/Hz
例如，在RX侧：
TDC检测CLK符号并且生成恢复的fREF_HIGH
fREF_HIGH被进行N＝10分频->fref＝60MHz，100KHz下的噪声＝-156dBc/Hz
所有的系统噪声和链路噪声也可被分频器衰减20dB。
联系上文描述的一个或多个示例提及STEP系统2948的更多细节和方面。STEP系统2948可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及一种无线收发器，该无线收发器包括用于对数据信号进行解码的装置和上变频电路，该上变频电路被配置为基于基带发送信号和基于可变缓冲区符号和时钟分发符号生成的本地振荡器信号来生成高频发送信号。用于对数据信号进行解码的装置可根据上文描述(例如联系图29a-29f描述)的示例中的一个或多个来实现。
一些示例涉及一种包括用于生成数据信号的装置的基带处理器。用于生成数据信号的装置可根据上文描述(例如联系图29a-29f描述)的示例中的一个或多个来实现。
图29g根据示例示出了移动设备的框图。移动设备2960包括用于生成数据信号的装置(例如联系图29a描述)和用于对数据信号进行解码的装置(例如联系图29e描述)。
例如，移动设备包括基带处理器2950(基带集成电路BB-IC)，该基带处理器2950包括用于生成数据信号的装置。另外，移动设备包括一个、两个或更多个射频RF收发器2952，其中每一者包括用于对数据信号进行解码的装置。射频RF收发器2952可通过STEP连接来连接到基带处理器2950。
另外，移动设备2960可包括功率管理单元2956(例如xPMU)，该功率管理单元2956被配置为向基带处理器2950提供供给电压(DC电压)以及通过高功率直流DC线路向射频RF收发器2952提供用于模拟部分的供给电压(DC/DC模拟)和用于数字部分的供给电压(DC/DC数字)。
联系上文描述的一个或多个示例提及移动设备2960的更多细节和方面。移动设备2960可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图29h根据示例示出了用于生成数据信号的方法的流程图。方法2980包括生成2982数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与根据通信协议要发送的第一非有效载荷数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与根据通信协议要发送的第二非有效载荷数据符号相对应的第二时间段。另外，第一时间段和/或第二时间段长于通信协议的任何有效载荷数据符号的时间段。第一非有效载荷数据符号和第二非有效载荷数据符号之一是可变缓冲区符号，并且第一非有效载荷数据符号和第二非有效载荷数据符号中的另一者是时钟分发符号。另外，方法2980包括输出2984数据信号。
联系上文描述的一个或多个示例提及方法2980的更多细节和方面。方法2980可包括与上文或下文描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图29i根据示例示出了用于对数据信号进行解码的方法的流程图。方法2990包括确定2992数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法2990包括基于第一信号边缘和第二信号边缘之间的第一时间段检测2994第一非有效载荷数据符号并且基于第二信号边缘和第三信号边缘之间的第二时间段检测2996第二非有效载荷数据符号。另外，第一时间段或第二时间段长于通信协议的任何有效载荷数据符号的时间段。第一非有效载荷数据符号和第二非有效载荷数据符号之一是可变缓冲区符号并且第一非有效载荷数据符号和第二非有效载荷数据符号中的另一者是时钟分发符号。
联系上文描述的一个或多个示例提及方法2990的更多细节和方面。方法2990可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例除了STEP连接的脉冲宽度调制以外还涉及幅度调制的实现。STEP接口可能已经具有数G比特/秒的容量，但可能希望进一步增大比特率。STEP连接可使用脉冲幅度调制PAMx来增大比特率。
例如，更多比特可被编码在幅度上(例如通过使用PAM3或更高可编码2个或更多个比特)。增大幅度的数目可导致对信道反射和/或ISI(符号间干扰——例如先前发送的符号之一可影响接下来发送的符号)的更高暴露，但比特率可被增大。
例如，每个相位可生成4个比特，而不是像具有3个时间编码比特的数据符号的示例那样的3个比特。可替换地，可以提出允许2个符号来生成8或9个比特(例如一个符号不生成4个比特)，或者一个符号来生成甚至5个或更多个比特的选项。
例如，STEP可通过使用差分信令(例如在图30f中示出)应用相位调制来编码比特(例如在信号的上升/下降上编码3个比特)。相位下降或上升可以是符号。替换地或者额外地，STEP可使用相同的方案，但取代差分信号，3个代码可被分开用在每个P和N信号的幅度上并且添加额外的“幅度”选项(例如在图30f中示出)。此幅度选项可允许添加单个比特/符号(例如将传输的比特的数目从3比特(典型)增大到4比特)。
例如，如图30b中所示STEP可使用2级调制并且以这种方式为每个符号添加额外的单个比特(例如3到4个比特)。可替换地，如图30c中，所示STEP可使用PAM3(例如通过2符号代码的组合可添加额外的3个比特到2个符号或者达到2个符号上9个比特)。可替换地，STEP可使用PAM4(例如添加2比特/符号)。更高的PAM级别可能添加2个符号或单个符号来增大比特率。
图30a根据示例示出了用于生成数据信号的装置的框图。装置3000包括被配置为生成数据信号的处理电路3002。数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段。第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。处理电路3002被配置为对应于要发送的附加数据在第一时间段期间调制数据信号的第一信号幅度并且在第二时间段期间调制数据信号的第二信号幅度。另外，装置3000包括被配置为输出该数据信号的输出接口电路3004。
通过对脉冲宽度调制的数据信号的信号幅度进行调制，可增大数据传输的比特率。
处理电路3002可被配置为基于数据通信协议来生成数据信号。例如，根据数据通信协议要发送的第一数据符号包括第一数据和附加数据的至少一个比特并且根据数据通信协议要发送的第二数据符号包括第二数据和附加数据的至少另一比特。
数据信号在数据符号的时间段期间可具有恒定的幅度电平，但幅度电平对于不同数据符号的时间段可变化。要发送的附加数据可以是被调制到一个或多个时间编码符号上的一个或多个附加数据比特。换言之，数据符号的发送期间的数据信号的幅度可以是基于要发送的附加数据来选择的。一个或多个附加数据比特可被视为一个或多个时间编码符号的一部分或者可被添加在一个或多个时间编码符号的比特的结束或开始处。
数据信号的信号幅度可以被脉冲幅度调制。例如，数据信号可以被脉冲宽度调制和幅度调制。例如，关于附加数据的至少一个比特的信息可被调制在数据信号内的单个数据符号的幅度上(例如在图30b中示出)。或者，关于附加数据的至少一个比特的信息可被分布在第一信号幅度和第二信号幅度上(例如在图30c中示出)。在此示例中，关于附加数据的一个或多个比特的信息可被调制到数据信号内的两个或更多个数据符号上以获得改善的比特率(参见下表)。
例如，附加数据的比特可以仅由数据信号的幅度调制来发送(例如图30b和图30c)。可替换地，关于附加数据的至少一个比特的信息可以被脉冲幅度调制和时间编码。换言之，关于附加数据的至少一个比特的信息可以被编码在要发送的一个或多个数据符号的时间和幅度中。例如，比特可在时间和幅度域中被组合以获得对不同的时间和幅度状态的改善的利用。例如，三个幅度电平和时间段的三个长度可供使用，产生9个组合的状态，它们可能够编码3个比特，或者三个幅度电平可与6个或12个时间状态相组合以获得4个或5个比特。
幅度调制可以用两个不同的可能幅度电平(例如图30b)、三个不同的可能幅度电平(例如图30c)、四个不同的可能幅度电平、或者另一数目的预定可能幅度电平来进行。
例如，处理电路3002可被配置为生成数据信号，以使得数据信号的第一信号幅度大于第一幅度阈值，使得数据信号的第二信号幅度低于第一幅度阈值并且大于第二幅度阈值，并且使得数据信号在第三时间段期间包括第三信号幅度。数据信号的第三信号幅度可低于第二幅度阈值。
图30b示出了使用2个输出电平的示例(例如如果代码相位是3比特/边缘则增益33％的比特率)。为了区分两个不同的输出状态示出了单个(第一)幅度阈值3006。在此示例中，由脉冲宽度调制发送3比特并且由幅度调制发送1比特。例如，此代码对于P&N可以是平衡的，但可要求单比特比较器来检测输入电压是高于还是低于判决阈值3006。如果其高于，则其转化为1，否则其可转化为0(或者反之)。这样，额外的比特可被添加到每个代码。例如，此构思的噪声免疫力可比联系图30e-g描述的示例更好，辐射噪声也是。此外，预失真可在发送器处实现。
图30c示出了使用3个输出电平的示例(例如如果代码相位是3比特/边缘则增益50％的比特率)。第一幅度阈值3006和第二幅度阈值3008被用于区分每个时间编码符号的幅度的三个不同输出状态。例如，三个附加数据比特可分布在两个时间编码符号上。在此示例中，每个时间编码符号可提供三个幅度选项，从而使得两个符号提供9个选项，产生每2个符号3个附加比特的可能性。
例如，此代码对于P&N线可以是平衡的，但可要求2个限幅器(判决阈值限幅器)并且可生成3个比特。对于2符号时间上的3比特(例如等效于PAM3)，可生成总共多达9个代码，这可转化为额外的3比特。
利用这些限幅器，和2个符号的分组，作为示例可映射如下：
Figure BDA0002416112290002471
类似地，例如，有可能设置4个电平(例如添加2比特/符号)，这可将比特率增大约67％并且8个电平可使比特率加倍。
联系上文描述的一个或多个示例提及装置3000的更多细节和方面。装置3000可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30d根据示例示出了用于对数据信号进行解码的装置的框图。装置3010包括处理电路3012，该处理电路3012被配置为确定第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。另外，装置3010包括解调电路3014，该解调电路3014被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。另外，解调电路3014被配置为基于第一时间段期间的数据信号的第一信号幅度和第二时间段期间的数据信号的第二信号幅度确定附加数据。
数据信号可基于数据通信协议。例如，根据数据通信协议接收的第一数据符号包括第一数据和附加数据的至少一个比特并且根据数据通信协议接收的第二数据符号包括第二数据和附加数据的至少另一比特。
关于附加数据的比特的信息可与单个数据符号一起被调制(例如图30b)或者可分布在两个或更多个数据符号上(例如图30c)。例如，解调电路3014可被配置为基于第一信号幅度和第二信号幅度来确定附加数据的比特。
例如，解调电路3014可包括被配置为将数据信号的信号幅度与一个或多个幅度阈值相比较的一个或多个比较器。
例如，数据信号的第一信号幅度可大于第一幅度阈值并且数据信号的第二信号幅度可低于第一幅度阈值并且大于第二幅度阈值。另外，数据信号在第三时间段期间可包括第三信号幅度。例如，数据信号的第三信号幅度可低于第二幅度阈值。另外，解调电路3014可被配置为基于数据信号的信号幅度与第一幅度阈值、第二幅度阈值和第三幅度阈值的至少一者的比较来确定附加数据。
例如，附加数据的比特可以仅由数据信号的幅度调制来发送(例如图30b和图30c)。可替换地，关于附加数据的至少一个比特的信息可以被脉冲幅度调制和脉冲宽度调制。解调电路3014可被配置为基于第一时间段的长度并且基于第一时间段期间数据信号的第一信号幅度来确定附加数据的至少一个比特。
联系上文描述的一个或多个示例提及装置3010的更多细节和方面。装置3010可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及差分线路上的传输。在差分操作模式中，一对差分数据信号可通过一对传输线被传输。线路的差分性质可用于增益比特率(例如如果代码相位是3比特/边缘则增益比特率的33％)。
可建议使用信号的差分性质(例如为了简化在一些接下来的说明中去除了相位调制并且只针对“幅度”)。稍后可额外描述相位调制，虽然可以假设它始终都存在(例如每个符号可允许3比特或者另一数目的比特通过相位调制被发送)。发送器可能够生成实际上3个[垂直]符号输出如下：
Figure BDA0002416112290002491
作为在P线电平0和N线电平0生成符号输出0的替换，符号输出0可在P线电平1和N线电平1生成，这可改善DC补偿。
对于P线电平1和N线电平0以及P线电平1和N线电平1使用不同的输出符号可能是不可行的，因为两者的差异可以是0，从而使得接收器可能不能够区分这两个状态。
例如，时钟可被从发送器运送到接收器，从而使得线路将永不停留在相同的垂直符号。换言之，在每个给定下一符号处，P和N线可改变状态。以下是可如何编码额外比特的示例：
Figure BDA0002416112290002492
例如，P和N线在相邻符号之间永不停留在相同的设置。这样，接收器可始终能够检测边缘并且因此也可测量脉冲(负或正持续时间)。作为在一些比特条件下可移动电平的DC平衡利用此编码方案可应对另外的方面，并且放大器可被要求能够检测3个电平(-1，1，0)。
例如，P和N线可被允许更独立地变化并且这个自由度可用于编码附加的比特。在此方案中，N和P两者都可只在确定的时间(例如由时间编码符号的信号边缘给出)变化，但不一定两条线都可变化，但只是一对数据信号中的单一个。DC电平可由于编码而移动。在极端情况下，可存在这样的情况，即一个信号恒定地停留在0(持续一些时间)并且只有另一个切换。
可替换地，两个数据信号可在不同的时间改变幅度，但更快的那个可等待同步。例如，在0的情况下，静态部分可以是2(不是像图30f的示例中的7)。w可以指线路在等待另一线路跟随以使得可避免一条线路反超另一条。在下面的示例中，在前一半周期中，P对于2+3是高并且N对于2+2时间单位是低。然后N等待一个时间单位以开始与P对齐的下一半周期。在后一半周期中，P对于2+2是低并且N对于2+1时间单位是高。然后N等待一个时间单位以开始与P对齐的下一半周期。
比特：0+3 0+2
P：
Figure BDA0002416112290002501
N：
Figure BDA0002416112290002502
比特：0+2 w0+1w
这样，可发送几乎两倍那么多的比特，但由于等待时间的插入，有效数据速率可以略低于速率的两倍。
图30e根据示例示出了用于生成一对数据信号的装置的框图。装置3020包括处理电路3022，该处理电路3022被配置为生成该对数据信号中的第一数据信号。第一数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。第一数据信号在第一时间段期间包括第一信号幅度并且该对数据信号中的第二数据信号在第一时间段期间包括第二信号幅度。另外，处理电路3022被配置为基于要发送的至少一个附加数据比特选择第一信号幅度和第二信号幅度。另外，装置3020包括被配置为输出该对数据信号的输出接口电路3024。
通过对一对脉冲宽度调制的数据信号的信号幅度进行调制，可增大数据传输的比特率。
例如，与要发送的数据符号相关联的时间段的每一端可对应于该对数据信号的两个数据信号的至少一者内的相应边缘。换言之，与数据符号相关联的信号边缘可发生在该对数据信号中的第一数据信号或者第二数据信号内或者可发生在该对数据信号的第一数据信号和第二数据信号内。例如，数据符号的时间段的开始边缘可仅由第一数据信号内的边缘表示，而不由第二数据信号内的边缘表示，而数据符号的时间段的结束边缘可仅由第二数据信号内的边缘表示，而不由第一数据信号内的边缘表示，或者反之。
例如，处理电路3022可被配置为基于数据通信协议来生成该对数据信号。与要发送的数据通信协议的数据符号相关联的时间段的每个开始和每个结束可对应于该对数据信号中的至少一个数据信号的相应信号边缘。例如，第一数据信号的信号边缘和第二数据信号的信号边缘可对应于与要发送的数据符号相关联的时间段的开始和结束。例如，根据数据通信协议要发送的第一数据符号可包括第一数据和至少一个附加数据比特。
例如，处理电路3022可被配置为生成该对数据信号以使得第一数据信号和第二数据信号的总和(或差异)包括要发送的数据通信协议的每个数据符号的信号边缘。
例如，输出接口3024可被配置为将该对数据信号中的第一数据信号提供给一对信号线中的第一信号线并且将该对数据信号中的第二数据信号提供给该对信号线中的第二信号线。
例如，装置3020可被配置为在非差分操作模式和差分操作模式之间切换。例如，装置3020可被配置为在装置的差分操作模式中将该对数据信号生成为差分信号。装置3020可使用一对传输线，该对传输线在装置3020的差分操作模式中可被用于差分信号的传输，但在装置3020的非差分操作模式中可传输非差分信号。例如，处理电路3022可被配置为在装置3020的非差分操作模式中生成如上所述的该对数据信号以使得比特率在非差分操作模式中可比差分操作模式中更高。
图30f示出了用于发送以下4个字节的一对数据信号3052、3054的示例(例如每组四个比特的第一比特是以“幅度”方案编码的，而其他三个比特被编码在相位中)：01011010&00000000&11111111&01011010
如此示例中所示，每个符号可编码4个比特，3比特在时间轴中并且1比特由P&N线输出的变化来编码。在示出的示例中，数据符号的时间段具有标注为0的7时间单位的最小时间长度，随后是标注为0到7的0到7时间单位之间的数据相关时间长度(例如在图30f中：5随后是2随后是未指示的0随后是未指示的0随后是7随后是5再随后是2)。
另外，接收器RX模拟输入信号3050的示例在图30f中在该对数据信号下方示出，其可通过确定该对数据信号中的数据信号之间的差异来生成。
联系上文描述的一个或多个示例提及装置3020的更多细节和方面。装置3020可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30g根据示例示出了用于接收一对数据信号的装置的框图。装置3030包括处理电路3032，该处理电路3032被配置为基于该对数据信号生成差异数据信号。另外，处理电路3032被配置为确定差异数据信号中的第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。此外，装置3030包括解调电路3034，该解调电路3034被配置为基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。另外，解调电路3034被配置为基于第一时间段期间的差异数据信号的第一信号幅度和第二时间段期间的差异数据信号的第二信号幅度确定至少一个附加数据比特。
通过经由相继数据符号之间的幅度变化编码附加数据，可以增大比特率。
例如，解调电路3034可被配置为基于第一信号幅度和第二信号幅度之间的差异来确定至少一个附加数据比特。
差异数据信号的示例可在图30f中在该对数据信号下方示出。在此示例中，解调电路可被配置为基于以上提供的表格来确定附加数据比特。
例如，差异数据信号可基于数据通信协议。根据数据通信协议接收的第一数据符号可包括第一数据和至少一个附加比特。换言之，由解调电路3034确定的数据符号可包括若干个时间编码的数据比特和至少一个幅度编码的附加比特。
该对数据信号中的第一数据信号的信号边缘和该对数据信号中的第二数据信号的信号边缘可对应于与接收到的数据符号相对应的时间段的开始和结束。
例如，处理电路3032可被配置为生成差异数据信号以使得差异数据信号包括数据通信协议的每个接收到的数据符号的信号边缘。差异数据信号可通过将该对数据信号相加来获得或者通过从该对数据信号中的第二数据信号中减去该对数据信号中的第一数据信号来获得。例如，处理电路3032可被配置为通过对该对数据信号中的数据信号求和或者通过将该对数据信号中的数据信号相减来生成差异数据信号。
例如，解调电路3034可被配置为基于差异数据信号的信号幅度的相应变化为装置的非差分操作模式中的每个接收到的数据符号确定一个附加数据比特。装置3030可被配置为在非差分操作模式和差分操作模式之间切换。例如，该对数据信号中的数据信号在装置的差分操作模式中可以是差分信号。
联系上文描述的一个或多个示例提及装置3030的更多细节和方面。装置3030可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30h根据示例示出了用于生成数据信号的方法的流程图。方法3060包括生成3062数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。另外，方法3060包括对应于要发送的附加数据在第一时间段期间调制数据信号的第一信号幅度并且在第二时间段期间调制数据信号的第二信号幅度。此外，方法3060包括输出3064数据信号。
联系上文描述的一个或多个示例提及方法3060的更多细节和方面。方法3060可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30i根据示例示出了用于接收数据信号的方法的流程图。方法3070包括确定3072数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，方法3070包括基于第一信号边缘和第二信号边缘之间的第一时间段确定3074第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段确定3076第二数据。此外，方法3070包括基于第一时间段期间的数据信号的第一信号幅度和第二时间段期间的数据信号的第二信号幅度确定3078附加数据。
联系上文描述的一个或多个示例提及方法3070的更多细节和方面。方法3070可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30j根据示例示出了用于生成一对数据信号的方法的流程图。方法3080包括生成3082该对数据信号中的第一数据信号，第一数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。第一数据信号在第一时间段期间包括第一信号幅度并且该对数据信号中的第二数据信号在第一时间段期间包括第二信号幅度，其中第一信号幅度和第二信号幅度是基于要发送的至少一个附加数据比特来选择的。另外，方法3080包括输出3084该对数据信号。
联系上文描述的一个或多个示例提及方法3080的更多细节和方面。方法3080可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图30k根据示例示出了用于接收一对数据信号的方法的流程图。方法3090包括基于该对数据信号生成3092差异数据信号。另外，方法3090包括确定3094差异数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，并且基于第一信号边缘和第二信号边缘之间的第一时间段确定3096第一数据。此外，方法3090包括基于第二信号边缘和第三信号边缘之间的第二时间段确定3098第二数据。另外，方法3090包括基于第一时间段期间的差异数据信号的第一信号幅度和第二时间段期间的差异数据信号的第二信号幅度确定3099至少一个附加数据比特。
联系上文描述的一个或多个示例提及方法3090的更多细节和方面。方法3090可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及将三个迹线用于STEP连接的调制以增大比特率。STEP接口可能已经具有数G比特/秒的容量，但可能总是希望进一步增大比特率。
例如，迹线的数目可被从2(差分)增大到3。STEP的一些提议可只应对“半NRZ”代码。这可意味着增大带宽BW可要求进一步缩小相位之间的间隙以及减小最小符号时间。额外地或者替换地，相位调制的STEP构思可与3迹线构思合并并且BW可例如被增大额外的75％。此外，例如，可实现脉冲幅度PAM调制，其可进一步增大BW，如联系图30a-30k所说明的。
例如，STEP可通过使用差分信令应用相位调制来编码比特(例如在信号的上升/下降上编码3个比特)。相位下降或上升可以是符号。根据一方面，STEP可使用相同的方案，但取代差分线路，可使用3个迹线并且以这种方式可编码2个额外的比特或者5个状态。这种方案仍可允许PAM调制和STEP的相位调制，但可提供更大BW。例如，TX侧可支持2比特的代码，带有3比特的相位调制(一个符号)，或者将9个比特调制在4符号时间上。
图31a根据示例示出了用于生成数据信号的装置的框图。装置3100包括连接到输出接口电路3104的处理电路3102。处理电路3102被配置为为三条传输线生成一组三个数据信号。该组三个数据信号中的至少两个数据信号在第一时间具有第一信号边缘，并且该组三个数据信号中的至少两个数据信号在第二时间具有紧随着第一信号边缘的第二信号边缘。另外，该组三个数据信号中的至少两个数据信号在第三时间具有紧随着第二信号边缘的第三信号边缘。第一时间和第二时间相隔与要发送的第一数据相对应的第一时间段，并且第二时间和第三时间相隔与要发送的第二数据相对应的第二时间段。该组三个数据信号中的两个数据信号的第一组合在第一时间段期间具有差分信号电平并且该组三个数据信号中的两个数据信号的不同的第二组合在第二时间段期间具有差分信号电平。另外，从第一组合到第二组合的转变对应于要发送的附加数据的至少一部分。输出接口电路3104被配置为输出数据信号。
通过使用三个数据信号，可通过对具有差分信号电平的三个数据信号中的两个数据信号的排列的变化选择来发送附加数据。这样，可增大比特率。
例如，三个数据信号具有与时间编码数据符号相对应的信号边缘，但并不是三个数据信号中的每个数据信号都具有每个信号边缘。然而，脉冲宽度调制的数据符号的每个信号边缘出现在三个数据信号中的至少两个中，但三个数据信号中的两个的排列对于不同的信号边缘可变化。例如，所有三个数据信号可包括数据符号的信号边缘或者两个数据信号可包括数据符号的信号边缘，但第三信号没有对应的信号边缘。例如，三个数据信号中没有一个在第一信号边缘和第二信号边缘之间以及第二信号边缘和第三信号边缘之间具有信号边缘，从而第二信号边缘紧随着第一信号边缘并且第三信号边缘紧随着第二信号边缘。
三个数据信号中的两个可包括差分信号电平，如果两个数据信号中的一者处于逻辑低电平则两个数据信号中的另一者处于逻辑高电平的话。如果额外使用幅度调制，则可存在多于一个逻辑高电平。该组三个数据信号中的第三数据信号在第一时间段和第二时间段期间可处于高阻抗状态或者处于与该组三个数据信号中的其他两个信号的差分信号电平不同的信号电平。三个数据信号中的第三信号可处于高阻抗状态，如果两个其他数据信号具有差分信号电平的话。例如，逻辑低电平被指示为0，逻辑高电平被指示为1，并且高阻抗状态被指示为X(例如图31b和图31c)。
例如，不仅具有差分信号电平的两个数据信号的组合可以是相关的，而且两个数据信号中的哪个处于逻辑低电平以及哪个处于逻辑高电平也可以是相关的。例如，从一组三个信号中选择的两个信号有三个不同组合，但从一组三个信号中选择的两个信号有六个不同排列。换言之，该组三个数据信号中的两个数据信号的第一排列在第一时间段期间可具有差分信号电平，并且该组三个数据信号中的两个数据信号的不同的第二排列在第二时间段期间可具有差分信号电平。另外，从第一排列到第二排列的转变可对应于要发送的附加数据的至少一部分。
例如，在数据符号的时间段期间具有逻辑低电平的数据信号可始终在到下一数据符号的时间段(例如到逻辑高电平或者高阻抗状态)的转变期间变化。这样，在三个数据信号内可更容易检测转变。
一些示例可使用3个迹线，其中2个可具有差分信令并且最后一个可没有信号(例如高阻抗状态)。例如，接收器可能需要看到输入上的变化以允许对信号的恰当指引并且测量信号脉冲(例如正或负)的长度。3个信号的设置可对每个符号变化。
例如，以下表格示出了迹线的可能状态的示例(例如数据信号的信号电平)：
状态 迹线0 迹线1 迹线2
S0 0 1 X
S1 1 0 X
S2 0 X 1
S3 1 X 0
S4 X 1 0
S5 X 0 1
六个状态可以是可能的，但迹线状态从一个符号到下一个应当变化，实际上只有5个选项可用于从一个状态移动到另一状态。例如，从S4开始，其可被转移到任何状态，除了S4以外，从而使得RX侧可仍能够检测到变化。
例如，单个符号可从3比特(没有提出的对三个数据信号的使用)增大到5比特，这可以是66.7％的增益。
如果聚集4个符号，则可获得5*5*5*5＝625个选项，这可允许表示9个比特的512个组合。在这种情况下，增大可以是从3*4＝12比特到12+9＝21比特或者带宽BW的75％增益。可替换地，也可组合更高数目的符号，但接下来的情况从BW增益来看可能没那么有吸引力并且设计的复杂度可能更高。更概括而言，关于附加数据的比特的信息可被分布在两个转变上(例如至少从第一组合到第二组合的转变和从第二组合到在随后的第三时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的第三组合的转变)。
例如，额外比特(附加数据的比特)可被编码如下：
Figure BDA0002416112290002581
图31b示出了用于一些数据符号的传输的一组三个数据信号的示例的示意性图示。在任何给定时间，可存在线路的1,X,0的独特设置。第一数据信号3105具有信号电平X,1,1,0,1,X，第二数据信号3106具有信号电平1,0,X,1,X,0，并且第三数据信号3107具有信号电平0,X,0,X,0,1。在此示例中，紧随边缘之间的时间段的持续时间是根据3比特符号的STEP调制来选择的，而在代码转变处(相继符号之间的转变)额外的2比特被调制。总共6个状态和5个可能的转变选项从任何状态到任何其他状态可用，但只有4个可被用于调制2比特。由转变编码的2比特和3个时间编码的比特可被组合来得到5比特符号。
更概括而言，该组三个数据信号中的一个数据信号在三线传输模式中的数据符号的传输期间的任何时间可处于高阻抗状态或者处于与差分信号电平不同的信号电平。该组三个数据信号中的不同数据信号在三线传输模式中的不同数据符号的传输期间的不同时间段可处于高阻抗状态或者处于与差分信号电平不同的信号电平。例如，三个数据信号中的一数据信号在第一时间段期间具有差分信号电平并且在第二时间段期间具有高阻抗状态或者与差分信号电平不同的信号电平。
例如，处理电路3102可被配置为生成数据信号以使得附加数据的2比特由三线传输模式中的传输期间的该组三个数据信号中的至少两个数据信号内的信号边缘分隔的两个相继时间段之间的每个转变来传输。可替换地，处理电路3102可被配置为生成数据信号以使得附加数据的9个比特由三线传输模式中的传输期间的该组三个数据信号中的至少两个数据信号内的信号边缘分隔的相应两个相继时间段之间的四个转变来传输。
例如，装置3100可被配置为从三线传输模式切换到差分操作模式。例如，处理电路3102可被配置为在装置3100的差分操作模式中生成一对数据信号作为差分信号并且可通过三条传输线中的两条来发送该对差分数据信号。
例如，处理电路3102可被配置为基于数据通信协议来生成数据信号。根据数据通信协议要发送的第一数据符号可包括第一数据和附加数据的至少一个比特。另外，根据数据通信协议要发送的第二数据符号可包括第二数据和附加数据的至少另一比特。
输出接口电路3104对于三条传输线的每一者可包括线路驱动器。线路驱动器可被配置为在不同的时间将三条传输线的每一者单独设置到高阻抗状态。三条传输线中的一传输线的线路驱动器可被配置为在三条传输线中的两条其他传输线被用于差分信号电平的传输的情况下将该传输线设置到高阻抗状态。
图39c示出了将一组三个数据信号通过三条传输线发送到包括三个差分放大器的接收器的输出接口电路的三个线路驱动器的示意性图示。第一线路驱动器3110通过第一传输线3111连接到接收器的第一差分放大器3120的同相输入并且连接到接收器的第三差分放大器3124的反相输入。第二线路驱动器3112通过第二传输线3113连接到接收器的第二差分放大器3120的同相输入并且连接到接收器的第一差分放大器3120的反相输入。第三线路驱动器3114通过第三传输线3115连接到接收器的第三差分放大器3124的同相输入并且连接到接收器的第二差分放大器3122的反相输入。
每个线路驱动器的输出通过相应的电阻器Rv连接到参考电势端子Vref。传输线的末端通过相应的电阻器(例如50Ω)连接到彼此。
在示出的示例中，高阻抗状态被标注为Z并且第一线路驱动器3110驱动0110ZZ的信号电平的序列。另外，第二线路驱动器3112驱动10ZZ10的信号电平的序列并且第三线路驱动器3114驱动ZZ0101的信号电平的序列。这些信号可在第一差分放大器3120处引起-V,+V,+V,-V,-X,+X的电压差的序列，在第二差分放大器3122处引起+V,-V,+X,-X,+V,-V的电压差的序列，并且在第三差分放大器3124处引起+X,-X,-V,+V,-V,+V的电压差的序列。结果，第一差分放大器3120的放大器输出信号可示出011001的信号电平的序列，第二差分放大器3122的放大器输出信号可示出101010的信号电平的序列，并且第三差分放大器3124的放大器输出信号可示出100101的信号电平的序列。基于这些放大器输出信号，可确定附加数据，在此示例中附加数据可等于序列346125。
在发送侧，与联系上文或下文描述的STEP连接的示例中的一个或多个提及的用于差分信令的实现方式相比可添加驱动器缓冲器和比特的映射器，从而使得3个缓冲器可被设置来驱动信号。可不要求额外的DTC。
在RX侧，可添加2个额外的差分放大器(例如3个而不是1个被用于具有差分信令的其他STEP实现方式)以及符号到比特的解码器。额外的TDC可不是必要的。现有的(一个或多个)TDC(例如一个用于正的并且一个用于负的边缘)可足够了。
例如，提出的附加编码方案可不要求在RX侧添加PLL并且可与PAM调制方案可组合。3个差分接收器可能够检测线路是否是差分的或者信号之一是否处于X状态(例如浮动)并且未被驱动并且可能没有参与信令。
联系上文描述的一个或多个示例提及装置3100的更多细节和方面。装置3100可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图31d根据示例示出了用于接收数据信号的装置的框图。装置3130包括连接到解调电路3134的处理电路3132。处理电路3132被配置为确定第一信号边缘和第二信号边缘的发生之间的第一时间段的长度和第二信号边缘和第三信号边缘的发生之间的第二时间段的长度。第一信号边缘在第一时间发生在一组三个数据信号中的至少两个数据信号内，第二信号边缘在时间上紧随第一信号边缘的第二时间发生在该组三个数据信号中的至少两个数据信号内，并且第三信号边缘在时间上紧随第二信号边缘的第三时间发生在该组三个数据信号中的至少两个数据信号内。第一时间和第二时间相隔第一时间段并且第二时间和第三时间相隔第二时间段。解调电路3134被配置为基于第一时间段的长度确定第一数据并且基于第二时间段的长度确定第二数据。另外，解调电路3134被配置为基于在第一时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的第一组合和在第二时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的不同的第二组合来确定附加数据。从第一组合到第二组合的转变对应于附加数据的至少一部分。
该组三个数据信号中的第三数据信号在第一时间段和第二时间段期间可处于高阻抗状态或者处于与该组三个数据信号中的其他两个信号的差分信号电平不同的信号电平。
例如，数据信号可基于数据通信协议。根据数据通信协议接收的第一数据符号可包括第一数据和附加数据的至少一个比特。另外，根据数据通信协议接收的第二数据符号可包括第二数据和附加数据的至少另一比特。
关于附加数据的比特的信息可以是从单个转变可获得的(例如每个数据符号2比特)或者可分布在至少从第一组合到第二组合的转变和从第二组合到在随后的第三时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的第三组合的转变上(例如9个比特用于4个数据符号)。
解调电路3130可被配置为分别基于在三线传输模式中的接收期间该组三个数据信号中的至少两个数据信号内的信号边缘分隔的两个相继时间段之间的转变来确定附加数据的2个比特。可替换地，解调电路3130可被配置为基于在三线传输模式中的接收期间该组三个数据信号中的至少两个数据信号内的信号边缘分隔的相应两个相继时间段之间的四个转变来确定附加数据的9个比特。
装置3130还可包括三个差分放大器(例如如图31c中所示)。三个差分放大器中的每个差分放大器可接收三个数据信号中的两个数据信号的不同组合作为输入信号。另外，每个差分放大器可被配置为基于相应的两个数据信号输出放大器输出信号。各个放大器输出信号与两个相应的输入信号之间的差异成比例。解调电路3130可被配置为基于三个差分放大器的放大器输出信号来确定附加数据。
联系上文描述的一个或多个示例提及装置3130的更多细节和方面。装置3130可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图31e根据示例示出了接收器的框图。接收器3140包括如联系图31d所述的用于接收数据信号的装置。接收器3140可包括输入接口电路，该输入接口电路包括可连接到三条传输线的三个差分放大器3120、3122、3124，例如如联系图31c所述。
另外，接收器3140包括代码到索引模块3142和代码提取器3150。三个差分放大器3120、3122、3124的放大器输出信号被提供给代码到索引模块3142和代码提取器3150。
代码到索引模块3142可将迹线的变化转化成开始于该变化并且结束于下一变化的脉冲并且可选择就TDC而言脉冲将被路由到何处。代码到索引模块3142可包括复用器，该复用器将代码到索引模块3142的输出信号提供给第一TDC 3144(TDC0)和第二TDC 3146(TDC1)。例如，第一TDC 3144可选择代码到索引模块3142的输出信号内的下降边缘并且可输出与下降边缘的发生的时间相对应的9比特数字值。第二TDC 3146可检测代码到索引模块3142的输出信号内的上升边缘并且可输出与上升边缘的发生的时间相对应的9比特数字值。两个TDC的输出被提供给符号解码器3148，该符号解码器3148可被配置为输出表示数据符号值和/或状态信息或者通过三条传输线发送的其他信息的6比特数字值。符号解码器3148可将TDC输出转换成例如可表示脉冲的长度的3比特字段。在3比特之上，符号解码器3148可例如生成作为溢出、裕度低、下溢标志和/或裕度高标志的状态信息(例如溢出可用于表示定界符，下溢可用于表示差错，并且裕度可被检测来触发校准)。
另外，接收器3140包括代码提取器3150，该代码提取器3150被配置为根据联系图31a-31d描述的构思基于三个放大器输出信号确定附加数据。例如，代码提取器3150对于每个接收到的时间编码数据符号可输出2比特或者对于每4个接收到的时间编码数据符号可输出9比特。代码提取器3150可将状态变化对于单个符号转换成2比特代码(例如67％增益)或者在4符号情况中转换成9比特(例如增益75％)。
符号解码器3148的输出和代码提取器3150的输出可被提供给串行输入并行输出SIPO模块3152以进行串行到并行转换以便进一步处理。
代码到索引模块3142和两个TDC可以是用于接收数据信号的装置的处理电路的一部分并且符号解码器3148和代码提取器3150可以是用于接收数据信号的装置的解调电路的一部分。
联系上文描述的一个或多个示例提及接收器3140的更多细节和方面。接收器3140可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图31f根据示例示出了用于生成数据信号的方法的流程图。方法3180包括为三条传输线生成3182一组三个数据信号。该组三个数据信号中的至少两个数据信号在第一时间具有第一信号边缘。该组三个数据信号中的至少两个数据信号在第二时间具有紧随着第一信号边缘的第二信号边缘。另外，该组三个数据信号中的至少两个数据信号在第三时间具有紧随着第二信号边缘的第三信号边缘。第一时间和第二时间相隔与要发送的第一数据相对应的第一时间段。另外，第二时间和第三时间相隔与要发送的第二数据相对应的第二时间段。该组三个数据信号中的两个数据信号的第一组合在第一时间段期间具有差分信号电平并且该组三个数据信号中的两个数据信号的不同的第二组合在第二时间段期间具有差分信号电平。另外，从第一组合到第二组合的转变对应于要发送的附加数据的至少一部分。此外，方法3180包括输出3184该组三个数据信号。
联系上文描述的一个或多个示例提及方法3180的更多细节和方面。方法3180可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图31g根据示例示出了用于接收数据信号的方法的流程图。方法3190包括确定3192第一信号边缘和第二信号边缘的发生之间的第一时间段的长度和第二信号边缘和第三信号边缘的发生之间的第二时间段的长度。第一信号边缘在第一时间发生在一组三个数据信号中的至少两个数据信号内，第二信号边缘在时间上紧随第一信号边缘的第二时间发生在该组三个数据信号中的至少两个数据信号内，并且第三信号边缘在时间上紧随第二信号边缘的第三时间发生在该组三个数据信号中的至少两个数据信号内。另外，第一时间和第二时间相隔第一时间段并且第二时间和第三时间相隔第二时间段。此外，方法3190包括基于第一时间段的长度确定3194第一数据并且基于第二时间段的长度确定3196第二数据。另外，方法3190包括基于在第一时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的第一组合和在第二时间段期间具有差分信号电平的该组三个数据信号中的两个数据信号的不同的第二组合来确定3198附加数据。从第一组合到第二组合的转变对应于附加数据的至少一部分。
联系上文描述的一个或多个示例提及方法3190的更多细节和方面。方法3190可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
如上所述，STEP接口是能够以低功率消耗(例如1-2pJ/比特)通过单个通道传输数10Gb/s的超快速低功率数字接口。发送的符号可由DTC生成并且被TDC接收(解调)。在图32a中图示了使用STEP接口的通信系统3200的示例。
DTC 3201生成符号，这些符号在被通过传输链路3203发送之前被传递经过匹配的发送驱动器3202(其可被理解为输出接口)。符号被匹配的接收驱动器3204(其可被理解为输入接口)和TDC 3205接收。TDC 3205将每个符号的长度(持续时间)转换成数字数据。来自TDC 3205的数字数据被数字部分3206处理(用于数据判决、编码、校准等等)以生成适当的比特。
STEP接口(使用DTC和TDC)的一些示例可基于具有高分辨率TDC(例如低量化噪声)的“软判决”。高分辨率TDC(例如随机TDC)以高速率产生高数目的量化电平。这可导致TDC和处理此高速率高体量数据的处理数字电路两者的高功率消耗。为了优化STEP接口的功率消耗和吞吐量，可使用系统级优化和对DTC和TDC符号长度(大小)的校准以及根据接下来描述的方面的定时校准。
这样，STEP接口的功率消耗可被降低，而不劣化接口的差错率(例如BER)。例如，通过使用“硬判决”而不是“软判决”可降低TDC和另外的数字处理电路的功率消耗。
例如，取代使用允许对每个符号长度的精细测量(例如“软判决”)的具有非常低的量化噪声的非常精细分辨率的TDC，可以使用在DTC中具有粗略(但精确)的符号并且在TDC中具有粗略(但精确)的定时水平的系统。这可允许降低系统的功率消耗，而不劣化BER。
使用“硬判决”的用于生成输出数据的装置3210的示例在图32b中图示。装置3210包括输入接口3212，该输入接口3212被配置为接收根据诸如STEP协议之类的通信协议生成的输入数据信号3211(例如数字信号)。输入数据信号3211包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二数据符号相对应的第二时间段。除了其他时间编码通信协议以外，装置3210还可用于根据STEP协议的通信。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
装置3210还包括TDC 3213，该TDC 3213被配置为基于输入数据信号3211生成指示第一数据符号和第二符号的输出数据3214。TDC 3213的分辨率大于通信协议(例如STEP协议)的所有数据符号的最小符号分隔时间的30％、40％、50％、60％或70％。
与使用高分辨率TDC(例如具有小于1ps的分辨率、但具有高功率消耗的随机闪速TDC)的示例相比，装置3210中的TDC 3213由于降低的分辨率而使用更小数目的量化电平。例如，TDC 3213的分辨率可小于通信协议(例如STEP协议)的最小符号分隔时间的两倍。TDC3213的分辨率可例如大于5ps或10ps并且小于30ps、25ps或20ps。例如，根据提出的技术的TDC的分辨率可以是大约10ps，具有大约1ps的精度。
另外，TDC 3213由于更低的分辨率而输出更小体量的数据。因此，TDC 3213(以及耦合到TDC 3213的输出的数字处理电路)的功率消耗可被降低。
在图32c和图32d中图示了传统TDC和TDC 3213的分辨率之间的比较。图32c图示了输入数据信号3211。另外，图32c将高分辨率TDC的量化电平3220示为虚线。与输入数据信号3211的脉冲宽度Tpw相比，TDC的不同量化电平彼此相隔短时间间隔TDec。换言之，高分辨率TDC的量化电平与输入数据信号3211相比非常低。作为比较，图32d图示了具有作为低分辨率TDC的示例的TDC 3213的量化电平3225的输入数据信号3211。TDC 3213的不同量化电平彼此相隔时间间隔TLSB，这远大于高分辨率TDC的短时间间隔TDec。在图32d的示例中，TDC3213的量化电平被校准为等于TDC的最低有效比特(Least Significant Bit，LSB)的(精确)长度TLSB(与TDC的LSB相对应的持续时间并且因此等于通信协议的最小符号分隔时间)。
由输入数据信号3211表示的符号的符号持续时间可例如通过对整个TLSB(TDC量化电平)的数目计数来测量。使用低分辨率TDC可因此导致(非常)有限的数据从TDC产生。
为了使误检测(例如由于高斯分布抖动引起)达到最低限度，符号(并且因此输入数据信号3211)的下降和上升信号边缘应当恰好落在TDC量化电平之间。图32e图示了具有为了最优BER而校准的延迟的系统的示例。在图32e的示例中，输入数据信号3211的下降和上升信号边缘恰好位于低分辨率TDC 3213的接连TDC量化电平3225之间的中间。
在下文参考图32f至32j描述校准TDC 3213的示例。如图32f中所示，TDC 3213可例如包括延迟线3230，该延迟线3230具有串联连接的多个延迟电路3231-1,3231-2,…,3231-n。延迟线3230内的延迟电路的数目可例如小于通信协议的不同有效载荷数据符号的数目的3倍。如图32f中对于延迟电路3231-1所示，多个延迟电路3231-1,3231-2,…,3231-n中的至少一个延迟电路可以是具有可调整的信号延迟的可变延迟电路。在一些示例中，多个延迟电路3231-1,3231-2,…,3231-n中的所有延迟电路都可以是可变延迟电路。在输入数据信号3211中存在的信号边缘被多个延迟电路3231-1,3231-2,…,3231-n的每一者延迟，同时信号的状态变化(从高到低或者反之)。
多个信号捕捉电路3232-1,3232-2,…,3232-n中的相应信号捕捉电路连接到多个延迟电路3231-1,3231-2,…,3231-n中的每两个相继延迟电路之间的相应抽头节点3233-1,3233-3,…,3233-n-1。例如，延迟线3230内的抽头节点的数目可小于通信协议(例如STEP协议)的不同有效载荷数据符号的数目的3倍。在一些示例中，延迟线3230内的抽头节点的数目可例如等于通信协议的不同有效载荷数据符号的数目的一倍或两倍。
TDC的电路被配置为向延迟线3230提供输入数据信号3211并且多个信号捕捉电路3232-1,3232-2,…,3232-n被配置为当被触发信号3234触发时捕捉发生在多个延迟电路3231-1,3231-2,…,3231-n中的延迟电路之间的抽头节点3233-1,3233-3,…,3233-n-1处的输入数据信号3211的信号值。触发信号3234是由触发反相器3235基于输入数据信号3211生成的。在图32f的示例中，触发信号3234是输入数据信号3211的延迟版本。在其他示例中，触发信号可替代地是输入数据信号3211本身。
多个信号捕捉电路3232-1,3232-2,…,3232-n中的每个信号捕捉电路包括被配置为捕捉发生在相应抽头节点处的输入数据信号3211的信号值的至少一个D触发器电路。在图32f的示例中，多个信号捕捉电路3232-1,3232-2,…,3232-n中的每个信号捕捉电路包括由触发信号触发的第一触发器电路和由触发信号的反转版本触发的第二触发器电路。
换言之，多个延迟电路3231-1,3231-2,…,3231-n中的每个延迟电路的输出被输入到第一组边缘触发的触发器电路(由触发信号3234触发)并且被输入到第二组边缘触发的触发器电路(由触发信号3234的反转版本触发)。
TDC还包括解码电路3235，该解码电路3235被配置为基于由多个信号捕捉电路3232-1,3232-2,…,3232-n的第一触发器电路捕捉的输入数据信号3211的信号值输出指示第一数据符号的数据并且基于由多个信号捕捉电路3232-1,3232-2,…,3232-n的第二触发器电路捕捉的输入数据信号3211的信号值输出指示第二数据符号的数据。
多个信号捕捉电路3232-1,3232-2,…,3232-n的第一触发器电路由正信号边缘触发，而多个信号捕捉电路3232-1,3232-2,…,3232-n的第二触发器电路由负信号边缘触发。因此，第一触发器电路在负信号边缘存在于输入数据信号3211内时输出信号，而第二触发器电路在正信号边缘存在于数据信号内时输出信号。然而，第一触发器电路输出的信号模式允许推断在输入数据信号3211内多久之前接收到了在前正信号边缘。具体地，在其输出处以及在其输入处具有相同信号状态(借由相应的触发器读出)的延迟电路可指示出延迟线3230内的在前正信号边缘的位置并且因此指示出触发负信号边缘和在前正信号边缘之间的时间段。因此，由解码电路3235的正脉冲解码器3236对第一触发器电路的读出允许了得出输入数据信号3211处于高状态的时间段并且因此提供了关联到接收符号的时间段。类似地，解码电路3235的负脉冲解码器3237允许了得出接收到的数据信号处于低状态的时间段并且因此提供了关联到接收符号的时间段。
为了校准TDC 3213，装置3210还可包括校准模块(未图示)，该校准模块被配置为在校准模式中调整延迟线3230的延迟电路3231-1,3231-2,…,3231-n中的至少一者的可变延迟。例如，输入接口3212可被配置为在校准模式中从外部发送器接收包括不同数据符号的已知序列的校准数据信号。例如，不同数据符号的已知序列可包括相等数目的通信协议的每个可能有效载荷数据符号。TDC 3213被配置为基于校准数据信号生成指示校准输出数据符号的序列的输出数据。校准模块随后基于已知序列的数据符号与校准输出数据符号的比较来调整延迟电路3231-1,3231-2,…,3231-n的至少一者的可变延迟。
在其他示例中，可利用SEM(Statistical Extraction Machine，统计提取机)来校准可调节延迟线320。SEM机制测量TDC抽头节点宽度并且这样确定的数据被用于校准可调节延迟线3230。在图32g中图示了TDC 3213的示范性校准设置。图32g示意性图示了如上文联系图32f描述的TDC 3213。装置3210在校准模式中被配置为向TDC 3213的延迟线提供具有第一频率的第一时钟信号3241(作为输入数据信号)。对于TDC 3213的信号捕捉电路的触发信号在校准模式中是具有第二频率的第二时钟信号3242。第一频率是第二频率的非整数倍或者第二频率是第一频率的非整数倍。例如，如果fin1表示第一时钟信号3241并且fin2表示第二时钟信号3242，则可使用关系fin2＝(N+K)·fin1(其中N是整数并且K是分数)。校准模块相应地被配置为对于通信协议的每个可能有效载荷数据符号对输出事件的数目计数以获得TDC 3213输出的数据符号的统计分布。例如，校准模块被配置为在校准模式中计数直到TDC 3213输出了至少五次通信协议的若干个不同有效载荷数据符号为止以获得由TDC3213输出的数据符号的统计分布。
换言之，具有分数值的两个频率fin1和fin2被馈送到TDC 3213。如果1/K大于TDC3213中的抽头节点的数目，则相位差将会均匀分布在[0,2π]之间，覆盖所有TDC抽头节点(存在2π的相位环绕)。图32g的右部图示了TDC的未校准延迟线的TDC抽头节点延迟分布与时间。可以看出，由垂直线指示的抽头节点延迟不是均匀的。
查看TDC输出的直方图，在校准之后预期均匀分布直方图，意思是所有TDC抽头节点是均匀分布的(具有相同延迟)。图32h图示了未校准TDC的SEM输出直方图的示例，其因此具有非均匀分布的TDC抽头节点。收集此数据可允许修整可调节插补延迟线(改变图32f的上部图示的延迟电路3231-1的反馈路径的延迟)。
图32i在左部图示了TDC 3213以及用于调整TDC 3213的延迟线的延迟电路的至少一者的可变延迟的校准模块3243。换言之，校准模块3243被配置为基于由TDC 3213输出的数据符号的统计分布来调整TDC 3213的延迟线3230的延迟电路3231-1,3231-2,…,3231-n的至少一者的可变延迟。例如，校准模块可被配置为调整TDC 3213的延迟线3230的延迟电路3231-1,3231-2,…,3231-n的至少一者的可变延迟以使得在由信号捕捉电路3232-1,3232-2,…,3232-n捕捉输入数据信号3211的信号值时，输入数据信号3211的边缘在经过最新抽头节点之后已传播了最小符号分隔时间的一半。
换言之，图32i图示了SEM校准模块3243和TDC 3213之间的反馈的示例。SEM校准模块3243测量TDC 3213的输出数据并且计算TDC 3213的事件的分布。SEM校准模块3243控制延迟线抽头节点，直到所有抽头节点具有相同延迟为止，使得TDC 3213产生均匀分布的直方图。SEM方案的准确性非常高并且理论上只由测量时间所限制。
图32i的右部图示了TDC的经校准延迟线的TDC抽头节点延迟分布与时间。可以看出，由垂直线指示的抽头节点延迟是均匀的。
为了提供用于校准的时钟信号，装置3210可以可选地还包括被配置为生成第一时钟信号和第二时钟信号的至少一者的时钟信号生成器电路(未图示)。
总结上述方面中的至少一些，图32j图示了具有为最优BER校准的TDC延迟的STEP系统3250的示例。DTC 3251生成符号，这些符号在被通过传输链路3253发送之前被传递经过匹配的发送驱动器3252(其可被理解为输出接口)。符号被匹配的接收驱动器3254(其可被理解为输入接口)和低分辨率TDC 3255接收。TDC 3255将每个符号的长度(持续时间)转换成数字数据。来自TDC 3255的数字数据被数字部分3206处理(用于数据判决、编码、校准等等)以生成适当的比特。DTC 3255的延迟线中的延迟电路3257的可变延迟被校准以使得来自传输链路3253的输入数据信号的边缘在经过最新抽头节点之后已经传播了最小符号分隔时间TTDC_LSB/2的一半。
TDC 3255作为“硬判决限幅器”起作用以直接产生检测到的符号的最终值。如图32e中所示，数据符号可受系统中的随机抖动的影响。为了最小化BER，上升&下降边缘与TDC量化电平之间的最大距离根据上述方面在TDC 3255中通过数据和采样信号之间的校准来调整。
上述校准可允许确保所有符号的上升和下降边缘(例如恰好)落在TDC量化电平的中间。校准因此可能够使用硬判决而不是软判决。如上所述，校准可包括以下各项中的一个或多个：
1)设置DTC符号和TDC量化电平之间的特定大小(持续时间)关系(例如，DTC符号大小＝K·TTDC_LSB，其中K是整数)；
2)将TDC分辨率校准到TTDC_LSB的分辨率(这与例如随机TDC相比可节省大量功率)；并且
3)为最优BER校准TDC采样。
总结关于使用低分辨率DTC的上述方面中的一些，借由图32k中的流程图图示了用于生成输出数据的方法3260的示例。方法3260包括接收3262根据通信协议生成的输入数据信号。输入数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘相隔与第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二数据符号相对应的第二时间段。另外，方法3260包括由TDC基于输入数据信号生成3264指示第一数据符号和第二符号的输出数据。TDC的分辨率大于通信协议的所有数据符号的最小符号分隔时间的30％。
联系提出的技术或者上文描述的一个或多个示例(例如图32b至32j)提及方法3260的更多细节和方面。该方法可包括与提出的技术的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。
示例还涉及包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法3260。
一些示例涉及用于高吞吐量的时间交织STEP连接。例如，可提出交织2个DTC和2个TDC以使最大操作频率加倍(例如在图33e中示出)。为了交织由2个DTC创建的数据信号，还可对调制引入一些约束并且引入一种维持两个DTC中的频率相同的方法，以例如避免由于速率的漂移引起的潜在问题。
例如，由每个DTC调制的数据可考虑另一DTC的数据。通过将每个DTC的调制范围限定为例如低于每个DTC的最小脉冲宽度，可生成统一的信号，其中一个DTC创建上升边缘并且另一个创建下降边缘(例如无论每个个体DTC的数据如何)。生成的组合信号(加倍信号)可被除以2以再生成2个分开的数据流，其中一个具有加倍的上升边缘，另一个具有下降边缘。数据可被成对x0+x1、x1+x2、x2+x3、x3+x4发送。因此，减去先前边缘的数据可例如用于对每个DTC的数据解码。
例如，可提出具有连接到异或/异或非门的两个DTC电路的交织构思。两个符号的总和可被调制在每个流上。另外，可提出具有由除以二电路驱动的两个TDC电路的交织构思。可通过将两个流相减来解码数据。
图33a根据示例示出了用于生成输出数据信号的装置的框图。装置3300包括连接到异或或者异或非电路3306的第一数字到时间转换器电路3302和第二数字到时间转换器电路3304。第一数字到时间转换器电路3302被配置为基于第一DTC输入数据信号生成第一转换数据信号并且第二数字到时间转换器电路3304被配置为基于第二DTC输入数据信号生成第二转换数据信号。另外，异或或者异或非电路3306被配置为基于第一转换数据信号和第二转换数据信号生成组合输出数据信号。
通过使用异或或者异或非电路来组合两个数据信号，数据速率可被加倍。这样，可以显著增大一个单端连接或者一个差分连接上的数据吞吐量，而DTC仍可以一半的频率工作。这样，DTC的复杂性和/或电流消耗可被保持得较低。
例如，第一DTC输入数据信号、第二DTC输入数据信号、第一转换数据信号、第二转换数据信号和组合输出数据信号是数字信号。
第一数字到时间转换器电路3302和第二数字到时间转换器电路3304可以是联系上文或下文描述的一个或多个示例提及的STEP发送器的处理电路的一部分。
第一转换数据信号和第二转换数据信号可以是在与第一DTC输入数据信号和第二DTC输入数据信号包含的数据相对应的时间包括信号边缘的脉冲宽度调制信号。例如，第一转换数据信号可包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一DTC输入数据信号的第一信号边缘和第二信号边缘可相隔与第一DTC输入数据信号包含的第一组合数据符号相对应的第一时间段。另外，第一DTC输入数据信号的第二信号边缘和第三信号边缘可相隔与第一DTC输入数据信号包含的第二组合数据符号相对应的第二时间段。此外，第二转换数据信号可包括第一类型的第一信号边缘(第m信号边缘)、第二类型的第二信号边缘(第m+1信号边缘)、和第一类型的第三信号边缘(第m+2信号边缘)的序列。第二DTC输入数据信号的第一信号边缘和第二信号边缘可相隔与第二DTC输入数据信号包含的第一组合数据符号相对应的第一时间段。另外，第二DTC输入数据信号的第二信号边缘和第三信号边缘可相隔与第二DTC输入数据信号包含的第二组合数据符号相对应的第二时间段。
第一转换数据信号和第二转换数据信号可包含边缘并且可在时间上与彼此对齐，从而使得当经过异或或者异或非电路3306时，第一转换数据信号的边缘引起组合输出数据信号的上升边缘并且第二转换数据信号的边缘引起组合输出数据信号的下降边缘，或者反之。异或或者异或非电路3306可包括基于逻辑异或函数来组合第一转换数据信号和第二转换数据信号的异或门或者基于逻辑异或非函数来组合第一转换数据信号和第二转换数据信号的异或非门。
另外，第一转换数据信号和第二转换数据信号可包含边缘并且可在时间上与彼此对齐以使得组合输出数据信号可包括比第一转换数据信号和/或第二转换数据信号的最小脉冲宽度更低的最小脉冲宽度。例如，第一转换数据信号的最小脉冲宽度(2m)可等于组合输出数据信号的最小脉冲宽度(m)的两倍。此外，第二转换数据信号的最小脉冲宽度(2m)可等于组合输出数据信号的最小脉冲宽度(m)的两倍。
第一DTC输入数据信号和第二DTC输入数据信号可由处理电路基于要发送的数据生成。为了独立于要发送的数据保持第一转换数据信号和第二转换数据信号对齐，第一DTC输入数据信号包含的数据可与第二DTC输入数据信号包含的数据相关。例如，第一DTC输入数据信号和第二DTC输入数据信号可基于两个输入数据流来生成，每个输入数据流包含要发送的数据。第一DTC输入数据信号可包含基于两个输入数据流的数据符号的数据符号并且第二DTC输入数据信号也可包含基于两个输入数据流的数据符号的数据符号。
例如，第一DTC输入数据信号和第二DTC输入数据信号的数据符号可分别基于第一输入数据流的数据符号和第二输入数据流的数据符号的总和。例如，第一DTC输入数据信号的第一组合数据符号可基于要发送的第一输入数据流的第一数据符号和要发送的第二输入数据流的第一数据符号。另外，第二DTC输入数据信号的第一组合数据符号可基于要发送的第一输入数据流的第二数据符号和要发送的第二输入数据流的第一数据符号。
另外，第一DTC输入数据信号的第二组合数据符号可基于要发送的第一输入数据流的第二数据符号和要发送的第二输入数据流的第二符号。此外，第二DTC输入数据信号的第二组合数据符号可基于要发送的第一输入数据流的第三数据符号和要发送的第二输入数据流的第二符号。
装置3300可包括组合器，该组合器被配置为基于第一输入数据流和第二输入数据流来生成第一DTC输入数据信号。另外，组合器可被配置为基于第一输入数据流和第二输入数据流来生成第二DTC输入数据信号。
图33b示出了DTC输出信号3312、3314(例如第一转换数据信号和第二转换数据信号)和异或输出信号3310(例如组合输出数据信号)的示例。例如，要发送的第一输入数据流的第一数据符号可以是3并且要发送的第二输入数据流的第一数据符号可以是4。另外，要发送的第一输入数据流的第二数据符号可以是5并且要发送的第二输入数据流的第二数据符号可以是6。
第一DTC输入数据信号的第一组合数据符号可以是第一输入数据流的第一数据符号和第二输入数据流的第一数据符号的总和，等于7。第二DTC输入数据信号的第一组合数据符号可以是第一输入数据流的第二数据符号和第二输入数据流的第一数据符号的总和，等于9。
另外，第一DTC输入数据信号的第二组合数据符号可以是第一输入数据流的第二数据符号和第二输入数据流的第二符号的总和，等于11。
在图33b的示例中，第一转换数据信号3312和第二转换数据信号3314的脉冲宽度(例如包括最小持续时间m)是：
DTC1脉冲：2m+3,2m+7,2m+11,2m+13,2m+9,2m+5
DTC2脉冲：2m+1,2m+5,2m+9,2m+13,2m+11,2m+7,2m+2
异或脉冲：m+1,m+2,m+3,m+4,m+5,m+6,m+7,m+6,m+5,m+4,m+3,m+2,m+1
在接收器侧，异或信号可被分频以将具有下降边缘的信号和具有上升边缘的另一信号提供给两个TDC。如果TDC在读取DTC流，则其可计算：5-3+1＝3,7-5+3-1＝4,9-7+5-3+1＝5,11-9+7-5+3-1＝6,……
第一符号可以是已知的，从而可通过从当前符号中减去先前数据来对符号解码，例如：3-1＝2,5-2＝3,7-3＝4,…
图33c示出了DTC输出信号3312、3314和异或输出信号3310的示例。每个DTC的调制可基于两个数据符号的总和，这可确保在2个DTC之间没有漂移。另外，其可确保DTC具有相同频率并且每个DTC的输出被偏移以在另一DTC的最小脉冲宽度期间调制时间间隔，如图33c中所示。另外，调制范围可小于每个DTC的最小脉冲宽度。
联系上文描述的一个或多个示例提及装置3300的更多细节和方面。装置3300可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及包括如联系图33a描述的用于生成输出数据信号的装置的发送器或收发器。
图33d根据示例示出了用于生成数据信号的装置的框图。装置3320包括连接到第一时间到数字转换器电路3324和第二时间到数字转换器电路3326的分频器电路3322。分频器电路3322被配置为基于输入数据信号生成第一分频数据信号。另外，分频器电路3322被配置为基于输入数据信号生成第二分频数据信号。第一时间到数字转换器电路3324被配置为基于第一分频数据信号生成第一转换数据信号。此外，第二时间到数字转换器电路3326被配置为基于第二分频数据信号生成第二转换数据信号。
分频器电路3322可以是二分频器。分频器电路3322可被配置为生成第一分频数据信号和第二分频数据信号以使得第一分频数据信号的平均频率是输入数据信号的平均频率的一半并且第二分频数据信号的平均频率是输入数据信号的平均频率的一半。例如，第一分频数据信号的最小脉冲宽度(2m)可等于输入数据信号的最小脉冲宽度(m)的两倍。另外，第二分频数据信号的最小脉冲宽度(2m)可等于输入数据信号的最小脉冲宽度(m)的两倍。
分频器电路3322可被配置为生成第一分频数据信号和第二分频数据信号，以使得第一分频数据信号包括针对输入数据信号的第一类型的每个信号边缘(例如下降或上升边缘)的信号边缘并且第二分频数据信号包括针对输入数据信号的第二类型的每个信号边缘的信号边缘。例如，第一分频数据信号可包括与输入数据信号的下降边缘相对应的边缘并且第二分频数据信号可包括与输入数据信号的上升边缘相对应的边缘，或者反之。
输入数据信号、第一分频数据信号、第二分频数据信号、第一转换数据信号和第二转换数据信号可以是数字信号。
第一分频数据信号和第二分频数据信号可以是脉冲宽度调制信号。例如，第一分频数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘可相隔与第一分频数据信号包含的第一组合数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘可相隔与第一分频数据信号包含的第二组合数据符号相对应的第二时间段。另外，第二分频数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘可相隔与第二分频数据信号包含的第一组合数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘可相隔与第二分频数据信号包含的第二组合数据符号相对应的第二时间段。
第一转换数据信号和第二转换数据信号可包括与第一分频数据信号和第二分频数据信号内的数据符号的边缘之间的时间长度相对应的输出值。
装置3320可包括处理电路，该处理电路被配置为基于第一转换数据信号和第二转换数据信号确定第一输出数据流的数据。另外，处理电路可被配置为基于第一转换数据信号和第二转换数据信号确定第二输出数据流的数据。
例如，第一输出数据流的第一数据符号可基于第一分频数据信号的第一组合数据符号和第二分频数据信号的第一组合数据符号。另外，第二输出数据流的第一数据符号可基于第一分频数据信号的第二组合数据符号和第二分频数据信号的第一组合数据符号。此外，第一输出数据流的第二数据符号可基于第一分频数据信号的第二组合数据符号和第二分频数据信号的第二组合数据符号。另外，第二输出数据流的第二数据符号可基于第一分频数据信号的第三组合数据符号和第二分频数据信号的第二组合符号。
例如，处理电路可被配置为至少通过从第二时间到数字转换器电路3326的当前输出值中减去第一时间到数字转换器电路3324的先前输出值来确定第一输出数据流的数据。替换地或者额外地，处理电路可被配置为通过从第一时间到数字转换器电路3324的输出值中减去第二输出数据流的先前确定的值来确定第一输出数据流的数据。
例如，处理电路可被配置为至少通过从第一时间到数字转换器电路3324的当前输出值中减去第二时间到数字转换器电路3326的先前输出值来确定第二输出数据流的数据。替换地或者额外地，处理电路可被配置为通过从第二时间到数字转换器电路3326的输出值中减去第一输出数据流的先前确定的值来确定第二输出数据流的数据。
对于图33b中所示的示例，第一分频数据信号可等于第一转换数据信号3312并且第二分频数据信号可等于第二转换数据信号3314。第一时间到数字转换器电路3324可输出表示等于3,7,11,13,9,5的序列的值并且第二时间到数字转换器电路3326可输出表示等于5,9,13,11,7的序列的值。
例如，第一输出数据流的值可通过从第一时间到数字转换器电路3324的输出值中减去第二输出数据流的先前确定值来计算。例如，3是第一时间到数字转换器电路3324的输出值并且第二数据流的前一个确定值是1，从而第一数据流的值是3-1＝2。第二数据流的下一值可通过从第一时间到数字转换器电路3324的下一输出值中减去第一数据流的先前确定值来确定。例如，5是第二时间到数字转换器电路3324的下一输出值并且第一数据流的前一个确定值是2，从而第二数据流的下一个值是5-2＝3。
联系上文描述的一个或多个示例提及装置3320的更多细节和方面。装置3320可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及接收器直接对由联系图33a描述的装置提供的组合输出数据信号采样。例如，接收器可包括被配置为基于输入数据信号来生成转换数据信号的时间到数字转换器电路。输入数据信号可通过传输线从如联系图33a描述的生成输入数据信号的发送器发送。输入数据信号可包括与用于确定发送器的两个DTC的两个DTC输入数据信号的两个提及的输入数据流提供的数据相对应的边缘。接收器的时间到数字转换器电路可输出与输入数据信号的边缘之间的时间间隔的长度相对应的值。例如，输入数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二数据符号相对应的第二时间段。接收器可包括被配置为基于时间到数字转换器电路的输出值来提供输出数据的解调电路。
在图33B的示例中，异或信号3310将被馈送到接收器的时间到数字转换器电路并且时间到数字转换器电路可输出与m+1,m+2,m+3,m+4,m+5,m+6,m+7,m+6,m+5,m+4,m+3,m+2,m+1相对应的值的序列。另外，接收器的解调电路可输出数据序列1234567654321。
联系上文描述的一个或多个示例提及接收器的更多细节和方面。接收器可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及包括如联系图33d描述的用于生成数据信号的装置的接收器或收发器。
一些示例涉及包括STEP连接的设备。STEP连接可包括如联系图33a描述的用于生成输出数据信号的装置和如联系图33d描述的用于生成数据信号的装置。用于生成输出数据信号的装置可提供组合输出数据信号作为到用于生成数据信号的装置的分频器电路的输入数据信号。
图33e根据示例示出了使用交织的数据信号的STEP连接3330。两个DTC 3302、3304的输出被馈送到异或门3306以创建组合信号，以使得一个DTC 3302实际上生成异或输出的上升边缘并且另一DTC 3304实际上生成异或下降边缘。在RX侧，信号可被传递经过2分频电路3322，该2分频电路3322输出分频信号的2个流，一个实际上是由上升边缘生成的，一个是由下降边缘生成的。这可恢复在发送器侧借由分开的DTC生成的原始2个信号。2分频电路3322的两个输出信号被提供给两个TDC 3324、3326。
接收器可实现2分频电路3322以恢复原始两个信号。另外，恢复(接收)的数据流可被相减以计算每个DTC原始调制到数据信号上的数据(例如2个输入数据流的总和以确保平均频率)。该方法可允许通过单独测量每个DTC的上升到下降和下降到上升来维持每个流上的损坏的相关性。
可替换地，接收器可直接对上升到下降和下降到上升采样，这可允许去除将数据流相减的要求，同时最终得到略低的噪声免疫力，因为每个边缘源自于不同的DTC。
联系上文描述的一个或多个示例提及STEP连接3330的更多细节和方面。STEP连接3330可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图33f根据示例示出了用于生成输出数据信号的方法的流程图。方法3380包括由第一数字到时间转换器电路基于第一DTC输入数据信号生成3382第一转换数据信号并且由第二数字到时间转换器电路基于第二DTC输入数据信号生成3384第二转换数据信号。另外，方法3380包括由异或或者异或非电路基于第一转换数据信号和第二转换数据信号生成3386组合输出数据信号。
联系上文描述的一个或多个示例提及方法3380的更多细节和方面。方法3380可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图33g根据示例示出了用于生成数据信号的方法的流程图。方法3390包括基于输入数据信号生成3392第一分频数据信号并且基于输入数据信号生成3394第二分频数据信号。另外，方法3390包括由第一时间到数字转换器电路基于第一分频数据信号生成3396第一转换数据信号并且由第二时间到数字转换器电路基于第二分频数据信号生成3398第二转换数据信号。
联系上文描述的一个或多个示例提及方法3390的更多细节和方面。方法3390可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
在一些STEP系统中，例如，有用于TX的专用通道和用于RX的专用通道，如对于图34g中的STEP系统3480所示。第一单元3482的STEP发送器通过一对差分传输线连接到第二单元3484的STEP接收器。另外，第二单元3484的STEP发送器通过第二对差分传输线连接到第一单元3482的STEP接收器。
例如，在高密度移动设备中，可以有许多STEP接口连接AP(应用处理器)和RFEM(RF前端)。类似的场景可发生在CPU经由多个STEP接口连接到存储器时。
然而，STEP通道/数据迹线(其可以是差分的)的数目可例如由印刷电路板PCB约束所限制。
一些示例涉及单个通道上的频分复用FDD和/或时分复用TDD STEP操作。例如，可实现具有双向通道的I/O(输入/输出)互连。例如，I/O互连可使用FDD，其中主信道由STEP系统实现，和/或I/O互连可使用TDD。例如，动态地并且非常快速的TX和RX交换可允许通道的两个方向上的最大限度高速HS STEP操作(例如通道上的每个信道可以是RX或TX)。
根据示例，通道的数目可减半，从而减小PCB上的互连的占地面积和每个设备的I/O的数目。
I/O互连的链路可以不是对称的。例如，可要求快速RX和慢速TX，或者反之，但不同时要求快速RX和快速TX。例如，在移动设备中，当设备在发送时，AP可以HS(高速)使用STEPTX通道并且以非常低的速度使用STEP RX通道(例如主要用于确认ACK和寄存器设置)。在同一移动设备中，当设备处于RX模式中时，STEP通道活动可被切换。即使有可按HS操作的用于RX和TX的STEP通道，可能也不存在(同时)要求这样的情况。
根据一些示例，STEP通道可被改变成双向通道。每个通道可具有支持HS和低速率数据流的选项。根据一些示例，分配可根据系统要求来动态完成(例如在TX或在RX模式中)。
例如，用于实现双向STEP通道的以下两个选项可将PCB上的占地面积降低一半。FDD(频分复用)可被实现(例如如图34b中所示)和/或TDD(时分复用)可被实现(例如如图34e中所示)。
图34a根据示例示出了用于生成数据信号的装置的框图。装置3400可包括处理电路3402，该处理电路3402被配置为生成发送数据信号，该发送数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与发送数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘相隔与发送数据信号包含的第二数据符号相对应的第二时间段。另外，装置3400包括被配置为通过双向通道基于发送数据信号发送数据的输入/输出接口3404。另外，输入/输出接口3404被配置为通过双向通道接收接收数据信号。此外，处理电路3402被配置为基于接收数据信号生成输出数据信号。
通过在传输线上实现双向通信，与使用若干条单向连接相比可减少必要传输线的数目。
处理电路3402可包括被配置为基于输入数据信号生成发送数据信号的数字到时间转换器电路。
输入/输出接口3404可包括用于将单端传输线或者一对差分传输线连接到输入/输出接口3404的接触接口(例如连接器或焊盘)。输入/输出接口3404可被配置为通过同一条单端传输线或者同一对差分传输线来发送和接收数据信号。
装置3400可被配置为在发送模式中或者在接收模式中操作。发送模式可允许具有高数据速率的数据发送并且接收模式可允许具有高数据速率的数据的接收。例如，处理电路3402可被配置为在装置3400的发送模式中以第一数据速率生成发送数据信号并且以第二数据速率接收接收数据信号。在装置3400的发送模式中第一数据速率可高于第二数据速率。例如，在装置3400的发送模式中第一数据速率可高于第二数据速率的5倍(或者高于10倍或高于50倍)。
另外，处理电路3402可被配置为在装置3400的接收模式中以第三数据速率生成发送数据信号并且以第四数据速率接收接收数据信号。在装置3400的接收模式中第一数据速率可低于第二数据速率。例如，在装置3400的接收模式中第一数据速率可低于第二数据速率的10％(或者低于5％或低于1％)。
处理电路3402可包括被配置为基于接收数据信号来生成输出数据信号的时间到数字转换器电路。例如，基于接收数据信号的TDC输入数据信号可被提供给时间到数字转换器电路以用于生成输出数据信号。TDC输入数据信号可包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘可相隔与TDC输入数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘可相隔与TDC输入数据信号包含的第二数据符号相对应的第二时间段。
例如，接收数据信号可能已经是脉冲宽度调制的基带信号并且可作为TDC输入数据信号被提供给时间到数字转换器电路。可替换地，接收数据信号可以是高频信号，其可被下变频以获得TDC输入数据信号。
例如，装置3400可被配置为在时分模式和/或频分模式中操作。时分复用或者频分复用的任一者或者时分复用和频分复用同时可被用于双向通信。
例如，装置3400可被配置为通过双向通道在发送时间间隔期间发送数据并且在接收时间间隔期间接收数据信号。发送时间间隔和接收时间间隔可以是非重叠的，从而可实现时分复用通信(例如如图34e中所示)。
在装置3400的发送模式中发送时间间隔可长于接收时间间隔。另外，在装置3400的接收模式中发送时间间隔可短于接收时间间隔。发送时间间隔的长度和接收时间间隔的长度之间的差异可大于发送时间间隔和接收时间间隔中的较长那个时间间隔的90％(或者大于95％或大于99％)。
例如，装置3400可被配置为通过双向线路以不同的频率同时发送和接收数据。装置3400可在基带频率带发送数据并且可在高频频带接收数据信号，或者反之。基带频率带和高频频带可以是非重叠的频率带。
例如，处理电路3402可包括上变频电路，该上变频电路被配置为通过基于发送数据信号对载波信号的调制来生成上变频发送数据信号。另外，输入/输出接口3404可被配置为通过双向通道发送上变频发送数据信号。
例如，基带频率带可用于高速链路(例如用于发送模式中的发送)并且高频频带可用于低速链路(例如用于发送模式中的接收)。处理电路3402可被配置为将发送数据信号提供给输入/输出接口3404以便在装置3400的发送模式中发送。输入/输出接口3404在装置3400的发送模式中可通过双向通道发送发送数据信号。另外，处理电路3402可被配置为生成上变频的发送数据信号并且将上变频的发送数据信号提供给输入/输出接口3404以在装置3400的接收模式中发送。
额外地或者替换地，处理电路3402可包括下变频电路，该下变频电路被配置为基于接收数据信号和振荡器信号来生成下变频的接收数据信号(例如通过对信号进行混频)。下变频的接收数据信号可被提供给处理电路3402的时间到数字转换器电路以基于下变频的接收数据信号生成输出数据信号。例如，处理电路3402可被配置为在装置3400的接收模式中将接收数据信号或者接收数据信号的经滤波版本作为TDC输入数据信号提供给时间到数字转换器电路。另外，处理电路3402可被配置为在装置3400的发送模式中将下变频的接收数据信号作为TDC输入数据信号提供给时间到数字转换器电路。
例如，输入/输出接口3404可包括低通滤波器单元，该低通滤波器单元被配置为在装置的接收模式中对接收数据信号进行低通滤波以获得经低通滤波的接收数据信号。额外地，或者替换地，输入/输出接口3404可包括高通或带通滤波器单元，该高通或带通滤波器单元被配置为在装置的发送模式中对接收数据信号进行高通滤波以获得经高通或带通滤波的接收数据信号。
联系上文描述的一个或多个示例提及装置3400的更多细节和方面。装置3400可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及包括如联系图34a提及的装置的收发器。该收发器可以是用于与另一STEP收发器的双向通信的STEP收发器。
图34b根据示例示出了使用FDD的STEP系统的框图。STEP系统3410包括第一STEP收发器3420，其通过一对差分传输线3412连接到第二STEP收发器3430。该对差分传输线3412将第一STEP收发器3420的双工器3426连接到第二STEP收发器3430的双工器3436。第一STEP收发器3420包括连接到第一STEP收发器3420的双工器3426的STEP发送器3422和STEP接收器3424。第二STEP收发器3430包括连接到第二STEP收发器3430的双工器3436的STEP发送器3432和STEP接收器3434。STEP发送器和STEP接收器可以是处理电路的一部分并且双工器可以是如联系图34a描述的用于生成数据信号的装置的输入/输出接口的一部分。
图34b可以是FDD双向I/O互连的示例。大部分数据可利用STEP系统作为BB信号来传递。此BB信号根据MAC要求可以是TX或RX。数据的相对较小的部分可通过处于不同频率的第二信道被传递。此第二信道可被设计为简单并且低功率(非常低速率)。此信道的数据调制可由STEP系统生成，或者由其他种类的调制生成(例如正交幅度调制QAM或者正交相移键控QPSK)。
联系上文描述的一个或多个示例提及STEP系统3410的更多细节和方面。STEP系统3410可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图34c根据示例示出了使用FDD的STEP系统的框图。STEP系统3440的实现类似于图34b中所示的STEP系统。然而，第一STEP收发器3420包括被配置为发送和接收基带频率脉冲宽度调制信号的STEP双向电路3423。另外，第一STEP收发器3420包括被配置为发送和接收高频信号的高频双向电路3425。第一STEP收发器3420的双工器包括低通滤波器3442以将通过一对差分传输线3412接收的基带信号提供给STEP双向电路3423。另外，第一STEP收发器3420的双工器包括高通滤波器3444以将通过一对差分传输线3412接收的高频信号提供给高频双向电路3425。
类似地，第二STEP收发器3430包括被配置为发送和接收基带频率脉冲宽度调制信号的STEP双向电路3433。另外，第二STEP收发器3430包括被配置为发送和接收高频信号的高频双向电路3435。第二STEP收发器3430的双工器包括低通滤波器3446以将通过一对差分传输线3412接收的基带信号提供给STEP双向电路3433。另外，第二STEP收发器3430的双工器包括高通滤波器3448以将通过一对差分传输线3412接收的高频信号提供给高频双向电路3435。
STEP系统3440的STEP收发器3420、3430可分别能够在基带频率带和高频频带发送和接收数据。取决于期望的高速方向，基带可被用于从第一STEP收发器3420到第二STEP收发器3430的发送，或者反之。
联系上文描述的一个或多个示例提及STEP系统3440的更多细节和方面。STEP系统3440可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图34d根据示例示出了使用FDD的STEP系统的框图。可类似于图34c中所示的STEP系统地实现STEP系统3450。
第一STEP收发器3420的STEP双向电路包括通过第一开关3451连接到双工器的STEP发送器3452和STEP接收器3453。第一开关3451可在第一STEP收发器3420的发送模式中将STEP发送器3452连接到双工器并且可在第一STEP收发器3420的接收模式中将STEP接收器3453连接到双工器。另外，第一STEP收发器3420的高频双向电路包括通过第二开关3454连接到双工器的高频发送器3455和高频接收器3456。第二开关3454可在第一STEP收发器3420的接收模式中将高频发送器3455连接到双工器并且可在第一STEP收发器3420的发送模式中将高频接收器3456连接到双工器。
第二STEP收发器3430的STEP双向电路包括通过第一开关3461连接到双工器的STEP发送器3462和STEP接收器3463。第一开关3461可在第二STEP收发器3430的发送模式中将STEP发送器3462连接到双工器并且可在第二STEP收发器3430的接收模式中将STEP接收器3463连接到双工器。另外，第二STEP收发器3430的高频双向电路包括通过第二开关3464连接到双工器的高频发送器3465和高频接收器3466。第二开关3464可在第二STEP收发器3430的接收模式中将高频发送器3465连接到双工器并且可在第二STEP收发器3430的发送模式中将高频接收器3466连接到双工器。
联系上文描述的一个或多个示例提及STEP系统3450的更多细节和方面。STEP系统3450可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图34e根据示例示出了使用TDD的STEP系统的框图。STEP系统3470包括第一STEP收发器3471，其通过一对差分传输线3412连接到第二STEP收发器3474。第一STEP收发器3471包括连接到该对差分传输线3412的STEP发送器3472和STEP接收器3473。第二STEP收发器3474包括连接到该对差分传输线3412的STEP发送器3475和STEP接收器3476。STEP发送器和STEP接收器可以是处理电路的一部分并且到该对差分传输线3412的连接可通过如联系图34a描述的用于生成数据信号的装置的输入/输出接口来实现。
例如，表示第一信道的长时隙可用于从第一STEP收发器3471到第二STEP收发器3474的数据的发送并且表示第二信道的短时隙可用于从第二STEP收发器3474到第一STEP收发器3471的数据的发送，或者反之。
图34e可以是双向I/O互连的TDD实现方式的示例。在此情况下，可以生成在不同的时隙活跃的两个信道。大部分数据可通过信道#1来传递(可以是由MAC设置的RX或TX)并且小部分数据可通过信道#2来传递。由于信道#2的速率被降低，所以信道#1的BAUD可被保持得非常高。
联系上文描述的一个或多个示例提及STEP系统3470的更多细节和方面。STEP系统3470可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图34f根据示例示出了用于生成输出数据的方法的流程图。方法3490包括生成发送数据信号，发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与发送数据信号包含的第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与发送数据信号包含的第二数据符号相对应的第二时间段。另外，方法3490包括通过双向通道基于发送数据信号发送3492数据，并且通过双向通道接收3494接收数据信号。此外，该方法包括基于接收数据信号生成3496输出数据信号。
联系上文描述的一个或多个示例提及方法3490的更多细节和方面。方法3490可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及具有频谱重利用的正交STEP调制。例如，在不增大经由STEP接口通信的设备之间的通道的数目的情况下可增大I/O互连BAUD。例如，其可被CPU和像存储器之类的外围设备之间的I/O连接所使用，其中BAUD可在数兆兆比特每秒的量级。在这种系统中，I/O互连可受I/O通道的数目和功率的限制。下文描述的示例可在不增大通道的数目的情况下使速率加倍(或者甚至多于加倍)。
根据一些示例，使用STEP系统作为数据生成(DTC)和数据接收(TDC)通过单个通道传递多个数据流变得可行。独立数据流可作为基带BB信号(在DC附近)和使用相同频率带的一个或多个正交载波频率被同时发送和接收。
示例不同于其他I/O发送器和接收器系统，它们处理带通信号。在这些系统中，可从复数基带信号生成I和Q数据流。另外，I/O信号可利用DAC来生成并且利用ADC来接收。
带通信号S(t)可表征为：
S(t)＝A(t)·cos(ωc·t+θ(t))＝I(t)·cos(ωc·t)-Q(t)·sin(ωc·t)
包络：
Figure BDA0002416112290002881
相位：
Figure BDA0002416112290002882
I(t)可以是同相幅度，Q(t)可以是正交幅度，t可以是时间，并且ωc可等于2πfc，其中fc是载波信号的频率。
例如，在高质量通道中，比如CPU和存储器/图形之间的短互连，单个通道可利用相同频率带运送多个STEP数据流。
图35a根据示例示出了用于生成数据信号的装置的框图。装置3500包括被配置为基于(第一)输入数据信号生成(第一)DTC数据信号的数字到时间转换器电路3502。DTC数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与输入数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘相隔与输入数据信号包含的第二数据符号相对应的第二时间段。此外，装置3500包括上变频电路3504，该上变频电路3504被配置为通过利用载波信号对DTC数据信号的上变频来生成(第一)上变频数据信号。
通过对脉冲宽度调制数据信号上变频，不同于基带的频率带可被用于数据的传输。这样，如果基带和一个或多个其他频率带被用于数据传输，则数据速率可被显著增大。
DTC数据信号和输入数据信号可以是数字信号。上变频的数据信号可以是模拟信号。
输入数据信号可包含数字值(例如数据符号)的序列并且数字到时间转换器电路3502可生成在与输入数据信号的数字值相对应的时间具有信号边缘的DTC数据信号。
装置3500可包括被配置为生成载波信号的载波信号生成器。载波信号生成器可包括锁相环PLL、数字锁相环DPLL和/或晶体振荡器以用于生成载波信号。载波信号可具有大于10GHz(或者大于15GHz或大于20GHz)的频率。结果，上变频的数据信号可以是使用由载波信号的频率确定的高频频带的高频信号。载波信号可以是周期性信号(例如正弦或余弦信号)。
上变频电路3504可包括被配置为通过将DTC数据信号与载波信号混频来生成上变频数据信号的混频器。可替换地，上变频电路3504可包括被配置为基于DTC数据信号和载波信号来生成上变频数据信号的射频数字到模拟转换器。
装置3500可包括被配置为连接到至少一条传输线的输出接口。传输线可以是单端传输线或者可以是一对差分传输线中的传输线。
装置3500可包括被配置为基于第二输入数据信号生成第二DTC数据信号的第二数字到时间转换器电路。第二DTC数据信号可包括第一类型的第一信号边缘(第m信号边缘)、第二类型的第二信号边缘(第m+1信号边缘)和第一类型的第三信号边缘(第m+2信号边缘)的序列。第一信号边缘和第二信号边缘可相隔与第二输入数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘可相隔与第二输入数据信号包含的第二数据符号相对应的第二时间段。
装置3500和/或装置3500的输出接口可被配置为基于上变频数据信号和第二DTC数据信号的组合来生成输出数据信号。输出数据信号可包括在基带中和在高频频带中的信号分量。输出数据信号可被提供给传输线以便发送到接收器。因此，装置3500可被配置为通过相同通道(例如单端线路或者一对差分线路中的线路)来发送输入数据信号包含的数据和第二输入数据信号包含的数据。
第二DTC数据信号可使用基带频率范围，该范围可从0Hz延伸直到30GHz(或者直到20GHz或者直到10GHz)。第二DTC数据信号的最大频率可低于30GHz(或者低于20GHz或低于10GHz)。上变频数据信号使用的频率范围可比第二DTC数据信号使用的频率范围位于更高的频率。
此外，装置3500可通过利用正交载波生成另一高频数据信号来两次使用(第一)上变频数据信号的频率范围。例如，装置3500还可包括另一个(例如第三)数字到时间转换器电路，其被配置为基于另一个(例如第三)输入数据信号生成另一个(例如第三)DTC数据信号。另一个DTC数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘可相隔与另一个输入数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘可相隔与另一个输入数据信号包含的第二数据符号相对应的第二时间段。此外，该装置可包含另一个(例如第二)上变频电路，其被配置为通过基于另一个DTC数据信号对另一个(例如第二)载波信号的调制来生成另一个(例如第二)上变频数据信号。(第一)载波信号和另一个(第二)载波信号可以是正交载波信号。
例如，第一载波信号和第二载波信号可包括相同的频率，但具有180°的相移(例如正弦信号和余弦信号)。结果，(第一)上变频数据信号使用的频率范围的至少一部分可与另一个(第二)上变频数据信号使用的频率范围的至少一部分位于相同频率处。
装置3500和/或装置3500的输出接口可被配置为基于(第一)上变频数据信号和另一个(第二)上变频数据信号的组合来生成输出数据信号。输出数据信号可被提供给传输线以发送到接收器。换言之，装置3500可被配置为通过相同通道(例如单端线路或者一对差分线路中的线路)来发送输入数据信号包含的数据和另一个(第三)输入数据信号包含的数据。
图35b示出了在基带BB处和载波频率fC附近单个通道上的三个STEP流的示意性频带图的示例(例如可通过额外的载波频率来传递更多流)。
联系上文描述的一个或多个示例提及装置3500的更多细节和方面。装置3500可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及包括如联系图35a提及的装置的发送器或收发器。发送器或收发器可以是用于向STEP接收器发送数据的STEP发送器或STEP收发器。
图35c根据示例示出了用于生成数据信号的装置的框图。装置3510包括被配置为基于输入数据信号和(第一)振荡器信号生成(第一)下变频数据信号的下变频电路3512。另外，装置3510包括被配置为基于下变频数据信号生成TDC数据信号的时间到数字转换器电路3514。下变频数据信号包括第一类型的第一信号边缘(第n信号边缘)、第二类型的第二信号边缘(第n+1信号边缘)、和第一类型的第三信号边缘(第n+2信号边缘)的序列。第一信号边缘和第二信号边缘相隔与下变频数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘相隔与下变频数据信号包含的第二数据符号相对应的第二时间段。
装置3500可包括连接到或者被配置为连接到至少一条传输线的输入接口。传输线可以是单端传输线或者可以是一对差分传输线中的传输线。输入数据信号可以是通过传输线接收的。
输入数据信号可包括一个或多个频率带中的信号部分(数据信号)。装置3500和/或输入接口可包括一个或多个滤波器来将一个或多个数据信号与噪声或其他数据信号分离。
例如，装置3500和/或输入接口可包括被配置为对输入数据信号滤波以获得经(高通或带通)滤波的输入数据信号的高通或带通滤波器。下变频电路3512可被配置为基于经滤波的输入数据信号和振荡器信号来生成下变频数据信号。高通或带通滤波器的下限截止频率可高于10GHz(或者高于20GHz或高于30GHz)。
例如，下变频电路3512可包括被配置为将振荡器信号和输入数据信号或者经滤波的输入数据信号混频来获得下变频数据信号的混频器电路。
装置3500可包括被配置为生成振荡器信号(例如本地振荡器信号)的振荡器信号生成器。振荡器信号生成器可包括时钟恢复电路、锁相环PLL、数字锁相环DPLL和/或晶体振荡器以用于生成载波信号。振荡器信号可具有大于10GHz(或者大于15GHz或大于20GHz)的频率。结果，输入数据信号可至少包括在与振荡器信号的频率相对应的高频频带中的高频信号部分。
除了高频部分以外，输入数据信号还可包括基带频率带中的另一数据信号部分。例如，装置3510可包括被配置为基于输入数据信号生成第二TDC数据信号的第二时间到数字转换器电路。另外，装置3500和/或输入接口可包括被配置为对输入数据信号进行滤波以获得经低通滤波的输入数据信号的低通滤波器。第二时间到数字转换器电路可被配置为基于对经低通滤波的输入数据信号的时间到数字转换来生成第二TDC数据信号。经低通滤波的输入数据信号可包括第一类型的第一信号边缘(第m信号边缘)、第二类型的第二信号边缘(第m+1信号边缘)、和第一类型的第三信号边缘(第m+2信号边缘)的序列。第一信号边缘和第二信号边缘可相隔与经低通滤波的输入数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘可相隔与经低通滤波的输入数据信号包含的第二数据符号相对应的第二时间段。
经低通滤波的输入数据信号可包括基带频率范围中的信号部分，该频率范围可从0Hz延伸直到30GHz(或者直到20GHz或者直到10GHz)。低通滤波的输入数据信号的最大频率可低于30GHz(或者低于20GHz或低于10GHz)。经高通或带通滤波的输入数据信号使用的频率范围可比经低通滤波的输入数据信号使用的频率范围位于更高的频率。例如，低通滤波器的上限截止频率可低于30GHz(或者低于20GHz或低于10GHz)。
此外，装置3510可通过利用正交振荡器信号生成另一个下变频的数据信号来两次使用高通或带通滤波的输入数据信号的频率范围。例如，装置3510还可包括被配置为基于输入数据信号和另一个(第二)振荡器信号生成另一个(第二)下变频数据信号的另一个(第二)下变频电路。例如，高通或带通滤波的输入数据信号可与另一个振荡器信号混频以获得另一个(第二)下变频数据信号。此外，装置3510可包括被配置为基于另一个下变频数据信号生成另一个(例如第三)TDC数据信号的另一个(例如第三)时间到数字转换器电路。另一个下变频数据信号可包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。第一信号边缘和第二信号边缘可相隔与另一个下变频数据信号包含的第一数据符号相对应的第一时间段。另外，第二信号边缘和第三信号边缘可相隔与另一个下变频数据信号包含的第二数据符号相对应的第二时间段。此外，(第一)振荡器信号和另一个(第二)振荡器信号可以是正交振荡器信号。
例如，第一振荡器信号和第二振荡器信号可包括相同的频率，但具有180°的相移(例如正弦信号和余弦信号)。结果，用于(第一)TDC数据信号包含的数据的传输的频率范围的至少一部分可与用于另一个(例如第三)TDC数据信号包含的数据的传输的频率范围的至少一部分位于相同频率。
联系上文描述的一个或多个示例提及装置3510的更多细节和方面。装置3510可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例涉及包括如联系图35c提及的装置的接收器或收发器。接收器或收发器可以是用于从STEP发送器接收数据的STEP接收器或STEP收发器。
图35d根据示例示出了在单个通道和单个载波上使用正交STEP流的STEP系统的框图。STEP系统3530包括STEP发送器3531，其通过传输线3540(例如单端传输线或者一对差分传输线中的传输线)连接到STEP接收器3541。STEP发送器3531包括被配置为向第一混频器3533提供第一DTC数据信号D[n]的第一DTC 3532。另外，STEP发送器3531包括被配置为向第二混频器3535提供第二DTC数据信号P[n]的第二DTC 3534。此外，STEP发送器3531包括发送器振荡器3536(例如，PLL)，该发送器振荡器3536被配置为向第一混频器3533提供第一振荡器信号(例如cos(2*pi*fc*t))并且向第二混频器3535提供第二振荡器信号(例如sin(2*pi*fc*t))。第一混频器3533可被配置为将第一DTC数据信号与第一振荡器信号混频以获得第一上变频数据信号。第二混频器3535可被配置为将第二DTC数据信号与第二振荡器信号混频以获得第二上变频数据信号。另外，STEP发送器3531包括组合器3537，该组合器3537被配置为组合(例如相加或求和)第一上变频数据信号和第二上变频数据信号以获得输出数据信号。输出数据信号被提供给传输线3540以发送到STEP接收器3541。
STEP接收器3541包括信号提供器3547(例如具有简单线路分割的节点或者更复杂的电路)，该信号提供器3547被配置为将第一输入数据信号提供给STEP接收器3541的第一混频器3543并且将第二输入数据信号提供给STEP接收器3541的第二混频器3545。另外，STEP接收器3541包括接收器振荡器3546(例如，PLL)，该接收器振荡器3546被配置为通过STEP接收器3541的相位校准单元3539向第一混频器3543提供第一振荡器信号(例如cos(2*pi*fc*t+teta3))并且向第二混频器3545提供正交的第二振荡器信号(例如sin(2*pi*fc*t+teta4))。相位校准单元3539可被配置为调整第一振荡器信号和第二振荡器信号的相位。第一混频器3543被配置为将第一输入数据信号和第一振荡器信号混频以获得第一下变频数据信号D′[n]。第二混频器3545被配置为将第二输入数据信号和第二振荡器信号混频以获得第二下变频数据信号P′[n]。
第一混频器3543将第一下变频数据信号D′[n]提供给第一低通滤波器3548。第一低通滤波器3548对第一下变频数据信号D′[n]进行滤波并且将第一低通滤波下变频数据信号提供给STEP接收器3541的第一TDC 3542。第一TDC 3542基于第一低通滤波下变频数据信号生成第一TDC数据信号。第二混频器3545将第二下变频数据信号P′[n]提供给第二低通滤波器3549。第二低通滤波器3549对第二下变频数据信号P′[n]进行滤波并且将第二低通滤波下变频数据信号提供给STEP接收器3541的第二TDC 3544。第二TDC 3544基于第二低通滤波下变频数据信号生成第二TDC数据信号。
图35d中所示的示例使用正交信号来在相同频率上传递多个流并且在接收器中分离它们。提出的正交函数例如是正弦和余弦函数。例如，为了保持这些函数正交，可进行模拟校正以确保TX上变频和RX下变频之间的相位匹配。
RX中的相位校准可在模拟域中进行，因为STEP RX利用TDC在每个数据流上执行判决。这可不同于其他I/Q调制，在其他I/O调制中I/Q数据被两个ADC采样并且判决是在数字域中在复数I/Q数据上进行的(例如允许I/Q失配误差校正)。
图35d可示出单个通道和单个载波上的两个正交STEP流如下：
Figure BDA0002416112290002951
Figure BDA0002416112290002952
在对高频进行校准和滤波之后(例如加倍的频率在非常高的值)：
Figure BDA0002416112290002953
SRX_D＝D[n]+P[n]·0＝D[n]
在第二分支上可进行相同操作：
Figure BDA0002416112290002954
SRX_P＝P[n]+D[n]·0＝P[n]
STX可以是STEP发送器3531的输出数据信号，SRX_D可以是第一下变频数据信号，SRX_P可以是第二下变频数据信号，D[n]可以是第一DTC数据信号，P[n]可以是第二DTC数据信号，t可以是时间，fc可以是STEP发送器3531和STEP接收器3541的第一振荡器信号和第二振荡器信号的频率，
Figure BDA0002416112290002955
可以是第一振荡器信号的相位，
Figure BDA0002416112290002956
可以是第二振荡器信号的相位，并且
Figure BDA0002416112290002957
可以是STEP接收器3541的第一振荡器信号的相位。
与可要求接收I和Q分支之间的低I/Q失配的其他I/O收发器中不同，一些示例可要求发送和接收的频率和相位之间的匹配(例如相干STEP系统)。
联系上文描述的一个或多个示例提及STEP系统3530的更多细节和方面。STEP系统3530可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图35e根据示例示出了使用基带STEP流和高频STEP流来通过单条传输线传输的STEP系统的框图。STEP系统3550的实现可类似于联系图35d描述的STEP系统。然而，STEP系统3550可提供基带数据信号而不是第二正交高频数据信号。
STEP发送器3531包括被配置为基于第二输入数据信号生成基带DTC数据信号的第二DTC 3552。另外，STEP发送器3531包括组合器3554，该组合器3554被配置为组合(例如相加或求和)第一上变频数据信号和基带DTC数据信号以获得输出数据信号。输出数据信号被提供给传输线3540以便发送到STEP接收器3541。
另外，STEP接收器3541包括输入接口3558，该输入接口3558被配置为将第一输入数据信号提供给STEP接收器3541的第一混频器3543并且将第二输入数据信号提供给STEP接收器3541的第二低通滤波器3557。第二低通滤波器可对第二输入数据信号滤波以获得基带输入数据信号。另外，STEP接收器3541包括被配置为基于基带输入数据信号生成第二TDC数据信号的第二TDC 3556。
联系上文描述的一个或多个示例提及STEP系统3550的更多细节和方面。STEP系统3550可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图35f根据示例示出了使用基带STEP流和正交高频STEP流来通过单条传输线传输的STEP系统的框图。STEP系统3560可基于联系图35d描述的STEP系统和联系图35e描述的STEP系统的组合来实现。
STEP发送器3531包括具有第一DTC 3532的第一信号路径和具有第二DTC 3534的第二信号路径，如联系图35d描述。另外，STEP发送器3531包括具有第三DTC 3552的第三信号路径，如联系图35e对于第二DTC所描述。另外，STEP发送器3531包括第一组合器3537，如联系图35d对于STEP发送器3531的组合器所描述。此外，STEP发送器3531包括第二组合器3554，该第二组合器3554被配置为组合(例如相加或求和)第一组合器3537的输出信号和由第三DTC 3552提供的基带DTC数据信号以获得输出数据信号。输出数据信号被提供给传输线3540以发送到STEP接收器3541。
STEP接收器3541包括具有第一TDC 3542的第一信号路径和具有第二TDC 3544的第二信号路径，如联系图35d所描述。另外，STEP接收器3541包括具有第三TDC 3556的第三信号路径，如联系图35e对于第二TDC所描述。另外，STEP接收器3541包括双工器3562，该双工器3562被配置为将高频输入数据信号提供给信号提供器3547并且将基带输入数据信号提供给第三TDC 3556。
STEP发送器3531和STEP接收器3541的三条信号路径可能够处理三个STEP数据流(例如每个具有24Gbps的BAUD)。
联系上文描述的一个或多个示例提及STEP系统3560的更多细节和方面。STEP系统3560可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
一些示例可涉及在每个通道上使用多个流的多通道互连系统。可实现对于TX数据生成使用DTC并且对于RX数据接收使用TDC的正交上变频和下变频。利用STEP系统可实现用于正交数据流分离的TX和RX频率和相位匹配。利用误比特率BER测量作为成本函数可实现用于正交数据流分离的TX和RX频率和相位匹配。多流STEP系统可使用BB信号和正交载波。可实现RX侧的载波生成、将载波从TX传递到RX、或者将参考信号从TX传递到RX。可使能没有ADC或DAC用于数据生成或接收的正交收发器。
图35g根据示例示出了用于生成输出数据的方法的流程图。方法3580可包括由数字到时间转换器电路基于输入数据信号生成3582DTC数据信号。DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中第一信号边缘和第二信号边缘相隔与输入数据信号包含的第一数据符号相对应的第一时间段。第二信号边缘和第三信号边缘相隔与输入数据信号包含的第二数据符号相对应的第二时间段。另外，方法3580包括通过基于DTC数据信号对载波信号的调制来生成3584上变频数据信号。
联系上文描述的一个或多个示例提及方法3580的更多细节和方面。方法3580可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
图35h根据示例示出了用于生成输出数据的方法的流程图。方法3590包括基于输入数据信号和振荡器信号生成3892下变频数据信号。另外，方法3590包括由时间到数字转换器电路基于下变频数据信号生成3594TDC数据信号。下变频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中第一信号边缘和第二信号边缘相隔与下变频数据信号包含的第一数据符号相对应的第一时间段。第二信号边缘和第三信号边缘相隔与下变频数据信号包含的第二数据符号相对应的第二时间段。
联系上文描述的一个或多个示例提及方法3590的更多细节和方面。方法3590可包括与上文或下文描述的一个或多个示例相对应的一个或多个附加可选特征。
前述段落涉及用于实现高速互连的示例，而图36至图40随后将描述通过校准互连的一些组件或参数来允许增大互连的性能的示例。
STEP互连例如是基于发送和接收关联到数据符号的准确长度的时间段的。先前描述的示例说明了可如何准确地测量每个接收到的符号的长度。然而，抖动破坏时间段的测量的质量并且因此破坏对符号的确定并且可引起数据差错。可能希望减小抖动的影响。
图36a图示了用于经由传输链路3602的两条传输线差分接收的数据信号的适配电路的示例。适配电路3600包括用于第一传输线3602a的输入3604a和用于第二传输线3602b的输入3604b，以及用于第一传输线3602a的输出3606a和用于第二传输线3602b的输出3606b。第一电阻性元件3608a耦合在用于第一传输线3602a的输入3604a和用于第一传输线的输出3606a之间。第二电阻性元件3608b耦合在用于第二传输线的输入3604b和用于第二传输线的输出3606b之间。
在适配电路3600内，第一电阻性元件3608a和第二电阻性元件3608b向传输线添加衰减。
图36a的示例还公开了可选的第三电阻性元件3610，其耦合在第一传输线和第二传输线之间，分别在输入和第一和第二电阻性元件之间。可选的第四电阻性元件3612耦合在第一传输线和第二传输线之间，分别在输出和第一和第二电阻性元件之间。
在STEP互连的传输链路内使用适配电路3600，例如在STEP接收器的输入的前方或者作为STEP接收器的第一信号处理级使用适配电路3600，可允许选择第一电阻性元件3608a和第二电阻性元件3608b，以使得在引入信号的额外衰减的同时减小数据信号内的信号边缘的抖动。例如，到接收器的输入上的反射可以是抖动的主要贡献者之一，导致传输线上的具有降低的幅度的反射信号，这通过添加到传输线上的数据信号而转化成抖动(也称为AM到PM)。
可以低成本实现抖动的减小，而不必保证维持传输线上的数据信号的幅度，这在对传统高速接口定制的方案中经常是要求的。通过借由适配电路的示例引入适当量的衰减，可以利用线路匹配和加性噪声的抑制之间的意料之外的折衷来最小化抖动。换言之，即使接收器的输入处的数据信号的信号对噪声比可由于衰减的引入而劣化，反射也可同时被衰减到导致互连链路的整体误比特率增大的程度。
与其他高速互连一样，STEP互连链路对于反射是敏感的(即使S11＝-20dB也仍可导致一些劣化)。图36a至36f图示了使用自适应且有损的匹配网络(其引入数据信号的衰减)的抖动最小化的方法。在一个示例中，适配电路可实质上由自适应衰减器构成，该自适应衰减器最小化反射水平，直到其他抖动贡献者，例如像热噪声和1/f噪声，变成主导为止，这在图36d中图示。最终以其他手段要考虑的抖动的其他来源可以是发送器内的PLL相位噪声和符号间干扰(ISI)。
与尝试以恒定的非自适应和非有损匹配网络来最小化反射的传统方案相比，适配电路的示例可通过低努力并且在没有大量的额外电路和/或功率消耗的情况下增大互连链路的质量。例如，在常见的快速数字幅度调制链路中，反射经常是通过渴求功率的判决反馈均衡器(Decision Feedback Equalizer，DFE)来减轻的，因为频谱内容较高，从而使得有损匹配网络将劣化链路质量。
在适配电路的一些示例中，第一电阻性元件和第二电阻性元件的电阻率是可调整的以允许对互连链路的质量的校准。由校准来确定适当的衰减水平的方法的示例随后在图36c中图示。
在一个示例中，第一电阻性元件和第二电阻性元件的电阻率(导致衰减)被调整到相同的值。另外的示例也可独立地调整电阻率以例如对传输线上的不平衡做出解释。
在另外的示例中，第三电阻性元件和第四电阻性元件的电阻率也可以是可调整的，这可允许在增大衰减的同时维持传输链路3602的阻抗。根据一些示例，第三电阻性元件和第四电阻性元件的电阻率被调整到相同的值。
总之，图36a的适配电路构成匹配网络，其是基于电阻器的，这些电阻器被配置为衰减器，这些衰减器吸收能量并且减小从RX到TX的返回能量。也就是说，在信号路径内故意接受额外的衰减，如图36d中所示。这可以是可接受的，因为STEP主要对定时误差敏感。
虽然图36a图示了电阻器作为电阻性元件的示例，但另外的示例可使用适配电路内的引起传输线3602a和3602b上的数据信号的衰减的其他组件。适配电路的其他示例内使用的另外组件也例如可展现出变化的或恒定的电容或电感。
图36b图示了适配电路3600在接收器3620内对于经由两条传输线差分传输的数据信号的应用。接收器3620包括用于第一传输线3624a和用于第二传输线3624b的数据输入3622。放大器电路3626被配置为依据第一传输线3624a上和第二传输线3624b上的信号的差异生成输出信号3628。图36a的适配电路3600耦合在数据输入3622和放大器电路3626之间以允许减小抖动对借由放大器电路3626生成的输出信号3628的负面影响。
图36c图示了用于确定衰减水平的方法的示例的流程图。随后对于如图36a中所示的适配电路论述对衰减水平的确定。然而，另外的示例也可与其他匹配电路一起使用该方法。对于图36a的衰减电路，考虑到Z0是期望的迹线阻抗(例如对于差分对(即对于包括两条传输线的传输链路)是100Ω)，可基于以下式子来改变衰减。A表示衰减，其大于1。在以下式子中，假设第一电阻性元件3608a和第二电阻性元件3608b的电阻率被联合调整到相同的值R1，而第三电阻性元件3608a和第四电阻性元件3608b的电阻率被联合调整到相同的值R2。
对于给定的衰减A和给定的Z，电阻率R1和R2计算为：R1＝Z0*(A^2-1)/(4*A)并且R2＝Z0*(A+1)/(A-1)，可通过相应地调整电阻率来改变衰减。
该方法包括以第一衰减水平接收3630校准符号的第一预定序列并且为接收到的第一序列的校准符号确定3632第一差错率。差错率可例如通过将接收到的符号与发送的校准符号的序列相比较来确定，校准符号的序列可以是接收器预先已知的或者可被利用高度可靠的调制方案提前发送到接收器。
另外，该方法包括增大衰减3634到第二衰减水平并且以第二衰减水平接收3636校准符号的第二预定序列。第二预定序列可等于第一预定序列或者其可以是不同的。另外，该方法包括为接收到的第二序列的校准符号确定第二差错率3638。
为了确定额外的衰减是否增大质量，该方法还包括比较3640第一差错率和第二差错率。
如果第二差错率低于第一差错率，则该方法包括增大衰减3642到第三衰减水平，因为衰减的增大导致了数据信号的更小失真。
重复衰减的增大直到没有经历差错率的进一步减小为止可导致具有最优抖动减小的设置。
在一些示例中，该方法可选地包括如果第二差错率为零则维持第二衰减水平3644。
在一些示例中，该方法还包括发送反馈信号，使得不再接收到更多校准符号。这样，合作的发送器可被通知不再发送校准符号，因为已找到优化的设置并且可终止校准。
在一些示例中，该方法还包括如果第二差错率高于第一差错率则将第一衰减水平设置到零3646并且发送反馈信号3644，引起携带校准符号的数据信号的信号电平的增大。如果衰减的增大导致更坏的差错率，则我们也可增大发送功率，为以后要插入的额外衰减产生更多余量。
使用自适应有损匹配网络来改善信号质量的方法可用于精细调节网络以达到给出由迹线匹配和SNR引起的最小抖动的设置，如图36d中所示。图36d图示了在数据信号经过了适配电路/匹配网络之后的接收器处的抖动与信号对噪声比(SNR)。图36d中的第一图线3652图示了在由噪声主导的场景中抖动对于SNR的依从性。如预期的，SNR(在发送器处生成的数据信号的功率)越高，抖动越小。在由符号间干扰(ISI)主导的场景中，如图线3656所示，在前符号的反射信号可以是抖动的主要来源。因此，导致高SNR和反射的高幅度的高发送功率可导致高抖动。两个抖动来源的组合由图线3654图示。确定衰减的方法的示例可导致产生最小抖动的设置，同时考虑抖动的两个来源。
如果图36c的方法被应用在图36b的接收器内，则以第一衰减水平接收校准符号的第一预定序列包括：接收包括校准符号的第一预定序列的数据信号；并且以第一衰减水平衰减该数据信号。类似地，以第二衰减水平接收校准符号的第二预定序列包括：接收包括校准符号的第二预定序列的数据信号；并且以第二衰减水平衰减该数据信号。
换言之，用于确定衰减水平的方法的示例可由2个阶段来表征。在阶段1中，TX发送校准模式(将被定义为已知的伪随机数据)，而RX衰减器被设置到1(衰减被绕过)并且有对时间窗口中的差错计数的比特差错测量(Bit ERror Measurement，BERM)。差错的量将被保持为对于链路的质量的参考。
在阶段2中，RX将衰减改变一个步阶(并且相应地调整电阻器)并且相对于第一阶段比较差错。在本文描述的示例中改变衰减的步阶大小是任意的。变动在每个步阶可以是恒定的或者其可线性地或者甚至非线性地增大或减小。
如果新的差错比阶段1中更低，则可以逐渐地前进，直到达到在BERM上没有差错为止。在该状态，RX可向TX发送ack并且可结束校准。如果新的差错不是更低，则RX返回nack并且TX应当增大其幅度并且RX应当再次开始阶段1。
在找到衰减值之后，我们可进而通过例如改变TDC并且对每个符号寻找最佳裕量(时间段)来进一步精细调节PHY层控制器。随后将参考图36e和36f描述另外的校准构思。
图36e图示了在STEP互连内将适配电路用于数据信号。在STEP互连中，用于生成数据信号的PHY层控制器3660经由传输线3666a和3666b连接到用于处理数据信号的PHY层控制器3662(它们例如在两个不同的芯片内)，其中传输线3666a和3666b可由于由沿着传输线(迹线)和连接中(例如在板封装连接内)的失配引起的衍射、损耗和反射而影响信号的质量。STEP是相位调制接口。因此，频谱内容限于相对特定并且带通的频率范围(在链路的中心频率附近)。匹配因此可主要要求带内调整而不要求整个频谱上的调整并且可由图36a的适配电路3600执行。处理电路3668耦合到适配电路3600的输出并且被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。换言之，处理电路3668测量接收到的数据信号中的相继互补信号边缘之间的时间段。
解调电路3670被配置为通过向STEP协议的(有效载荷数据)符号指派时间段来基于第一信号边缘和第二信号边缘之间的第一时间段确定第一数据；并且基于第二信号边缘和第三信号边缘之间的第二时间段确定第二数据。
图36f图示了用于生成数据信号的装置3670的示例，其具有提供一个或多个系列的校准符号来用于校准的能力。调制器电路3672被配置为生成一系列校准符号。输出接口3674被配置为以第一信号电平发送包括该系列校准符号的数据信号。装置3670还包括输入接口3676，该输入接口3676被配置为从处理数据信号的装置(例如从STEP接收器)接收反馈信号来在校准期间控制装置3670的行为。在接收到相应的反馈信号后，输出接口以第二信号电平发送包括该系列校准符号的数据信号，第二信号电平高于第一信号电平。
另外的示例还可以第二信号电平发送第二系列的校准符号，其不同于以第一信号电平发送的该系列校准符号。
在用于STEP互连的PHY控制器内，输出接口还可被配置为生成包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的数据信号，其中第一信号边缘和第二信号边缘之间的第一时间段对应于第一校准符号并且其中第一信号边缘和第二信号边缘之间的第二时间段对应于第二校准符号。
虽然先前段落主要论述了用于确定差分数据总线的衰减水平的方法的示例，但方法的另外示例可类似地被用于单端数据总线。
图36a至36f图示了关于如何避免抖动的生成的示例，而图37a至37j随后则图示了用于对一些剩余抖动贡献进行补偿的示例。I/O链路可基于脉冲发送(在发送器侧，TX)和脉冲宽度测量(在接收器侧，RX)。相应的I/O数据链路，例如STEP互连，可对抖动(脉冲宽度定时误差)敏感。可存在对于减轻抖动的负面影响的需求。
图37a图示了用于生成数据信号的装置3700的示例。该装置包括预失真电路3702，该预失真电路3702被配置为基于关于在传输链路处向数据信号引入的抖动的预失真模型来为要经由传输链路传输的数据信号的至少一个特性生成修改。
另外，该装置包括被配置为基于经修改的特性来生成数据信号的处理电路3704。
对于利用由脉冲的时间段物理表示的符号来传输数据的互连，已发现对整体抖动的主要贡献者是符号间干扰(ISI)。利用关于抖动的预失真模型(其针对的是互连的组件的抖动生成)对要发送的数据信号进行预失真允许以很少的额外努力高效地减轻抖动对互连链路的性能的负面影响。
根据一些示例，该修改是对关联到发送数据符号的时间段的调整，这可允许直接应用STEP发送器内的用于生成数据信号的装置的示例。
根据一些示例，预失真电路被配置为利用向要利用数据信号发送的数据指派修改的查找表来生成特性的修改。如果ISI被识别为抖动的主要贡献者，则预失真可利用查找表来实现，因为要求的修改取决于要发送的数据本身并且简单的查找表可用于向要发送的数据指派修改。
在一些示例中，预失真电路使用取决于要借由数据信号发送的一列发送数据符号中的至少一个发送数据符号的预失真模型。在这种情况下，查找表可向要发送的每个发送数据符号指派修改。
在另外的示例中，预失真模型也可取决于先前发送的发送数据符号。取决于实现方式，要考虑的先前发送数据符号的数目可以是不同的。在一些示例中，预失真模型至少使用当前发送数据符号和该系列的在前发送数据符号。如果查找表被用于实现预失真模型，则查找表可例如包括三列，一列用于当前发送数据符号，一列用于先前发送数据符号，一列用于要应用的修改。
另外的示例可使用预失真模型的数学公式表达，以使得要发送的数据可被连续输入到预失真模型中以生成特性的修改。取决于预失真模型，当前输入的数据也可影响用于发送未来数据的数据信号的修改，这也被称为具有记忆的预失真函数。
在一些示例中，预失真模型包括传输链路的有限脉冲响应模型。
一些示例基于从数据信号的接收者接收的校准信息来更新预失真模型，这可例如允许执行其中生成预失真模型的校准。根据一些示例，校准信息是基于测量到的数据信号中的抖动的。
如果装置3700例如被用于STEP发送器内，则处理电路3704被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二数据符号相对应的第二时间段。该装置还包括被配置为将数据信号输出到传输链路的可选的输出接口电路3706。
根据一些示例，预失真电路可被配置为生成第一时间段的修改和第二时间段的修改。修改可通过生成要被添加到标称时间段或者被从标称时间段减去的校正或者通过生成时间段来替换现有标称时间段来实现。
图37b图示了为由STEP接收器接收到的多个信号边缘记录的眼图。沿着传输线，数字数据信号恶化，导致其幅度以及信号边缘的上升和下降时间的变动，从而使得接收到的多个信号的叠加导致如图37b中所示的眼图，其严重偏离理想形状，理想形状是方形的。使用对于抖动的预失真模型仅在时间维度3708中最大化睁眼程度，这对于像STEP之类的一些互连是足够了。图37c图示了用于传统高速互连的方案，其要求在时间维度3708和幅度维度3710两者中最大化睁眼程度来实现失真的减小。
仅在时间维度3708中最大化睁眼程度可借由发送器中的预失真电路非常高效地实现，如图37d中所示。
图37d示意性图示了STEP发送器内的用于生成数据信号的装置的电路以及在STEP接收器内用于处理接收到的数据信号的TDC。在发送器侧，预失真电路3712生成关联到每个发送数据符号的时间段的修改。例如，每个发送符号的标称时间段T(n)(如借由图线3718所示)被修改为变成预失真时间段P(n)(如借由图线3720所示)。预失真时间段P(n)随后被DTC3714用于生成要被输出到传输链路3722的数据信号D(n)。如图37d中所示，预失真可在没有发送器的数字域中的大量额外努力的情况下实现。
在接收器侧，数据信号被接收并且互补信号边缘之间的时间段被借由TDC 3716来确定。
预失真电路3714使用对于抖动的预失真模型。要发送的数据符号/时间段T(n)是已知的并且链路模型例如是利用使用校准符号的序列来确定链路模型的校准方法来获得的。校准可以是工厂/实验室校准，或者使用在正常操作期间最终均匀的有效载荷数据符号的在线校准，这可被称为背景校准。根据另外的示例，校准可在互连启动时被执行一次。对于要发送的每个符号，预失真电路生成校正值，该校正值被馈送到DTC 3714并且修改时间段，从而使得RX侧(其由时间到数字转换器3716TDC表示)的ISI被最小化。换言之，执行TX时域记忆ISI预失真。实现了只要求DTC脉冲宽度操纵的TX记忆ISI预失真系统，允许了没有功率渴求和昂贵设备的ISI最小化。
图37e图示了经由RX处的判决反馈均衡器3724(DFE)最小化由ISI引起的性能劣化的传统通信链路。传统的高速互连系统可使用电压电平脉冲调制方案(RZ、NRZ、CMI、PAM等等)。因此，任何均衡方案将需要在电压和时间两个维度中在“最大睁眼程度”的标准下操作以便确保最小BER(最小化由抖动和幅度噪声引起的差错的概率)。这要求模拟均衡器或DFE，这是非常渴求功率的并且因此是不合需要的。
然而，在像STEP之类的一些通信系统中，最小过零变动可能就足够了(例如提出的互连系统的优化标准是不同的)。因此，对于抖动的预失真模型可足以实现最优结果。
总之，为了最小化由ISI引起的过零变动，执行TX预失真，这可以是一种低功率纯数字机制。由于提出的通信系统只对改变其过零的抖动敏感，所以在TX处可以预计算并且预补偿RX处的预期过零(由于ISI引起)。
图37f图示了由ISI主导的像STEP互连之类的通信系统。图37f图示了图示出发送的数据信号的本质上矩形形状的第一图线3730和图示出展现劣化波形的接收数据信号的第二图线3732。图37f的右侧图线图示了接收的数据信号的过零从期望值的偏离(误差)的直方图。如图37f中所示，误差只具有有限数目的可能值，这意味着它们是依从于数据的(传输链路带宽和响应引入记忆效应)。给定观察到的误差分布，我们可以推断出抖动由ISI主导，从而对于抖动的预失真模型足以优化传输链路的性能。
图37g图示了用于生成数据信号的方法的示例的流程图。该方法包括对于要经由传输链路传输的数据信号的至少一个特性生成修改3740。修改是利用对于沿着传输链路引入到数据信号的抖动的预失真模型来执行的。根据一些示例，预失真模型可以可选地仅仅建模ISI对抖动的贡献。该方法还包括基于经修改的特性来生成数据信号3742。
图37h图示了用于为STEP互连生成数据信号的方法的另一示例的流程图。该方法包括基于对于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由传输链路传输的数据信号的至少一个特性生成修改3750。该方法还包括生成数据信号3752，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，第一信号边缘和第二信号边缘相隔与第一数据符号相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与第二数据符号相对应的第二时间段。另外，该方法包括输出数据信号3754到传输链路。
参考图37a至37f论述了预失真，而图38a至38i随后将图示关于可如何在接收侧以超过进行量化的时间到数字转换器的分辨率的精确度准确地测量抖动的示例。
图38a再图示了ISI对抖动的生成，ISI是由发送器3804和接收器3806之间的链路-信道(传输链路3802)的频率依从性引起的。ISI对特定脉冲(由要发送的符号给出的2个相继互补信号边缘之间的时间段)的影响取决于当前代码(符号)本身和历史(意思是先前的(一个或多个)代码或(一个或多个)符号)。ISI导致通信互连链路的接收端处的符号的接收时间段3608的变化(于是不同于发送端处的时间段3810)，这可进而导致误检测。
如已经参考图37a至37f论述的，图38b再图示了可利用发送器前的预失真电路3812基于预失真模型为每个符号生成时间段的修改来减轻ISI和抖动的其他来源的影响。数字预失真(DPD)模型可考虑当前和先前代码(符号)并且以使得在信道/传输链路3802之后相继边缘3808之间的距离将按要求那样的方式输出具有修改的时间段的移位信号3811。DPD可例如利用查找表(LUT)来实现，该查找表以当前和先前代码/符号作为输入并且输出要被用于当前符号的修改时间段。
图38c图示了使用具有粗略分辨率的时间到数字转换器确定两个信号边缘之间的时间段的方法的示例。
该方法包括按校准因子缩放数据信号内的一系列相继信号边缘之间的时间段3820。
图38d图示了缩放时间段3830对于接收侧借由TDC对时间段的量化的影响。在图38d的示例中，通过将用于生成一系列相继信号边缘的本地振荡器(例如PLL)的频率从操作频率3833改变到校准频率3835来缩放时间段。该改变导致在数据信号3831内可生成信号边缘的位置的网格从原始网格3832(在正常操作期间使用)改变到新网格3834。然而，接收侧的TDC量化时间段的位置，也就是TDC网格3836，保持恒定。在图38d的示例中，这导致在新网格3834的位置3840处而不是在位置3842处生成上升信号边缘3838，而根据由校准频率定义的原始网格本来会是在位置3842处生成的。通过缩放一系列相继信号边缘之间的时间段3830，上升信号边缘的位置3840被移动到与TDC网格3836一致，即与作出两个相邻时间间隔(量化值)之间的判决的位置一致。在该示例中，相邻时间间隔是第一时间间隔[190ps；200ps]和第一时间间隔[200ps；210ps]。由于系统中的固有统计抖动，上升信号边缘3838因此可被量化到第一时间间隔中或者第二时间间隔中。在一系列相继信号边缘内多次发送信号边缘3838因此导致量化值在这些相邻时间间隔之间的分布。假设统计抖动的概率密度是对称的并且位置3840与TDC网格3836精确一致，则50％的样本将存在于第一时间间隔中并且另外50％将存在于第二时间间隔中。前述观察被图38c中所示的方法的示例用于校准。
为此，该方法还包括经由传输链路发送3822该一系列相继信号边缘。
另外，该方法包括接收该系列相继信号边缘3824并且以粗略分辨率量化信号边缘之间的时间段3826以提供量化值。
该方法还包括基于量化值的分布和缩放因子来计算信号边缘之间的时间段3828。该计算可沿着联系图38d阐述的考虑的线来执行。虽然图38d图示了缩放时间段的一个具体示例，但另外的示例可使用其他任意方式来实现缩放。
先前描述的方法允许了准确地测量抖动，虽然由于TDC(RX)的粗略量化这是有挑战性的。
例如，可发送符号(代码)5,5,5,5,5,5….(当前代码是5并且先前代码是5)来评估符号5,5的序列的ISI。符号5的标称(要求)时间段3830(延迟)被假设为205ps(使得信号边缘到达第二时间间隔[200ps；210ps]的中心以实现最大可靠性)。然而，由ISI引起的真实时间间隔是203ps，这是在校准期间确定在要发送符号5,5的序列的情况下能够通过预失真对其进行补偿的时间段。然而，TDC量化电平是[170 180 190 200 210 220 230]ps。因此，使用原始网格3832的TDC采样在接收器处将只得到时间段在200ps和210ps之间的信息，这不允许推断出203ps的真实时间间隔。
一种方法的示例通过移动DTC(TX)网格并且利用系统中的统计抖动的存在(例如热噪声)生成量化值的某种分布来克服此问题。如果例如在系统中有0.5ps RMS抖动，则将需要移动DTC～2-4ps(相应地缩放时间段)以引起RX样本/量化值(一些将是190-200，一些将是200-210)在相邻时间间隔之间的分布。一旦有了量化值的分布，就可能计算确切的延迟。(示例1：如果样本的50％是190-200并且50％是200-210，则确切延迟是200。示例2：如果30％是190-200并且70％是200-210，则可进一步考虑统计抖动的标准差来计算例如201ps的确切时间段(延迟)。
为了得到适合于准确计算时间段的量化值的分布，我们可尝试不同的校准因子(PLL频率或本地振荡器频率)，直到量化值充分地分布在相邻时间间隔之间为止。对于校准频率Fc_new，发送侧的校准因子C相当于C＝Fc_old/Fc_new，其中Fc_old是通信互连链路的正常操作期间的操作频率。
为了在接收侧计算真实时间段，校准因子的影响是倒数，从而真实时间段等于测量到的时间段除以C。
先前描述的方法可用于准确地测量受例如抖动损害的时间段以确定在失真电路内使用的校准数据。虽然ISI已经被显示是抖动的来源，但图38e和38f图示了抖动的另一个来源，即反射。
反射是加性损害。信号的一部分在链路的一端在接收器3806处被反射回，然后在发送器3804处被再次反射(见下图)。此效应引起信号的“过去版本”被添加到当前信号(然而，反射的版本是弱化的，因为其经过链路的次数多了2次)。反射的延迟是链路的长度的函数并且因此对于给定的实现方式可以是恒定的。
反射对于当前时间段(其信号边缘的位置)的影响取决于当前符号并且取决于在前符号(在t–Treflection处)。Treflection是传输链路3802上的信号传播时间的两倍。换言之，当前信号的形状取决于过去代码。
图38f图示了由反射引起的数据信号的损害。第一图线示出了没有反射的数据信号3050的示例，第二图线3052示出了在给定的传输链路处由数据信号生成的反射，并且第三图线3054示出了反射在数据信号3050上的叠加，图示了反射可引起的严重信号损害。
可类似于ISI地减轻反射，例如借由使用LUT的预失真。然而，不是取决于先前的(一个或多个)代码(除了当前代码以外)，修改时间段以减轻反射的影响取决于当前符号和Treflection之前发送的符号(取决于相对于反射时间最近的边缘)。为了维持关于先前发送的符号的信息，可使用数字FIFO。
虽然对于ISI和反射的预失真可基于包含损害的逆反值的LUT，但LUT的生成要求不同系列的有效载荷数据符号来测量由每个效应引起的确定性抖动(边缘偏移)。
对于两种效应，生成被发送来测量抖动的有效载荷数据符号都包括提供一系列有效载荷数据符号的多次重复并且向该系列的每个有效载荷数据符号指派时间段。为了在接收器处收集必要的统计信息可要求多次重复。
为了校准ISI，系列内的有效载荷数据符号的数目对应于由符号间干扰引起的抖动的预失真模型的复杂度。在简单模型中，我们可假设ISI由紧挨在前的有效载荷数据符号主导，从而系列内的有效载荷数据符号的数目是二。另外的示例可使用更复杂的模型，取决于3、4、5或更多个符号。
因为关于反射的先前考虑，用于校准DPD以减轻由反射引起的损害的一系列有效载荷数据符号的长度对应于传输链路的信号传播时间的两倍。
对于ISI和反射两者，校准数据都是对系列内的最后有效载荷数据符号确定的。
在ISI校准的情况下，第一校准数据将为最后有效载荷数据符号确定的时间段关联到一系列有效载荷数据符号。
然而，对于反射校准，第二校准数据将为系列的最后有效载荷数据符号确定的时间段关联到该系列的第一有效载荷数据符号。
为了允许实现先前描述的测量时间段和校准的方法，用于生成和处理数据信号的装置的示例例如可要求与彼此通信以开始或终止校准。
图38g示意性图示了用于处理数据信号的装置3860的示例。该装置包括被配置为接收数据信号内的一系列相继信号边缘的输入接口3862和被配置为以粗略分辨率量化信号边缘之间的时间段以为每个时间段提供量化值的时间到数字转换器3864。
评估电路3866被配置为基于量化值的分布和用于根据上文详述的方法生成数据信号的缩放因子来计算信号边缘之间的时间段。
例如，根据一些示例，评估电路被配置为通过确定选定有效载荷数据符号的量化值的分布来确定与数据信号内的反复接收的一系列有效载荷数据符号中的选定有效载荷数据符号相对应的信号边缘之间的时间段。时间段是利用缩放因子来计算的，时间段对应于分布的至少两个相邻量化值和量化值的分布。
根据一些示例，装置3860可以可选地还包括输出接口，输出接口被配置为将计算出的时间段传达给用于生成数据信号的装置，用于生成数据信号的装置可例如使用计算出的时间段来构建预失真模型。
图38h图示了用于生成数据信号的装置3870的示例。装置3870包括校准电路3872，其被配置为生成例如图38i中所示的一系列有效载荷数据符号的多次重复。调制电路3874被配置为向该系列的每个有效载荷数据符号指派时间段。
数据信号生成电路3876被配置为生成包括相隔校准时间段的相继信号边缘的序列的数据信号，校准时间段是被校准因子缩放的时间段。
用于生成数据信号的装置3870的一些示例可以可选地还包括被配置为接收反馈信号的输入接口，其中数据信号生成电路3876被配置为在接收到反馈信号内的否定确认信号时修改校准因子。如果接收到的信号边缘不与TDC的时间网格充分一致的话，这样做可允许接收器通知用于生成数据信号的装置3870进一步修改校准信号。
根据一些示例，该装置被配置为在接收到反馈信号时将校准因子减小预定的量。
如先前已经详述的，一些示例可包括用于生成相继信号边缘的序列的锁相环并且锁相环的频率可在接收到否定确认信号时被增大以减小校准因子。
图38i图示了在发送侧为了校准可生成的一系列有效载荷数据符号的示例。该系列包括有效载荷数据符号的系列C、B和A的三次重复。结果，其可在考虑2个在前有效载荷数据符号作为ISI的原因的模型中用于有效载荷数据符号A的ISI校准。生成的校准数据将为最后有效载荷数据符号A确定的时间段关联到一系列有效载荷数据符号C、B和A。校准数据随后被用于在正常操作期间发送系列C、B和A的情况下修改指派到有效载荷数据符号A的时间段。
类似地，该系列可在短传输链路的情况下被用于校准反射，使得信号传播时间的两倍对应于指派给图38i的一系列有效载荷数据符号的时间段。
图37a至37c以及图38a至38i涉及预失真并且涉及使用一系列校准符号来确定根据预失真模型要应用到数据信号的修改。一系列校准符号可例如由允许测量从该系列校准符号生成的数据信号的某个属性的特定顺序的一系列有效载荷数据符号给出。
虽然TX侧可使用晶体振荡器(PLL)作为参考并且因此可自己测量可靠生成的输出(精确度可在数十PPM量级或者更好)，但RX侧可不包括PLL并且所有脉冲持续时间可基于硅的延迟线来测量。这种延迟线可由于工艺变动、电压和温度而变动，这可使得在生产之后对延迟线的元件的校准成为必要，要求从发送器向接收器发送一系列校准符号并且使得接收器执行校准测量。
图39a至39e公开了关于可如何从发送器向接收器通知一系列校准符号的发送以例如使得后者执行校准测量的示例。
根据一些示例，包括控制符号指示符和控制符号的序列的如前所述的定界符被用于通知一系列校准符号的随后发送。使用的定界符可利用指示一系列校准符号的专用控制符号来具体创建。
结果，如图39a中所示的用于生成数据信号的装置3900包括被配置为生成数据流的调制器电路3902，该数据流包括控制符号指示符、指示一系列校准符号的控制符号、和包括至少一个校准符号的一系列校准符号的序列。输出接口3904被配置为输出包括数据流的符号的数据信号。装置3900可这样被用于生成一系列校准符号并且借由由控制符号指示符和指示一系列校准符号的控制符号构成的定界符向接收器通知该系列的发送。例如，对于STEP互连内的实现方式，装置3900的一些示例还可包括被配置为生成数据信号的处理电路，该数据信号包括相隔与该序列的控制符号指示符、控制符号和校准符号相对应的时间段的互补信号边缘的序列。
图39b图示了数据流的示例，该数据流包括控制符号指示符CI、指示一系列校准符号的控制符号C、和如参考图38a至38i所述为了重复测量被重复三次的一系列校准符号C、B和A的序列。换言之，校准符号的系列包括有效载荷数据符号的系列C、B和A的多次重复。
图39c图示了能够使用该系列校准符号来校准的用于处理数据信号的装置3910的示例。装置3910包括被配置为接收数据信号的输入接口3912，该数据信号包括控制符号指示符、指示一系列校准符号的控制符号、和一系列校准符号的序列(例如图39b的数据流)。评估电路3914被配置为一旦装置3910从指示一系列校准符号的控制符号确定要执行校准则使用该系列校准符号来确定数据信号的属性。
根据一些示例，装置3910可选地还包括输出接口，该输出接口被配置为将数据信号的属性输出到例如发送器来更新预失真模型。
换言之，在定界符之后，可发送经调制的信号的序列。例如，可发送16个短符号[000]，然后是16个[001]，然后是16个[010]……并且替换地开始于长符号16个[111]，然后是[110]……接收器当检测到“校准”定界符时将把接下来的符号用于对内部电路部件的校准。由于校准符号是由定界符触发的——其实际上可在任何阶段在发送器要求传输应用数据时被其停止。在此情况下，例如可发送封包开始(SOP)定界符，然后是应用数据，例如借由有效载荷数据符号。使用定界符与传统实现方式相比可节省大量带宽。例如，PCIe通常将训练作为数据的一部分发送——但“成本”是25％额外BW以允许RX跟随TX频率并且正确地采样数据。DPhy促成纠偏(de-skew)特征并且发送器不应当在操作的中间停止纠偏，并且必须还经过低功率状态，然后才去到应用数据——这是相当“长”的延迟过程——～2微秒。
图39d图示了用于生成数据信号的方法的示例。该方法包括生成数据流3930，该数据流包括控制符号指示符、指示一系列校准符号的控制符号、和包括至少一个校准符号的一系列校准符号的序列；并且输出包括数据流的符号的数据信号3932。
图39e图示了用于处理数据信号的方法的示例。该方法包括接收3940数据信号，该数据信号包括控制符号指示符、指示一系列校准符号的控制符号、和一系列校准符号的序列。另外，该方法包括使用校准符号的系列3942来确定数据信号的属性。
图36a至39e公开了校准方法来减轻由传输链路的属性引起的数据信号的损害，而图40a至40e则涉及校准用于处理和生成数据信号的TDC和DTC内的参数的方法。
DTC和TDC是模拟块，其性能可随着工艺、电压和温度而显著变动。另外，具有精细量化步长的DTC可包括在利用参考本地振荡器生成的相邻脉冲宽度之间进行插补的插补功能。插补可生成DNL和INL误差。
例如，在STEP互连的特定实现方式中，用于生成数据信号的DTC可生成8个可选的有效载荷数据符号0-7。一些符号，例如0和5，只不过是DTC参考时钟(例如借由PLL生成)的分频。换言之，这些符号是可直接从参考时钟得出的，无需插补。其他符号是在DTC内部由被称为DCEI的子块生成的，该子块使用插补来创建参考时钟的2个信号边缘之间的脉冲宽度。DTC DCEI可提供由PLL周期除以2Ndcei给出的良好时间分辨率。
被称为“DTC编码器”的数字电路控制DTC，并且为DCEI生成要用于每个发送符号的代码。DCEI的精细时间分辨率可例如允许如前所述利用查找表实现预失真。
类似地，查找表可用于对DTC本身内的非线性性和其他损害进行补偿。
校准可变延迟元件的方法的示例允许相互校准TDC和DTC两者，其方式是通过最初在TDC或DTC之一中建立校准时间段，该校准时间段随后被用于在另一设备中校准另一时间段。
在图40a中图示了校准可变延迟元件的方法的示例。该方法包括将DTC 4002的第一时间段设置到可从参考时钟得出的第一值。
该方法还包括将包括相隔第一时间段的一系列互补信号边缘的数据信号4004发送到TDC。
在延迟元件内的第一时间段被准确设置的情况下，该方法还包括将TDC内的延迟元件4006校准到第一值。
为DTC内的时间段选择可靠基础允许了生成具有准确定时的边缘的数据信号，这进而使得DTC能够利用所述数据信号在内部将延迟元件校准到第一值。
校准测量可例如利用图38a至38i中公开的方法的示例来执行。
根据另一示例，该方法还包括将DTC的第一时间段设置到可从参考时钟得出的第二值并且将包括相隔第一时间段的一系列互补信号边缘的数据信号发送到TDC。与第一值类似，可靠生成的相隔具有第二值的时间段的信号边缘可用于将TDC内的延迟元件校准到第二值。
在准确校准了TDC内的时间段后，另外的示例校准生成数据信号的DTC内的时间段。
一些示例因此将DTC的第一时间段设置到第一值并且将包括相隔取决于第一时间段和第二时间段的时间段的一系列互补信号边缘的数据信号发送到TDC。TDC内的第二时间段于是可被校准到第二值和第一值之间的差异，因为这两个值先前都在TDC内被校准过。
基于先前描述的迭代地校准DTC和TDC的组件的方法，可校准任意另外数目的时间段。
虽然方法的示例可被普遍用于包括DTC的设置和DTC，但一些示例可被有益地实现在像例如STEP之类的通信系统内，因为可将第二值和第一值之间的差异选择为对应于通信协议的符号分隔时间的一半。经校准的另外时间段于是可与符号分隔时间的分数或倍数相关。
例如，DTC内的第二时间段可被设置到符号分隔时间以将TDC内的第二时间段校准到符号分隔时间。
图40b和40c图示了将该方法应用到如前所述具有8个有效载荷数据符号的STEP互连。
图40b示意性地再图示了STEP传输链路的接收侧的TDC，已经在之前例如参考图1c对其进行了论述。因此，重复的详述看起来是无意义的并且对图1c进行参考。
TDC包括初始共同延迟元件4012和第一系列的延迟元件4014和用于高脉冲的关联读出FIFO以及第二系列的延迟元件4016和用于高脉冲的关联读出FIFO。
对于接下来的考虑，重要的是要注意T是PLL时钟周期，其也是符号0。符号分隔时间d是每个符号之间的时间上的差量步阶，意思是symbol1＝T+d。借由共同延迟元件4012设置的运作模式中的延迟0需要等于T+d/2，以使得符号0(＝T)将导致FF输出处的全零，符号1(＝T+d)将恰好位于D1输出中，其是T+d+d/2，等等。
根据以上所示的方法，在回送模式中操作DTC和TDC，并且假设一些抖动存在以允许图38a至38i的测量。
在DTC和TDC两者中校准所有必要时间段(延迟)所要执行的后续校准由图40c中的表格给出，其中行1、2、5和9至14涉及TDC的校准，而行3、4和6至8涉及DTC的校准。
列4020包括在DTC内使用/校准的第一时间段的值并且列4026包括在DTC内使用/校准的第二时间段的址。
列4022包括在TDC内要校准/使用的第一时间段并且列4024包括在TDC内要校准的第二时间段D1和另外时间段D2至D7。
如表格所示，我们可首先将TDC D0(共同延迟元件4012)分别校准到T和T+d/2。然后，我们对于所有其他校准使用D0＝T，其不应被用于运作模式中。这样做使得来自DTC的所有符号不“落”在中间而是在边缘上，并且包括抖动，我们应当以50％-50％的比率对右侧和左侧符号采样。
随后选择图40c的表格的另外设置允许校准DTC和TDC两者，则不必使用外部设备或另外的电路。在每个校准阶段中(由单行给出)，相同的DTC周期被重复几次迭代，每次对我们对左/右符号采样多少次计数，直到收集到充分的统计为止。在每个阶段中，右-左比率被保存并且随后被用于接下来的阶段以便不将误差从一个阶段累积到另一个。
相互校准的另外示例可使用另一系列的校准。例如，TDC校准的另一选项将是不发送运作符号本身，而是符号之间的中点，例如T+d/2、T+d+d/2等等。这样，所有的TDC缓冲器/延迟将利用50％-50％方法被校准到正确的配置，但将不需要首先将D0校准到T，这不是运作缓冲器宽度(而是T+d/2)。
图40d图示了时间到数字转换器4040的另一示例。时间到数字转换器4040是基于图40d的TDC的。TDC 4040类似地包括一系列串联连接的延迟元件4014，它们被配置为实现与通信协议的符号分隔时间相对应的延迟。另外，ADC 4040包括耦合到串联连接的延迟元件的至少一个另外延迟元件4042，另外延迟元件4042被配置为实现符号分隔时间的一半的延迟。
另外延迟元件4042的输出因此在正常操作期间接收的有效载荷数据符号的边缘处。因此，延迟元件的输出确实永久测量可用于校准的两个相邻时间段之间的量化值的分布。校准也可被在线执行，例如在正常操作期间执行，而不必有专用的校准时段。
在图40d中，另外延迟元件4042并联耦合到一系列串联连接的延迟元件。然而，取决于实现方式，被配置为实现符号分隔时间的一半的延迟的延迟元件也可出于相同目的被串联连接。例如，用于一符号分隔时间的一个延迟元件可被符号分隔时间的一半的两个串联连接的延迟元件所替换。
在图40d的TDC 4040中，例如，另外的读出触发器4044在与符号分隔时间的一半的延迟相对应的位置连接到共同延迟元件4012内的延迟线。不断地监视触发器4044的输出以及另外延迟元件4042的输出可允许永久地更新缩放因子以共同缩放一系列串联连接的延迟元件4014的延迟。
换言之，TDC 404是由由缓冲器组成的延迟线构建而成的。这些缓冲器受温度变化的影响，并且可导致接收器中对符号的误检测。在TDC 4040中，额外的触发器被添加在延迟线中的某些点，这些点对应于“半符号”。这些采样点在符号0,7的边缘上(高和低两者——总共4比特)。当发送符号0/7时，它们在采样右/左侧符号上应当产生50％-50％。这些指示符可在常规发送期间被采样和使用。如果比率不是50％-50％，则我们可使用该比率来确定延迟线扩展/收缩了多少，并且甚至建议自动修复来通过在每次改变并且重使用这些指示符来重校准TDC单元配置。
图40d图示了基于AM到PM转换的“抖动放大”的示例。为了劣化系统抖动4052，我们需要劣化信号的摆率。这可通过插入电容器作为负载(如该系列的两个反相器4056和4058之间的电容器4054所示)或者通过改变放大器(例如：RX驱动器)的偏置以降低BW并且劣化摆率来完成。
如图40c中所示，第一反相器4056的摆率被劣化并且第二反相器4058的AM噪声因此被“放大”
实现上文所示的方法的示例允许了自校准，而不需要外部设备或测量。初始校准可在生产测试中执行或者一旦加电则执行。统计信息被用于得出最优配置并且计算与最优符号脉冲宽度的距离。可选地，可以实现使用半采样器的实时TDC校准，而不需要否则将添加时延的特殊训练序列。这些是与利用ADC来校准DTC符号电平的传统解决方案相比的益处，该ADC返回调制的时钟占空比，保持脉冲宽度信息。另一个传统方案通过每次发送其周期由2个相等符号组成的一时钟并且检查每个输出的正确性来校准TDC电平。利用一些示例也可避免使用训练序列的周期性校准，其在移动到高速模式时将在时延中生成滞后。总之，可以节省将诸如ADC之类的额外块用于DTC校准及其关联的成本、面积和功率。另外，可以避免使用外部测试器来将时钟注入到TDC。
在先前段落中，描述了STEP协议的各种方面。接下来的描述段落聚焦于STEP协议的一些示范性用例。虽然接下来给出了特定用例，但根据STEP协议的通信不限于这些用例。STEP协议可被用于任何通信应用。
设备到设备通信(例如电话、计算机、平板计算机、机顶盒等等之间)要求高数据速率。根据像通用串行总线(USB)2.x、3.x或Thunderbolt之类的协议的传统链路可提供相当高的数据速率。然而，可能想要更高的数据速率，同时保持用于数据交换的功率消耗较低。将STEP协议用于设备到设备通信可允许实现更高的数据速率，同时实现低功率消耗。
联系图41a至41c，接下来描述了在外部通信链路上使用STEP协议的一些电子设备和系统。
图41a图示了电子设备4110的示例。例如，电子设备4110可以是以下之一：移动电话、平板计算机、膝上型计算机、计算机、电视机、机顶盒、便携数据存储设备、视频游戏机和消费型电子设备。
电子设备4110包括被配置为接收数据线缆4120的连接器4111。例如，连接器4111可以是被配置为接收数据线缆4120的相应配对物的插头或插座。连接器4111还被配置为将数据信号4115输出到数据线缆4120以便将数据发送到另一设备(未图示)。
电子设备4110还包括用于生成数据信号4115的装置4112。用于生成数据信号4115的装置4112包括处理电路4113(例如DTC)，该处理电路4113被配置为将数据信号4115生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。处理电路4113被配置为生成遵从STEP协议的数据信号4115(例如根据上文描述的一个或多个方面)。也就是说，第一时间段和第二时间段的总和可低于10- 7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成数据信号4115的装置4112包括被配置为将数据信号4115输出到连接器4111的输出接口电路4114。
连接器4111在一些示例中可被配置为以差分方式将数据输出到数据线缆4120。因此，处理电路4113还可被配置为生成相对于数据信号4115反相的第二数据信号。因此，输出接口电路4114还可被配置为将第二数据信号输出到连接器4111。
通过使用STEP协议，电子设备4110可以高数据速率并且以低功率消耗将数据输出到其他设备。
图41b图示了电子设备4130的另一示例。与上文描述的电子设备4110类似，电子设备4130可以例如是以下之一：移动电话、平板计算机、膝上型计算机、计算机、电视机、机顶盒、便携数据存储设备、视频游戏机和消费型电子设备。
电子设备4130包括被配置为接收数据线缆4140的连接器4131。例如，连接器4131可以是被配置为接收数据线缆4140的相应配对物的插头或插座。连接器4131还被配置为从数据线缆4140接收数据信号4135。例如，另一设备可将数据信号4135应用到数据线缆4140以便将数据发送到电子设备4130。
电子设备4130还包括用于对数据信号4135解码的装置4132。用于对数据信号4135解码的装置4132包括处理电路4134(例如TDC)，该处理电路4134被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，用于对数据信号4135解码的装置4132包括解调电路4133，该解调电路4133被配置为基于第一信号边缘和第二信号边缘之间的第一时间段来确定第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段来确定第二数据。用于对数据信号4135解码的装置4132被配置对遵从STEP协议的数据信号4135解码(例如根据上文描述的一个或多个方面)。第一时间段和第二时间段的总和因此可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
连接器4131在一些示例中可被配置为以差分方式从数据线缆4140接收数据。因此，连接器4131还可被配置为从数据线缆4140接收相对于数据信号反相的第二数据信号。因此，处理电路4134可被配置为还基于第二数据信号来确定第一信号边缘、第二信号边缘和第三信号边缘。
通过使用STEP协议，电子设备4130可以高数据速率从其他设备接收数据并且以低功率消耗对数据解码。
为了总结上述方面，图41c图示了包括经由数据线缆4153的两个电子设备4151和4152的系统。电子设备4151和4152之间的数据交换是利用STEP协议作为通信协议来进行的以便使能电子设备4151和4152之间的以高数据速率和具有低功率消耗的数据交换。电子设备4152和4153的每一者可支持根据STEP协议的数据发送和数据接收(例如如上文联系图41a和41b所描述)。
接下来联系图41d和41e来描述适合于根据STEP协议的通信的数据线缆在。
图41d图示了数据线缆4160的示例。数据线缆4160包括用于耦合到第一电子设备(未图示)的第一连接器4161和用于耦合到第二电子设备(未图示)的第二连接器4162。例如，第一和第二连接器4161和4162可以是被配置为接收电子设备的相应配对物的插头或插座。第一和第二连接器4161、4162形成数据线缆4160的线缆末端。
第一连接器4161被配置为从第一电子设备接收数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要发送的第二数据相对应的第二时间段。该数据信号遵从STEP协议(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
数据线缆4160还包括耦合在第一连接器4161和第二连接器4162之间的至少一个中继器电路4163。如图41d中所示，中继器电路4163可被布置在与第一连接器4161一样的相同壳体(外壳)中。在其他示例中，中继器电路4163和第一连接器4161可被布置在分开的壳体中。
至少一个中继器电路4163被配置为放大数据信号。换言之，中继器电路4163增大数据信号的功率以使得放大的数据信号的幅度与数据信号的幅度相比增大了增益因子(大于一)。第二连接器4162接收放大的数据信号并且被配置为将放大的数据信号输出到第二电子设备。
数据线缆4160可以可选地包括一个或多个另外的中继器电路。在图41d的示例中，数据线缆4160包括第二中继器电路4164。(至少)两个中继器电路4163和4164串联耦合在第一连接器4161和第二连接器4162之间，并且被配置为顺序地放大数据信号。如图41d中所示，第二中继器电路4164可被布置在与第二连接器4162一样的相同壳体中。在其他示例中，第二中继器电路4164和第二连接器4162可被布置在分开的壳体中。
图41d图示了在两端都有中继器的“活跃”数据线缆。将一个或多个中继器与STEP协议一起使用可为长线缆允许高数据速率。另外，STEP协议的低功率消耗可允许中继器的低散热。如果中继器电路和连接器被布置在同一壳体中(例如由塑料制成)，则这可能是有利的，因为壳体可只展现出有限的散热能力。
不同类型的线缆可被用于连接第一连接器4161和第二连接器4162。例如，可以使用同轴线缆，从而使得至少一个中继器电路4163经由同轴线缆耦合到第二连接器4162。数据信号可经由数据线缆4160以单端方式被传输。在这种配置中，至少一个中继器电路4163可被配置为将放大的数据信号经由同轴线缆单端地输出到第二连接器4162。
在一些示例中，数据或者可经由数据线缆4160被以差分方式传输。例如，第一连接器4161还可被配置为从第一电子设备接收相对于数据信号反相的第二数据信号。因此，至少一个中继器电路4163(以及可选地数据线缆的其他中继器电路)还可被配置为放大第二数据信号。第二连接器4162还可被配置为将放大的第二数据信号输出到第二电子设备。
在同轴配置中，至少一个中继器电路4163可经由一对同轴线缆耦合到第二连接器4162以便以差分方式发送数据。至少一个中继器电路随后被配置为将放大的数据信号和放大的第二数据信号输出到该对同轴线缆中的不同线缆。
作为同轴线缆的替换，双绞线缆可被用于差分数据传输。因此，至少一个中继器电路4163可经由双绞线缆耦合到第二连接器4162，其中至少一个中继器电路被配置为将放大的数据信号和放大的第二数据信号输出到双绞线缆中的不同线路。
在前文中，描述了经由数据线缆4160的单向数据处理。然而，在一些示例中，数据线缆4160可支持双向数据处理。例如，第二连接器4162可被配置为从第二电子设备接收第三数据信号。第三数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与要发送的第三数据相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与要发送的第四数据相对应的第四时间段。第三数据信号遵从STEP协议(例如根据上文描述的一个或多个方面)。因此，第三时间段和第四时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。至少一个中继器电路4163(以及可选地数据线缆的其他中继器电路)被配置为放大第三数据信号，并且第一连接器4161被配置为将放大的第三数据信号输出到第一电子设备。
如上文对于从第一电子设备到第二电子设备的数据传输所描述，差分信号也可被用于从第二电子设备到第一电子设备的数据传输。
经由数据线缆4160从第一电子设备到第二电子设备以及反过来的数据传输可以是同时的(并发的)。因此，至少一个中继器电路4163(以及可选地数据线缆的其他中继器电路)可被配置同时放大第一数据信号和第三数据信号。类似地，数据线缆4160可包括用于从第一电子设备到第二电子设备以及反过来的同时数据传输的额外线路(例如额外的同轴线缆或者额外的双绞线缆)。
在图41d的示例中，提供给数据线缆4160的数据信号遵从STEP协议。然而，使用STEP协议的数据线缆还可用于传输遵从另一通信协议的信号。在图41e中图示了相应的数据线缆4170。
数据线缆4170包括第一连接器4171，该第一连接器4171被配置为耦合到第一电子设备(未图示)并且从第一电子设备接收遵从通信协议(例如USB 2.x、3.x或Thunderbolt)的输入信号。另外，数据线缆4170包括被配置为耦合到第二电子设备(未图示)的第二连接器4172。例如，第一和第二连接器4171和4172可以是被配置为接收电子设备的相应配对物的插头或插座。第一连接器4171和第二连接器4172形成数据线缆4170的线缆末端。
数据线缆4170还包括耦合在第一连接器4171和第二连接器4172之间的两个转换电路4173和4174。如图41e中所示，转换电路4173和4174可被布置在与连接器4171和4172一样的相同壳体(外壳)中。在其他示例中，转换电路4173和4174和连接器4171和4172可被布置在分开的壳体中。
两个转换电路4173和4174中的第一转换电路4173被配置为从第一连接器4171接收输入信号并且基于输入信号生成数据信号。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与被编码到输入信号的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与被编码到输入信号的第二数据相对应的第二时间段。该数据信号遵从STEP协议(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。换言之，第一转换电路4173将输入信号转换到STEP协议。
两个转换电路4173和4174中的第二转换电路4174被配置为从第一转换电路4174接收数据信号并且基于数据信号生成遵从通信协议的输出信号。换言之，第二转换电路4174将遵从STEP协议的数据信号转换回到接收到的输入信号的通信协议。
第二连接器4172被配置为将输出信号输出到第二电子设备。
图41e也图示了活跃数据线缆。根据不同于STEP协议的通信协议的输入信号被转换成STEP协议以便以高速率并且以低功率沿着数据线缆4170传播数据。在输出数据之前，数据被转换回到初始通信协议。
与数据线缆4160一样，不同类型的线缆可被用于连接第一连接器4171和第二连接器4172。例如，可以使用同轴线缆，从而使得第一转换电路4173经由同轴线缆耦合到第二转换电路4174。经由数据线缆4170的数据传送在一些示例中可以是单端的。例如，第一转换电路4173可被配置为经由同轴线缆将数据信号单端地输出到第二转换电路4174。
在一些示例中，数据可替换地经由数据线缆4170被以差分方式传输。例如，第一转换电路还可被配置为基于输入信号生成第二数据信号(输入信号可以是单端的或者差分的)。第二数据信号相对于数据信号是反相的。第二转换电路4174可相应地被配置为还基于第二数据信号生成输出信号(输出信号可以是单端的或者差分的)。
在同轴配置中，第一转换电路4173可经由一对同轴线缆耦合到第二转换电路4174，其中第一转换电路4173可被配置为将数据信号和第二数据信号输出到该对同轴线缆中的不同线缆。
作为同轴线缆的替换，双绞线缆可被用于差分数据传输。因此，第一转换电路4173可经由双绞线缆耦合到第二转换电路4174。另外，第一转换电路4173可被配置为将数据信号和第二数据信号输出到双绞线缆的不同线路。
在前文中，描述了经由数据线缆4170的单向数据处理。然而，在一些示例中，数据线缆4170可支持双向数据处理。例如，第二连接器4172可被配置为从第二电子设备接收遵从通信协议的第二输入信号。第二转换电路4174被配置为从第二连接器4172接收第二输入信号并且基于第二输入信号生成第三数据信号。第三数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与被编码到第二输入信号的第三数据相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与被编码到第二输入信号的第四数据相对应的第四时间段。第三数据信号遵从STEP协议(例如根据上文描述的一个或多个方面)。因此，第三时间段和第四时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。第一转换电路4173被配置为从第二转换电路4174接收第三数据信号并且基于第三数据信号生成遵从通信协议的第二输出信号。第一连接器4171被配置为将第二输出信号输出到第一电子设备。
经由数据线缆4170从第一电子设备到第二电子设备以及反过来的数据传输可以是同时的(并发的)。例如，第一转换电路4173可被配置为同时(并发地)生成数据信号和第二输出信号。
对于一个方向(例如从第一连接器4171到第二连接器4172)可利用四条单端同轴线缆经由数据线缆4170传送数据并且对于相反方向(例如从第二连接器4172到第一连接器4171)可利用四条单端同轴线缆经由数据线缆4170传送数据。假设经由每条同轴线缆可传送20Gb/s的数据，则经由数据线缆4170在每个方向上可同时(并发地)传送80Gb/s的数据，从而经由数据线缆4170可传送总共160Gb/s的数据。
在其他示例中，“无源”线缆(没有任何有源电子组件的线缆)取代有源线缆4160和4170可被用于在两个电子设备之间交换数据。如上所述，具有单条或成一串的多条同轴线缆的无源数据线缆可被用于根据STEP协议的数据交换。例如，遵从STEP的数据传送可对每条同轴线缆进行(单端数据传输)。可替换地，遵从STEP的数据传送可利用差分同轴线缆对进行(例如两条同轴线缆用于一个遵从STEP的传输链路)。可替换地，可以使用具有双绞线缆的无源数据线缆。
将STEP协议用于电子设备之间的数据交换可使能更低的功率消耗、更低的成本、更低的大小和更低的振荡风险。
STEP协议的另一个用例可以是多个晶片之间的通信或者晶片上通信。联系图42a至42c，图示了将STEP协议用于通信的一些半导体封装和晶片。
图42a示出了半导体封装4200。半导体封装4200是包含半导体电子组件的金属、塑料、玻璃或陶瓷外壳(壳体)。出于清晰的原因，图42a中没有图示外壳。半导体封装4200可包括用于外部接触半导体电子组件的一个或多个端子(未图示)。例如，半导体封装4200可包括一个或多个引线、引脚和/或接触垫。另外，半导体封装4200可包括一个或多个散热片(未图示)来耗散半导体电子组件的废热。
如上所述，半导体封装4200包括半导体电子组件。半导体封装4200包括至少包括第一集成电路4211的第一半导体晶片4210和包括第二集成电路4221的第二半导体晶片4220。半导体晶片4210和4220是半导体材料(例如硅)的(小)块，其上制造有给定的功能电路(即集成电路4211和4221)。例如，第一集成电路4211和第二集成电路4221可以是以下各项中的一个或多个：中央处理单元(CPU)、CPU核、图形处理单元(GPU)、GPU核、存储器，等等。然而，半导体封装4200不限于前述示例。第一集成电路4211和第二集成电路4221概括而言可以是分别在第一半导体晶片4210和第二半导体晶片4220中实现的电子组件的任何集合。
另外，半导体封装4200包括耦合第一半导体晶片4210和第二半导体晶片4220以进行数据交换的传输链路4230。
第一半导体晶片4210还包括用于生成数据发送信号的装置4212。用于生成数据发送信号的装置4212包括处理电路(例如DTC)，该处理电路被配置为将数据发送信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要从第一集成电路4211发送到第二集成电路4221的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要从第一集成电路4211发送到第二集成电路4221的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成数据信号的装置4212包括被配置为将数据发送信号输出到传输链路4230的输出接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于数据发送信号反相的第二数据发送信号。因此，输出接口电路还可被配置为将第二数据发送信号输出到传输链路4230。
通过使用STEP协议，数据可被以高数据速率、以低时延并且以低功率消耗(例如小于0.5pJ/比特)从第一集成电路4211发送到第二集成电路4221。
STEP协议可选地还可被用于接收数据。例如，接口电路还可被配置为经由传输链路4230接收数据接收信号。可替换地，第一半导体晶片4210可包括用于接收数据接收信号的专用(第二)接口电路。第一半导体晶片4210还可包括用于对数据接收信号解码的装置4213。
用于对数据接收信号解码的装置4213包括处理电路(例如TDC)，该处理电路被配置为确定数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，用于对数据接收信号解码的装置4213包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段为第一集成电路4211确定第一数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段为第一集成电路4211确定第二数据。用于对数据接收信号解码的装置4213被配置对遵从STEP协议的数据接收信号解码(例如根据上文描述的一个或多个方面)。
在一些示例中，数据可被以差分方式接收。因此，接口电路还可被配置为从传输链路4230接收相对于数据信号反相的第二数据接收信号。因此，处理电路可被配置为还基于第二数据接收信号确定第四信号边缘、第五信号边缘和第六信号边缘。
使用STEP协议可允许第一集成电路4211以高数据速率、以低时延并且以低功率消耗接收数据。
为了与第一集成电路4211交换数据，第二集成电路4221可包括用于生成数据接收信号的相应装置4222和用于对数据发送信号解码的相应装置4223。
为了满足对于半导体封装内的晶片间数据交换的(严格)要求，可以适应性地修改STEP协议。在一些示例中，更低的调制方案可被用于STEP协议。例如，可以只将两个比特编码到一个信号边缘，而不是如上文对于各种示例描述的三个比特。换言之，要从第一集成电路4210发送到第二集成电路4220的第一数据可以是两个比特(或者甚至更少)。在一些示例中，时间分辨率可被缩放。例如，与其他应用相比可增大符号分隔时间(即不同有效载荷数据符号之间的时间差)。这可允许改善BER(例如改善到10-19或更好)或者从用于根据STEP协议的通信的电路中去除稳压器以使得半导体晶片4210和4220上的面积以及功率可得以节省。在一些示例中，STEP协议的上述发送和/或接收特征中的一些可被省略，因为沿着传输链路4230的信道失真较低并且因为对均衡的需求更低。
传输链路4230可按许多不同的方式实现。在下文中，描述了传输链路4230的一些示范性实现方式。传输链路4230可例如通过封装中的短布线来实现(例如几毫米)。例如，传输链路4230可以是一条或多条电线，或者传输链路4230可以是支持第一半导体晶片4210和第二半导体晶片4220的印刷电路板(PCB)上的一个或多个导电迹线。
在其他示例中，高级封装方法可被用于连接半导体晶片4210和4220。例如，第一半导体晶片4210和第二半导体晶片4220可被安放在第三半导体晶片上(未图示)，并且传输链路4230可以是第三半导体晶片的布线层堆叠中的一个或多个导电迹线。换言之，第三半导体晶片可被用作集成有用于半导体晶片4210和4220的传输链路4230的载体。
在图42b中图示了将STEP协议用于晶片上通信的另一示例。图42b图示了包括第一集成电路4250和第二集成电路4260的半导体晶片4240。半导体晶片4240是半导体材料(例如硅)的(小)块，其上制造有给定的功能电路(即集成电路4250和4260)。与上文描述的集成电路4211和4221一样，第一集成电路4250和第二集成电路4260可以是电子组件(例如CPU或存储器)的任何集合。半导体晶片4240在一些示例中可以是片上系统(System on a Chip，SoC)。
半导体晶片4240还包括耦合第一集成电路4250和第二集成电路4260的传输链路4245。例如，传输链路4245可以是半导体晶片4240的布线层堆叠中的一个或多个导电迹线。
为了与第二集成电路4260通信，第一集成电路4250包括用于生成数据发送信号的装置4251。用于生成数据发送信号的装置4251包括处理电路(例如DTC)，该处理电路被配置为将数据发送信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要从第一集成电路4250发送到第二集成电路4260的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要从第一集成电路4250发送到第二集成电路4260的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的数据发送信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成数据发送信号的装置4251包括被配置为将数据发送信号输出到传输链路4245的输出接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于数据发送信号反相的第二数据发送信号。因此，输出接口电路还可被配置为将第二数据发送信号输出到传输链路4245。
通过使用STEP协议，数据可被以高数据速率、以低时延并且以低功率消耗(例如小于0.5pJ/比特)从第一集成电路4250发送到第二集成电路4260。
STEP协议可选地还可被用于接收数据。例如，接口电路还可被配置为经由传输链路4245接收数据接收信号。或者，第一集成电路4250可包括用于接收数据接收信号的专用(第二)接口电路。第一集成电路4250还可包括用于对数据接收信号解码的装置4252。
用于对数据接收信号解码的装置4252包括处理电路(例如TDC)，该处理电路被配置为确定数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，用于对数据接收信号解码的装置4252包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段为第一集成电路4250确定第一数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段为第一集成电路4250确定第二数据。用于对数据接收信号解码的装置4252被配置对遵从STEP协议的数据接收信号解码(例如根据上文描述的一个或多个方面)。
在一些示例中，数据可被以差分方式接收。因此，接口电路还可被配置为从传输链路4245接收相对于数据信号反相的第二数据接收信号。因此，处理电路可被配置为还基于第二数据接收信号确定第四信号边缘、第五信号边缘和第六信号边缘。
使用STEP协议可允许第一集成电路4250以高数据速率、以低时延并且以低功率消耗接收数据。接收和解码的数据还可被第一集成电路4250的其他电路处理。
为了与第一集成电路4250交换数据，第二集成电路4260可包括用于生成数据接收信号的相应装置4261和用于对数据发送信号解码的相应装置4262。
如上文对于晶片间数据交换所描述，可以使STEP协议适应于晶片上数据交换的要求。例如，可以使用更低的调制方案。要从第一集成电路4250发送到第二集成电路4260的第一数据可以例如是两个比特或者更少。类似地，可以省略STEP协议的上述发送和接收特征中的一些。
在图42c中图示了另一半导体封装4270。半导体封装4270包括半导体晶片4275，该半导体晶片4275包括集成电路(未图示)。半导体晶片4275被布置在半导体封装4270的外壳(壳体)中。出于清晰的原因，图42c中没有图示外壳。与上文描述的集成电路4211、4221、4250和4260一样，制造在半导体晶片4275上的集成电路可以是电子组件的任何集合(例如CPU或存储器)。半导体封装4270还可包括一个或多个散热片(未图示)来耗散半导体晶片4275的废热。
半导体封装4270还包括被配置为输出半导体封装4270的输出信号的输出端子4271。输出端子4271至少部分被布置在半导体封装4270的外壳的外表面上，以使得其可被外部实体接触来与半导体封装4270通信(具体地与半导体晶片4275的集成电路通信)。例如，输出端子4271可以是如图42c所示的布置在半导体封装4270的外壳的外表面上的引线或引脚，或者是布置在半导体封装4270的外壳的外表面上的接触垫。
为了提供输出信号，半导体封装4270包括用于生成输出信号的装置4280。用于生成输出信号的装置4280可如图42c中所示被制造在单独的(第二)晶片上，或者其可与集成电路一起被制造在半导体晶片4275上。
用于生成输出信号的装置4280包括处理电路(例如DTC)，该处理电路被配置为将输出信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与集成电路的第一输出数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与集成电路的第二输出数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的输出信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成输出信号的装置4280包括被配置为将输出信号输出到输出端子4271的输出接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于输出信号反相的第二输出信号。因此，输出接口电路还可被配置为将第二输出信号输出到半导体封装4270的另一输出端子。
通过使用STEP协议，半导体封装4270的集成电路的输出数据可被以高数据速率、以低时延并且以低功率消耗发送到外部实体(例如外部集成电路)。
STEP协议可选地还可被用于接收数据。例如，半导体封装4270还可包括被配置为为半导体封装4270接收输入信号的输入端子4272。如图42c中所示，用于输出半导体封装4270的信号以及用于为半导体封装4270接收信号的端子4271和4272可以是两个分开的物理实体(例如，两个引线、引脚或接触垫)。然而，在一些示例中，输出端子4271和输入端子4272可是在时分双工配置中使用的同一物理实体(例如单个引线、引脚或者接触垫)。
半导体封装4270还可包括用于对输入信号解码的装置4290。与用于生成输出信号的装置4280一样，用于对输入信号解码的装置4290可被制造在半导体晶片4275上或者单独的晶片上(例如与用于生成输出信号的装置4280一起)。
用于对输入信号解码的装置4290包括处理电路(例如TDC)，该处理电路被配置为确定输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，用于对数据接收信号解码的装置4290包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段确定第一输入数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段确定第二输入数据。用于对数据接收信号解码的装置4290被配置对遵从STEP协议的输入信号解码(例如根据上文描述的一个或多个方面)。
经解码的输入数据可例如被转发到半导体晶片4275的集成电路以便进一步处理。
在一些示例中，数据可被以差分方式接收。因此，半导体封装4270的另一输入端子还可被配置为接收相对于输入信号反相的第一输入信号。因此，处理电路可被配置为还基于第二输入信号确定第四信号边缘、第五信号边缘和第六信号边缘。
使用STEP协议可允许以高数据速率、以低时延并且以低功率消耗接收输入数据。
如上文联系图42a至42c所述将STEP协议用于多个晶片之间的通信或者用于晶片上通信可使能更高的吞吐量、要求的引脚/引线/接触垫/等等的减少、改善的封装布线(更短的路线)和降低的晶片面积消耗。
STEP协议可使能替代半导体封装或半导体晶片(例如SoC)中的传统串行接口。由于半导体封装中的距离较短，所以STEP协议的匹配和信道均衡特征与其他应用相比可被减少。STEP协议可允许简化半导体封装或半导体晶片内的布线并且达成对于半导体封装或半导体晶片中的数据交换的具有挑战性的功率要求。
STEP协议的另一个用例是车辆。车辆是包括由马达驱动的轮子(以及可选的动力传动系统)的装置。在一些示例中，车辆可以是私有车辆或者商用车辆。具体地，车辆可以是汽车、卡车、摩托车或者拖拉机。车辆中的传感器、处理器、行动器和通信模块的数目在不断增加。由这些元件生成和在这些元件之间传递的数据的量相应地增加。这些元件的互连就线缆长度、重量和成本而言是有挑战性的。在车辆中使用STEP协议可允许改善数据交换，这从联系图43a至43c描述的以下示例将变得更明显。
图43a图示了用于车辆的数据聚合设备4300。数据聚合设备4300包括输入接口电路4310，该输入接口电路4310被配置为经由多个第一传输链路4302-1,4302-2,…,4302-n耦合到安装在车辆中的多个传感器4301-1,4301-2,…,4301-n。虽然在图43a中图示了三个传感器，但要注意可以使用任何数目的传感器。例如，输入接口电路4310可耦合到多于三个传感器或者耦合到少于三个传感器。多个传感器4301-1,4301-2,…,4301-n可感测相同或不同的物理量。例如，多个传感器4301-1,4301-2,…,4301-n中的一个或多个可感测压力(例如轮胎压力)、加速度(例如用于确定撞击或碰撞)、磁场(例如用于确定轮胎的转向角或旋转速度)、或者温度(例如环境温度或马达温度)。
输入接口4310被配置为从多个传感器4301-1,4301-2,…,4301-n接收传感器数据，并且还聚合来自多个传感器4301-1,4301-2,…,4301-n的传感器数据。来自多个传感器4301-1,4301-2,…,4301-n的传感器数据的聚合是来自多个传感器4301-1,4301-2,…,4301-n的传感器数据被一起放到组合数据集合的过程。例如，从多个传感器4301-1,4301-2,…,4301-n接收并且各自描述多个传感器4301-1,4301-2,…,4301-n之一的测量结果的多个数据流可被组合到包括多个传感器4301-1,4301-2,…,4301-n中的所有传感器的测量结果的单个数据流。为了聚合来自多个传感器4301-1,4301-2,…,4301-n的传感器数据，输入接口4310可例如包括像处理器或专用集成电路(Application-Specific IntegratedCircuit，ASIC)之类的聚合电路4313。
数据聚合设备4300还包括被配置为生成数据信号的处理电路4320。处理电路4320(例如DTC)被配置为将数据发送信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与聚合的传感器数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与聚合的传感器数据的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，数据聚合设备4300包括输出接口电路4330，该输出接口电路4330被配置为将数据信号输出到第二传输链路4303以将聚合的传感器数据转发到车辆的处理机构。
数据在一些示例中可被以差分方式传送。因此，处理电路4320还可被配置为生成相对于数据信号反相的第二数据信号。因此，输出接口电路4330还可被配置为将第二数据信号输出到第二传输链路4303。
通过聚合多个传感器4301-1,4301-2,…,4301-n的传感器数据，数据聚合设备4300可允许将多个传感器4301-1,4301-2,…,4301-n的多个低数据速率信号组合到单个高速率数据信号(例如单端或差分的)。换言之，处理电路4320被配置为生成数据信号以展现出比由输入接口电路4310经由多个第一传输链路4302-1,4302-2,…,4302-n中的单一一个接收的传感器数据更高的数据速率。
因此，用于将多个传感器4301-1,4301-2,…,4301-n的传感器数据(例如测量结果)传输到车辆的处理机构以评估传感器数据所要求的线缆的数目以及因此线缆的长度与传统方案相比可减小。通过减小线缆的量，可以减小车辆的重量以及制造成本。另外，使用STEP协议可允许以高数据速率、以低时延并且以低功率消耗将多个传感器4301-1,4301-2,…,4301-n的传感器数据转发到车辆的处理机构。
一般而言，任何通信协议都可用于从多个传感器4301-1,4301-2,…,4301-n到数据聚合设备4300的数据传送。在一些示例中，STEP协议可被用于将传感器数据从多个传感器4301-1,4301-2,…,4301-n传送到输入接口电路4310。换言之，多个传感器4301-1,4301-2,…,4301-n可被配置为生成遵从STEP协议的传感器信号(并且例如包括根据上文描述的一个或多个方面用于基于其传感器数据生成传感器信号的装置)。
在一些示例中，数据聚合设备4300(例如聚合电路4313)可被配置为将遵从STEP的传感器信号组合到聚合传感器数据，而不对从多个传感器4301-1,4301-2,…,4301-n接收的个体传感器信号解码。
在其他示例中，数据聚合设备4300可被配置为在聚合传感器数据之前对传感器信号解码。例如，输入接口电路4310可包括处理电路4311，该处理电路4311被配置为确定由输入接口电路4310从多个传感器4301-1,4301-2,…,4301-n之一接收的传感器信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，输入接口电路4310的解调电路可被配置为基于第四信号边缘和第五信号边缘之间的第三时间段确定多个传感器4301-1,4301-2,…,4301-n之一的第一传感器数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段确定多个传感器4301-1,4301-2,…,4301-n之一的第二传感器数据。解调电路4312被配置为对遵从STEP协议的输入信号解码(例如根据上文描述的一个或多个方面)。聚合电路4313可将解码的各条传感器数据组合到聚合传感器数据。
在一些示例中，数据可被以差分方式从多个传感器4301-1,4301-2,…,4301-n接收。因此，输入接口电路4310还可被配置为从多个传感器4301-1,4301-2,…,4301-n之一接收相对于传感器信号反相的第二传感器信号。因此，处理电路4311可被配置为还基于第二传感器信号确定第四信号边缘、第五信号边缘和第六信号边缘。
其他传感器的传感器信号可被以相同方式解码。
使用STEP协议可允许以低时延并且以低功率消耗接收输入数据。
如上所述，STEP协议可被用于在车辆中实现(非常)高效的数据聚合单元。另外，STEP协议可被用于车辆的评估传感器数据的处理单元。在图43b中图示了用于车辆的示范性数据处理设备4340。
数据处理设备4340包括被配置为从(第一)传输链路4341接收数据信号的输入接口电路4343。数据信号携带来自多个传感器的传感器数据。例如，数据信号可由如上所述的数据聚合设备生成。数据信号遵从STEP协议。
数据处理设备4340包括用于解码的装置4350，其使能对该数据信号解码。用于解码的装置4350包括(第一)处理电路4351(例如TDC)，该处理电路4351被配置为确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。同样，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。
另外，用于解码的装置4350包括解调电路4352，该解调电路4352被配置为基于第一信号边缘和第二信号边缘之间的第一时间段来确定传感器数据的第一数据，并且基于第二信号边缘和第三信号边缘之间的第二时间段来确定传感器数据的第二数据。用于解码的装置4350被配置为对遵从STEP协议的数据信号解码(例如根据上文描述的一个或多个方面)。第一时间段和第二时间段的总和因此可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10- 12s。
传感器数据在一些示例中可被以差分方式从传输链路4341接收。因此，输入接口电路4343还可被配置为从传输链路4341接收相对于数据信号反相的第二数据信号。因此，处理电路4351可被配置为还基于第二数据信号来确定第一信号边缘、第二信号边缘和第三信号边缘。
数据处理设备4340还包括处理器4244，该处理器4244被配置为基于传感器数据的第一数据和第二数据为车辆的可控制设备生成控制数据。可控制设备可以是安装在车辆中的响应外部控制信号的任何单元或家电。例如，可控制设备可以是马达、电机、电子设备、致动器、通信设备(模块)，等等。
数据处理设备4340可以可选地还包括用于为可控制设备生成控制信号的装置4360。用于生成控制信号的装置4360包括另一(第二)处理电路4361(例如DTC)，该处理电路4361被配置为将控制信号生成为包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。第四信号边缘和第五信号边缘相隔与控制数据的第一数据相对应的第三时间段，并且第五信号边缘和第六信号边缘相隔与控制数据的第二数据相对应的第四时间段。另一处理电路4361被配置为生成遵从STEP协议的控制信号(例如根据上文描述的一个或多个方面)。也就是说，第三时间段和第四时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，用于生成控制信号的装置4360包括输出接口电路4362，该输出接口电路4362被配置为将数据信号输出到另一(第二)传输链路4342以便将控制信号转发到车辆的可控制设备。
控制数据在一些示例中可被以差分方式输出到另一传输链路4342。因此，另一处理电路4361还可被配置为生成相对于控制信号反相的第二控制信号。因此，输出接口电路4362还可被配置为将第二控制信号输出到另一传输链路4342。
通过使用STEP协议，数据处理设备4340可以高数据速率、以低时延并且以低功率消耗与车辆的其他设备通信。
在一些示例中，数据处理设备4340还可包括存储器设备4345，例如只读存储器(ROM)、随机访问存储器(RAM)和/或非易失性数据存储装置。存储器设备4345可被用于存储由处理器4344输出的数据(例如控制数据、经更新的配置/校准数据等等)或者用于为处理器4344存储数据(例如软件、配置/校准数据等等)。STEP协议在一些示例中还可用于处理器4344和存储器设备4345之间的数据交换。
例如，另一处理电路4361还可被配置为为存储器设备4345生成写入信号，该写入信号包括要被写入到存储器设备4345的处理器4344的数据。例如，另一处理电路4361可被配置为将写入信号生成为包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔与要被写入到存储器设备4345的处理器4344的第一数据相对应的第五时间段，并且第八信号边缘和第九信号边缘相隔与要被写入到存储器设备4345的处理器4344的第二数据相对应的第六时间段。另一处理电路4361被配置为生成遵从STEP协议的写入信号(例如根据上文描述的一个或多个方面)。存储器设备4345可包括用于对写入信号解码的相应装置和用于存储写入信号的解码数据的存储器元件。
类似地，存储器设备4345可根据STEP协议提供包括用于处理器4344的数据的读取信号。用于解码的装置4350可被用于对读取信号解码并且将读取信号的解码数据提供给处理器4344。处理电路4351可被配置为确定由存储器设备4345读出的读取信号中的第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列。另外，解调电路4352可被配置为基于第十信号边缘和第十一信号边缘之间的第七时间段为处理器4344确定第一数据，并且基于第十一信号边缘和第十二信号边缘之间的第八时间段为处理器4344确定第二数据。解调电路4352被配置为对遵从STEP协议的读取信号解码(例如根据上文描述的一个或多个方面)。
图43c图示了包括多个传感器4371-1,4371-2,…4371-n以及如上所述的数据聚合设备4380和数据处理设备4390的车辆4370。如图43c中所示元件遵从STEP协议交换数据。
与上文描述的类似，数据聚合设备4380包括被配置为经由多个第一传输链路4372-1,4372-2,…4372-n耦合到多个传感器4371-1,4371-2,…4371-n的第一接口电路。传感器数据被遵从STEP协议从多个传感器4371-1,4371-2,…4371-n发送到聚合设备4380。输入接口还被配置为聚合来自多个传感器4371-1,4371-2,…4371-n的传感器数据。数据聚合设备4380的处理电路被配置为生成包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的数据信号。第一信号边缘和第二信号边缘相隔与聚合的传感器数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与聚合的传感器数据的第二数据相对应的第二时间段。换言之，处理电路生成遵从STEP协议的数据信号。因此，第三时间段和第四时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。数据聚合设备4380的第二接口电路被配置为将数据信号输出到第二传输链路4373。
数据聚合设备4380允许将来自多个传感器4371-1,4371-2,…4371-n的多个低速率数据流组合到单个高速率数据信号。例如，数据信号的数据速率可以比经由多个第一传输链路4372-1,4372-2,…4372-n中的单一一个接收的传感器数据的每一者的数据速率高至少三倍、四倍、五倍、十倍或十二倍。
数据处理设备4390经由第二传输链路4373耦合到数据聚合设备4380。数据处理设备4390包括被配置为从第二传输链路4373接收数据信号的第三接口电路。另外，数据处理设备4390包括处理电路，该处理电路被配置为确定数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。数据处理设备4390还包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定传感器数据的第三数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定传感器数据的第四数据。换言之，数据处理设备4390包括用于对遵从STEP协议的数据信号解码的装置。例如，解调电路被配置为对遵从STEP协议的数据信号解调。
数据处理设备4390的处理器4391被配置为基于传感器数据的第三数据和第四数据为车辆的可控制设备4376生成控制数据。在图43c的示例中，可控制设备4376是用于无线通信的通信模块。
如图43c中所示，数据处理设备4390可包括诸如存储器设备4392之类的另外元件。处理器4391和数据处理设备4390的其他元件之间的数据交换也可基于STEP协议。
为了将控制数据发送到可控制设备4376，数据处理设备还包括用于生成遵从STEP协议的控制信号的装置。用于生成控制信号的装置包括另一处理电路，该另一处理电路被配置为将控制信号生成为包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔与控制数据的第一数据相对应的第五时间段，并且第八信号边缘和第九信号边缘相隔与控制数据的第二数据相对应的第六时间段。另一处理电路被配置为生成遵从STEP协议的控制信号。也就是说，第五时间段和第六时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
用于生成控制信号的装置还包括第四接口电路，该第四接口电路被配置为将数据信号输出到耦合到可控制设备4376的第三传输链路4374。
因此，可以高效的方式基于多个传感器4371-1,4371-2,…4371-n的传感器数据来控制可控制设备4376。具体地，车辆4370的个体元件之间的数据传送可处于高速率、具有低时延并且具有低功率消耗。另外，与传统通信方案相比可减少线缆的量。
返回参考作为用于无线通信的通信模块的可控制设备4376的示范性实现方式，控制信号可例如包括关于要被发送到车辆4370的后端或其外部的网络的数据的信息，从而使得通信模块能够基于这些信息来调制射频载波信号(射频振荡信号)。
如果第三传输链路4374相当长，则信号衰减可变得明显。因此，中继器电路4375可以可选地耦合在数据处理设备4390的第四接口电路和可控制设备4376之间。中继器电路4375被配置为从第三传输链路接收控制信号并且放大控制信号。放大的控制信号随后被中继器电路4375输出到可控制设备4376。
上文联系图43a至43c描述的传输链路可按多种不同方式来实现。传输链路的具体实现方式可例如基于传输链路的长度来选择。例如，传输链路可实现为PCB上的一个或多个迹线、一个或多个同轴线缆、一个或多个柔性扁平排线、一个或多个以太网线缆(例如CAT5、CAT6等等)、一个或多个(屏蔽的)双绞线缆、一个或多个光纤、这些的组合，等等。然而，联系图43a至43c描述的以上示例不限于上述类型的传输链路。
STEP协议的另一个用例可以是像移动电话、平板计算机、膝上型计算机或计算机之类的电子设备中的传感器和应用处理器之间的数据交换。例如，相机的一些实现方式可集成以高分辨率生成单个视频数据流或者多个视频数据流的高吞吐量相机模块。
假设具有四个相机的4K相机模块，每个相机以60fps的帧率生成10比特/像素，则要求的吞吐量是：
Figure BDA0002416112290003421
假设具有两个相机的8K相机模块，每个相机以30fps的帧率生成10比特/像素，则要求的吞吐量是：
Figure BDA0002416112290003422
为了支持大约20G比特/s的吞吐量，使用像DPHY和/或集成电路间I2C之类的协议的传统方案将导致使用大量的电线(例如16条线，包括12条匹配的高频线)以及由电线、连接器等等引起的大尺寸(占地面积)。大量电线所要求的大连接器是昂贵的。传统的解决方案还要求设备内用于线缆的昂贵体积空间并且导致板上的昂贵布线。
使用STEP协议可允许以使得可显著减小占地面积的方式来重布置数据。另外，成本和功率消耗可以有减小。在接下来联系图44a至44c描述使用STEP协议来在相机模块和应用处理器之间交换数据的电子设备的一些示例。
图44a图示了电子设备4400(例如成像系统或者通信设备，例如移动电话、平板计算机、膝上型计算机或计算机)，其包括至少一个传感器设备4410(例如成像设备)和处理设备4420(例如图像处理设备)。传感器设备4410和处理设备4420经由传输链路4405(例如扁平线缆)耦合。
传感器设备4410包括被配置为生成图像数据的相机元件(模块)4411。例如，图像数据可包括至少一个视频数据流。视频数据流可例如展现出大于5.5、10或15G比特/s的数据速率。相机元件4411可包括一个或多个相机。例如，相机元件4411可包括被配置为生成第一视频数据流的第一相机，和被配置为生成第二视频数据流的第二相机。相机元件4411被配置为将图像数据生成为包括第一视频数据流和第二视频数据流。换言之，相机元件可被配置为将其多个相机的视频数据流组合到一个图像数据流。
为了输出相机元件4411的图像数据，传感器设备4410包括遵从STEP协议的通信电路4412。通信电路4412包括第一处理电路(例如DTC)，该第一处理电路被配置为将数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与图像数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与图像数据的第二数据相对应的第二时间段。第一处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10- 7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，通信电路4412包括被配置为将数据信号输出到传输链路4405(经由连接器4413)的第一接口电路。换言之，第一接口电路充当输出接口电路。
数据在一些示例中可被以差分方式输出到传输链路4405。因此，第一处理电路还可被配置为生成相对于数据信号反相的第二数据信号。因此，第一接口电路还可被配置为将第二数据信号输出到传输链路4405。
图像数据被经由传输链路4405传送到处理设备4420。为了对数据信号进行解码，处理设备4420包括遵从STEP协议的通信电路4422。通信电路4422包括被配置为从传输链路4405(经由连接器4423)接收数据信号的第二接口电路。第二接口电路充当输入接口电路。
另外，通信电路4422包括第二处理电路(例如TDC)，该第二处理电路被配置为确定数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。
另外，通信电路4422包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定第三数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定第四数据。解调电路被配置为对遵从STEP协议的数据信号解调(例如根据上文描述的一个或多个方面)。第三时间段和第四时间段的总和因此可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
如果数据被以差分方式传输，则第二接口电路还可被配置为接收第二数据信号(由通信电路4412的第一处理电路生成)。因此，第二处理电路可被配置为还基于第二数据信号确定第四信号边缘、第五信号边缘和第六信号边缘。
解调的数据被转发到应用处理器4421以便进一步处理。例如，应用处理器4421可被配置为基于第三数据和第四数据来确定(恢复)图像数据。
使用STEP协议来在相机元件4411和应用处理器4421之间交换数据可允许只为传输链路使用少量的电线和小连接器。例如，对于大约20G比特/s的吞吐量，具有六条电线的扁平线缆可足以将图像从相机元件4411传输到应用处理器4421。使用两条电线的单个STEP链路可足够用于从相机元件4411到应用处理器4421的数据传送，因为STEP协议可使能单个差分链路上的20G比特/s或更大的数据速率。类似地，两条额外的电线可被用于从应用处理器4421到相机元件4411的数据传送(例如用于传输控制数据)。另外，另两条电线(电源&地)被用于电力供给。与使用例如D-PHY或M-PHY协议的传统方案相比，可节省大量的电线。因此，可为线缆使用更小的连接器。STEP链路可占据与D-PHY或M-PHY链路大致相同的频谱带宽(D-PHY或M-PHY链路在当今根据相机串行接口CSI协议被使用)。由于不需要改善扁平线缆和连接器的高频质量(例如损耗、匹配、隔离等等)，所以相同质量的传输链路可被用于STEP接口。结果，可以减小要求的空间和成本。另外，可使能高速率、低时延和低功率数据交换。
在一些示例中，传感器设备4410还可包括被配置为生成传感器数据的至少一个另外的传感器元件。例如，另外的传感器元件可以是(数字)麦克风和光传感器之一。因此，通信电路4412的第一处理电路还可被配置为将传感器数据包括到数据信号中。换言之，第一处理电路可聚合图像数据和传感器数据。
如上所述，数据在一些示例中不仅可被从相机元件4411发送到应用处理器4421，而且也可反过来发送。例如，处理设备4420可将用于控制相机元件4411和/或另外的传感器元件的控制数据遵从STEP协议发送到传感器设备4410。
控制数据是由应用处理器4421生成的。通信电路4422可包括用于输出相应的控制信号的第三处理电路(例如DTC)。第三处理电路被配置为将控制信号以生成为第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔与控制数据的第一数据相对应的第五时间段，并且第八信号边缘和第九信号边缘相隔与控制数据的第二数据相对应的第六时间段。第三处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第五时间段和第六时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
第二接口电路被配置为将控制信号输出到传输链路4405(经由连接器4423)。换言之，第二接口电路充当输出接口电路。
同样，控制数据在一些示例中可被以差分方式输出到传输链路4405。因此，第三处理电路还可被配置为生成相对于控制信号反相的第二控制信号。因此，第二接口电路还可被配置为将第二控制信号输出到传输链路4405。
控制数据被经由传输链路4405传送到传感器设备4410。传感器设备4410的第一接口电路还被配置为接收控制信号。换言之，第一接口电路充当输入接口电路。
为了对遵从STEP协议的控制信号解码，传感器设备4410的通信电路4412还可包括第四处理电路(例如TDC)，该第四处理电路被配置为确定控制信号中的第一类型的第十信号边缘、第二类型的第十一信号边缘、和第二类型的第十二信号边缘的序列。
另外，通信电路4412可包括解调电路，该解调电路被配置为基于第十信号边缘和第十一信号边缘之间的第七时间段确定第一控制数据，并且基于第十一信号边缘和第十二信号边缘之间的第八时间段确定第二控制数据。解调电路被配置为对遵从STEP协议的控制信号解调(例如根据上文描述的一个或多个方面)。因此，第七时间段和第八时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
如果控制数据如图44a中所示被以差分方式传输，则第一接口电路还可被配置为接收第二控制信号(由通信电路4422的第三处理电路生成)。因此，第四处理电路可被配置为还基于第二控制信号确定第十信号边缘、第十一信号边缘和第十一信号边缘。
解调的数据被转发到相机元件4411和/或传感器设备4410的另外(一个或多个)传感器以使得相机元件4411和/或另外(一个或多个)传感器可根据应用处理器4421的控制数据适应性地修改其操作。
虽然相机元件4411和通信电路4412在传感器设备4410内被图示为分开元件，但要注意通信电路4412的功能在一些示例中可被集成到相机元件4411中。因此，本公开的示例还涉及包括通信电路4412(的功能)的相机元件。类似地，本公开的示例还涉及包括通信电路4422(的功能)的应用处理器。换言之，相机元件4411和应用处理器4421可能够原生地交换遵从STEP协议的数据。还要注意相机元件4411只是传感器元件的一个示例。其他传感器元件(例如除了相机元件4411以外的用于感测其他物理量的传感器元件)也可能够原生地交换遵从STEP协议的数据。因此，本公开的示例概括地涉及包括通信电路4412(的功能)的传感器元件。
在图44b中图示了使用桥接电路来利用STEP协议转换和交换数据的电子设备4430(例如成像系统或者通信设备，例如移动电话、平板计算机、膝上型计算机或计算机)的另一示例。
电子设备4430包括至少一个传感器设备4440(例如成像设备)和处理设备4450(例如图像处理设备)。传感器设备4440和处理设备4450经由传输链路4435(例如扁平线缆)耦合。
传感器设备4440包括传感器元件4441。如图44b中所示，传感器元件4441可以是相机元件(例如如上文联系图44a所述)。然而，传感器元件4441一般而言可以是任何种类的传感器元件(例如麦克风、磁传感器或光传感器)。传感器元件4441生成传感器数据。传感器元件4441可被配置为生成遵从传统协议的传感器数据。例如，如果传感器数据包括图像数据，则传感器元件4441可被配置为生成遵从CSI协议的传感器数据。类似地，传感器元件4441可例如被配置为生成遵从I2C协议的传感器数据，或者如果传感器数据包括声音数据则生成遵从集成芯片间声音I2S协议的传感器数据。然而，传感器元件4441不限于这些具体协议——可使用任何适当的协议。
为了将传感器数据发送到处理设备4450，传感器设备4440包括第一桥接电路4442。第一桥接电路4442将传感器数据转换到STEP协议并且将转换后的传感器数据输出到传输链路4435。
第一桥接电路4442包括被配置为从传感器元件4441接收传感器数据的第一接口电路。第一接口电路被配置为接收遵从传感器元件4441使用的相应协议的传感器数据。例如，如果传感器数据包括图像数据，则第一接口电路可被配置为接收遵从CSI协议的图像数据。
第一桥接电路4442还包括第一处理电路(例如DTC)，该第一处理电路被配置为将数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与传感器数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与传感器数据的第二数据相对应的第二时间段。第一处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，第一桥接电路4442包括被配置为将数据信号输出到传输链路4435(经由连接器4443)的第二接口电路。
传感器数据在一些示例中可被以差分方式输出到传输链路4435。因此，第一处理电路还可被配置为生成相对于数据信号反相的第二数据信号。因此，第二接口电路还可被配置为将第二数据信号输出到传输链路4435。
传感器数据经由传输链路4435被传送到处理设备4450。为了以期望/要求的方案(格式)将传感器数据提供给应用处理器4450，处理设备4450包括另一桥接电路4452。
第二桥接电路4452包括被配置为从传输链路4435(经由连接器4453)接收数据信号的第三接口电路。另外，第二桥接电路4452包括第二处理电路(例如TDC)，该第二处理电路被配置为确定数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘和第二类型的第六信号边缘的序列。
另外，第二桥接电路4452包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定第三数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定第四数据。解调电路被配置为对遵从STEP协议的数据信号解调(例如根据上文描述的一个或多个方面)。第三时间段和第四时间段的总和因此可低于10- 7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
如果传感器数据被以差分方式传输，则第三接口电路还可被配置为接收第二数据信号(由第一桥接电路4442的第一处理电路生成)。因此，第二处理电路可被配置为还基于第二数据信号确定第四信号边缘、第五信号边缘和第六信号边缘。
第二桥接电路4452还包括调制电路，该调制电路被配置为基于第一数据和第二数据(基于由解调电路解调的数据)生成遵从通信协议的输出信号。第二桥接电路4452的第四接口电路被配置为将输出信号输出到应用处理器4451。第二桥接电路4452因此执行从STEP协议到由应用处理器4451支持的数据协议的数据转换。例如，通信协议可以是快速外围组件互连(PCIe)、D-PHY、M-PHY或USB之一。
数据可被第二桥接电路以单端方式(如上所述)或者以差分方式输出。因此，调制电路在一些示例中还可被配置为生成相对于输出信号反相的第二输出信号。第四接口电路还可被配置为将第二输出信号输出到应用处理器4451。
输出信号中的传感器数据随后被应用处理器4451评估。例如，如果传感器数据包括图像数据，则应用处理器4451可被配置为从输出信号确定(恢复)图像数据。
桥接电路4442和4452在一些示例中还可被配置为使能从应用处理器4451到传感器元件4441的数据传输。例如，应用处理器4451可被配置为生成控制数据。第二桥接电路4452的第四接口可相应地被配置为从应用处理器4451接收遵从使用的通信协议的控制数据。控制数据被第二桥接电路4452转换到STEP协议。因此，第二桥接电路4452可例如包括第三处理电路(例如DTC)，该第三处理电路被配置为生成控制信号以包括第一类型的第七信号边缘、第二类型的第八信号边缘和第一类型的第九信号边缘的序列。第七信号边缘和第八信号边缘相隔与控制数据的第一数据相对应的第五时间段，并且第八信号边缘和第九信号边缘相隔与控制数据的第二数据相对应的第六时间段。第三处理电路被配置为生成遵从STEP协议的数据信号(例如根据上文描述的一个或多个方面)。因此，第五时间段和第六时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
第二桥接电路4452的第三接口电路可相应地被配置为将控制信号输出到传输链路4435(经由连接器4453)。
与上文对于传感器数据描述的类似，控制数据在一些示例中可被以差分方式输出到传输链路4435。因此，第三处理电路还可被配置为生成相对于控制信号反相的第二控制信号。因此，第三接口电路还可被配置为将第二控制信号输出到传输链路4435。
控制数据被经由传输链路4440传送到传感器设备4435。传感器设备4430的第二接口电路还可被配置为接收控制信号。
为了对遵从STEP协议的控制信号解码，第一桥接电路4442还可包括第四处理电路(例如TDC)，该第四处理电路被配置为确定控制信号中的第一类型的第十信号边缘、第二类型的第十一信号边缘、和第二类型的第十二信号边缘的序列。
另外，第一桥接电路4442可包括解调电路，该解调电路被配置为基于第十信号边缘和第十一信号边缘之间的第七时间段确定第一控制数据，并且基于第十一信号边缘和第十二信号边缘之间的第八时间段确定第二控制数据。解调电路被配置为对遵从STEP协议的控制信号解调(例如根据上文描述的一个或多个方面)。因此，第七时间段和第八时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
如果控制数据被以差分方式传输，则第二接口电路还可被配置为接收第二控制信号(由第二桥接电路4452的第三处理电路生成)。因此，第四处理电路可被配置为还基于第二控制信号确定第十信号边缘、第十一信号边缘和第十一信号边缘。
控制数据随后被转发到传感器元件4441。例如，第一桥接电路4442的第一接口可被配置为输出遵从用于传感器元件4441和第一桥接电路4442之间的通信的通信协议的第一控制数据和第二控制数据。
与上文对于电子设备4400描述的类似，将桥接电路4442和4452用于使能传感器元件4441和应用处理器4451之间根据STEP协议的数据交换可允许只为传输链路4435使用少量的电线和小的连接器。结果，可以减小要求的空间和成本。另外，可使能高速率、低时延和低功率数据交换。使用桥接电路4442和4452可允许即使在传感器元件4441和应用处理器4451不原生支持STEP协议的情况下也交换遵从STEP协议的数据。
第一桥接电路4441如图44c中所示还可被用于与应用处理器4451交换多个传感器元件的数据/用于多个传感器元件的数据。图44c图示了电子设备4460，其包括与图44b中所示的传感器设备4440相比具有两个额外的传感器元件4474和4475的传感器设备4470。
第一桥接电路4442的第一接口因此从三个传感器元件接收传感器数据。然而，要注意三个传感器元件只是为了说明的目的而图示的。一般而言，可使用任何数目的传感器元件。换言之，第一桥接电路4442的第一接口可被配置为从至少两个传感器元件接收传感器数据。
如图44c中所示，不同的传感器元件4441、4474和4475可使用不同的协议来发送其各自的传感器数据。因此，第一桥接电路4442的第一接口可被配置为(同时)从遵从不同协议(例如CSI协议、I2C协议和I2S协议)的传感器元件接收传感器数据。
上文联系图44a至44c描述的传感器元件应用处理器互连可允许在传感器元件和应用处理器之间只使用少量的电线。例如，用作传输链路的扁平线缆以及(高频)连接器根据图44a至44c中所示的示例可被选择得较小。可通过将STEP协议集成到传输链路的两侧的设备中或者通过使用将传感器模块数据从标准协议捆束并且重布置到STEP协议/接口的外部桥接电路(例如外围桥硅)来使能大小的减小。通过捆束/重布置数据并且利用STEP协议通过传输链路(例如扁平线缆)传递它，传感器模块可利用扁平线缆中的少量电线以及小连接器连接到应用处理器。从上述示例可以看出，提出的体系结构还可允许将若干个传感器模块(例如相机、数字麦克风、光传感器等等)复用到由STEP接口提供的一个串行高速总线中。多个传感器接口可被支持并且经由STEP接口连接到应用处理器。
提出的体系结构可被用于许多电子设备，例如移动电话(智能电话)、膝上型计算机、计算机或平板计算机。虽然在图44a至44c的示例中描述了相机元件，但要注意一般而言可使用任何类型的传感器元件。图44a至44c中图示的体系结构不限于相机元件。
如上所述，用于STEP协议的另一用例可以是移动通信设备，因为STEP协议可允许以低功率消耗的高速率和低时延数据交换。
图45a根据一方面图示了用户设备4500。用户设备4500在一些方面中可以是移动设备并且包括应用处理器4505、基带处理器4510(也称为基带模块)、无线电前端模块(Radio Front End Module，RFEM)4515、存储器4520、连通模块4525、近场通信(Near FieldCommunication，NFC)控制器4530、音频驱动器4535、相机驱动器4540、触摸屏4545、显示驱动器4550、传感器4555、可移除存储器4560、电力管理集成电路(Power ManagementIntegrated Circuit，PMIC)4565和智能电池4570。
在一些方面中，应用处理器4505可包括例如一个或多个CPU核和以下各项中的一个或多个：缓存存储器、LDO稳压器、中断控制器、诸如串行外围接口(Serial PeripheralInterface，SPI)、I2C或通用可编程串行接口模块之类的串行接口、实时时钟(Real TimeClock，RTC)、包括间隔和看门狗定时器在内的定时器-计数器、通用输入-输出(IO)、诸如安全数字/多媒体卡(Secure Digital/Multi-Media Card，SD/MMC)之类的存储卡控制器、USB接口、移动工业处理器接口(Mobile Industry Processor Interface，MIPI)接口和联合测试访问组(Joint Test Access Group，JTAG)测试访问端口。
在一些方面中，基带模块4510可例如实现为包括一个或多个集成电路的焊入式基板、焊接到主电路板的单个封装集成电路和/或包含两个或更多个集成电路的多芯片模块。
如上文联系图44a至44c所述，STEP协议可被用于耦合应用处理器4505和传感器4555。类似地，用户设备4500的交换数据的其他元件可利用STEP接口/STEP协议来耦合。
图45b根据一方面图示了基站或基础设施设备无线电头端4580。基站无线电头端4580可包括以下各项中的一个或多个：应用处理器4581、基带模块4582、一个或多个RFEM4583、存储器4584、电力管理电路4585、电力三通电路4586、网络控制器4587、网络接口连接器4588、卫星导航接收器模块4589以及用户接口4590。
在一些方面中，应用处理器4581可包括一个或多个CPU核和以下各项中的一个或多个：缓存存储器、LDO稳压器、中断控制器、诸如SPI、I2C或通用可编程串行接口模块之类的串行接口、RTC、包括间隔和看门狗定时器在内的定时器-计数器、通用IO、诸如SD/MMC之类的存储卡控制器、USB接口、MIPI接口和JTAG测试访问端口。
在一些方面中，基带处理器4582可例如实现为包括一个或多个集成电路的焊入式基板、焊接到主电路板的单个封装集成电路或者包含两个或更多个集成电路的多芯片模块。
在一些方面中，存储器4584可包括以下各项中的一个或多个：易失性存储器，包括动态随机访问存储器(Dynamic Random Access Memory，DRAM)和/或同步动态随机访问存储器(Synchronous Dynamic Random Access Memory，SDRAM)；以及非易失性存储器(Non-Volatile Memory，NVM)，包括高速电可擦除存储器(通常称为闪速存储器)、相变随机访问存储器(Phase change Random Access Memory，PRAM)、磁阻随机访问存储器(Magnetoresistive Random Access Memory，MRAM)和/或三维交叉点(3D XPoint)存储器。存储器4584可实现为焊入式封装集成电路、插座式存储器模块和插入式存储卡中的一个或多个。
在一些方面中，电力管理集成电路4585可包括以下各项中的一个或多个：稳压器、电涌保护器、电力报警检测电路以及诸如电池或电容器之类的一个或多个备用电源。电力报警检测电路可检测掉电(欠电压)和电涌(过电压)状况中的一个或多个。
在一些方面中，电力三通电路4586可提供从网络线缆汲取的电力以利用单条电缆向基站无线电头端4580既提供电力供给也提供数据连通。
在一些方面中，网络控制器4587可利用诸如以太网之类的标准网络接口协议向网络提供连通。可利用物理连接提供网络连通，该物理连接是电的(通常称为铜互连)、光的或无线的之一。
在一些方面中，卫星导航接收器模块4589可包括电路来对由诸如全球定位系统(Global Positioning System，GPS)、全球导航卫星系统(Globalnaya NavigatsionnayaSputnikovaya Sistema，GLONASS)、伽利略和/或北斗之类的一个或多个导航卫星星座发送的信号进行接收和解码。接收器4589可向应用处理器4581提供数据，该数据可包括位置数据或时间数据中的一个或多个。应用处理器4581可使用时间数据来与其他无线电基站同步操作。
在一些方面中，用户接口4590可包括以下各项中的一个或多个：物理或虚拟按钮，例如重置按钮；一个或多个指示器，例如发光二极管(Light Emitting Diode，LED)；以及显示屏。
与上文对于用户设备4500描述的类似，基站无线电头端4580的与彼此交换数据的元件可利用STEP接口/STEP协议来耦合以使能具有低功率消耗的高速率、低时延数据交换。
本公开中描述的无线通信电路可被配置为根据第3代合作伙伴计划(3rdGeneration Partnership Project，3GPP)标准化移动通信网络或系统之一来操作。移动或无线通信系统可对应于例如第5代新无线电(5th Generation New Radio，5G NR)、长期演进(Long-Term Evolution，LTE)、LTE高级版(LTE-Advanced，LTE-A)、高速封包接入(HighSpeed Packet Access，HSPA)、通用移动电信系统(Universal Mobile TelecommunicationSystem，UMTS)或UMTS地面无线电接入网络(UMTS Terrestrial Radio Access Network，UTRAN)、演进型UTRAN(e-UTRAN)、全球移动通信系统(Global System for Mobilecommunication，GSM)、GSM演进的增强数据速率(Enhanced Data rates for GSMEvolution，EDGE)网络、或者GSM/EDGE无线电接入网络(GSM/EDGE Radio Access Network，GERAN)。可替换地，无线通信电路可被配置为根据具有不同标准的移动通信网络来操作，所述不同标准例如是微波接入全球互通(Worldwide Inter-operability for MicrowaveAccess，WIMAX)网络IEEE 802.16或者无线局域网(Wireless Local Area Network，WLAN)IEEE 802.11、一般而言的正交频分多路接入(Orthogonal Frequency Division MultipleAccess，OFDMA)网络、时分多路接入(Time Division Multiple Access，TDMA)网络、码分多路接入(Code Division Multiple Access，CDMA)网络、宽带CDMA(Wideband-CDMA，WCDMA)网络、频分多路接入(Frequency Division Multiple Access，FDMA)网络、空分多路接入(Spatial Division Multiple Access，SDMA)网络，等等。
在接下来联系图46a至46c和47a至47d描述在使用STEP协议/接口的无线通信设备中对无线电头端系统分区的一些示例。
图46a图示了无线电系统4600的第一示例。无线电系统4600包括PCB 4605。至少第一晶片4610和第二晶片4615被布置在PCB 4605上。第一晶片4610包括被配置为生成要被辐射到环境的发送数据的基带处理器4611。第二晶片4615包括射频调制解调器4616。射频调制解调器4616被配置为基于发送数据生成射频发送信号。在图46a的示例中，射频调制解调器4616被配置为生成遵从亚毫米波标准(例如LTE、UMTS、EDGE、WLAN IEEE 802.11或蓝牙)的射频发送信号。此外，第二晶片4615可包括被配置为处理射频发送信号的RFEM 4617。例如，RFEM 4617可包括功率放大器(PA)、低噪声放大器(LNA)、模拟滤波器、包络跟踪(ET)电路等等中的一个或多个。(经处理的)射频发送信号被经由一个或多个同轴线缆4618提供给包括一个或多个天线(例如用于不同的频率带)的天线模块4619。
为了将发送数据发送到射频调制解调器4616，第一晶片4610还包括处理电路(例如DTC)，该处理电路被配置为将数据发送信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与发送数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与发送数据的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的数据发送信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，第一晶片4610包括被配置为将数据发送信号输出到耦合第一晶片4610和第二晶片4615的传输链路4601的接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于数据发送信号反相的第二数据发送信号。因此，接口电路还可被配置为将第二数据发送信号输出到传输链路4601。
数据发送信号经由传输链路4601被第二晶片4615接收。
通过使用STEP协议，数据可被以高数据速率、以低时延并且以低功率消耗从第一晶片4610发送到射频调制解调器4616。
STEP协议可选地还可被用于接收数据。例如，第一晶片4610的接口电路还可被配置为经由传输链路4601从第二晶片4615接收数据接收信号。可替换地，第一晶片4610可包括用于接收数据接收信号的专用(第二)接口电路。
为了对遵从STEP协议的数据接收信号解码，第一晶片4610还可包括另一处理电路(例如TDC)，该另一处理电路被配置为确定数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，第一晶片4610可包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定第一接收数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定第二接收数据。解调电路被配置为对遵从STEP协议的数据接收信号解码(例如根据上文描述的一个或多个方面)。
在一些示例中，数据可被以差分方式接收。因此，第一晶片4610的接口电路还可被配置为从传输链路4601接收相对于数据接收信号反相的第二数据接收信号。因此，处理电路可被配置为还基于第二数据接收信号确定第四信号边缘、第五信号边缘和第六信号边缘。
使用STEP协议可允许第一晶片4610以高数据速率、以低时延并且以低功率消耗从第二晶片4615接收数据。
为了与第一晶片4610交换数据，第二晶片4420可包括用于生成数据接收信号的相应电路和用于对数据发送信号解码的相应电路(例如根据上文描述的一个或多个方面)。
图46a中所示的无线电系统4600还可能够利用毫米波通信。包括用于毫米波通信的另一射频调制解调器4621的一部分4621-2的第三晶片4620可被布置在PCB 4605上。第一晶片4610包括另一射频调制解调器4621的另一部分4621-1。换言之，另一射频调制解调器4621被分割成两个部分，这两个部分被实现在不同的晶片上。
另一射频调制解调器4621被配置为基于由基带处理器4611生成的另外发送数据生成至少一个其他射频发送信号。例如，用于不同发送极化(例如水平H和垂直V)的其他射频发送信号可被另一射频调制解调器4621生成。在图46a的示例中，另一射频调制解调器4621被配置为生成遵从毫米波标准(例如5G NR或无线千兆比特WiGig)的其他射频发送信号。一个或多个其他射频发送信号被经由一个或多个同轴线缆4622提供给一个或多个无线电头端4623、4624。一个或多个无线电头端4623、4624展现出RFEM和一个或多个天线。
第一晶片4610被配置为遵从STEP协议与第三晶片4620交换数据，如上文对于第一晶片4610和第二晶片4615之间的数据交换所述。例如，与基带处理器生成的发送数据有关的数据被从第一晶片4610发送到第二晶片4620。具体地，另一射频调制解调器4621的第一部分4621-1基于发送数据生成的数据被发送到另一射频调制解调器4621的第二部分4621-1，反之亦然。例如，用于第一晶片4610和第二晶片4615之间的数据交换的处理电路、另一处理电路和接口电路还可被用于第一晶片4610和第三晶片4620之间的数据交换。可替换地，与用于第一晶片4610和第二晶片4615之间的数据交换的处理电路、另一处理电路和接口电路展现出相同功能的专用电路可被用于第一晶片4610和第三晶片4620之间的数据交换。
换言之，图46a图示了一种无线电系统，其中包括基带处理器的第一晶片经由STEP协议与包括射频调制解调器的至少一部分的第二晶片通信。
图46b图示了另一无线电系统4630，其是图46a中所示的无线电系统4600的略微变动。在无线电系统4630中，RFEM 4617的功能被从第二晶片4615移动到与PCB 4605分开布置的另一无线电头端4635。无线电头端4635未被布置在PCB 4605上。换言之，无线电头端4635展现出上文联系图46a描述的RFEM 4617和天线模块4619的功能。除此之外，无线电系统4630与无线电系统4600相同。
图46c图示了另一无线电系统4640。无线电系统4640与上文联系图46a和46b描述的无线电系统4600和4630相似。无线电系统4640包括第一晶片4650和第二晶片4660，它们被布置在PCB 4645上。第一晶片4650包括基带处理器。第二晶片4660包括射频调制解调器的至少一部分。第一晶片4650和第二晶片4660如上文对于无线电系统4600和4630所述经由传输链路4641交换遵从STEP协议的数据。由射频调制解调器生成的一个或多个射频发送信号被经由一个或多个同轴线缆4643提供给一个或多个无线电头端4680、4685以辐射到环境。类似地，从环境接收的射频接收信号被经由一个或多个同轴线缆4643提供给射频调制解调器。
与图46a和46b中所示的无线电系统相比，图46c还示出了供给电路4670，其为晶片4650和4660的电路提供一个或多个供给信号4642。例如，一个或多个供给信号4642可包括用于晶片4650和4660的模拟和/或数字供给电压和/或参考振荡信号。
图46a至46c中所示的分区可例如被用于移动设备(例如移动电话、膝上型计算机或平板计算机)或者用于移动通信网络的基站中。换言之，本公开的示例还涉及包括如图46a至46c中所示的无线电系统的移动设备和基站。例如，图46a至46c中所示的基带处理器可耦合到移动设备或基站的应用处理器。应用处理器可例如处理经由无线电系统接收的数据或者提供要经由无线电系统发送的数据。
在接下来参考图47a至47d描述另一个分区体系结构。图47a图示了无线电系统4700。无线电系统4700包括PCB 4705。晶片4710被布置在PCB 4705上。晶片4710至少包括基带处理器和射频调制解调器的第一部分。可选地，无线电系统4700还可包括供给电路4715，该供给电路4715被配置为为基带处理器和射频调制解调器的第一部分提供一个或多个供给信号4716(例如供给电压或者参考振荡信号)。
无线电系统4700还包括与PCB 4705分开布置的无线电头端4720。换言之，无线电头端4720未被布置(安放)在PCB 4705上。无线电头端4720包括射频调制解调器的第二部分和耦合到射频调制解调器的第二部分的至少一个天线。可选地，无线电头端4720包括耦合在射频调制解调器的第二部分和至少一个天线之间的模拟前端电路(例如一个或多个PA、一个或多个LNA、一个或多个滤波器等等)。
为了将数据从射频调制解调器的第一部分发送到射频调制解调器的第二部分，晶片4710还包括处理电路(例如DTC)，该处理电路被配置为将数据发送信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与射频调制解调器的第一部分生成的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与射频调制解调器的第一部分生成的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的数据发送信号(例如根据上文描述的一个或多个方面)。因此，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，晶片4710包括接口电路，该接口电路被配置为将数据发送信号输出到耦合晶片4710和无线电头端4720的传输链路4711(例如PCB4705上的导电迹线和/或扁平线缆)。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于数据发送信号反相的第二数据发送信号。因此，接口电路还可被配置为将第二数据发送信号输出到传输链路4711。在图47a中图示了差分实现方式。
通过使用STEP协议，数据可被以高数据速率、以低时延并且以低功率消耗从射频调制解调器的第一部分发送到射频调制解调器的第二部分。
STEP协议可选地还可被用于接收数据。例如，晶片4710的接口电路还可被配置为经由传输链路4711从射频调制解调器的第二部分接收数据接收信号。可替换地，晶片4710可包括用于接收数据接收信号的专用(第二)接口电路。
为了对遵从STEP协议的数据接收信号解码，晶片4710还可包括另一处理电路(例如TDC)，该另一处理电路被配置为确定数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，晶片4710可包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段来确定第一接收数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段来确定第二接收数据。解调电路被配置为对遵从STEP协议的数据接收信号解码(例如根据上文描述的一个或多个方面)。
在一些示例中，数据可被以差分方式接收。因此，晶片4710的接口电路还可被配置为从传输链路4711接收相对于数据接收信号反相的第二数据接收信号。因此，处理电路可被配置为还基于第二数据接收信号确定第四信号边缘、第五信号边缘和第六信号边缘。
使用STEP协议可允许晶片4710以高数据速率、以低时延并且以低功率消耗从无线电头端4720接收数据。
接收到的数据可被射频调制解调器的第一部分和基带处理器进一步处理。
为了与晶片4710(例如与射频调制解调器的第一部分)交换数据，无线电头端4720可包括用于生成数据接收信号的相应电路和用于对数据发送信号解码的相应电路(例如根据上文描述的一个或多个方面)。
与图46a至46c中所示的分区体系结构相比，图47a中所示的分区可允许减小平台上的无线电系统的占地面积，因为PCB上的设备的数目可被减小并且不需要同轴线缆来耦合元件。减少元件的数目与省略同轴线缆一起可进一步允许降低制造成本。
与包括数字和模拟电路的射频调制解调器相比，(只)包括数字电路的基带设备通常被实现在更高级技术节点处(例如使用更小的半导体结构)。与基带处理器一起在晶片4710中实现的射频调制解调器的第一部分因此可只包括数字电路，其中射频调制解调器的第二部分或者可只包括模拟电路，或者可包括数字以及模拟电路。换言之，调制解调器的大部件可被实现到支持基带处理器的晶片4710中。将调制解调器的大部件实现到支持基带处理器的晶片4710中可由于晶片4710的高级技术节点而允许节省功率和晶片面积。另一方面，调制解调器的第二部分可被实现在无线电头端4720的晶片中并且主要(或者仅仅)包括射频调制解调器的模拟电路。支持射频调制解调器的第二部分的晶片可被实现在比晶片4710低的技术的节点中(例如使用更大的半导体结构)。
换言之，图47a的分区可允许用遵从STEP的传输链路(例如柔性线缆和/或PCB4705上的导电迹线)来替代根据图46a至46c的分区的同轴线缆。另外，高速率数字STEP接口可允许将射频调制解调器的数字功能(例如数字前端)移动到基带处理器。提出的体系结构可允许无线电头端4720(其可被理解为RFEM)中的最低限度射频增益，从而使得无线电头端4720中的射频振荡的风险可被降低。因此，提出的分区可允许更低的大小、更低的成本、更低的功率消耗和更低的振荡风险。
高数据速率STEP接口还可允许从射频调制解调器的第一部分(在晶片4710上)经由单个传输链路向射频调制解调器的第二部分(在无线电头端中)为多个不同信道和/或极化发送数据。换言之，数据发送信号可(同时)包括用于多个发送信道的数据和/或用于多个发送极化的数据。
可选地，无线电系统4700可包括一个或多个另外的无线电头端4725。另外的无线电头端4725可包括另一射频调制解调器的一部分，其中该另一射频调制解调器的另一部分实现在晶片4710中。例如，无线电头端4720可用于辐射和/或接收亚毫米波信号(例如LTE信号)，而另一无线电头端4725可用于辐射和/或接收毫米波信号(例如5G-NR信号)。在其他示例中，无线电头端4720可用于辐射和/或接收第一类型的毫米波信号(例如WiGig信号)，而另一无线电头端4725可用于辐射和/或接收其他毫米波信号(例如5G-NR信号)。晶片4710被配置为如上文对于晶片4710和无线电头端4720之间的数据交换所述地利用STEP协议与另一无线电头端4725交换数据。
例如，用于晶片4710和无线电头端4720之间的数据交换的处理电路、另一处理电路和接口电路可还被用于晶片4710和另一无线电头端4725之间的数据交换。可替换地，展现出与用于晶片4710和无线电头端4720之间的数据交换的处理电路、另一处理电路和接口电路相同功能的专用电路可被用于晶片4710和另一无线电头端4725之间的数据交换。
在图47b中图示了包括根据联系图47a描述的分区方案的无线电系统的移动设备4730(例如移动电话或平板计算机)的3D示意性视图。
移动设备包括显示元件4731(例如触摸显示元件)。PCB 4732被布置在显示元件4371的背侧。包括基带处理器和射频调制解调器的第一部分的晶片4733被布置在PCB 4732上。
包括射频调制解调器的第二部分和一个或多个天线(以及可选的射频前端组件)的第一无线电头端4734被布置在显示元件4731的背侧、与PCB 4732分离。
晶片4733和第一无线电头端4734经由传输链路4735根据STEP协议交换数据。传输链路4735包括沿着PCB 4732延伸的第一部分4375-1和在PCB 4732外部延伸的第二部分4735-2。第一部分4735-1可例如是PCB 4732上的一个或多个导电迹线或者是柔性线缆，并且第二部分4735-2可例如是柔性线缆。第一部分4735-1和第二部分4735-2经由连接器4736(例如多线连接器)耦合。
以相同的方式，第二无线电头端4737耦合到晶片4733。第二无线电头端4737包括另一射频调制解调器的第二部分，其中另一射频调制解调器的第一部分实现在晶片4733中。另一射频调制解调器的各部分也根据STEP协议交换数据。
无线电头端4374和4737可用于在不同的频率带中和/或根据不同的通信标准和/或多输入多输出(Multiple Input Multiple Output，MIMO)通信来辐射/接收射频信号。
另外，在图47b中图示了用于为移动设备4730的电路供电的电池4738。移动设备4730的另外可选元件(关于细节请见例如图45a)出于清晰的原因在图47b中被省略。
图47c图示了示出无线电头端的更多细节的另一无线电系统4700。包括基带处理器和射频调制解调器的第一部分的晶片4745经由第一传输链路4741与包括射频调制解调器的第二部分4751的第一无线电头端4750交换数据。数据交换遵从STEP协议。射频调制解调器的第二部分4751基于从射频调制解调器的第一部分接收的数据生成一个或多个射频发送信号。例如，射频调制解调器的第二部分4751可为不同的频率带生成发送信号(例如在28GHz、39GHz和60GHz的载波频率)。一个或多个发送信号被提供给外部前端模块4752以进行射频处理(例如滤波和/或放大信号)，然后借由天线模块4753(包括一个或多个天线)将它们辐射到环境。类似地，一个或多个射频接收信号可被天线模块4753的天线接收并且在借由外部前端模块4752对其进行射频处理(例如滤波和放大)之后被提供给射频调制解调器的第二部分4751。与一个或多个射频接收信号有关的数据被射频调制解调器的第二部分4751生成并且被经由第一传输链路4741遵从STEP协议发送到射频调制解调器的第一部分。总之，射频调制解调器的第二部分4751和外部前端模块4752可交换射频发送和/或接收信号4754。
另外，外部前端模块4752可为射频调制解调器的(数字)预失真电路提供反馈信息或反馈信号4755。如果(数字)预失真电路是射频调制解调器的第一部分的一部分，则反馈信息或反馈信号4755可经由第一传输链路4741遵从STEP协议被发送到射频调制解调器的第一部分。
外部前端模块4752和射频调制解调器的第二部分4751可以可选地还交换控制信息4756。控制信息4756的至少一部分可经由第一传输链路4741遵从STEP协议被发送到射频调制解调器的第一部分/被从射频调制解调器的第一部分接收。
相应地实现了包括另一射频调制解调器的第二部分4761的第二无线电头端4760，其中另一射频调制解调器的第一部分实现在晶片4745中。第二无线电头端4760和晶片4745以与上文对于第一无线电头端4760所述相同的方式经由第二传输链路4742根据STEP协议交换数据。因此省略对第二无线电头端4760的详细描述。
图47d图示了无线电头端的替换实现方式。具体地，如图47c所示的多个无线电头端的功能被组合到单个无线电头端。射频调制解调器的第二部分4781利用STEP协议与实现在晶片4775中的射频调制解调器的第一部分通信。无线电系统4770的无线电头端4780包括(无源)分割器/组合器电路4782，用于将生成的射频发送信号分割成用于耦合到天线模块4787的多个外部前端模块4783,…,4786中的个体模块的信号。类似地，分割器/组合器电路4782将多个外部前端模块4783,…,4786中的个体模块提供的接收信号组合成组合射频接收信号。如图47d中所示，信号组合/分割元件4788-1,…,4788-3和4789-1,…,4789-3的不同集合可被用于射频发送信号和射频接收信号的不同频率范围(例如如图47d中所示用于28GHz和39GHz的载波频率的不同集合)。图47d中所示的实现方式可允许点到点或点到多点连接。
图47a至47d中所示的分区可例如被用于移动设备(例如移动电话、膝上型计算机或平板计算机)或者用于移动通信网络的基站中。换言之，本公开的示例还涉及包括如图47a至47d中所示的无线电系统的移动设备和基站。例如，本公开的示例可涉及移动设备或基站，其中射频调制解调器的功能(例如数字前端和模拟射频电路)被分割并移动到基带设备和RFEM。图47a至47d中所示的系统的基带处理器可例如耦合到移动设备或基站的应用处理器。应用处理器可例如处理经由无线电系统接收的数据或者提供要经由无线电系统发送的数据。
STEP协议的另一用例可以是将数据存储装置耦合到处理器。例如，基于NAND的存储模块(例如固态驱动器SSD)通常通过快速外围组件互连PCIe接口连接到计算SoC，PCIe接口是针对遗留的大块存储流量而进行功率优化的。诸如三维交叉点(3D XPoint)技术之类的新兴的存储器/存储技术除了遗留的大块流量之外还采用零星随机访问流量模型。对于这些新的流量模型，PCIe没有被进行功率优化和时延优化。当被用作接口时，其导致过度的功率外加低响应性。
基于STEP协议的接口可以是用于数据存储装置(例如基于3D XPoint技术)和处理器的耦合的适当物理接口，因为其可提供低时延和低功率消耗。STEP接口可使能存储器流量、遗留存储流量和诸如持续性存储器直接访问(Direct Access，DAX)模式之类的新颖存储流量模型。
接下来，联系图48a至48c描述用于利用STEP协议来耦合数据存储装置和处理器的一些示例。图48a图示了半导体晶片4800的示例。半导体晶片4800包括一个或多个处理器核4805(例如CPU核)。至少一个处理器核4805被配置为生成要存储的数据。半导体晶片4800是半导体材料(例如硅)的(小)块，其上制造有给定的功能电路(即至少一个处理器核4805)。
半导体晶片4800还包括能够基于要存储的数据生成遵从PCIe协议的第一输出信号的第一装置4810。如图48a中所示，第一装置4810可例如是PCIe物理层电路的一部分。第一装置4810被配置为将第一输出信号输出到半导体晶片4800的第一输出端子4811。
此外，半导体晶片4800包括能够生成第二输出信号的第二装置4815。装置4815包括处理电路(例如DTC)，该处理电路被配置为将第二输出信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与要存储的数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与要存储的数据的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的第二输出信号(例如根据上文描述的一个或多个方面)。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。
另外，装置4815包括被配置为将第二输出信号输出到半导体晶片4800的第二输出端子4816的输出接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于第二输出信号反相的反相第二输出信号。因此，输出接口电路还可被配置为将反相第二输出信号输出到半导体晶片4800的另一输出端子(未图示)。
按照PCIe协议，第一装置也可生成第一输出信号的差分对。
总结上文，半导体晶片4800包括用于输出要存储的数据的PCIe接口和STEP接口。
如图48a中所示，第一输出端子4811和第二输出端子4816被配置为经由用于接收数据存储设备的连接器4801(例如插座)的不同信号线耦合。PCIe通道和STEP通道两者被分别朝着连接器4801(例如存储模块插座)布线，因为STEP接口和PCIe接口由于物理层中的固有差异而不能共享布线。例如，第一输出端子4811和第二输出端子4816的每一者可经由支持半导体晶片4800和连接器4801的PCB上的相应导电迹线耦合到连接器4801。
半导体晶片4800还包括控制电路4820，该控制电路4820被配置为在半导体晶片4800的第一操作模式中启用第一装置4810，并且在半导体晶片4800的第二操作模式中启用第二装置4815。因此，控制电路4820可被配置为在第二操作模式中禁用第一装置4810，并且在第一操作模式中禁用第二装置4815。换言之，半导体晶片4800可基于PCIe协议或者基于STEP协议将数据输出到数据存储设备。
半导体晶片4800展现出双物理层，一个用于STEP协议，另一个用于遗留PCIe协议。因此，至少一个处理器核4805可通过STEP接口耦合到数据存储设备(例如基于3D XPoint技术)，同时以成本高效的方式维持与遗留的基于PCIe的存储模块的后向兼容性。
如图48a中所示，半导体晶片4800还可包括PCIe控制器4825，该PCIe控制器4825被配置为控制第一装置4810的操作以生成遵从PCIe的第一输出信号。PCIe控制器4825还被配置为控制第二装置4815的操作以生成遵从STEP的第二输出信号。例如，PCIe控制器4825可包括用于与第一装置4810通信的第一端口和用于与第二装置4815通信的第二端口。这里，半导体晶片4800可包括具有双物理层端口的PCIe控制器，一个用于STEP协议，另一个用于遗留PCIe协议。除了经由STEP或PCIe将至少一个处理器核4805选择性地耦合到数据存储设备以外，扩展PCIe控制器4825还可允许保持一致的软件模型。
PCIe控制器4825和第一装置4810将PCI快速体系结构的PHY接口(PHY Interfacefor the PCI Express Architecture，PIPE)协议用于通信，而第二装置4815使用专属的STEP控制器接口(例如根据上文描述的一个或多个方面)。与传统的PCIe控制器相比，PCIe控制器4825可朝着STEP物理层电路4815展现出额外的PIPE端口。换言之，PCIe控制器4825被配置为利用第一接口协议与第一装置4810和第二装置4815通信，其中第二装置4815被配置为利用(不同的)第二接口协议与控制电路通信。
为了将PCIe控制器4825的标准PIPE接口转换到专属STEP控制器接口，半导体晶片4800包括衬垫电路4830，其被配置为在PIPE接口和专属STEP控制器接口之间转换(以在第一和第二接口协议之间转换)。衬垫电路4830可例如将PIPE接口的数据信号和/或控制信号/命令转换成STEP控制器接口的数据信号和/或控制信号/命令，反之亦然。
两个物理层接口还可用于从数据存储设备接收数据。例如，半导体晶片4800可被配置为在半导体晶片4800的输入端子(未图示)处接收输入信号。输入信号可例如是由数据存储设备输出的读取信号并且包括关于存储在数据存储设备中的数据的信息。半导体晶片4800还可包括能够对遵从STEP协议的输入信号解码的装置4835。装置4835和装置4815可各自是共同的STEP物理层电路的一部分。
能够对输入信号解码的装置4835包括处理电路(例如TDC)，该处理电路被配置为确定输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，能够对输入信号解码的装置4835包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段确定第一接收数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段确定第二接收数据。能够对输入信号解码的装置4835被配置对遵从STEP协议的输入信号解码(例如根据上文描述的一个或多个方面)。
类似地，半导体晶片4800可包括能够对遵从PCIe协议的输入信号解码的电路。例如，半导体晶片4800可包括能够对遵从PCIe协议的输入信号解码的装置4840。装置4840可以像装置4810一样是PCIe物理层电路的一部分。
控制电路4820可被配置为在第一操作模式中启用装置4840，并且在第二操作模式中启用装置4835。因此，控制电路4820可被配置为在第二操作模式中禁用装置4840，并且在第一操作模式中禁用装置4835。
解码的数据可被半导体晶片4800的其他电路进一步处理。例如，解码的数据可被至少一个处理器核4805进一步处理。如图48a中所示，半导体晶片4800可包括耦合到PCIe控制器4825和/或至少一个处理器核4805的额外电路。半导体晶片4800可例如还包括被配置为路由存储流量的非相干架构代理4802。此路径可以可选地支持卷管理设备(VolumeManagement Device，VMD)技术。另外，半导体晶片4800可包括双数据速率(Double DataRate，DDR)存储器子系统4804，该DDR存储器子系统4804包括存储器缓存控制器4802-1和存储器控制器4802-2，用于控制数据存储设备、至少一个处理器核4805和DDR存储器4806之间的数据交换。半导体晶片4800还可包括被配置为在存储流量和存储器流量之间仲裁的仲裁器电路4803。
用于选择操作模式的控制电路4820可以是个体电路，或者如图48a中所示是PCIe控制器4825的一部分。换言之，PCIe控制器4825可包括控制电路4820。
上述STEP和PCIe接口是互斥的。例如，当通过PCIe物理层路径检测到设备时，可通过PCIe物理层电路4810和4840路由所有的流量。当通过STEP物理层路径检测到设备时，可通过物理层电路4815和4835路由所有的流量。当通过STEP和PCIe路径两者检测到设备时，STEP可具有优先权并且PCIe路径可被禁用。
为了决定操作模式，可使用静态捆绑选项(例如始终STEP或始终PCIe)或者动态选项。接下来将参考图48c描述决定操作模式的示例，该图图示了用于决定操作模式的方法4850的流程图。
方法4850开始于对于是要使用静态捆绑选项还是自动检测选项的判决4851。静态捆绑选项可适合于例如作为球珊阵列(Ball Grid Array，BGA)焊入的数据存储设备。半导体晶片(例如CPU晶片)以及数据存储设备在重置时将被告知使用特定的物理层(例如关于选择的接口的信息可被存储在半导体晶片4800的内部存储器或者数据存储设备中)。动态自动检测选项可适合于半导体晶片(例如CPU晶片)和数据存储设备的可变组合。例如，对于经由M.2连接耦合到处理器核的数据存储设备，半导体晶片以及数据存储设备需要检测各自的STEP能力。半导体晶片以及数据存储设备需要分别能够与先前世代的不具备STEP能力的数据存储设备或半导体晶片交互操作。
在静态捆绑选项的情况下，各个物理层在过程4852中被从重置中带出(例如PCIe或STEP物理层)。如果选择了STEP接口，则在过程4853中进一步激活衬垫电路。
在自动检测选项的情况下，半导体晶片4800和数据存储设备各自感测另一者的指示对STEP接口的支持的信号。例如，半导体晶片4800的输入端子可被配置为耦合到接收数据存储设备的连接器4801的预定电触点。如果在过程4855中在预定的电触点处感测到预定的信号(或信号状态)，则控制电路4825可被配置为设置第二操作模式。另一方面，数据存储设备可被配置为将预定的信号(或信号状态)输出到连接器4801的预定电触点以指示出数据存储设备支持STEP协议。例如，连接器4801的一个特定引脚可被数据存储设备驱动到地(逻辑状态“0”)。如果半导体晶片4800检测到地，则第二装置4815被启用。如果半导体晶片4800没有检测到地，则第一装置4810被启用。换言之，如果在连接器4801的预定电触点处感测到不同于预定信号的信号，则控制电路4825可被配置为设置第一操作模式。例如，半导体晶片4800的STEP物理层电路可感测在连接器4801的预定电触点处是否存在预定信号。
类似地，半导体晶片4800的另一输出端子(其可不同于第一输出端子和第二输出端子)可被配置为耦合到连接器4801的另一预定电触点。半导体晶片4800可被配置为将另一预定义信号经由另一输出端子输出到另一预定电触点以用于指示出半导体晶片4800支持STEP协议。因此，数据存储设备可能够检测半导体晶片4800的STEP能力。例如，半导体晶片4800在过程4854中可向连接器4801的引脚应用弱上拉。
如果没有检测到STEP兼容性，则PCIe在过程4856中被用于数据传送。
如果检测到STEP兼容性，则在过程4856中使用STEP接口。在遵从STEP协议的数据传输开始之前，可在过程4857中进一步确认通信伙伴最初是否在禁用功率状态中(例如由差分传输链路上的交替状态指示)。
如上所示，数据存储设备也可支持PCIe和STEP数据交换。在图48b中图示了数据存储设备4860的示例。数据存储设备4860包括被配置为存储数据的数据存储元件4865(例如如图48b中所示的3D XPoint非易失性存储器或者任何其他类型的存储介质)。
数据存储设备4860还包括能够基于存储在数据存储元件4865中的数据生成遵从PCIe协议的第一输出信号的第一装置4870。如图48b中所示，第一装置4870可例如是PCIe物理层电路的一部分。第一装置4810被配置为将第一输出信号输出到数据存储设备4860的连接器4861。连接器4861包括用于耦合到连接器4861的配对物的多个端子。例如，连接器4861可以是被配置为接收相应配对物的插头或插座。
此外，数据存储设备4860包括能够生成第二输出信号的第二装置4875。装置4875包括处理电路(例如DTC)，该处理电路被配置为将第二输出信号以生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。例如，第一类型可以是上升边缘并且第二类型可以是下降边缘，或者第二类型可以是上升边缘并且第一类型可以是下降边缘。第一信号边缘和第二信号边缘相隔与存储在数据存储元件4865中的数据的第一数据相对应的第一时间段，并且第二信号边缘和第三信号边缘相隔与存储在数据存储元件4865中的数据的第二数据相对应的第二时间段。处理电路被配置为生成遵从STEP协议的第二输出信号(例如根据上文描述的一个或多个方面)。也就是说，第一时间段和第二时间段的总和可低于10-7s、10-8s、10-9s、10-10s、10-11s或者10-12s。另外，装置4875包括被配置为将第二输出信号输出到连接器4861的输出接口电路。
数据在一些示例中可被以差分方式传送。因此，处理电路还可被配置为生成相对于第二输出信号反相的反相第二输出信号。因此，输出接口电路还可被配置为将反相的第二数据信号输出到连接器4861。
按照PCIe协议，第一装置4870也可生成第一输出信号的差分对。
换言之，数据存储设备4860包括用于输出存储在数据存储元件4865中的数据的PCIe接口和STEP接口。
第一装置4870和第二装置4875的接口电路经由不同的信号线耦合到连接器4861，因为STEP接口和PCIe接口由于物理层中的固有差异而不能共享布线。
数据存储设备4860还包括控制电路4880，该控制电路4880被配置为在数据存储设备4860的第一操作模式中启用第一装置4870，并且在数据存储设备4860的第二操作模式中启用第二装置4875。因此，控制电路4880可被配置为在第二操作模式中禁用第一装置4870，并且在第一操作模式中禁用第二装置4875。换言之，数据存储设备4860可基于PCIe协议或者基于STEP协议输出数据。
与上文联系图48a描述的半导体晶片4800类似，数据存储设备4860包括双物理层，一个用于STEP协议，另一个用于遗留PCIe协议。因此，数据存储设备4860可通过STEP接口耦合到另一电路(例如半导体晶片4800)，同时以成本高效的方式维持与遗留的基于PCIe的电路的后向兼容性。
如图48c中所示，数据存储设备4860还可包括PCIe控制器4885，该PCIe控制器4885被配置为控制第一装置4870的操作以生成遵从PCIe的第一输出信号。PCIe控制器4885还被配置为控制第二装置4875的操作以生成遵从STEP的第二输出信号。例如，PCIe控制器4885可包括用于与第一装置4870通信的第一端口和用于与第二装置4875通信的第二端口。这里，数据存储设备4860可包括具有双物理层端口的PCIe控制器，一个用于STEP协议，另一个用于遗留PCIe协议。除了经由STEP或PCIe选择性地输出数据以外，扩展PCIe控制器4885还可允许保持一致的软件模型。
PCIe控制器4885和第一装置4870同样将PIPE协议用于通信，而第二装置4875使用专属的STEP控制器接口(例如根据上文描述的一个或多个方面)。因此，PCIe控制器4885包括用于与第一装置4870通信的第一端口和用于与第二装置4875通信的第二端口。换言之，PCIe控制器4885被配置为利用第一接口协议与第一装置4870和第二装置4875通信，其中第二装置4885被配置为利用(不同的)第二接口协议与控制电路通信。
为了将PCIe控制器4885的标准PIPE接口转换到专属STEP控制器接口，数据存储设备4860包括被配置为在PIPE接口和专属STEP控制器接口之间转换(以在第一和第二接口协议之间转换)的衬垫电路4890。衬垫电路4890可例如将PIPE接口的数据信号和/或控制信号/命令转换成STEP控制器接口的数据信号和/或控制信号/命令，反之亦然。
两个物理层接口还可被用于接收数据。例如，数据存储设备4860可被配置为在连接器4861处接收输入信号。输入信号可例如是从CPU接收的并且包括关于要被存储在数据存储设备4860中的数据的信息。数据存储设备4860还可包括能够对遵从STEP协议的输入信号解码的装置4876。装置4876和装置4875可各自是STEP物理层电路的一部分。
能够对输入信号解码的装置4876包括处理电路(例如TDC)，该处理电路被配置为确定输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，能够对输入信号解码的装置4876包括解调电路，该解调电路被配置为基于第四信号边缘和第五信号边缘之间的第三时间段确定第一接收数据，并且基于第五信号边缘和第六信号边缘之间的第四时间段确定第二接收数据。能够对输入信号解码的装置4876被配置对遵从STEP协议的输入信号解码(例如根据上文描述的一个或多个方面)。
类似地，数据存储设备4860可包括能够对遵从PCIe协议的输入信号解码的电路。例如，数据存储设备4860可包括能够对遵从PCIe协议的输入信号解码的另一装置4871。装置4871可以像装置4870一样是PCIe物理层电路的一部分。
控制电路4880可被配置为在第一操作模式中启用装置4871，并且在第二操作模式中启用装置4876。因此，控制电路4880可被配置为在第二操作模式中禁用装置4871，并且在第一操作模式中禁用装置4876。
如果解码的数据是要存储的数据，则解码的数据可例如被存储在数据存储元件4876中。如果解码的数据是对于数据存储设备4860的控制数据，则解码的数据可例如被数据存储设备4860的存储介质控制器4895进一步处理以适应性修改数据存储设备4860的操作。
用于选择操作模式的控制电路4880可以是个体电路，或者如图48c中所示是PCIe控制器4885的一部分。换言之，PCIe控制器4885可包括控制电路4880。
数据存储设备4860的上述STEP和PCIe接口是互斥的。例如，当通过PCIe物理层路径检测到设备时，可通过PCIe物理层电路4870和4871路由所有的流量。当通过STEP物理层路径检测到设备时，可通过物理层电路4875和4876路由所有的流量。当通过STEP和PCIe路径两者检测到设备时，STEP可具有优先权并且PCIe路径可被禁用。
为了决定操作模式，如上文联系图48c对于半导体晶片4800所述可使用静态捆绑选项(例如始终STEP或始终PCIe)或者动态选项。例如，如果在连接器4881的预定电触点处感测到预定信号，则控制电路4880可被配置为设置第二操作模式。如果在预定的电触点4881处感测到不同于预定信号的信号，则控制电路4880可被配置为设置第一操作模式。另外，数据存储设备4860可被配置为将另一预定信号输出到连接器4861的另一预定电触点以指示出数据存储设备4860支持STEP协议。
如上所述，即使当使用STEP物理层时也可在半导体晶片4800和数据存储设备4860的PCIe控制器中保留PCIe协议，以便使转变容易并且确保兼容性。这可包括由PCIe规范、电源轨、与重置方案有关的GPIO(PERST)、钟控(CLKREQ#、REFCLK_P/N)或唤醒(WAKE#)定义的功率状态。
STEP协议定义(使用)与PCIe协议不同的功率状态。为了使能STEP物理层的恰当操作，接下来描述PCIe功率状态(链路状态)和如联系图15b描述的STEP功率状态之间的示范性映射。两种协议的功率状态之间的转换(转化)可例如由半导体晶片4800和数据存储设备4860的衬垫电路4830和4890来进行。例如，如果衬垫电路从PCIe控制器接收到根据PCIe协议改变到特定功率状态的命令，则衬垫电路可根据预定的映射方案选择STEP协议的功率状态(功率模式、操作的模式)并且控制STEP物理层电路改变到所选择的STEP协议的功率状态(功率模式、操作的模式)。
例如，PCIe功率状态L0可被映射到STEP协议的高速(HS)模式，因为两种模式都是协议的默认活跃模式。换言之，PCIe功率状态L0可被映射到STEP协议的完全吞吐量模式或者完全运作模式。
PCIe功率状态L0、L1.0和L1.1可例如被映射到STEP协议的LPH1、LPH2和DIS模式，因为这些模式是协议的低功率模式。
PCIe功率状态L1.2可被映射到STEP协议的禁用(DIS)模式。在禁用模式中，半导体晶片4800的处理器核4805的负供给电压(Vnn)可例如被关断以节省功率。取决于平台要求以及禁用模式的功率&退出时延特性，禁用模式也可被映射到PCIe功率状态L0、L1.0、L1.1和L1.2的每一者。
另外，PCIe功率状态L23可例如被映射到STEP协议的OFF模式，因为两者都使能平台的重置。取决于平台要求以及OFF模式的功率&退出时延特性，OFF模式也可被映射到PCIe功率状态L1.1和L1.2的每一者。
上述映射是示范性的。可以替换地使用功率状态的不同映射。取决于系统要求，处理器晶片和存储元件两者中的衬垫电路的设计可被配置到一致的映射。
总结上文联系图48a至48c描述的方面，STEP接口对于存储器流量、遗留存储流量和新颖存储流量模型(例如持续性存储器DAX模式)可充当CPU和3D XPoint存储设备之间的优化接口。可使用具有双物理层端口的PCIe控制器，一个用于STEP物理层，另一个用于遗留PCIe物理层。可以使用检测机制来基于连接的模块选择物理层，即基于PCIe的或者基于STEP的。另外，提出了PCIe功率状态和STEP功率状态之间的映射。
上述的CPU晶片和/或上述的数据存储元件可例如被用于诸如(个人)计算机、膝上型计算机或平板计算机之类的计算设备中。换言之，本公开的示例还涉及包括如图48a至48c中所示的半导体晶片和/或数据存储设备的计算机。
图49图示了计算设备4900的示例。计算设备4900容纳母板(主板)4902。母板4902可包括若干个组件，包括但不限于处理器4904和至少一个通信芯片4906。处理器4904物理地和电气地耦合到母板4902。在一些示例中，至少一个通信芯片4906也物理地和电气地耦合到母板4902。在另外的示例中，通信芯片4906可以是处理器4904的一部分。
取决于其应用，计算设备4900可包括其他组件，这些组件可与或不与母板4902物理地和电气地耦合。这些其他组件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、到外部显示器的连接器、电池、音频编解码器、视频编解码器、功率放大器、GPS设备、罗盘、加速度计、陀螺仪、扬声器、相机以及数据存储设备(例如硬盘驱动器HDD；SSD；致密盘，CD；数字多功能盘DVD；等等)
通信芯片4906使能无线通信，用于去往和来自计算设备4900的数据的传送。术语“无线”及其衍生词可用于描述可通过使用经调制的电磁辐射通过非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等等。该术语并不意味着关联的设备不包含任何线路，虽然在一些实施例中它们可能确实不包括。通信芯片4906可实现若干种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、长期演进(long term evolution，LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备4900可包括多个通信芯片4906。例如，第一通信芯片4906可专用于较短程的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片4906可专用于较长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
如上文联系图48a至48c所述，STEP协议可被用于耦合处理器4904和计算设备4900的数据存储设备。类似地，计算设备4900的交换数据的其他元件可利用STEP接口/STEP协议来耦合。
在上述示例中，用于耦合发送器或接收器的传输链路被描述为用于传输电信号的有线链路。在一些示例中，可以改为使用光传输链路(例如一条或多条光纤)。因此，如上所述的(输出)接口电路可例如是光驱动器，该光驱动器被配置为将处理电路(例如DTC)提供的一个或多个(遵从STEP的)电信号转换成一个或多个光信号，并且将(一个或多个)光信号输出到光传输链路。因此，光信号展现出具有与要发送的符号相对应的时间段的脉冲长度。例如，耦合到图1b中的DTC 22的放大器可被光驱动器所替代。类似地，如上所述的(输入)接口电路可以是光接收器，该光接收器被配置为将从光传输链路接收的一个或多个光信号转换成一个或多个电信号，并且将(一个或多个)电信号提供给处理电路(例如TDC)以确定信号边缘。例如，耦合到图1b中的TDC 20的放大器可被光接收器所替代。换言之，STEP互连的示例可通过耦合发送器和接收器的传输链路传输一个或多个光信号。
先前联系图1a至1c描述的示例可被总结如下：
一种用于生成数据信号的装置的第一示例，包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；以及输出接口电路，该输出接口电路被配置为输出所述数据信号。
在示例2中，在如示例1所述的装置中，所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
在示例3中，在如在前示例之一所述的装置中，所述第一时间段和所述第二时间段的总和低于10-7s或10-8s。
在示例4中，在如在前示例之一所述的装置中，所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
在示例5中，在如在前示例之一所述的装置中，所述第一数据由要根据数据通信协议发送的第一数据符号表示并且所述第二数据由要根据数据通信协议发送的第二数据符号表示。
在示例6中，如在前示例之一所述的装置还包括被配置为生成所述数据信号的至少一个数字到时间转换器。
在示例7中，输出接口电路被配置为将所述数据信号输出到由一条或多条传输线组成的有线传输链路。
示例8是一种用于接收数据信号的装置，包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
在示例9中，在如示例8所述的装置中，所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
在示例10中，在如示例8或9之一所述的装置中，所述第一时间段和所述第二时间段的总和低于10-7s或10-8s。
在示例11中，在如示例8至10之一所述的装置中，所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的；并且还基于所述第二数据信号确定所述第一信号边缘、所述第二信号边缘和所述第三信号边缘。
在示例12中，在如示例8至11之一所述的装置中，多个信号边缘之间的时间段对应于通信协议的数据符号。
在示例13中，如示例8至12之一所述的装置还包括被配置为确定所述第一时间段和所述第二时间段的至少一个时间到数字转换器。
示例14是一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型和第二类型的交替信号边缘，其中每相继一对信号边缘之间的时间段对应于要发送的数据，其中每秒的时间段的数目大于1*107或1*108。
在示例15中，在如示例14所述的装置中，两个信号边缘之间的时间段对应于通信协议的数据符号。
在示例16中，在如在前示例之一所述的装置中，所述数据信号是利用有线传输链路传输的数字信号。
示例17是一种用于生成数据信号的装置，包括用于生成所述数据信号的装置，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；以及用于输出所述数据信号的装置。
在示例18中，在如示例17所述的装置中，所述第一类型是上升边缘并且所述第二类型是下降边缘，或者所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例19是一种用于接收数据信号的装置，包括用于确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的装置；以及用于进行以下操作的装置：基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
在示例20中，在如示例19所述的装置中，所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例21是一种用于生成数据信号的装置，包括用于生成所述数据信号的装置，所述数据信号包括第一类型和第二类型的交替信号边缘，其中每相继一对信号边缘之间的时间段对应于要发送的数据，其中每秒的时间段的数目大于1*107或1*108。
示例22是一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
在示例23中，如示例22所述的装置还包括用于所述数据信号的输出接口。
示例24是一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，其中所述处理电路被配置为基于要发送的各个数据部分来调整所述数据信号的先后信号边缘之间的时间段。
在示例25中，如示例24所述的装置还包括用于所述数据信号的输出接口。
先前联系图1d至1f描述的示例可被总结如下：
示例1是一种用于接收数据信号的装置，包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据，所述装置还包括：
检测电路，该检测电路被配置为在识别出所述第一数据或所述第二数据中的除了有效载荷数据以外的其他数据时生成触发信号；以及
振荡器电路，该振荡器电路被配置为在所述触发信号生成时生成时钟信号。
在一些实现方式中，识别所述第一数据或所述第二数据中的除了有效载荷数据以外的其他数据可对应于识别出所述第一数据或所述第二数据中没有有效载荷数据。
示例2是如示例1所述的装置，其中所述时钟信号包括预定数目的振荡。
示例3是如示例1或2所述的装置，还包括利用所述时钟信号操作的至少一个数据处理电路。
示例4是如示例3所述的装置，其中所述数据处理电路包括先进先出缓冲器。
示例5是如任一在前示例所述的装置，其中所述检测电路被配置为基于所述第一时间段和所述第二时间段的至少一者识别封包结束符号，并且在识别出所述封包结束符号时生成所述触发信号。
示例6是一种用于接收数据信号的装置，包括：
用于所述数据信号的输入接口；以及
振荡器电路，该振荡器电路被配置为在所述输入接口处不存在数据信号的情况下生成时钟信号。
示例7是如示例6所述的装置，还包括：
处理电路，该处理电路被配置为如果在所述输入接口处接收到数据信号则确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。
示例8是一种用于生成数据信号的装置，包括：
用于有效载荷数据的输入接口；
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔第二时间段，当在所述输入接口处接收到有效载荷数据时，所述第一时间段基于第一有效载荷数据符号并且所述第二时间段基于第二有效载荷数据符号；或者
当在所述输入接口处没有接收到有效载荷数据时，所述第一时间段基于第一预定时钟周期时间并且所述第二时间段基于第二预定时钟周期时间；以及
输出接口，该输出接口被配置为输出所述数据信号。
示例9是如示例8所述的装置，其中所述处理电路还包括：
数字到时间转换器，其被配置为生成所述第一信号边缘、所述第二信号、和所述第三信号边缘的序列。
示例10是如示例9所述的装置，还包括当没有接收到有效载荷数据时耦合到所述输出接口的振荡器电路。
示例11是如示例8至10中任一项所述的装置，还包括存储器，其中存储有所述第一预定时钟周期时间和所述第二预定时钟周期时间。
示例12是一种用于生成数据信号的装置，包括：
用于有效载荷数据的输入接口；
处理电路，该处理电路被配置为生成所述数据信号，如果在所述输入接口处接收到除了有效载荷数据以外的其他数据，则所述数据信号包括具有第一预定时钟周期时间和第二预定时钟周期时间中的至少一者的时钟信号；以及
输出接口，该输出接口被配置为输出所述数据信号。
示例13是如示例12所述的装置，还包括当没有接收到有效载荷数据时耦合到所述输出接口的振荡器电路。
示例14是一种用于接收数据信号的方法，包括：
确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；并且
当在所述第一数据或所述第二数据内识别出除了有效载荷数据以外的其他数据时生成时钟信号。
示例15是如示例14所述的方法，其中所述时钟信号包括预定数目的振荡。
示例16是如示例14或15所述的方法，还包括利用所述时钟信号操作至少一个数据处理电路。
示例17是如示例14至16中任一项所述的方法，还包括：
基于所述第一时间段和所述第二时间段的至少一者识别封包结束符号；并且
在识别出所述封包结束符号时生成触发信号。
示例18.一种用于生成数据信号的方法，包括：
生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔第二时间段；
在有效载荷数据可用时基于第一有效载荷数据符号确定所述第一时间段，并且基于第二有效载荷数据符号确定所述第二时间段；或者
在没有有效载荷数据可用时基于第一预定时钟周期时间确定所述第一时间段并且基于第二预定时钟周期时间确定所述第二时间段。
示例19是如示例18所述的方法，还包括使用数字到时间转换器来生成所述第一信号边缘、所述第二信号、和所述第三信号边缘的序列。
示例20是如示例19所述的方法，还包括当接收到除了有效载荷数据以外的其他数据时耦合到所述输出接口的振荡器电路。
示例21是如示例19或20所述的方法，还包括从存储器读取所述第一预定时钟周期时间和所述第二预定时钟周期时间。
示例22是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例1至7中任一项所述的用于接收数据信号的装置。
示例23是如示例22所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例24是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例8至13中任一项所述的用于生成数据信号的装置。
示例25是如示例24所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
先前联系图2a至2i描述的示例可被总结如下：
示例1是一种用于生成差分信号对的装置，包括：
输出接口电路，该输出接口电路被配置为同时将所述差分信号对的第一信号供给到传输链路的第一传输线并且将所述差分信号对的第二信号供给到所述传输链路的第二传输线，其中所述第一信号和所述第二信号都处于第一信号电平；以及
处理电路，该处理电路被配置为如果所述第一信号对应于第一极性则将所述第一信号的信号电平改变到第二信号电平。
示例2是如示例1所述的装置，其中，如果所述第一信号对应于所述第一极性，则所述处理电路还被配置为将所述第二信号维持在所述第一信号电平。
示例3是如示例1或示例2所述的装置，其中，如果所述第一信号对应于第二极性，则所述处理电路还被配置为：
将所述第二信号的信号电平改变到所述第二信号电平；并且
将所述第一信号维持在所述第一信号电平。
示例4是如示例1至3中任一项所述的装置，其中所述处理电路被配置为通过在所述第一信号中生成下降信号边缘来将所述第一信号的信号电平改变到所述第二信号电平。
示例5是如任一在前示例所述的装置，其中所述处理电路还被配置为将所述第一信号和所述第二信号之一生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
示例6是如示例5所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例7是如示例5或示例6所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例8是如示例5至7中任一项所述的装置，其中所述第一数据是要根据数据通信协议发送的第一数据符号并且所述第二数据是要根据数据通信协议发送的第二数据符号。
示例9是一种用于处理差分信号对的装置，包括：
输入接口电路，该输入接口电路被配置为同时从传输链路的第一传输线接收所述差分信号对的第一信号，并且从所述传输链路的第二传输线接收所述差分信号对的第二信号，其中所述第一信号和所述第二信号最初都处于第一信号电平；以及
处理电路，该处理电路被配置为如果所述第一信号的信号电平变化到第二信号电平则确定所述第一信号对应于第一极性。
示例10是如示例9所述的装置，其中所述处理电路还被配置为如果所述第二信号保持在所述第一信号电平则确定所述第一信号对应于所述第一极性。
示例11是如示例9或示例10所述的装置，其中所述处理电路还被配置为如果所述第二信号的信号电平改变到所述第二信号电平，并且如果所述第一信号维持在所述第一信号电平，则确定所述第一信号对应于第二极性。
示例12是如示例9至11中任一项所述的装置，其中所述处理电路被配置为借由所述第一信号中的下降信号边缘确定所述第一信号改变到所述第二信号电平。
示例13是如示例9至12中任一项所述的装置，其中所述处理电路包括：
与非门，被配置为基于所述第一信号和所述第二信号生成逻辑信号；
第一或非门，被配置为基于所述第一信号和所述逻辑信号生成第一判决信号；
第二或非门，被配置为基于所述第二信号和所述逻辑信号生成第二判决信号；以及
触发器电路，被配置为基于所述第一判决信号和所述第二判决信号输出指示所述第一信号的极性的极性信号。
示例14是如示例9至12中任一项所述的装置，其中所述处理电路包括：
时间到数字转换器，其被配置为基于参考时钟信号同时对所述第一信号和所述第二信号采样，其中所述时间到数字转换器还被配置为提供指示所述第一信号和所述第二信号中从所述第一信号电平改变到所述第二信号电平的一个的信息信号。
示例15是如示例14所述的装置，其中所述处理电路还包括：
信号调换电路，其被配置为接收所述第一信号和所述第二信号，并且基于所述信息信号将所述第一信号和所述第二信号中的一者提供给所述时间到数字转换器的第一输入，并且基于所述信息信号将所述第一信号和所述第二信号中的另一者提供给所述时间到数字转换器的第二输入。
示例16是如示例9至15中任一项所述的装置，其中所述处理电路还被配置为基于所述第一信号和所述第二信号的至少一者确定第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述装置还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
示例17是如示例16所述的装置，其中所述时间到数字转换器被用于确定所述第一信号边缘、第二类型的所述第二信号边缘、和所述第三信号边缘的序列。
示例18是如示例16或示例17所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例19是如示例16至18中任一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例20是如示例16至19中任一项所述的装置，其中所述处理电路被配置为基于所述第一信号和所述第二信号两者确定所述第一信号边缘、所述第二信号边缘和所述第三信号边缘。
示例21是一种用于生成差分信号对的方法，包括：
同时将所述差分信号对的第一信号供给到传输链路的第一传输线并且将所述差分信号对的第二信号供给到所述传输链路的第二传输线，所述第一信号和所述第二信号最初都处于第一信号电平；并且
如果所述第一信号对应于第一极性则将所述第一信号的信号电平改变到第二信号电平。
示例22是如示例21所述的方法，还包括在所述第一信号中生成下降信号边缘以将所述第一信号的信号电平改变到所述第二信号电平。
示例23是一种用于处理差分信号对的方法，包括：
同时从传输链路的第一传输线接收所述差分信号对的第一信号并且从所述传输链路的第二传输线接收所述差分信号对的第二信号，其中所述第一信号和所述第二信号都处于第一信号电平；并且
如果所述第一信号的信号电平变化到第二信号电平则确定所述第一信号对应于第一极性。
示例24是如示例23所述的方法，还包括取决于所述第一极性在所述时间到数字转换器的输入处调换所述第一信号和所述第二信号。
示例25是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例9至20中任一项所述的用于处理差分信号对的装置。
示例26是如示例25所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例27是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例1至8中任一项所述的用于生成差分信号对的装置。
示例28是如示例27所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
先前联系图3a至3h描述的示例可被总结如下：
示例1是一种基于一系列数据符号生成数据信号的方法，该方法包括：
为一组数据符号确定从期望信号属性的偏离作为当前偏离；
将所述当前偏离与累积偏离相比较，所述累积偏离是基于所述一系列数据符号的先前数据符号的；并且
生成一组发送符号，该组发送符号
如果所述当前偏离和所述累积偏离两者具有相同的属性，则包括所述一组数据符号中的每个数据符号的反相数据符号；或者
如果所述当前偏离和所述累积偏离两者具有不同的属性，则包括所述一组数据符号。
示例2是如示例1所述的方法，还包括基于所述一组发送符号来更新所述累积偏离。
示例3是如任一在前示例所述的方法，其中所述期望信号属性是所述数据信号的平均目标频率或平均共模的至少一者。
示例4是如任一在前示例所述的方法，其中所述期望信号属性是关联到数据符号的时间段的平均长度或者所述数据信号的两个信号状态的平均持续时间之间的期望差异的至少一者。
示例5是如示例4所述的方法，其中所述时间段的平均长度是关联到数据符号的最大长度的50％。
示例6是如示例4所述的方法，其中所述期望差异是零。
示例7是如任一在前示例所述的方法，其中所述一组数据符号包括至少一个有效载荷数据符号。
示例8是如示例3所述的方法，还包括：
将所述平均目标频率改变到另一平均目标频率；并且
为另一组数据符号确定从所述另一平均目标频率的偏离作为所述当前偏离。
示例9是如示例8所述的方法，其中改变所述平均目标频率包括从平均目标频率的预定序列中选择所述另一平均目标频率。
示例10是如示例8所述的方法，其中改变所述平均目标频率包括利用随机数生成方法来确定所述另一平均目标频率。
示例11是如任一在前示例所述的方法，其中确定所述当前偏离还包括对于所述一组数据符号考虑扩散因子。
示例12是如示例11所述的方法，还包括：
为所述一组数据符号内的数据符号确定所述信号属性的累积值；并且
将所述扩散因子添加到所述累积值以确定所述信号属性的当前估计；并且
将所述当前估计与所述期望信号属性相比较以确定所述当前偏离。
示例13是如示例11或12所述的方法，还包括：
从扩散因子的预定序列中选择所述扩散因子；或者
利用随机数生成方法来确定所述扩散因子。
示例14是如任一在前示例所述的方法，还包括将至少一个状态数据符号包括到所述一组发送数据符号中，所述至少一个状态数据符号指示出所述一组发送数据符号是否包括反相数据符号。
示例15是一种基于一系列数据符号生成数据信号的方法，该方法包括：
为一组数据符号中的每隔一个数据符号确定从期望信号属性的偏离作为第一当前偏离；
为所述一组数据符号中的剩余数据符号确定从所述期望信号属性的偏离作为第二当前偏离；
将所述第一当前偏离与第一累积偏离相比较，所述第一累积偏离是基于数据符号的先前群组的每隔一个数据符号的；
将所述第二当前偏离与第二累积偏离相比较，所述第二累积偏离是基于所述数据符号的先前群组的剩余数据符号的；
生成一组发送符号，该组发送符号：
如果所述第一当前偏离和所述第一累积偏离两者包括相同的属性，则包括所述一组数据符号中的每隔一个数据符号的反相数据符号；或者
如果所述第一当前偏离和所述第一累积偏离两者包括不同的属性，则包括所述一组数据符号中的每隔一个数据符号；以及
如果所述第二当前偏离和所述第二累积偏离两者包括相同的属性，则包括所述一组数据符号中的每个剩余数据符号的反相数据符号；或者
如果所述第二当前偏离和所述第二累积偏离两者包括不同的属性，则包括所述一组数据符号中的每个剩余数据符号。
示例16是如示例15所述的方法，还包括将至少第一状态数据符号和第二状态数据符号包括到所述一组发送符号中，所述第一状态数据符号指示出所述一组发送符号中的每隔一个数据符号是否是反相数据符号；并且所述第二状态数据符号指示出所述一组发送符号中的每个剩余数据符号是否是反相数据符号。
示例17是如示例15或15所述的方法，其中所述期望信号属性是与数据符号相关联的时间段的平均长度。
示例18是一种用于接收数据信号的方法，该方法包括：
接收包括至少一个状态数据符号和一组数据符号的一组发送符号；并且
如果所述状态数据符号指示出所述一组发送符号包括反相数据符号，则将所述一组发送符号的数据符号反相。
示例19是如示例18所述的方法，还包括：
利用第一解调方案对所述状态符号解调；并且
利用第二解调方案对所述数据符号解调。
示例20是一种基于一系列数据符号生成数据信号的装置，该装置包括：
监视电路，该监视电路被配置为为一组数据符号确定从期望信号属性的偏离作为当前偏离；
判决电路，该判决电路被配置为将所述当前偏离与累积偏离相比较，所述累积偏离是基于所述一系列数据符号的先前数据符号的；以及
被配置为生成一组发送符号的电路，所述一组发送符号：
如果所述当前偏离和所述累积偏离两者包括相同的正负号，则包括所述一组数据符号中的每个数据符号的反相数据符号；或者
如果所述当前偏离和所述累积偏离两者包括不同的正负号，则包括所述一组数据符号中的数据符号。
示例21是如示例20所述的装置，还包括被配置为基于所述一组发送符号来更新所述累积偏离的电路。
示例22是如示例20或21所述的装置，其中所述期望信号属性是所述数据信号的平均目标频率或平均共模的至少一者。
示例23是如示例20至22中任一项所述的装置，其中所述期望信号属性是关联到所述一组发送符号内的数据符号的时间段的平均长度或者所述数据信号的两个信号状态的持续时间之间的平均差异的至少一者。
示例24是如示例23所述的装置，其中所述时间段的平均长度是关联到发送符号的最大长度的50％。
示例25是如示例23所述的装置，其中所述平均差异是零。
示例26是如示例22所述的装置，其中所述监视电路还被配置为改变所述平均目标频率。
示例27是如示例26所述的装置，其中改变所述平均目标频率包括从平均目标频率的预定序列中选择所述平均目标频率。
示例28是如示例27所述的装置，其中改变所述平均目标频率包括利用随机数生成方法来确定所述平均目标频率。
示例29是如任一在前示例所述的装置，其中所述监视电路还被配置为在对于所述一组数据符号考虑扩散因子的情况下确定所述当前偏离。
示例30是如示例29所述的装置，其中所述监视电路被配置为为所述一组数据符号内的数据符号确定所述信号属性的累积值；被配置为
将所述扩散因子添加到所述累积值以确定所述信号属性的当前估计；并且被配置为
将所述当前估计与所述期望信号属性相比较以确定所述当前偏离。
示例31是如示例29或30所述的装置，还包括从扩散因子的预定序列中选择所述扩散因子；或者
利用随机数生成方法来确定扩散因子。
示例32是如示例20至31中任一项所述的装置，其中所述一组发送符号包括至少一个有效载荷数据符号。
示例33是如示例20至32中任一项所述的装置，还包括复用器电路，该复用器电路被配置为将所述一组发送数据符号和至少一个状态数据符号包括到所述数据信号中，所述至少一个态数据符号指示出所述一组发送数据符号是否包括反相数据符号。
示例34是如示例20至33中任一项所述的装置，其中被配置为生成所述一组发送符号的电路包括异或门或者异或非门。
示例35是如示例20至34中任一项所述的装置，还包括被配置为接收所述一系列数据符号的输入接口。
示例36是如示例20至35中任一项所述的装置，还包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例37是一种用于接收数据信号的装置，包括：
输入电路，该输入电路被配置为接收包括至少一个状态数据符号和一组数据符号的一组发送符号；以及
反相电路，该反相电路被配置为如果所述状态数据符号指示出所述一组发送符号包括反相数据符号则将所述一组发送符号的数据符号反相。
示例38是如示例37所述的装置，还包括：
解调电路，该解调电路被配置为利用第一解调方案对所述状态数据符号解调；并且
利用第二解调方案对所述数据符号解调。
示例39是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例37或38中任一项所述的用于接收数据信号的装置。
示例40是如示例39所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例41是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例20至36中任一项所述的用于生成数据信号的装置。
示例42是如示例41所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
先前联系图4a至4h描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，所述第二信号边缘和所述第三信号边缘相隔第二时间段，所述第三信号边缘和所述第四信号边缘相隔第三时间段，并且所述第四信号边缘和所述第五信号边缘相隔第四时间段，其中所述第一时间段长于有效载荷数据阈值，所述第二时间段短于有效载荷数据阈值，其中所述第三时间段长于所述有效载荷数据阈值并且不同于所述第一时间段，并且其中所述第四时间段基本上等于所述第二时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例2是一种用于生成数据信号的装置，包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，所述第二信号边缘和所述第三信号边缘相隔第二时间段，所述第三信号边缘和所述第四信号边缘相隔第三时间段，并且所述第四信号边缘和所述第五信号边缘相隔第四时间段，其中所述第一时间段短于有效载荷数据阈值，所述第二时间段长于所述有效载荷数据阈值，所述第三时间段等于所述第一时间段，并且所述第四时间段长于所述有效载荷数据阈值并且不同于所述第二时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例3是如示例1或2所述的装置，其中所述处理电路被配置为根据预定的调制方案确定所述第一时间段和所述第三时间段之间的差异。
示例4是如示例1或2所述的装置，其中所述处理电路被配置为根据随机调制方案确定所述第一时间段和所述第三时间段之间的差异。
示例5是如示例1至4中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例6是一种用于生成数据流的装置，包括：
处理电路，该处理电路被配置为生成数据流，该数据流包括控制符号指示符、指示空闲状态的控制符号、另一控制符号指示符、和指示空闲状态的另一控制符号的序列；其中所述控制符号指示符被关联到第一时间段，所述控制符号被关联到第二时间段，所述另一控制符号指示符被关联到第三时间段；并且所述另一控制符号被关联到所述第二时间段；以及
调制器电路，该调制器电路被配置为通过根据预定的调制方案在时间段区间内改变时间段来确定所述第一时间段和所述第三时间段。
示例7是一种用于生成数据流的装置，包括：
处理电路，该处理电路被配置为生成数据流，该数据流包括指示空闲状态的控制符号、控制符号指示符、指示空闲状态的另一控制符号和另一控制符号指示符的序列；其中所述控制符号被关联到第一时间段，所述控制符号指示符被关联到第二时间段，所述另一控制符号被关联到第三时间段，并且所述另一控制符号指示符被关联到第四时间段；以及
调制器电路，该调制器电路被配置为通过根据预定的调制方案在时间段区间内改变时间段来确定所述第二时间段和所述第四时间段。
示例8是如示例6或7所述的装置，其中所述调制器电路被配置为确定不同的关联的第一时间段和第三时间段。
示例9是如示例6至8中任一项所述的装置，还包括被配置为输出所述数据信号的输出接口电路。
示例10是一种用于生成数据信号的方法，包括：
生成第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、第二类型的第四信号边缘、和第一类型的第五信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，所述第二信号边缘和所述第三信号边缘相隔第二时间段，所述第三信号边缘和所述第四信号边缘相隔第三时间段，并且所述第四信号边缘和所述第五信号边缘相隔第四时间段，其中所述第一时间段长于有效载荷数据阈值，其中所述第二时间段短于有效载荷数据阈值，其中所述第三时间段长于所述有效载荷数据阈值，并且其中所述第四时间段基本上等于所述第二时间段；并且将所述第三时间段改变到不同于所述第一时间段。
示例11是如示例10所述的方法，还包括从存储器读取所述第一时间段和所述第二时间段。
示例12是一种用于生成数据流的方法，包括：
生成数据流，该数据流包括控制符号指示符、指示空闲状态的控制符号、另一控制符号指示符、和指示空闲状态的另一控制符号的序列；其中所述控制符号指示符被关联到第一时间段，所述控制符号被关联到第二时间段，所述另一控制符号指示符被关联到第三时间段；并且所述另一控制符号被关联到所述第二时间段；并且
在时间段区间内改变时间段以生成所述第一时间段和不同于所述第一时段的第三时间段。
示例13是如示例12所述的方法，还包括使用随机数生成方法来改变所述时间段或者使用预定调制方案来改变所述时间段。
示例14是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例1至5中任一项所述的用于生成数据信号的装置。
示例15是一种用于通信接口的物理层控制器，所述物理层控制器包括根据示例6至9中任一项所述的用于生成数据流的装置。
示例16是如示例14或15所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
先前联系图5a至5f描述的示例可被总结如下：
示例1是一种发送系统，包括：
第一发送器，其耦合到用于第一数据链路的第一输出接口；
第二发送器，其耦合到用于第二数据链路的第二输出接口；
复用器电路，其被配置为将从由所述第一发送器生成的第一数据信号得出的信号切换到滤波器电路，该滤波器电路耦合到所述第二输出接口。
示例2是如示例1所述的发送系统，其中所述滤波器电路包括可变滤波器特性。
示例3是如示例2所述的发送系统，其中所述滤波器电路包括高通特性。
示例4是如示例1至3中任一项所述的发送系统，其中所述滤波器电路包括：
用于差分数据信号的正分量的正输入和用于所述差分数据信号的负分量的负输入；
用于所述差分数据信号的正分量的正输出和用于所述差分数据信号的负分量的负输出，其中滤波器电路耦合在所述正输入和所述负输出之间和所述负输入和所述正输出之间。
示例5是如示例1至4中任一项所述的发送系统，还包括：
用于生成所述第一数据信号的第一装置，该第一装置包括：
第一处理电路，该第一处理电路被配置为生成所述第一数据信号，所述第一数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；所述处理电路耦合到所述第一发送器；以及
用于生成所述第二数据信号的第二装置，该第二装置包括：
第二处理电路，该第二处理电路被配置为生成所述第二数据信号，所述第二数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与要发送的第三数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与要发送的第四数据相对应的第四时间段；
所述第二处理电路耦合到所述第二发送器。
示例6是一种数据接收系统，包括：
第一接收器，其耦合到用于第一数据链路的第一输入接口；
第二接收器，其耦合到用于第二数据链路的第二输入接口；以及
复用器电路，其被配置为将从在所述第一输入接口处接收的第一数据信号得出的信号切换到滤波器电路，该滤波器电路的输出耦合到所述第二输入接口。
示例7是如示例6所述的数据接收系统，其中所述滤波器电路具有可变滤波器特性。
示例8是如示例6或7所述的数据接收系统，还包括：
耦合到所述第一输入接口的用于接收数据信号的第一装置，包括：
第一处理电路，该第一处理电路被配置为确定第一数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
第一解调电路，该第一解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；以及
耦合到所述第二输入接口的用于接收数据信号的第二装置，包括：
第二处理电路，该第二处理电路被配置为确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列；以及
第二解调电路，该第二解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第三数据；并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第四数据；
示例9是如示例1至5中任一项所述的发送系统或者如示例6至8中任一项所述的数据接收系统，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例10是一种减轻第一互连到第二互连中的泄漏的方法，包括：
从由所述第一互连的第一发送器生成的第一数据信号得出数据信号以生成原始信号；
对所述原始信号滤波以生成校正信号；并且
将所述校正信号应用到被所述第二互连使用的第二数据链路。
示例11是如示例10所述的方法，其中滤波使用高通特性。
示例12是根据示例10或11所述的方法，还包括调整所述校正信号的幅度、相位和延迟。
示例13是如示例10至12中任一项所述的方法，还包括确定所述第二数据链路上的第二数据信号的信号特性。
示例14是如示例13所述的方法，还包括改变滤波器特性以对所述原始信号滤波，直到所述信号特性满足预定的标准为止。
示例15是如示例13或14所述的方法，其中所述特性是误比特率或抖动的至少一者。
示例16是如示例14或15所述的方法，其中如果所述信号特性展现出最小值或者如果所述信号特性低于预定阈值，则所述预定标准被满足。
示例17是如示例10至16中任一项所述的方法，其中从所述第一数据信号得出所述数据信号包括对所述第一数据信号进行拷贝或采样的至少一者。
示例18是一种数据通信互连链路，包括：
如示例1至5之一所述的至少一个发送系统；以及
如示例6至8之一所述的至少一个数据接收系统。
示例19是数据通信互连链路，还包括：
耦合在所述第一发送器和所述第一接收器之间的第一数据链路；以及
耦合在所述第二发送器和所述第二接收器之间的第二数据链路。
示例20是一种用于通信互连链路的物理层控制器，该物理层控制器包括根据示例1至5之一所述的发送系统。
示例21是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例6至8之一所述的数据接收系统。
示例22是如示例20或21所述的物理层控制器，还包括：
被配置为连接到介质接入控制器的MAC输出接口。
先前联系图6a至6g描述的示例可被总结如下：
示例1是一种用于处理数据信号的方法，该方法包括：
接收一组有效载荷数据符号；
如果所述一组的数据符号包含差错则发出否定确认信号；
在发出所述否定确认信号后的预定数目组的有效载荷数据符号之后接收第二组有效载荷数据符号，或者在接收所述一组有效载荷数据符号后的预定数目组的有效载荷数据符号之后接收所述第二组有效载荷数据符号；并且
使用所述另一组的有效载荷数据符号而不是所述一组的有效载荷数据符号。
示例2是如示例1所述的方法，还包括：
利用第一解调方案对所述一组的有效载荷数据符号解调；并且
利用第二解调方案对所述第二组的有效载荷数据符号解调。
示例3是如示例2所述的方法，其中所述第二解调方案比所述第一解调方案更鲁棒。
示例4是如示例3所述的方法，其中所述第二解调方案的符号分隔时间长于所述第一解调方案的符号分隔时间。
示例5是如示例1至4之一所述的方法，还包括：
经由第一传输链路接收所述一组有效载荷数据符号和所述第二组有效载荷数据符号；并且
经由第二传输链路发送所述否定确认信号。
示例6是一种用于生成数据信号的方法，该方法包括：
发送一组有效载荷数据符号；并且
在接收到否定确认信号后，在发送所述一组有效载荷数据符号后的预定数目组的有效载荷数据符号之后或者在接收到所述否定确认信号后的预定数目组的有效载荷数据符号之后发送与所述一组有效载荷数据符号有关的第二组有效载荷数据符号。
示例7是如示例6所述的方法，还包括：
利用第一调制方案将有效载荷数据调制到所述一组有效载荷数据符号中；并且
利用第二调制方案将所述有效载荷数据调制到所述另一组有效载荷数据符号中。
示例8是如示例7所述的方法，其中所述第二调制方案比所述第一调制方案更鲁棒。
示例9是如示例8所述的方法，其中所述第二调制方案的符号分隔时间长于所述第一调制方案的符号分隔时间。
示例10是如示例6至9之一所述的方法，还包括：
经由第一传输链路发送所述一组有效载荷数据符号和所述第二组有效载荷数据符号；并且
经由第二传输链路接收所述否定确认信号。
示例11是一种用于处理数据信号的装置，该装置包括：
接收器电路，该接收器电路被配置为接收有效载荷数据符号的群组；
差错检测电路，该差错检测电路被配置为如果一组有效载荷数据符号中的数据符号包含差错则生成否定确认信号；以及
差错校正电路，该差错校正电路被配置为使用第二组有效载荷数据符号来替换所述一组有效载荷数据符号，所述第二组有效载荷数据符号是在发出所述否定确认信号后的预定数目组的有效载荷数据符号之后接收的或者所述一组有效载荷数据符号是在接收到所述一组有效载荷数据符号后的预定数目组的有效载荷数据符号之后接收的。
示例12是如示例11所述的装置，还包括：解调电路，该解调电路被配置为利用第一解调方案对所述一组的有效载荷数据符号解调并且利用第二解调方案对所述第二组的有效载荷数据符号解调。
示例13是如示例11或12所述的装置，还包括用于第一传输链路的输入接口，其耦合到所述接收器电路以接收包括所述一组有效载荷数据符号的数据信号。
示例14是如示例13所述的装置，其中所述输入接口被配置为接收所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔第二时间段；所述第一时间段基于第一有效载荷数据符号，并且所述第二时间段基于第二有效载荷数据符号。
示例15是如示例13或14所述的装置，还包括用于经由第二传输链路发送所述否定确认信号的输出接口，该输出接口耦合到所述差错检测电路。
示例16是一种用于生成数据信号的装置，该装置包括：
发送器电路，该发送器电路被配置为发送一组有效载荷数据符号；以及
输入接口，该输入接口被配置为接收否定确认信号，其中
所述发送器电路还被配置为在发送所述一组有效载荷数据符号后的预定数目组的有效载荷数据符号之后或者在接收到所述否定确认信号后的预定数目组的有效载荷数据符号之后发送与所述一组有效载荷数据符号有关的第二组有效载荷数据符号。
示例17是如示例16所述的装置，其中所述发送器电路还包括调制器电路，该调制器电路被配置为利用第一调制方案将有效载荷数据调制到所述一组有效载荷数据符号中；并且利用第二调制方案将所述有效载荷数据调制到所述另一组有效载荷数据符号中。
示例18是如示例17所述的装置，其中所述第二调制方案的符号分隔时间长于所述第一调制方案的符号分隔时间。
示例19是如示例16至18之一所述的装置，还包括：
输出接口，该输出接口被配置为经由第一传输链路输出包括所述一组有效载荷数据符号和所述第二组有效载荷数据符号的数据信号；以及
输入接口，该输入接口被配置为经由第二传输链路接收所述否定确认信号。
示例20是如示例19所述的装置，其中所述输出接口被配置为输出所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔第二时间段；所述第一时间段基于第一有效载荷数据符号，并且所述第二时间段基于第二有效载荷数据符号。
示例21是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例11至15之一所述的用于处理数据信号的装置。
示例22是如示例21所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例23是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例16至20中任一项所述的用于生成数据信号的装置。
示例24是如示例23所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
示例25是一种用于数据传输的互连，包括：
根据示例21的第一物理层控制器；
根据示例23的第二物理层控制器；以及
连接所述第一物理层控制器和所述第二物理层控制器的传输链路。
先前联系图7a至7i描述的示例可被总结如下：
示例1是一种用于确定向通信协议的每个有效载荷数据符号的时间段和符号宽度的指派的方法，包括：
改变指派到至少一个有效载荷数据符号的符号宽度和时间段；
为所有有效载荷数据符号确定接收差错概率；并且
如果所有有效载荷数据符号的接收差错概率在预定容限范围内基本上相等则将所述时间段和所述符号宽度指派到所述有效载荷数据符号。
示例2是如示例1所述的方法，其中所述接收差错概率指示出利用所述时间段生成的有效载荷数据符号在由以所述时间段为中心的符号宽度给出的时间区间内被接收到的概率。
示例3是如示例1或2所述的方法，其中改变所述符号宽度包括以时间到数字转换器的分辨率的有限步阶来改变所述符号宽度。
示例4是如示例1至3之一所述的方法，其中改变所述时间段包括以数字到时间转换器的分辨率的有限步阶来改变所述时间段。
示例5是如示例1至4之一所述的方法，其中确定接收差错概率包括：
发送数据信号，该数据信号包括具有指派到有效载荷数据符号的所述时间段的宽度的数据脉冲；
接收所述数据信号；并且
如果在所述数据信号内接收到具有在以所述时间段为中心的所述符号宽度给出的时间区间内的宽度的数据脉冲，则确定接收到所述有效载荷数据符号。
示例6是一种用于生成数据信号的方法，包括：
将所述数据信号内的时间段指派到每个有效载荷数据符号，有效载荷数据符号的相邻对的时间段由关联的符号分隔时间分隔；
其中至少第一符号分隔时间不同于至少第二符号分隔时间；并且
生成所述数据信号。
示例7是如示例6所述的方法，其中所述数据信号被生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔指派到第一有效载荷数据符号的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔指派到第二有效载荷数据符号的第二时间段。
示例8是如示例6或7之一所述的方法，其中所述符号分隔时间随着渐增的时间段而增大。
示例9是如示例6、7或8之一所述的方法，其中所述符号分隔时间随着渐增的时间段而减小。
示例10是一种用于处理数据信号的方法，包括：
将时间段和符号宽度指派到通信协议的每个有效载荷数据符号，其中至少第一符号宽度不同于至少第二符号宽度；
接收包括一系列数据脉冲的数据信号；
如果在所述数据信号内接收到具有在以指派的时间段为中心的指派的符号宽度给出的时间区间内的宽度的数据脉冲，则确定接收到有效载荷数据符号。
示例11是如示例12所述的方法，还包括：
接收所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘构成第一数据脉冲，所述第二信号边缘和所述第三信号边缘构成第二数据脉冲。
示例12是一种用于生成数据信号的装置，包括：
映射电路，该映射电路被配置为将所述数据信号内的时间段指派到每个有效载荷数据符号，有效载荷数据符号的相邻对的时间段由关联的符号分隔时间分隔，其中至少第一符号分隔时间不同于至少第二符号分隔时间；以及
存储器，该存储器被配置为存储所述时间段。
示例13是如示例12所述的装置，还包括：
输出接口，该输出接口被配置为输出所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔被指派到第一有效载荷数据符号的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔被指派到第二有效载荷数据符号的第二时间段。
示例14是一种用于处理数据信号的装置，包括：
存储器，用于将时间段和符号宽度指派到通信协议的每个有效载荷数据符号，其中至少第一符号宽度不同于至少第二符号宽度；以及
解映射电路，该解映射电路被配置为如果在所述数据信号内接收到具有在以相应指派的时间段为中心的相应指派的符号宽度给出的时间区间内的宽度的数据脉冲，则确定接收到有效载荷数据符号。
示例15是如示例14所述的装置，还包括：
输入接口，该输入接口被配置为接收所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘构成第一数据脉冲，所述第二信号边缘和所述第三信号边缘构成第二数据脉冲。
示例16是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例14或15之一所述的用于处理数据信号的装置。
示例17是如示例16所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例18是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例12或13之一所述的用于生成数据信号的装置。
示例19是如示例18所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
示例21是一种用于数据传输的互连，包括：
根据示例16的第一物理层控制器；
根据示例18的第二物理层控制器；以及
连接所述第一物理层控制器和所述第二物理层控制器的传输链路。
先前联系图8a至8f描述的示例可被总结如下：
示例1是一种确定数据信号内的有效载荷数据符号的方法，包括：
接收所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列；
确定所述第一信号边缘和所述第三信号边缘之间的第一时间段；
确定所述第二信号边缘和所述第四信号边缘之间的第二时间段；并且
基于所述第一时间段并且基于所述第二时间段确定与所述第三信号边缘和所述第四信号边缘之间的时间段相对应的有效载荷数据符号。
示例2是如示例1所述的方法，其中确定所述有效载荷数据符号包括从所述第二时间段中减去所述第一时间段以确定符号时段。
示例3是如示例2所述的装置，还包括根据通信协议将所述符号时段指派到有效载荷数据符号。
示例4是如示例1至3中任一项所述的方法，其中所述第一信号边缘和所述第二信号边缘之间的时间段对应于指示封包的开始的控制符号。
示例5是一种用于处理数据信号的装置，包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第三信号边缘之间的第一时间段以及所述第二信号边缘和所述第四信号边缘之间的第二时间段确定与所述第三信号边缘和所述第四信号边缘之间的时间段相对应的有效载荷数据符号。
示例6是如示例5所述的装置，其中所述解调电路被配置为从所述第二时间段中减去所述第一时间段。
示例7是如示例5或6所述的装置，其中所述处理电路包括：
第一边缘检测器，该第一边缘检测器被配置为确定所述数据信号中的第一类型的信号边缘；以及
第二边缘检测器，该第二边缘检测器被配置为确定所述数据信号中的第二类型的信号边缘。
示例8是如示例7所述的装置，其中所述第一边缘检测器被配置为只确定所述数据信号中的第一类型的信号边缘，并且所述第二边缘检测器被配置为只确定所述数据信号中的第二类型的信号边缘。
示例9是如示例7或8所述的装置，还包括：
由所述第一边缘检测器的输出触发的第一时间到数字转换器；以及
由所述第二边缘检测器的输出触发的第二时间到数字转换器。
示例10是如示例4至9中任一项所述的装置，其中所述解调电路可在另一操作模式中操作，在该另一操作模式中所述解调电路被配置为只利用所述第一时间段确定有效载荷数据符号。
示例11是一种通信系统，包括：
一种用于生成数据信号的装置，包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一有效载荷数据符号相对应的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与第二有效载荷数据符号相对应的第二时间段；并且所述第三信号边缘和所述第四信号边缘相隔与第三有效载荷数据符号相对应的第三时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号；以及
用于接收所述数据信号的装置，包括：
处理电路，被配置为确定所述数据信号中的第一信号边缘、第二信号边缘、第三信号边缘、和第四信号边缘的序列；以及
解调电路，该解调电路被配置为利用所述第一信号边缘和所述第三信号边缘之间的第一接收时间段以及所述第二信号边缘和所述第四信号边缘之间的第二接收时间段来确定所述第三有效载荷数据符号。
示例12是如示例5至10中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例13是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例5或10之一所述的用于处理数据信号的装置。
示例14是如示例13所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例15是一种用于数据传输的互连，包括：
根据示例13的第一物理层控制器；
第二物理层控制器；以及
连接所述第一物理层控制器和所述第二物理层控制器的传输链路。
先前联系图9a至9e描述的示例可被总结如下：
示例1是一种发送数据符号的序列的方法，包括：
利用格雷码对所述数据符号的序列编码以生成经编码数据符号的序列；
对所述编码数据符号的序列进行差分以生成发送数据符号的序列；并且
发送所述发送数据符号的序列。
示例2是如示例1所述的方法，还包括生成所述数据符号的序列以使得所述序列开始于预定的数据符号。
示例3是如示例2所述的方法，其中所述预定的数据符号是通信协议的控制符号。
示例4是如示例1和2之一所述的方法，其中对所述数据符号的序列编码包括对于所述序列的每个数据符号：
利用格雷码对关联到单个数据符号的比特序列编码以生成经编码的比特序列；并且
利用通信协议的调制方案将所述经编码的比特序列调制到经编码的数据符号。
示例5是一种处理一系列接收到的数据符号的方法，包括：
对所述一系列接收到的数据符号求积分以生成一系列积分数据符号；并且
利用格雷解码器对积分数据符号的序列解码以生成关于数据符号的序列的信息。
示例6是如示例5所述的方法，还包括从预定的数据符号开始所述积分。
示例7是如示例6所述的方法，其中所述预定的数据符号是通信协议的控制符号。
示例8是如示例5和6之一所述的方法，其中对所述积分数据符号的序列解码包括对于所述序列的每个积分数据符号：
利用通信协议的调制方案对积分数据符号解调以生成经编码的比特序列；并且
利用格雷码对所述经编码的比特序列解码以生成经解码的比特序列。
示例9是一种用于发送数据符号的序列的装置，该装置包括：
编码器电路，该编码器电路被配置为利用格雷编码器对所述数据符号的序列编码以生成经编码的数据符号的序列；
电路，该电路被配置为对所述经编码的数据符号的序列进行差分以生成发送数据符号的序列；以及
输出接口，该输出接口被配置为输出所述发送数据符号的序列。
示例10是如示例9所述的装置，还包括：
处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述发送数据符号的序列的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述发送数据符号的序列的第二数据符号相对应的第二时间段。
示例11是如示例10所述的装置，还包括被配置为输出所述数据信号的物理层输出接口电路。
示例12是一种用于处理一系列接收到的数据符号的装置，包括：
积分器电路，该积分器电路被配置为对所述一系列接收到的数据符号进行积分以生成一系列积分数据符号；以及
解码器电路，该解码器电路被配置为利用格雷码对积分数据符号的序列进行解码以生成数据符号的序列。
示例13是如示例12所述的装置，还包括：
处理电路，该处理电路被配置为确定包括所述一系列接收到的数据符号的接收到的数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定所述系列的第一接收数据符号；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定所述系列的第二接收数据符号。
示例14是如示例13所述的装置，其中所述解调电路被配置为：
如果所述第二信号边缘被确定为在符号判决阈值周围的预定区间内，则基于经修改的第一时间段并且基于经修改的第二时间段来确定所述第一接收数据符号和第二接收数据符号。
示例15是如示例14所述的装置，其中所述解调电路被配置为：
通过增大所述第一时间段来确定所述经修改的第一时间段并且通过减小所述第二时间段来确定所述经修改的第二时间段；或者
通过减小所述第一时间段来确定所述经修改的第一时间段并且通过增大所述第二时间段来确定所述经修改的第二时间段。
示例16是一种用于发送数据符号的序列的装置，该装置包括：
编码器电路，该编码器电路被配置为利用格雷编码器对所述数据符号的序列编码以生成发送数据符号的序列；
处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述发送数据符号的序列的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述发送数据符号的序列的第二数据符号相对应的第二时间段。
示例17是一种用于处理一系列接收到的数据符号的装置，包括：
处理电路，该处理电路被配置为确定包括所述一系列接收到的数据符号的接收到的数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定所述系列的第一接收数据符号；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定所述系列的第二接收数据符号；以及
解码器电路，该解码器电路被配置为利用格雷码对接收数据符号的序列进行解码以生成数据符号的序列。
示例18是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例12至15之一所述的用于处理一系列接收到的数据符号的装置。
示例19是如示例18所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输出接口。
示例20是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例9至12之一所述的用于生成数据符号的序列的装置。
示例21是如示例20所述的物理层控制器，还包括被配置为连接到介质接入控制器的MAC输入接口。
示例22是一种用于数据传输的互连，包括：
根据示例18的第一物理层控制器；
根据示例20的第二物理层控制器；以及
连接所述第一物理层控制器和所述第二物理层控制器的传输链路。
先前联系图10a至11a描述的示例可被总结如下：
示例1是一种生成用于发送串行排序的预定数目的比特的数据信号的方法，所述比特包括指示控制命令的比特的群组，所述方法包括：
对于比特的多个子群组中的每个子群组内的数据比特生成至少一个差错校正比特；
沿着数据的多维表示的第一维度对每个子群组的比特及其关联的差错校正比特排序；
沿着第二维度从所述多维表示读取数据比特以确定一系列发送比特；
将所述一系列发送比特调制成一系列发送符号；并且
将控制符号指示符和控制符号插入到所述一系列发送符号中的取决于所述一系列比特内指示控制命令的比特的群组的位置的位置处。
示例2是如示例1所述的方法，其中所述控制符号指示符和所述控制符号被插入在从由用于多维表示内的第二维度的索引所标识的比特生成的发送符号内，该索引与指示比特的群组内的控制命令的字节的号码相对应。
示例3是如示例1或2之一所述的方法，其中所述第一维度包括63个条目并且其中所述第二维度包括9个条目。
示例4是如示例1至3之一所述的方法，其中对于包括57个比特的每个子群组生成6个差错校正比特。
示例5是如示例1至3之一所述的方法，其中所述数据的多维表示具有2个维度。
示例6是一种处理数据信号的方法，包括：
接收一系列符号；
识别所述一系列符号内的控制符号指示符和控制符号；
沿着数据的多维表示内的第二维度对关联到所述系列的每个符号的比特排序；
在所述多维表示内的取决于所述一系列符号内的控制符号指示符和控制符号的位置的位置处，利用指示控制命令的比特的群组替代沿着第一维度的比特的群组；并且
沿着所述多维表示的第一维度评估差错校正码。
示例7是如示例3所述的方法，还包括沿着所述第一维度读取所述多维表示的数据比特。
示例8是一种用于生成数据信号以发送串行排序的预定数目的比特的装置，所述比特包括指示控制命令的比特的群组，所述装置包括：
代码生成电路，该代码生成电路被配置为对于比特的多个子群组中的每个子群组内的数据比特生成至少一个差错校正比特；
交织电路，该交织电路被配置为
沿着数据的多维表示的第一维度对每个子群组的比特及其关联的差错校正比特排序；并且
沿着第二维度从所述多维表示读取数据比特以确定一系列发送比特；以及
调制器电路，该调制器电路被配置为
将所述一系列发送比特调制成一系列发送符号；并且
将控制符号指示符和控制符号插入到所述一系列发送符号中的取决于所述一系列比特内指示控制命令的比特的群组的位置的位置处。
示例9是如示例8所述的装置，其中所述调制器电路被配置为将所述控制符号指示符和所述控制符号插入在从由用于多维表示内的第二维度的索引所标识的比特生成的发送符号内，该索引与指示比特的群组内的控制命令的字节的号码相对应。
示例10是如示例8或9所述的装置，还包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一发送符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二发送符号相对应的第二时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例11是一种用于处理数据信号的装置，包括：
解调器电路，该解调器电路被配置为
接收一系列符号；
识别所述一系列符号内的控制符号指示符和控制符号；并且
将每个符号解调成关联的比特；
解交织电路，该解交织电路被配置为
沿着数据的多维表示内的第二维度对关联到所述系列的每个符号的比特排序；
在所述多维表示内的取决于所述一系列符号内的控制符号指示符和控制符号的位置的位置处利用指示控制命令的比特的群组替代沿着第一维度的比特的群组；并且
沿着第一维度读出所述多维表示的比特；以及
代码评估电路，该代码评估电路被配置为为沿着所述第一维度读出的比特评估差错校正码以确定经校正的比特。
示例12是如示例11所述的装置，还包括输入接口，该输入接口被配置为接收所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一关联比特，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二关联比特。
示例13是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例8或9中任一项所述的用于生成数据信号的装置。
示例14是如示例13所述的物理层控制器，还包括MAC输入接口，该MAC输入接口被配置为连接到介质接入控制器以接收串行排序的预定数目的比特。
示例15是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例11或12中任一项所述的用于处理数据信号的装置。
示例16是如示例15所述的物理层控制器，还包括MAC输出接口，该MAC输出接口被配置为连接到介质接入控制器以输出经校正的比特。
示例17是一种用于数据传输的互连，包括：
根据示例13的第一物理层控制器；
根据示例15的第二物理层控制器；以及
连接所述第一物理层控制器和所述第二物理层控制器的传输链路。
上文联系图12a至12p描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与根据通信协议要发送的有效载荷数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例2是如示例1所述的装置，其中所述处理电路还被配置为生成第二类型的第四信号边缘，并且其中所述第三信号边缘和所述第四信号边缘相隔与所述通信协议的控制符号相对应的第三时间段。
示例3是如示例2所述的装置，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例4是如示例2或3所述的装置，其中与所述通信协议的不同有效载荷数据符号相对应的时间段相差至少符号分隔时间，并且其中与所述通信协议的不同控制符号相对应的时间段相差多于所述符号分隔时间。
示例5是如示例4所述的装置，其中与不同控制符号相对应的时间段相差所述符号分隔时间的整数倍。
示例6是如示例1所述的装置，其中所述处理电路还被配置为生成第二类型的第四信号边缘，所述第三信号边缘和所述第四信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第三时间段。
示例7是如示例1至6中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例8是如示例1至7中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例9是如示例1至8中任一项所述的装置，其中所述处理电路还被配置为生成第二类型的第五信号边缘，其中所述第五信号边缘在所述第一信号边缘之前，所述第五信号边缘和所述第一信号边缘相隔与另一有效载荷数据符号相对应的第四时间段。
示例10是如示例9所述的装置，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例11是如示例9或示例10所述的装置，其中所述第一时间段和所述第四时间段的总和低于相同类型的接连信号边缘之间的平均时间段。
示例12是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例13是如示例12所述的装置，其中所述处理电路还被配置为生成第二类型的第四信号边缘，并且其中所述第三信号边缘和所述第四信号相隔与所述通信协议的有效载荷数据符号相对应的第三时间段。
示例14是如示例13所述的装置，其中所述处理电路还被配置为生成第一类型的第五信号边缘，所述第四信号边缘和所述第五信号边缘相隔与所述通信协议的另一有效载荷数据符号相对应的第四时间段。
示例15是如示例14所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例16是如示例14或示例15所述的装置，其中所述第三时间段和所述第四时间段的总和低于相同类型的接连信号边缘之间的平均时间段。
示例17是如示例12至16中任一项所述的装置，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例18是如示例12至17中任一项所述的装置，其中与所述通信协议的不同有效载荷数据符号相对应的时间段相差至少符号分隔时间，并且其中与所述通信协议的不同控制符号相对应的时间段相差多于所述符号分隔时间。
示例19是如示例18所述的装置，其中与不同控制符号相对应的时间段相差所述符号分隔时间的整数倍。
示例20是如示例12至19中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例21是如示例12至20中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例22是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为如果所述第一信号边缘和所述第二信号边缘之间的第一时间段短于有效载荷数据阈值则基于所述第一时间段确定通信协议的有效载荷数据符号，并且如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于所述有效载荷数据阈值则确定控制符号指示符。
示例23是如示例22所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第二类型的第四信号边缘，并且其中所述解调电路被配置为基于所述第三信号边缘和所述第四信号边缘之间的第三时间段确定所述通信协议的控制符号。
示例24是如示例22或示例23所述的装置，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例25是如示例22至24中任一项所述的装置，其中与所述通信协议的不同有效载荷数据符号相对应的时间段相差至少符号分隔时间，并且其中与所述通信协议的不同控制符号相对应的时间段相差多于所述符号分隔时间。
示例26是如示例25所述的装置，其中与不同控制符号相对应的时间段相差所述符号分隔时间的整数倍。
示例27是如示例22至26中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例28是如示例22至27中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例29是如示例22至28中任一项所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第二类型的第五信号边缘，其中所述第五信号边缘在时间上在所述第一信号边缘之前，并且其中所述解调电路被配置为如果所述第五信号边缘和所述第一信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定另一有效载荷数据符号。
示例30是如示例29所述的装置，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例31是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。此外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定通信协议的控制符号，并且如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于有效载荷数据阈值则确定控制符号指示符。
示例32是如示例31所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第二类型的第四信号边缘，并且其中所述解调电路被配置为如果所述第三信号边缘和所述第四信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述通信协议的有效载荷数据符号。
示例33是如示例31所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第一类型的第五信号边缘，并且其中所述解调电路被配置为如果所述第三时间段短于所述有效载荷数据阈值则基于第四信号边缘和所述第五信号边缘之间的第四时间段确定所述通信协议的另一有效载荷数据符号。
示例34是如示例33所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例35是如示例31至34中任一项所述的装置，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例36是如示例31至35中任一项所述的装置，其中与所述通信协议的不同有效载荷数据符号相对应的时间段相差至少符号分隔时间；并且其中与所述通信协议的不同控制符号相对应的时间段相差多于所述符号分隔时间。
示例37是如示例36所述的装置，其中与不同控制符号相对应的时间段相差所述符号分隔时间的整数倍。
示例38是如示例31至37中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例39是如示例31至38中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例40是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与根据通信协议要发送的有效载荷数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，所述方法包括输出所述数据信号。
示例41是如示例40所述的方法，其中所述数据信号还包括第二类型的第四信号边缘，并且其中所述第三信号边缘和所述第四信号边缘相隔与所述通信协议的控制符号相对应的第三时间段。
示例42是如示例0所述的方法，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例43是如示例40所述的方法，其中所述数据信号还包括第二类型的第四信号边缘，所述第三信号边缘和所述第四信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第三时间段。
示例44是如示例40至43中任一项所述的方法，其中所述数据信号还包括第二类型的第五信号边缘，其中所述第五信号边缘在所述第一信号边缘之前，所述第五信号边缘和所述第一信号边缘相隔与另一有效载荷数据符号相对应的第四时间段。
示例45是如示例44所述的方法，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例46是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，所述方法包括输出所述数据信号。
示例47是如示例46所述的方法，其中所述数据信号还包括第二类型的第四信号边缘，所述第三信号边缘和所述第四信号边缘相隔与所述通信协议的有效载荷数据符号相对应的第三时间段。
示例48是如示例47所述的方法，其中所述数据信号还包括第一类型的第五信号边缘，所述第四信号边缘和所述第五信号边缘相隔与所述通信协议的另一有效载荷数据符号相对应的第四时间段。
示例49是如示例48所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例50是如示例46至49中任一项所述的方法，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例51是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括如果所述第一信号边缘和所述第二信号边缘之间的第一时间段短于有效载荷数据阈值则基于所述第一时间段确定通信协议的有效载荷数据符号。所述方法还包括如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于所述有效载荷数据阈值则确定控制符号指示符。
示例52是如示例51所述的方法，还包括确定所述数据信号中的第二类型的第四信号边缘，并且基于所述第三信号边缘和所述第四信号边缘之间的第三时间段确定所述通信协议的控制符号。
示例53是如示例51或示例52所述的方法，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
示例54是如示例51至53中任一项所述的方法，还包括确定所述数据信号中的第二类型的第五信号边缘，其中所述第五信号边缘在时间上在所述第一信号边缘之前，并且如果所述第五信号边缘和所述第一信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定另一有效载荷数据符号。
示例55是如示例54所述的方法，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例56是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定通信协议的控制符号。所述方法还包括如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于有效载荷数据阈值则确定控制符号指示符。
示例57是如示例56所述的方法，还包括确定所述数据信号中的第二类型的第四信号边缘，并且如果所述第三信号边缘和所述第四信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述通信协议的有效载荷数据符号。
示例58是如示例57所述的方法，还包括确定所述数据信号中的第一类型的第五信号边缘，并且如果所述第三时间段短于所述有效载荷数据阈值则基于所述第四信号边缘和所述第五信号边缘之间的第四时间段确定所述通信协议的另一有效载荷数据符号。
示例59是如示例58所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例60是如示例56至59中任一项所述的方法，其中所述控制符号指示以下各项之一：数据封包的开始，数据封包的结束，空闲模式，校准数据的后续发送，具有更鲁棒数据封包格式的后续发送，以及运送所述数据信号的传输链路上的数据流的方向的反转。
上文联系图12q至12x描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示所述通信协议的至少一个另外控制符号的后继，并且所述第三信号边缘和所述第四信号边缘相隔与所述通信协议的第二控制符号相对应的第三时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例2是如示例1所述的装置，其中所述数据信号还包括紧随在所述第四信号边缘之后的第一类型的第五信号边缘，所述第四信号边缘和所述第五信号边缘相隔与所述通信协议的第三控制符号相对应的第四时间段。
示例3是如示例1或示例2所述的装置，其中所述第一控制符号指示所述通信协议的至少一个另外控制符号的后继。
示例4是如示例1至3中任一项所述的装置，其中所述数据信号还包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列，所述第六信号边缘和所述第七信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，所述第七信号边缘和所述第八信号边缘相隔与第二有效载荷数据符号相对应的第六时间段。
示例5是如示例4所述的装置，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例6是如示例1至5中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例7是如示例1至6中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例8是如示例1至7中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例9是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第二控制符号相对应的第二时间段，并且所述第三信号边缘和所述第四信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第三时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例10是如示例9所述的装置，其中所述数据信号还包括紧挨在所述第一信号边缘之前的第二类型的第五信号边缘，所述第一信号边缘和所述第五信号边缘相隔与所述通信协议的第三控制符号相对应的第四时间段。
示例11是如示例9或示例10所述的装置，其中所述通信协议的第二控制符号指示出所述通信协议的至少一个另外控制符号在所述第二控制符号之前。
示例12是如示例9至11中任一项所述的装置，其中所述数据信号还包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列，所述第六信号边缘和所述第七信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，所述第七信号边缘和所述第八信号边缘相隔与第二有效载荷数据符号相对应的第六时间段。
示例13是如示例12所述的装置，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例14是如示例9至13中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例15是如示例9至14中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例16是如示例9至15中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例17是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为如果所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符，所述通信协议的第一控制符号基于所述第二信号边缘和所述第三信号边缘之间的第二时间段，并且所述通信协议的第二控制符号基于所述第三信号边缘和所述第四信号边缘之间的第三时间段。
示例18是如示例17所述的装置，其中所述处理电路还被配置为确定紧随在所述第四信号边缘之后的第一类型的第五信号边缘，并且其中所述解调电路还被配置为基于所述第四信号边缘和所述第五信号边缘之间的第四时间段确定所述通信协议的第三控制符号。
示例19是如示例17或示例18所述的装置，其中，如果所述第二时间段对应于所述通信协议中定义的预定时间段，则所述第一控制符号指示出所述通信协议的至少一个另外控制符号的后继。
示例20是如示例17至19中任一项所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。所述解调电路被配置为基于所述第六信号边缘和所述第七信号边缘之间的第五时间段确定第一有效载荷数据符号，并且基于所述第七信号边缘和所述第八信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例21是如示例20所述的装置，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例22是如示例17至21中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例23是如示例17至22中任一项所述的装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的；并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
示例24是如示例17至23中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例25是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定通信协议的第一控制符号，如果所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示所述通信协议的至少一个在前控制符号，并且如果所述第三信号边缘和所述第四信号边缘之间的第三时间段长于所述通信协议中定义的有效载荷数据阈值则确定控制符号指示符。
示例26是如示例25所述的装置，其中所述处理电路还被配置为确定紧挨在所述第一信号边缘之前的第二类型的第五信号边缘，并且其中所述解调电路还被配置为基于所述第五信号边缘和所述第一信号边缘之间的第四时间段确定所述通信协议的第三控制符号。
示例27是如示例25或示例26所述的装置，其中，如果所述第二时间段对应于所述通信协议中定义的预定时间段，则所述第二控制符号指示出所述通信协议的至少一个另外控制符号在所述第二控制符号之前。
示例28是如示例25至27中任一项所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。所述解调电路被配置为基于所述第六信号边缘和所述第七信号边缘之间的第五时间段确定第一有效载荷数据符号，并且基于所述第七信号边缘和所述第八信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例29是如示例28所述的装置，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例30是如示例25至29中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例31是如示例25至30中任一项所述的装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的；并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
示例32是如示例25至31中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例33是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第一控制符号相对应的第二时间段，并且所述第三信号边缘和所述第四信号边缘相隔与所述通信协议的第二控制符号相对应的第三时间段。另外，所述方法包括输出所述数据信号。
示例34是如示例33所述的方法，其中所述数据信号还包括紧随在所述第四信号边缘之后的第二类型的第五信号边缘，所述第一信号边缘和所述第五信号边缘相隔与所述通信协议的第三控制符号相对应的第四时间段。
示例35是如示例33或示例34所述的方法，其中所述第一控制符号指示所述通信协议的至少一个另外控制符号的后继。
示例36是如示例33至35中任一项所述的方法，其中所述数据信号还包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列，所述第六信号边缘和所述第七信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，所述第七信号边缘和所述第八信号边缘相隔与第二有效载荷数据符号相对应的第六时间段。
示例37是如示例36所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例38是如示例33至37中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例39是如示例33至38中任一项所述的方法，其中所述方法还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例40是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第二控制符号相对应的第二时间段，并且所述第三信号边缘和所述第四信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第三时间段。另外，所述方法包括输出所述数据信号。
示例41是如示例40所述的方法，其中所述数据信号还包括紧挨在所述第一信号边缘之前的第二类型的第五信号边缘，所述第一信号边缘和所述第五信号边缘相隔与所述通信协议的第三控制符号相对应的第四时间段。
示例42是如示例40或示例41所述的方法，其中所述通信协议的第二控制符号指示出所述通信协议的至少一个另外控制符号在所述第二控制符号之前。
示例43是如示例40至42中任一项所述的方法，其中所述数据信号还包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列，所述第六信号边缘和所述第七信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，所述第七信号边缘和所述第八信号边缘相隔与第二有效载荷数据符号相对应的第六时间段。
示例44是如示例43所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例45是如示例40至44中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例46是如示例40至45中任一项所述的方法，其中所述方法还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例47是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。另外，所述方法包括如果所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符。所述方法还包括基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定所述通信协议的第一控制符号。所述方法还包括基于所述第三信号边缘和所述第四信号边缘之间的第三时间段确定所述通信协议的第二控制符号。
示例48是如示例47所述的方法，还包括确定所述数据信号中的紧随在所述第四信号边缘之后的第一类型的第五信号边缘，并且基于所述第四信号边缘和所述第五信号边缘之间的第四时间段确定所述通信协议的第三控制符号。
示例49是如示例47或示例48所述的方法，其中，如果所述第二时间段对应于所述通信协议中定义的预定时间段，则所述第一控制符号指示出所述通信协议的至少一个另外控制符号的后继。
示例50是如示例47至49中任一项所述的方法，还包括确定所述数据信号中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。此外，所述方法包括基于所述第六信号边缘和所述第七信号边缘之间的第五时间段确定第一有效载荷数据符号。所述方法还包括基于所述第七信号边缘和所述第八信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例51是如示例50所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例52是如示例47至51中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例53是如示例47至52中任一项所述的方法，还包括接收第二数据信号，其中所述第二数据信号相对于所述数据信号是反相的，并且还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
示例54是一种用于对数据信号进行解码的方法，包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、第一类型的第三信号边缘、和第二类型的第四信号边缘的序列。所述方法还包括基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定通信协议的第一控制符号。此外，所述方法还包括如果所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示所述通信协议的至少一个在前控制符号。所述方法还包括如果所述第三信号边缘和所述第四信号边缘之间的第三时间段长于所述通信协议中定义的有效载荷数据阈值则确定控制符号指示符。
示例55是如示例54所述的方法，还包括确定所述数据信号中的紧挨在所述第一信号边缘之前的第二类型的第五信号边缘，并且基于所述第五信号边缘和所述第一信号边缘之间的第四时间段确定所述通信协议的第三控制符号。
示例56是如示例54或示例55所述的方法，其中，如果所述第二时间段对应于所述通信协议中定义的预定时间段，则所述第二控制符号指示出所述通信协议的至少一个另外控制符号在所述第二控制符号之前。
示例57是如示例54至56中任一项所述的方法，还包括确定所述数据信号中的第一类型的第六信号边缘、第二类型的第七信号边缘、和第一类型的第八信号边缘的序列。所述方法还包括基于所述第六信号边缘和所述第七信号边缘之间的第五时间段确定第一有效载荷数据符号，并且基于所述第七信号边缘和所述第八信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例58是如示例57所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例59是如示例54至58中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例60是如示例54至59中任一项所述的方法，还包括接收第二数据信号，其中所述第二数据信号相对于所述数据信号是反相的，并且还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
上文联系图13a至13h描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的控制符号相对应的第二时间段，该控制符号指示数据封包的开始和数据封包的服务类型。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例2是如示例1所述的装置，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述数据封包中的第一有效载荷数据符号相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述数据封包中的第二有效载荷数据符号相对应的第四时间段。
示例3是如示例2所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例4是如示例1至3中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例5是如示例1至4中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例6是如示例1至5中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例7是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，该控制符号指示数据封包的开始和数据封包的服务类型，并且所述第二信号边缘和所述第三信号边缘相隔比与所述通信协议的有效载荷数据符号相关联的最长时间段更长的第二时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。
示例8是如示例7所述的装置，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述数据封包中的第一有效载荷数据符号相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述数据封包中的第二有效载荷数据符号相对应的第四时间段。
示例9是如示例8所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例10是如示例7至9中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例11是如示例7至10中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例12是如示例7至11中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例13是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为如果所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符，并且如果所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第一控制符号，该第一控制符号指示数据封包的开始和数据封包的服务类型。
示例14是如示例13所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述解调电路被配置为如果所述第四信号边缘和所述第五信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述数据封包的第一有效载荷数据符号，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定所述数据封包的第二有效载荷数据符号。
示例15是如示例14所述的装置，还包括数据处理电路，该数据处理电路被配置为基于所述数据封包的服务类型处理所述第一有效载荷数据符号和所述第二有效载荷数据符号。
示例16是如示例14或示例15所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例17是如示例13至16中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例18是如示例13至17中任一项所述的装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的；并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例19是如示例13至18中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例20是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为如果所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段则确定所述通信协议的控制符号，该控制符号指示数据封包的开始和数据封包的服务类型，并且如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于所述通信协议中的有效载荷数据阈值则确定控制符号指示符。
示例21是如示例20所述的装置，其中所述处理电路还被配置为确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述解调电路被配置为如果所述第四信号边缘和所述第五信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述数据封包的第一有效载荷数据符号，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定所述数据封包的第二有效载荷数据符号。
示例22是如示例21所述的装置，还包括数据处理电路，该数据处理电路被配置为基于所述数据封包的服务类型处理所述第一有效载荷数据符号和所述第二有效载荷数据符号。
示例23是如示例21或示例22所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例24是如示例20至3中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例25是如示例20至24中任一项所述的装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘和、所述第三信号边缘。
示例26是如示例20至25中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例27是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的控制符号相对应的第二时间段，所述控制符号指示数据封包的开始和数据封包的服务类型。另外，所述方法包括输出所述数据信号。
示例28是如示例27所述的方法，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述数据封包中的第一有效载荷数据符号相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述数据封包中的第二有效载荷数据符号相对应的第四时间段。
示例29是如示例28所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例30是如示例27至29中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例31是如示例27至30中任一项所述的方法，其中所述方法还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例32是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的控制符号相对应的第一时间段，所述控制符号指示数据封包的开始和数据封包的服务类型，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。另外，所述方法包括输出所述数据信号。
示例33是如示例32所述的方法，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述数据封包中的第一有效载荷数据符号相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述数据封包中的第二有效载荷数据符号相对应的第四时间段。
示例34是如示例33所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例35是如示例32至34中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例36是如示例32至35中任一项所述的方法，其中所述方法还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例37是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括如果所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符。此外，所述方法包括如果所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第一控制符号，该第一控制符号指示数据封包的开始和数据封包的服务类型。
示例38是如示例37所述的方法，还包括确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述方法还包括如果所述第四信号边缘和所述第五信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述数据封包的第一有效载荷数据符号，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定所述数据封包的第二有效载荷数据符号。
示例39是如示例38所述的方法，还包括基于所述数据封包的服务类型处理所述第一有效载荷数据符号和所述第二有效载荷数据符号。
示例40是如示例38或示例39所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例41是如示例37至40中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例42是如示例37至41中任一项所述的方法，还包括接收第二数据信号，其中所述第二数据信号相对于所述数据信号是反相的。所述方法还包括还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
示例43是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括如果所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段则确定所述通信协议的控制符号，该控制符号指示数据封包的开始和数据封包的服务类型。所述方法还包括如果所述第二信号边缘和所述第三信号边缘之间的第二时间段长于所述通信协议中定义的有效载荷数据阈值则确定控制符号指示符。
示例44是如示例41所述的方法，还包括确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。此外，所述方法包括如果所述第四信号边缘和所述第五信号边缘之间的第三时间段短于所述有效载荷数据阈值则基于所述第三时间段确定所述数据封包的第一有效载荷数据符号。所述方法还包括如果所述第五信号边缘和所述第六信号边缘之间的第四时间段短于所述有效载荷数据阈值则基于所述第四时间段确定所述数据封包的第二有效载荷数据符号。
示例45是如示例44所述的方法，还包括基于所述数据封包的服务类型处理所述第一有效载荷数据符号和所述第二有效载荷数据符号。
示例46是如示例44或示例45所述的方法，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例47是如示例43至46中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例48是如示例43至47中任一项所述的方法，还包括接收第二数据信号，其中所述第二数据信号相对于所述数据信号是反相的。所述方法还包括还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、所述第三信号边缘、和所述第四信号边缘。
上文联系图13i至13k描述的示例可被总结如下：
示例1是一种用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的装置。所述装置包括处理电路，该处理电路被配置为生成数据信号，该数据信号表示如下序列：指示第一优先级的数据封包的开始的通信协议的第一控制符号、包括至少一个有效载荷数据符号的所述第一数据封包的第一部分、指示第二优先级的数据封包的开始的所述通信协议的第二控制符号、所述第二数据封包、指示所述第二优先级的数据封包的结束的所述通信协议的第三控制符号、和包括至少一个有效载荷数据符号的所述第一数据封包的第二部分的。另外，所述装置包括被配置为输出所述数据信号的输出接口电路。
示例2是如示例1所述的装置，其中所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述第一控制符号相对应的第二时间段。
示例3是如示例2所述的装置，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述第二数据封包的第一有效载荷数据符号相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述第二数据封包的第二有效载荷数据符号相对应的第四时间段。
示例4是如示例3所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例5是如示例3或示例4所述的装置，其中所述数据信号还包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第五时间段，并且所述第八信号边缘和所述第九信号边缘相隔与所述第二控制符号相对应的第六时间段。
示例6是如示例5所述的装置，其中所述数据信号还包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列，所述第十信号边缘和所述第十一信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第七时间段，并且所述第十一信号边缘和所述第十二信号边缘相隔与所述第三控制符号相对应的第八时间段。
示例7是如示例1至6中任一项所述的装置，其中所述数据信号还表示所述通信协议的第四控制符号，该第四控制符号指示所述第一优先级的数据封包的结束。
示例8是如示例7所述的装置，其中所述数据信号还包括第一类型的第十三信号边缘、第二类型的第十四信号边缘、和第一类型的第十五信号边缘的序列，所述第十三信号边缘和所述第十四信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第九时间段，并且所述第十四信号边缘和所述第十五信号边缘相隔与所述第四控制符号相对应的第十时间段。
示例9是如示例7或示例8所述的装置，其中所述数据信号还表示指示空闲模式的所述通信协议的第五控制符号和包括至少一个有效载荷数据符号的所述第一数据封包的第三部分，并且其中所述第五控制符号被布置在所述第一数据封包的第二部分和第三部分的有效载荷数据符号之间。
示例10是如示例9所述的装置，其中所述数据信号还包括第一类型的第十六信号边缘、第二类型的第十七信号边缘、和第一类型的第十八信号边缘的序列，所述第十六信号边缘和所述第十七信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第十一时间段，并且所述第十七信号边缘和所述第十八信号边缘相隔与所述第五控制符号相对应的第十二时间段。
示例11是如示例1所述的装置，其中所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述第一控制符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
示例12是如示例11所述的装置，其中所述数据信号还包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述第二数据封包的第一有效载荷数据符号相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述第二数据封包的第二有效载荷数据符号相对应的第四时间段。
示例13是如示例12所述的装置，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例14是如示例12或示例13所述的装置，其中所述数据信号还包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔与所述第二控制符号相对应的第五时间段，并且所述第八信号边缘和所述第九信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第六时间段。
示例15是如示例14所述的装置，其中所述数据信号还包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列，所述第十信号边缘和所述第十一信号边缘相隔比与所述第三控制符号相对应的第七时间段，并且所述第十一信号边缘和所述第十二信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第八时间段。
示例16是如示例1或11至15中任一项所述的装置，其中所述数据信号还表示指示所述第一优先级的数据封包的结束的所述通信协议的第四控制符号。
示例17是如示例16所述的装置，其中所述数据信号还包括第一类型的第十三信号边缘、第二类型的第十四信号边缘、和第一类型的第十五信号边缘的序列，所述第十三信号边缘和所述第十四信号边缘相隔与所述第四控制符号相对应的第九时间段，并且所述第十四信号边缘和所述第十五信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第十时间段。
示例18是如示例16或示例17所述的装置，其中所述数据信号还表示指示空闲模式的所述通信协议的第五控制符号和包括至少一个有效载荷数据符号的所述第一数据封包的第三部分，并且其中所述第五控制符号被布置在与所述第一数据封包的第二部分和第三部分相对应的有效载荷数据符号之间。
示例19是如示例18所述的装置，其中所述数据信号还包括第一类型的第十六信号边缘、第二类型的第十七信号边缘、和第一类型的第十八信号边缘的序列，所述第十六信号边缘和所述第十七信号边缘相隔与所述第五控制符号相对应的第十一时间段，并且所述第十七信号边缘和所述第十八信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第十二时间段。
示例20是如示例11至19中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例21是如示例11至20中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例22是如示例11至21中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例23是一种用于发送具有第一优先级的第一数据封包和具有更高的第二优先级的第二数据封包的方法。所述方法包括生成数据信号，该数据信号表示如下序列：指示第一优先级的数据封包的开始的通信协议的第一控制符号、包括至少一个有效载荷数据符号的所述第一数据封包的第一部分、指示第二优先级的数据封包的开始的所述通信协议的第二控制符号、所述第二数据封包、指示所述第二优先级的数据封包的结束的所述通信协议的第三控制符号和包括至少一个有效载荷数据符号的所述第一数据封包的第二部分。所述方法还包括输出所述数据信号。
示例24是如示例23所述的方法，其中所述数据信号还表示所述通信协议的第四控制符号，该第四控制符号指示所述第一优先级的数据封包的结束的。
示例25是如示例23或示例24所述的方法，其中所述数据信号还表示指示空闲模式的所述通信协议的第五控制符号和包括至少一个有效载荷数据符号的所述第一数据封包的第三部分，并且其中所述第五控制符号被布置在所述第一数据封包的第二部分和第三部分的有效载荷数据符号之间。
上文联系图14a至14i描述的示例可被总结如下：
示例1是一种通信装置。所述通信装置包括被配置为耦合到至少第一传输链路以与另一通信装置通信的接口电路，其中所述接口电路还被配置为经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。另外，所述通信装置包括处理电路，该处理电路被配置为生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示所述传输链路上的数据流的方向的反转。
示例2是如示例1所述的通信装置，其中所述接口电路被配置为在输出所述第一控制符号之后经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。
示例3是如示例2所述的通信装置，其中所述处理电路还被配置为确定所述第一接收数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述通信装置还包括解调电路，该解调电路被配置为：
如果所述第四信号边缘和所述第五信号边缘之间的第三时间段长于有效载荷数据阈值则确定控制符号指示符，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示出所述另一通信装置对所述传输链路上的数据流的方向的确认。
示例4是如示例3所述的通信装置，其中所述处理电路还被配置为确定所述第一接收数据信号中的第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，其中所述第七信号边缘在继所述第六信号边缘之后。所述解调电路还被配置为基于所述第七信号边缘和所述第八信号边缘之间的第五时间段确定第一有效载荷数据符号，并且基于所述第八信号边缘和所述第九信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例5是如示例2至4中任一项所述的通信装置，其中在输出所述发送数据信号的第三信号边缘之后并且在接收所述第一接收数据信号之前，所述接口电路被配置为将所述第一传输链路驱动到非浮动状态中。
示例6是如示例1至5中任一项所述的通信装置，其中所述接口电路被配置为耦合到第二传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第二传输链路将第二发送数据信号输出到所述另一通信装置，无论所述第一传输链路上的数据流的方向如何。
示例7是如示例1至6中任一项所述的通信装置，其中所述接口电路被配置为耦合到第三传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例8是如示例1至7中任一项所述的通信装置，其中所述接口电路被配置为耦合到第四传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第四传输链路将第三发送数据信号输出到所述另一通信装置。所述处理电路还被配置为生成所述第三发送数据信号，所述第四发送数据信号包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列，所述第十信号边缘和所述第十一信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第七时间段，并且所述第十一信号边缘和所述第十二信号边缘相隔与所述通信协议的第一控制符号相对应的第八时间段。
示例9是如示例1至8中任一项所述的通信装置，其中所述接口电路包括发送电路和接收电路，该发送电路被配置为耦合到所述第一传输链路并且经由所述第一传输链路将所述第一发送数据信号输出到所述另一通信装置，该接收电路被配置为耦合到所述第一传输链路并且经由所述第一传输链路从所述另一通信装置接收所述第一接收数据信号。
示例10是如示例1至9中任一项所述的通信装置，其中所述通信装置被配置为基于接收到的控制信号向所述另一通信装置发送所述第一控制符号。
示例11是如示例1至10中任一项所述的通信装置，其中所述第一发送数据信号还包括第一类型的第十三信号边缘、第二类型的第十四信号边缘、和第一类型的第十五信号边缘的序列，所述第十三信号边缘和所述第十四信号边缘相隔与第三有效载荷数据符号相对应的第九时间段，所述第十四信号边缘和所述第十五信号边缘相隔与第四有效载荷数据符号相对应的第十时间段，其中所述第十五信号边缘在所述第一信号边缘之前。
示例12是如示例11所述的通信装置，其中所述第九时间段和所述第十时间段的总和低于10-7s。
示例13是如示例1至12中任一项所述的通信装置，其中至少所述第一传输链路是差分传输链路。
示例14是如示例1至13中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第一类型是下降边缘并且所述第二类型是上升边缘。
示例15是一种通信装置。所述通信装置包括被配置为耦合到至少第一传输链路以与另一通信装置通信的接口电路，其中所述接口电路还被配置为经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。另外，所述通信装置包括处理电路，该处理电路被配置为生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段，该第一控制符号指示出所述传输链路上的数据流的方向的反转，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
示例16是如示例15所述的通信装置，其中所述接口电路被配置为在输出所述第一控制符号之后经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。
示例17是如示例16所述的通信装置，其中所述处理电路还被配置为确定所述第一接收数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述通信装置还包括解调电路，该解调电路被配置为如果所述第四信号边缘和所述第五信号边缘之间的第三时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示出所述另一通信装置对所述传输链路上的数据流的方向的确认。所述解调电路还被配置为如果所述第五信号边缘和所述第六信号边缘之间的第四时间段长于有效载荷数据阈值则确定控制符号指示符。
示例18是如示例16或示例17所述的通信装置，其中，在输出所述发送数据信号的第三信号边缘之后并且在接收所述第一接收数据信号之前，所述接口电路被配置为将所述第一传输链路驱动到非浮动状态中。
示例19是如示例15至18中任一项所述的通信装置，其中所述接口电路被配置为耦合到第二传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第二传输链路将第二发送数据信号输出到所述另一通信装置，无论所述第一传输链路上的数据流的方向如何。
示例20是如示例15至19中任一项所述的通信装置，其中所述接口电路被配置为耦合到第三传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例21是如示例15至20中任一项所述的通信装置，其中所述接口电路被配置为耦合到第四传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第四传输链路将第三发送数据信号输出到所述另一通信装置。所述处理电路还被配置为生成所述第四发送数据信号，所述第四发送数据信号包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔与所述通信协议的第一控制符号相对应的第五时间段，并且所述第八信号边缘和所述第九信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第六时间段。
示例22是如示例15至21中任一项所述的通信装置，其中所述第一发送数据信号还包括第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列，所述第十信号边缘和所述第十一信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，所述第十一信号边缘和所述第十二信号边缘相隔与第二有效载荷数据符号相对应的第八时间段，其中所述第十二信号边缘在所述第一信号边缘之前。
示例23是如示例15至22中任一项所述的通信装置，其中所述第七时间段和所述第八时间段的总和低于10-7s。
示例24是一种通信装置。所述通信装置包括被配置为耦合到至少第一传输链路以与另一通信装置通信的接口电路，其中所述接口电路还被配置为经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。另外，所述通信装置包括处理电路，该处理电路被配置为确定所述第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述通信装置还包括解调电路，该解调电路被配置为如果所述所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中的定义的有效载荷数据阈值则确定控制符号指示符，并且如果所述所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第一控制符号，该第一控制符号指示出所述传输链路上的数据流的方向的反转。
示例25是如示例24所述的通信装置，其中所述接口电路被配置为响应于接收到所述第一控制符号而经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。
示例26是如示例25所述的通信装置，其中所述处理电路还被配置为生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述通信协议的第二控制符号相对应的第四时间段，所述第二控制符号指示出所述通信装置对所述传输链路上的数据流的方向的确认。
示例27是如示例26所述的通信装置，其中，在生成所述第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前，所述处理电路被配置为生成所述第一发送数据信号以使得所述第一传输链路处于非浮动状态中。
示例28是如示例26或示例27所述的通信装置，其中所述第一发送数据信号还包括紧随在所述第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列，其中所述第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段长于所述通信协议的任何有效载荷数据符号的时间段，并且其中所述第七信号边缘和所述第八信号边缘之间的第六时间段对应于指示空闲模式的所述通信协议的第三控制符号。
示例29是如示例28所述的通信装置，其中所述第一发送数据信号还包括第一类型的第九信号边缘、第二类型的第十信号边缘、和第一类型的第十一信号边缘的序列，其中所述第九信号边缘在所述第七信号边缘和所述第八信号边缘的至少一个序列的最后一者之后，所述第九信号边缘和所述第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，所述第十信号边缘和所述第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。
示例30是如示例29所述的通信装置，其中所述第七时间段和所述第八时间段的总和低于10-7s。
示例31是如示例24至30中任一项所述的通信装置，其中所述接口电路被配置为耦合到第二传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第二传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例32是如示例24至31中任一项所述的通信装置，其中所述接口电路被配置为耦合到第三传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第三传输链路向所述另一通信装置输出第二发送数据信号，无论所述第一传输链路上的数据流的方向如何。
示例33是如示例24至32中任一项所述的通信装置，其中所述接口电路被配置为耦合到第四传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第四传输链路从所述另一通信装置接收第三接收数据信号。所述处理电路还被配置为确定所述第三接收数据信号中的第一类型的第十二信号边缘、第二类型的第十三信号边缘、和第一类型的第十四信号边缘的序列。所述解调电路被配置为如果所述第十二信号边缘和所述第十三信号边缘之间的第九时间段长于有效载荷数据阈值则确定所述控制符号指示符，并且如果所述第十三信号边缘和所述第十四信号边缘之间的第十时间段对应于所述预定时间段则确定所述第一控制符号。所述接口电路被配置为响应于接收到所述第一控制符号而经由所述第四传输链路向所述另一通信装置输出第三发送数据信号。
示例34是如示例25所述的通信装置，其中所述接口电路包括发送电路和接收电路，该发送电路被配置为耦合到所述第一传输链路并且经由所述第一传输链路向所述另一通信装置输出所述第一发送数据信号，该接收电路被配置为耦合到所述第一传输链路并且经由所述第一传输链路从所述另一通信装置接收所述第一接收数据信号。
示例35是如示例24至34中任一项所述的通信装置，其中所述处理电路被配置为确定所述第一数据接收信号中的第一类型的第十五信号边缘、第二类型的第十六信号边缘、和第一类型的第十七信号边缘的序列，其中所述第十七信号边缘在所述第一信号边缘之前。解调电路还被配置为基于第十五信号边缘和第十六信号边缘之间的第十一时间段确定第三有效载荷数据符号，并且基于第十六信号边缘和第十七信号边缘之间的第十二时间段确定第四有效载荷数据符号。
示例36是如示例24至35中任一项所述的通信装置，其中至少所述第一传输链路是差分传输链路。
示例37是如示例24至36中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第一类型是下降边缘并且所述第二类型是上升边缘。
示例38是一种通信装置。所述通信装置包括被配置为耦合到至少第一传输链路以与另一通信装置通信的接口电路，其中所述接口电路还被配置为经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。另外，所述通信装置包括处理电路，该处理电路被配置为确定所述第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。所述通信装置还包括解调电路，该解调电路被配置为如果所述所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段则确定指示出所述传输链路上的数据流的方向的反转的所述通信协议的第一控制符号，并且如果所述所述第二信号边缘和所述第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符。
示例39是如示例38所述的通信装置，其中所述接口电路被配置为响应于接收到所述第一控制符号而经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。
示例40是如示例39所述的通信装置，其中所述处理电路还被配置为生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述通信协议的第二控制符号相对应的第三时间段，该第二控制符号指示出所述通信装置对所述传输链路上的数据流的方向的确认，并且所述第五信号边缘和所述第六信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第四时间段。
示例41是如示例40所述的通信装置，其中，在生成所述第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前，所述处理电路被配置为生成所述第一发送数据信号以使得所述第一传输链路处于非浮动状态中。
示例42是如示例40或示例41所述的通信装置，其中所述第一发送数据信号还包括紧随在所述第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列，其中所述第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段对应于指示空闲模式的所述通信协议的第三控制符号，并且其中所述第七信号边缘和所述第八信号边缘之间的第六时间段长于所述通信协议的任何有效载荷数据符号的时间段。
示例43是如示例42所述的通信装置，其中所述第一发送数据信号还包括第一类型的第九信号边缘、第二类型的第十信号边缘、和第一类型的第十一信号边缘的序列，其中所述第九信号边缘在所述第七信号边缘和所述第八信号边缘的至少一个序列的最后一者之后，所述第九信号边缘和所述第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，所述第十信号边缘和所述第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。
示例44是如示例43所述的通信装置，其中所述第七时间段和所述第八时间段的总和低于10-7s。
示例45是如示例38至44中任一项所述的通信装置，其中所述接口电路被配置为耦合到第二传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第二传输链路将第二发送数据信号输出到所述另一通信装置，无论所述第一传输链路上的数据流的方向如何。
示例46是如示例38至45中任一项所述的通信装置，其中所述接口电路被配置为耦合到第三传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例47是如示例38至46中任一项所述的通信装置，其中所述接口电路被配置为耦合到第四传输链路以与所述另一通信装置通信，并且其中所述接口电路还被配置为经由所述第四传输链路从所述另一通信装置接收第三接收数据信号。所述处理电路还被配置为确定所述第一接收数据信号中的第一类型的第十二信号边缘、第二类型的第十三信号边缘、和第一类型的第十四信号边缘的序列。所述解调电路被配置为如果所述第十二信号边缘和所述第十三信号边缘之间的第九时间段对应于所述第一预定时间段则确定所述第一控制符号，并且如果所述第十三信号边缘和所述第十四信号边缘之间的第十时间段长于有效载荷数据阈值则确定所述控制符号指示符。所述接口电路被配置为响应于接收到所述第一控制符号而经由所述第四传输链路向所述另一通信装置输出第三发送数据信号。
示例48是一种用于通信装置的通信方法。所述方法包括经由用于与另一通信装置通信的第一传输链路向所述另一通信装置输出输出第一发送数据信号。另外，所述方法包括生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔比通信协议的任何有效载荷数据符号的时间段更长的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述通信协议的第一控制符号相对应的第二时间段，该第一控制符号指示出所述传输链路上的数据流的方向的反转。
示例49是如示例48所述的方法，还包括在输出所述第一控制符号之后经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。
示例50是如示例49所述的方法，还包括确定所述第一接收数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述方法还包括如果所述第四信号边缘和所述第五信号边缘之间的第三时间段长于有效载荷数据阈值则确定控制符号指示符，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示出所述另一通信装置对所述传输链路上的数据流的方向的确认。
示例51是如示例50所述的方法，还包括确定所述第一接收数据信号中的第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，其中所述第七信号边缘在继所述第六信号边缘之后。所述方法还包括基于所述第七信号边缘和所述第八信号边缘之间的第五时间段确定第一有效载荷数据符号，并且基于所述第八信号边缘和所述第九信号边缘之间的第六时间段确定第二有效载荷数据符号。
示例52是如示例51所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例53是如示例48至52中任一项所述的方法，还包括以下各项中的至少一者：经由用于与所述另一通信装置通信的第二传输链路向所述另一通信装置输出第二发送数据信号，无论所述第一传输链路上的数据流的方向如何；以及经由用于与所述另一通信装置通信的第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例54是一种用于通信装置的通信方法。所述方法包括经由用于与另一通信装置通信的第一传输链路向所述另一通信装置输出第一发送数据信号。另外，所述方法包括生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与通信协议的第一控制符号相对应的第一时间段，该第一控制符号指示出所述传输链路上的数据流的方向的反转，并且所述第二信号边缘和所述第三信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第二时间段。
示例55是如示例54所述的方法，还包括在输出所述第一控制符号之后经由所述第一传输链路从所述另一通信装置接收第一接收数据信号。
示例56是如示例55所述的方法，还包括确定所述第一接收数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。此外，所述方法包括如果所述第四信号边缘和所述第五信号边缘之间的第三时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第二控制符号，该第二控制符号指示出所述另一通信装置对所述传输链路上的数据流的方向的确认，并且如果所述第五信号边缘和所述第六信号边缘之间的第四时间段长于有效载荷数据阈值则确定控制符号指示符。
示例57是如示例54至56中任一项所述的方法，还包括以下各项中的至少一者：经由用于与所述另一通信装置通信的第二传输链路向所述另一通信装置输出第二发送数据信号，无论所述第一传输链路上的数据流的方向如何；以及经由用于与所述另一通信装置通信的第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例58是如示例54至57中任一项所述的通信装置，其中所述第一发送数据信号还包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔与第一有效载荷数据符号相对应的第五时间段，所述第八信号边缘和所述第九信号边缘相隔与第二有效载荷数据符号相对应的第六时间段，其中所述第九信号边缘在所述第一信号边缘之前。
示例59是如示例58所述的方法，其中所述第五时间段和所述第六时间段的总和低于10-7s。
示例60是一种用于通信装置的通信方法。所述方法包括经由用于与另一通信装置通信的第一传输链路从所述另一通信装置接收第一接收数据信号。另外，所述方法包括确定所述第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述方法还包括如果所述所述第一信号边缘和所述第二信号边缘之间的第一时间段长于通信协议中的定义的有效载荷数据阈值则确定控制符号指示符，并且如果所述所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于所述通信协议中定义的预定时间段则确定所述通信协议的第一控制符号，该第一控制符号指示出所述传输链路上的数据流的方向的反转。
示例61是如示例60所述的方法，还包括响应于接收到所述第一控制符号而经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。
示例62是如示例61所述的方法，还包括生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述通信协议的第二控制符号相对应的第四时间段，该第二控制符号指示出所述通信装置对所述传输链路上的数据流的方向的确认的。
示例63是如示例62所述的方法，其中生成所述第一发送数据信号包括在生成所述第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前生成所述第一发送数据信号以使得所述第一传输链路处于非浮动状态中。
示例64是如示例62或示例63所述的方法，其中所述第一发送数据信号还包括紧随在所述第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列，其中所述第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段长于所述通信协议的任何有效载荷数据符号的时间段，并且其中所述第七信号边缘和所述第八信号边缘之间的第六时间段对应于指示空闲模式的所述控制符号的第三控制符号。
示例65是如示例64所述的方法，其中所述第一发送数据信号还包括第一类型的第九信号边缘、第二类型的第十信号边缘、和第一类型的第十一信号边缘的序列，其中所述第九信号边缘在所述第七信号边缘和所述第八信号边缘的至少一个序列的最后一者之后，所述第九信号边缘和所述第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，所述第十信号边缘和所述第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。
示例66是如示例65所述的方法，其中所述第七时间段和所述第八时间段的总和低于10-7s。
示例67是如示例60至66中任一项所述的方法，还包括以下各项中的至少一者：经由用于与所述另一通信装置通信的第二传输链路向所述另一通信装置输出第二发送数据信号，无论所述第一传输链路上的数据流的方向如何；以及经由用于与所述另一通信装置通信的第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
示例68是一种用于通信装置的通信方法。所述方法包括经由用于与另一通信装置通信的第一传输链路从所述另一通信装置接收第一接收数据信号。另外，所述方法包括确定所述第一接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。此外，所述方法包括如果所述所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于通信协议中定义的预定时间段则确定所述通信协议的第一控制符号，该第一控制符号指示出所述传输链路上的数据流的方向的反转，并且如果所述所述第二信号边缘和所述第三信号边缘之间的第二时间段长于通信协议中定义的有效载荷数据阈值则确定控制符号指示符。
示例69是如示例68所述的方法，还包括响应于接收到所述第一控制符号而经由所述第一传输链路向所述另一通信装置输出第一发送数据信号。
示例70是如示例69所述的方法，还包括生成所述第一发送数据信号，所述第一发送数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述通信协议的第二控制符号相对应的第三时间段，该第二控制符号指示出所述通信装置对所述传输链路上的数据流的方向的确认，并且所述第五信号边缘和所述第六信号边缘相隔比所述通信协议的任何有效载荷数据符号的时间段更长的第四时间段。
示例71是如示例69所述的方法，其中生成所述第一发送数据信号包括在生成所述第六信号边缘之后并且在生成指示有效载荷数据的开始的信号边缘之前生成所述第一发送数据信号以使得所述第一传输链路处于非浮动状态中。
示例72是如示例70或示例71所述的方法，其中所述第一发送数据信号还包括紧随在所述第六信号边缘之后的第二类型的第七信号边缘和第一类型的第八信号边缘的至少一个序列，其中所述第七信号边缘和紧挨在其前的第一类型的信号边缘之间的第五时间段对应于指示空闲模式的所述通信协议的第三控制符号，并且其中所述第七信号边缘和所述第八信号边缘之间的第六时间段长于所述通信协议的任何有效载荷数据符号的时间段。
示例73是如示例72所述的方法，其中所述第一发送数据信号还包括第一类型的第九信号边缘、第二类型的第十信号边缘、和第一类型的第十一信号边缘的序列，其中所述第九信号边缘在所述第七信号边缘和所述第八信号边缘的至少一个序列的最后一者之后，所述第九信号边缘和所述第十信号边缘相隔与第一有效载荷数据符号相对应的第七时间段，所述第十信号边缘和所述第十一信号边缘相隔与第二有效载荷数据符号相对应的第八时间段。
示例74是如示例73所述的方法，其中所述第七时间段和所述第八时间段的总和低于10-7s。
示例75是如示例68至74中任一项所述的方法，还包括以下各项中的至少一者：经由用于与所述另一通信装置通信的第二传输链路向所述另一通信装置输出第二发送数据信号，无论所述第一传输链路上的数据流的方向如何；以及经由用于与所述另一通信装置通信的第三传输链路从所述另一通信装置接收第二接收数据信号，无论所述第一传输链路上的数据流的方向如何。
上文联系图15a至15d描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路，以及被配置为生成所述数据信号的处理电路。该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。在第一操作模式中，所述处理电路被配置为将所述第一信号边缘和所述第二信号边缘之间的第一时间段调整到与根据通信协议要发送的第一有效载荷数据符号相对应的时间段，并且将所述第二信号边缘和所述第三信号边缘之间的第二时间段调整到与根据所述通信协议要发送的第二有效载荷数据符号相对应的时间段。在第二操作模式中，所述处理电路被配置为将所述第一时间段调整为比所述通信协议的任何有效载荷数据符号的时间段更长，并且将所述第二时间段调整到与指示空闲模式的所述通信协议的控制符号相对应的时间段。在所述第二操作模式中，所述处理电路可替换地被配置为将所述第二时间段调整为比所述通信协议的任何有效载荷数据符号的时间段更长，并且将所述第一时间段调整到与指示空闲模式的所述通信协议的控制符号相对应的时间段。
示例2是如示例1所述的装置，还包括控制电路，该控制电路被配置为如果要发送的数据的量低于第一阈值则控制所述装置的电路从所述第一操作模式改变到所述第二操作模式。
示例3是如示例2所述的装置，其中所述控制电路被配置为如果要发送的数据的量高于所述第一阈值则控制所述装置的电路从所述第二操作模式改变到所述第一操作模式。
示例4是如示例2或示例3所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为以比所述第一操作模式中更低的频率生成所述数据信号。
示例5是如示例1至4中任一项所述的装置，其中，在所述第二操作模式中，所述数据信号还包括紧随在所述第三信号边缘之后的第二类型的第四信号边缘和第一类型的第五信号边缘的至少一个序列，其中所述第四信号边缘和紧挨在其前的第一类型的信号边缘之间的第三时间段或者所述第四信号边缘和所述第五信号边缘之间的第四时间段长于所述通信协议的任何有效载荷数据符号的时间段，并且其中所述第四时间段或者所述第三时间段对应于指示空闲模式的所述通信协议的控制符号。
示例6是如示例1至5中任一项所述的装置，其中所述输出接口电路被配置为耦合到地并且耦合到传输链路以用于将所述装置DC耦合到接收器，该接收器耦合到供给电压。另外，在第三操作模式中，所述输出接口电路被配置为通过将所述接收器与地解除耦合来将所述接收器断电，并且
所述处理电路被解除激活。
示例7是如示例6所述的装置，其中所述输出接口电路被配置为在所述第三操作模式中向所述传输链路呈现高阻抗。
示例8是如示例6或示例7所述的装置，还包括控制电路，该控制电路被配置为如果要发送的数据的量低于第二阈值则控制所述装置的电路从所述第二操作模式改变到所述第三操作模式。
示例9是如示例8所述的装置，其中所述控制电路被配置为仅在接收到的控制信号指示出所述第三操作模式被启用的情况下才将所述装置的电路从所述第二操作模式改变到所述第三操作模式。
示例10是如示例8或示例9所述的装置，其中所述控制电路被配置为如果要发送的数据的量高于所述第二阈值或者如果所述控制信号指示出所述第三操作模式被禁用则控制所述装置的电路从所述第三操作模式改变到所述第二操作模式。
示例11是如示例10所述的装置，其中，当从所述第三操作模式改变到所述第二操作模式时，所述输出接口电路被配置为通过将所述接收器重耦合到地来为所述接收器加电。
示例12是如示例6至11中任一项所述的装置，还包括被配置为在第四操作模式中解除激活所述装置的电路的控制电路，其中所述输出接口电路被配置为在所述第四操作模式中向所述传输链路呈现高阻抗。
示例13是如示例12所述的装置，其中所述控制电路被配置为如果要发送的数据的量高于第三阈值或者如果接收到的控制信号指示出所述第四操作模式被禁用则控制所述装置的电路从所述第四操作模式改变到所述第二操作模式。
示例14是如示例12或示例13所述的装置，其中所述控制电路被配置为如果要发送的数据的量低于所述第三阈值则控制所述装置的电路从所述第二操作模式改变到所述第四操作模式。
示例15是如示例14所述的装置，其中所述控制电路被配置为如果所述控制信号指示出所述第四操作模式被启用则将所述装置的电路从所述第二操作模式改变到所述第四操作模式。
示例16是如示例12至15中任一项所述的装置，其中，当从所述第二操作模式改变到所述第四操作模式时，所述处理电路被配置为将所述数据信号生成为包括第一类型的第六信号边缘、第二类型的第七信号边缘、和第二类型的第八信号边缘的序列。第六信号边缘和第七信号边缘相隔第五时间段，并且第七信号边缘和第八信号边缘相隔第六时间段。所述第五时间段或者所述第六时间段长于所述通信协议的任何有效载荷数据符号的时间段，并且所述第六时间段或者所述第五时间段对应于指示出到所述第四操作模式的转换的所述通信协议的控制符号。
示例17是如示例12至16中任一项所述的装置，其中所述传输链路是差分传输链路。另外，在第五操作模式中，所述控制电路被配置为激活被配置为生成展现比所述第一操作模式中的所述数据信号更低带宽的低带宽数据信号的另一处理电路，并且被配置为激活所述输出接口电路。在所述第五操作模式中，所述输出接口电路被配置为在预定的一段时间中将限定的信号电平输出到所述差分传输链路的两条传输线，并且在将所述限定的信号电平输出到所述差分传输链路之后将所述低带宽数据信号输出到所述传输链路。
示例18是如示例17所述的装置，其中所述另一处理电路被配置为利用与所述处理电路用于在所述第一操作模式中生成所述数据信号不同的调制方案生成所述低带宽数据信号。
示例19是如示例17或示例18所述的装置，其中所述第五操作模式中的所述低带宽数据信号的带宽比所述第一操作模式中的所述数据信号的带宽低至少十倍。
示例20是如示例17至19中任一项所述的装置，其中所述控制电路被配置为如果发送数据大小低于第四阈值则控制所述装置的电路从所述第四操作模式改变到所述第五操作模式。
示例21是如示例17至20中任一项所述的装置，其中所述控制电路被配置为在发送所述数据之后控制所述装置的电路从所述第五操作模式改变到所述第四操作模式。
示例22是如示例17至21中任一项所述的装置，其中，在所述第五操作模式中，所述输出接口电路被配置为在输出所述低带宽数据信号之后的预定义的第二段时间中向所述差分传输链路输出地。
示例23是如示例17至22中任一项所述的装置，其中所述输出接口电路被配置为向所述差分传输链路的一条传输线输出所述低带宽数据信号并且向所述差分传输链路的另一传输线输出时钟信号。
示例24是如示例17至22中任一项所述的装置，其中所述另一处理电路被配置为生成第二低带宽数据信号，所述第二低带宽数据信号相对于所述低带宽数据信号是反相的，并且其中所述输出接口电路被配置为向所述差分传输链路输出所述低带宽数据信号和所述第二低带宽数据信号。
示例25是如示例17至24中任一项所述的装置，其中从所述第四操作模式经由所述第二操作模式改变到所述第一操作模式花费的时间比从所述第四操作模式改变到所述第五操作模式长至少五倍。
示例26是如示例17至25中任一项所述的装置，其中在所述第五操作模式中所述装置的功率消耗低于所述第一操作模式中。
示例27是如示例1至26中任一项所述的装置，其中在所述第一操作模式中所述第一时间段和所述第二时间段的总和低于10-7s。
示例28是如示例1至27中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例29是如示例1至28中任一项所述的装置，其中，在所述第一操作模式中，所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例30是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括被配置为接收所述数据信号的接口电路。另外，所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述用于对数据信号进行解码的装置还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。控制电路被配置为如果所述第一数据和所述第二数据是根据通信协议的有效载荷数据符号则控制所述装置的电路在第一操作模式中操作，并且如果所述第一数据和所述第二数据是控制符号指示符和指示空闲模式的所述通信协议的控制符号则控制所述装置的电路在第二操作模式中操作。
示例31是如示例30所述的装置，其中所述解调电路被配置为如果所述第一时间段或所述第二时间段长于所述通信协议中定义的有效载荷数据阈值则确定所述第一数据或所述第二数据是控制符号指示符，并且如果所述第一时间段或所述第二时间段对应于所述通信协议中定义的预定时间段则确定所述第一数据或所述第二数据是指示空闲模式的所述通信协议的控制符号。
示例32是如示例30或示例31所述的装置，其中所述控制电路被配置为控制所述装置的电路在所述第二操作模式中以比所述第一操作模式中更低的速率操作。
示例33是如示例30至32中任一项所述的装置，其中所述接口电路耦合到供给电压并且耦合到差分传输链路以将所述装置DC耦合到被耦合到地的发送器，其中在第三操作模式中，所述接口电路被配置为解除激活并且向所述差分传输链路输出限定的信号电平。
示例34是如示例33所述的装置，其中，在第四操作模式中，所述接口电路被配置为如果所述接口电路感测到所述发送器将所述差分传输链路的两条传输线都驱动到高阻抗或者如果所述数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列则向所述差分传输链路的一条传输线输出地并且向所述差分传输链路的另一传输线呈现高阻抗。所述第四信号边缘和所述第五信号边缘相隔第三时间段，所述第五信号边缘和所述第六信号边缘相隔第四时间段，其中所述第三时间段或者所述第四时间段长于所述通信协议的任何有效载荷数据符号的时间段，并且其中所述第四时间段或者所述第三时间段对应于指示出到所述第四操作模式的转换的所述通信协议的控制符号。
示例35是如示例33或示例34所述的装置，其中，如果所述接口电路在预定义的一段时间中在所述差分传输链路的两条传输线上都感测到限定的信号电平，则所述控制电路被配置为控制所述装置的电路在第五操作模式中操作。在所述第五操作模式中，所述接口电路被配置为从所述差分传输链路的一条传输线接收低带宽数据信号，并且所述控制电路被配置为激活被配置为基于所述低带宽数据信号确定数据的另一处理电路。
示例36是如示例35所述的装置，其中所述另一处理电路被配置为使用与所述解调电路不同的解调方案来确定所述数据。
示例37是如示例35或示例36所述的装置，其中，在所述第五操作模式中，所述接口电路被配置为从所述差分传输链路的另一传输线接收时钟信号，其中所述另一处理电路还被配置为基于所述时钟信号来确定所述数据。
示例38是如示例35或示例36所述的装置，其中，在所述第五操作模式中，所述控制电路被配置为激活被配置为生成时钟信号的时钟生成电路，其中所述另一处理电路还被配置为基于所述时钟信号确定所述数据。
示例39是如示例38所述的装置，其中所述时钟生成电路被配置为基于所述低带宽数据信号生成所述时钟信号。
示例40是如示例35或示例36所述的装置，其中，在所述第五操作模式中，所述接口电路被配置为从所述差分传输链路的另一传输线接收第二低带宽数据信号，所述第二低带宽数据信号相对于所述低带宽数据信号是反相的，其中所述另一处理电路还被配置为基于所述第二低带宽数据信号确定所述数据。
示例41是如示例35至40中任一项所述的装置，其中所述第五操作模式中的所述低带宽数据信号的带宽比所述第一操作模式中的所述数据信号的带宽低至少十倍。
示例42是如示例35至41中任一项所述的装置，其中在所述第五操作模式中所述装置的功率消耗低于所述第一操作模式中。
示例43是如示例35至42中任一项所述的装置，其中，在所述第五操作模式中，所述控制电路被配置为解除激活所述差分传输链路的传输线之间的端接。
示例44是如示例30至43中任一项所述的装置，其中，在所述第一操作模式中，所述接口电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例45是如示例30至44中任一项所述的装置，其中如果所述第一数据和所述第二数据是根据所述通信协议的有效载荷数据符号，则所述第一时间段和所述第二时间段的总和低于10-7s。
示例46是如示例30至45中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
上文联系图16a至16h描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔第一时间段并且所述第二信号边缘和所述第三信号边缘相隔第二时间段。在第一操作模式中，所述处理电路被配置为基于要发送的数据从第一多个时间段中选择所述第一时间段和所述第二时间段，所述第一多个时间段相对于彼此偏移第一偏移时间。在第二操作模式中，所述处理电路被配置为基于要发送的数据从第二多个时间段中选择所述第一时间段和所述第二时间段，所述第二多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。所述用于生成数据信号的装置还包括被配置为输出所述数据信号的输出接口电路。
示例2是如示例1所述的装置，其中所述第二偏移时间是所述第一偏移时间的至少两倍。
示例3是如示例1或示例2所述的装置，其中所述第二多个时间段比所述第一多个时间段包括更少的时间段。
示例4是如示例1至3中任一项所述的装置，其中所述第二多个时间段包括两个时间段，并且其中，在所述第二操作模式中，所述第一时间段对应于要发送的数据的以2为基数的数字系统表示的第一数位，并且所述第二时间段对应于要发送的数据的以2为基数的数字系统表示的第二数位。
示例5是如示例1至3中任一项所述的装置，其中所述第二多个时间段包括三个时间段。另外，在所述第二操作模式中，所述处理电路还被配置为将要发送的数据转换到以3为基数的数字系统表示，并且所述第一时间段对应于要发送的数据的以3为基数的数字系统表示的第一数位并且所述第二时间段对应于要发送的数据的以3为基数的数字系统表示的第二数位。
示例6是如示例1至5中任一项所述的装置，其中所述第一多个时间段包括至少六个时间段。
示例7是如示例1至6中任一项所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为将要发送的数据的至少一个比特复制预定义次数并且基于所述比特和所述比特的预定义数目的复本生成所述数据信号。
示例8是如示例7所述的装置，其中所述预定义次数是三次或更多次。
示例9是如示例1至8中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例10是如示例1至9中任一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例11是如示例1至10中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例12是如示例1至11中任一项所述的装置，其中所述处理电路包括被配置为生成所述数据信号的数字到时间转换器。
示例13是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。在第一操作模式中，所述第一信号边缘和所述第二信号边缘相隔与第一量的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第一量的第二数据相对应的第二时间段。在第二操作模式中，所述第一信号边缘和所述第二信号边缘相隔与更小的第二量的第三数据相对应的第三时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二量的第四数据相对应的第四时间段。所述用于生成数据信号的装置还包括被配置为输出所述数据信号的输出接口电路。
示例14是如示例13所述的装置，其中所述处理电路被配置为从第一多个时间段中选择所述第一时间段和所述第二时间段，其中所述第一多个时间段相对于彼此偏移第一偏移时间，并且所述处理电路被配置为从第二多个时间段中选择所述第三时间段和所述第四时间段。所述第二多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。
示例15是如示例14所述的装置，其中所述第二偏移时间是所述第一偏移时间的至少两倍。
示例16是如示例14或示例15所述的装置，其中所述第二多个时间段比所述第一多个时间段包括更少的时间段。
示例17是如示例14至16中任一项所述的装置，其中所述第二多个时间段包括两个时间段，其中所述第三数据是要发送的数据的以2为基数的数字系统表示的第一数位，并且其中所述第四数据是要发送的数据的以2为基数的数字系统表示的第二数位。
示例18是如示例14至16中任一项所述的装置，其中所述第二多个时间段包括三个时间段。另外，所述处理电路被配置为将要发送的数据转换到以3为基数的数字系统表示，其中所述第三数据是要发送的数据的以3为基数的数字系统表示的第一数位，并且其中所述第四数据是要发送的数据的以3为基数的数字系统表示的第二数位。
示例19是如示例17或示例18所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为将要发送的数据的至少一个比特复制预定义次数并且基于所述比特和所述比特的预定义数目的复本生成所述数据信号。
示例20是如示例19所述的装置，其中所述预定义次数是三次或更多次。
示例21是如示例14至20中任一项所述的装置，其中所述第一多个时间段包括至少六个时间段。
示例22是如示例14至21中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例23是如示例14至22中任一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例24是如示例14至23中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例25是如示例14至24中任一项所述的装置，其中所述处理电路包括被配置为生成所述数据信号的数字到时间转换器。
示例26是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为在第一操作模式中基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。在第二操作模式中，所述解调电路被配置为确定多个参考时间段中的最接近所述第一时间段的第一参考时间段，以及所述多个参考时间段中的最接近所述第二时间段的第二参考时间段。所述解调电路还被配置为基于所述第一参考时间段确定第三数据，并且基于所述第二参考时间段确定第四数据。
示例27是如示例26所述的装置，其中所述第三数据对应于数据的以3为基数的数字系统表示的第一数位，其中所述第四数据对应于所述数据的以3为基数的数字系统表示的第二数位，并且其中所述解调电路被配置为基于所述第三数据和所述第四数据生成所述数据的以2为基数的数字系统表示。
示例28是如示例26或示例27所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例29是如示例26至28中任一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例30是如示例26至29中任一项所述的装置，其中所述处理电路是时间到数字转换器。
示例31是如示例26至30中任一项所述的装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例32是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔第二时间段。在第一操作模式中，生成所述数据信号包括基于要发送的数据从第一多个时间段中选择所述第一时间段和所述第二时间段，所述第一多个时间段相对于彼此偏移第一偏移时间。在第二操作模式中，生成所述数据信号包括基于要发送的数据从第二多个时间段中选择所述第一时间段和所述第二时间段，所述第二多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。所述方法还包括输出所述数据信号。
示例33是如示例32所述的方法，其中所述第二偏移时间是所述第一偏移时间的至少两倍。
示例34是如示例32或示例33所述的方法，其中所述第二多个时间段比所述第一多个时间段包括更少的时间段。
示例35是如示例32至34中任一项所述的方法，其中所述第二多个时间段包括两个时间段，并且其中，在所述第二操作模式中，所述第一时间段对应于要发送的数据的以2为基数的数字系统表示的第一数位，并且所述第二时间段对应于要发送的数据的以2为基数的数字系统表示的第二数位。
示例36是如示例32至35中任一项所述的方法，其中所述第二多个时间段包括三个时间段。另外，所述方法包括将要发送的数据转换到以3为基数的数字系统表示，其中所述第一时间段对应于要发送的数据的以3为基数的数字系统表示的第一数位并且所述第二时间段对应于要发送的数据的以3为基数的数字系统表示的第二数位。
示例37是如示例32至36中任一项所述的方法，其中，在所述第二操作模式中，所述方法还包括将要发送的数据的至少一个比特复制预定义次数，并且其中生成所述数据信号是基于所述比特和所述比特的预定义数目的复本的。
示例38是如示例32至37中任一项所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例39是一种用于生成数据信号的方法。所述方法包括生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。在第一操作模式中，所述第一信号边缘和所述第二信号边缘相隔与第一量的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第一量的第二数据相对应的第二时间段。在第二操作模式中，所述第一信号边缘和所述第二信号边缘相隔与更小的第二量的第三数据相对应的第三时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二量的第四数据相对应的第四时间段。所述方法还包括输出所述数据信号。
示例40是如示例39所述的方法，其中生成所述数据信号包括从第一多个时间段中选择所述第一时间段和所述第二时间段，其中所述第一多个时间段相对于彼此偏移第一偏移时间，并且从第二多个时间段中选择所述第三时间段和所述第四时间段，其中所述第二多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。
示例41是如示例39或示例40所述的方法，其中所述第二多个时间段比所述第一多个时间段包括更少的时间段。
示例42是如示例39至41中任一项所述的方法，其中所述第二多个时间段包括两个时间段，其中所述第三数据是要发送的数据的以2为基数的数字系统表示的第一数位，并且其中所述第四数据是要发送的数据的以2为基数的数字系统表示的第二数位。
示例43是如示例39至41中任一项所述的方法，其中所述第二多个时间段包括三个时间段。另外，所述方法包括将要发送的数据转换到以3为基数的数字系统表示，其中所述第三数据是要发送的数据的以3为基数的数字系统表示的第一数位，并且其中所述第四数据是要发送的数据的以3为基数的数字系统表示的第二数位。
示例44是如示例42或示例43所述的方法，其中，在所述第二操作模式中，所述方法还包括将要发送的数据的至少一个比特复制预定义次数，并且其中生成所述数据信号是基于所述比特和所述比特的预定义数目的复本的。
示例45是如示例39至44中任一项所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例46是一种用于对数据信号进行解码的方法。所述方法包括确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列。另外，所述方法包括在第一操作模式中基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据。所述方法还包括在所述第一操作模式中基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述方法还包括在第二操作模式中确定多个参考时间段中的最接近所述第一时间段的第一参考时间段和所述多个参考时间段中的最接近所述第二时间段的第二参考时间段。此外，所述方法包括基于所述第一参考时间段确定第三数据，并且基于所述第二参考时间段确定第四数据。
示例47是如示例46所述的方法，其中所述第三数据对应于数据的以3为基数的数字系统表示的第一数位，其中所述第四数据对应于所述数据的以3为基数的数字系统表示的第二数位，并且其中所述方法还包括基于所述第三数据和所述第四数据生成所述数据的以2为基数的数字系统表示。
示例48是如示例46或示例47所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
上文联系图17a至17c描述的示例可被总结如下：
示例1是一种通信装置。所述通信装置包括接口电路，该接口电路被配置为耦合到传输链路并且经由所述传输链路从另一通信装置接收指示所述另一通信装置的通信能力的第一数据。另外，所述通信装置包括处理电路，该处理电路被配置为从所述第一数据确定所述另一通信装置是否支持传输链路表征，并且如果所述另一通信装置支持传输链路表征则生成预定义的测试信号。所述接口电路被配置为向所述传输链路输出所述测试信号。
示例2是如示例1所述的通信装置，其中所述接口电路还被配置为从所述另一通信装置接收指示所述传输链路的至少一个特性的第二数据，其中所述第二数据是基于所述测试信号的。
示例3是如示例2所述的通信装置，其中所述处理电路还被配置为基于所述第一数据和所述第二数据确定用于经由所述传输链路与所述另一通信装置交换数据的至少一个通信参数。
示例4是如示例3所述的通信装置，其中所述处理电路还被配置为基于指示所述通信装置的通信能力的第三数据确定所述至少一个通信参数。
示例5是如示例3或示例4所述的通信装置，其中所述接口电路被配置为将指示所述至少一个通信参数的信息信号输出到所述传输链路。
示例6是如示例3至5中任一项所述的通信装置，其中，在确定所述至少一个通信参数之后，所述处理电路还被配置为在考虑到所述至少一个通信参数的情况下生成数据信号。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第四数据相对应的第一时间段，所述第二信号边缘和所述第三信号边缘相隔与要发送的第五数据相对应的第二时间段。另外，所述接口电路被配置为将所述数据信号输出到所述传输链路。
示例7是如示例6所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例8是如示例6或示例7所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例9是如示例6至8中任一项所述的通信装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例10是如示例6至9中任一项所述的通信装置，其中所述第四数据是根据通信协议要发送的第一有效载荷数据符号并且所述第五数据是根据通信协议要发送的第二有效载荷数据符号。
示例11是如示例6至10中任一项所述的通信装置，其中所述处理电路还被配置为生成所述数据信号以展现出比包括所述第一数据的接收到的能力信息信号更高的数据速率。
示例12是如示例1至11中任一项所述的通信装置，其中所述处理电路还被配置为确定从所述另一通信装置接收到的包括所述第一数据的能力信息信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，所述通信装置包括解调电路，该解调电路被配置为确定多个参考时间段中的最接近所述第一信号边缘和所述第二信号边缘之间的第一时间段的第一参考时间段，确定所述多个参考时间段中的最接近所述第二信号边缘和所述第三信号边缘之间的第二时间段的第二参考时间段，并且基于所述第一参考时间段确定所述第一数据的第一部分，并且基于所述第二参考时间段确定所述第一数据的第二部分。
示例13是如示例1至12中任一项所述的通信装置，其中所述第一数据指示出以下各项中的至少一者：所述另一通信装置支持的最大数据速率，所述另一通信装置支持的功率模式，所述另一通信装置支持的最大信号幅度，以及所述另一通信装置所支持的用于与所述通信装置通信的传输链路的最大数目。
示例14是如示例1至13中任一项所述的通信装置，其中所述测试信号展现出预定频率范围内的变化的频率。
示例15是如示例1至14中任一项所述的通信装置，其中所述接口电路还被配置为向所述传输链路输出轮询信号，该轮询信号包括对所述另一通信装置向所述装置发送关于其通信能力的信息的请求。
示例16是一种通信装置。所述通信装置包括接口电路，该接口电路被配置为耦合到传输链路，并且经由所述传输链路向另一通信装置发送指示所述通信装置的通信能力的第一数据，其中所述第一数据还指示出所述通信装置支持传输链路表征。所述接口电路还被配置为响应于发送所述第一数据而经由所述传输链路从所述另一通信装置接收预定的测试信号。另外，所述通信装置包括被配置为基于所述测试信号确定所述传输链路的至少一个特性的处理电路。
示例17是如示例16所述的通信装置，其中所述接口电路还被配置为向所述另一通信装置发送指示所述传输链路的至少一个特性的第二数据。
示例18是如示例17所述的通信装置，其中所述输入接口电路还被配置为从所述另一通信装置接收指示用于经由所述传输链路与所述另一通信装置交换数据的至少一个通信参数的信息信号，其中所述至少一个通信参数是基于所述第一数据和所述第二数据的。
示例19是如示例16至18中任一项所述的通信装置，其中所述接口电路还被配置为经由所述传输链路接收轮询信号，该轮询信号包括对所述装置向所述另一通信装置发送关于其通信能力的信息的请求，并且其中所述输出接口电路被配置为响应于接收到所述轮询信号而输出所述第一数据。
示例20是如示例16至19中任一项所述的通信装置，其中，在接收到所述信息信号之后，所述接口电路被配置为经由所述传输链路从所述另一通信装置接收数据信号。另外，所述处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述通信装置还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第三数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第四数据。
示例21是如示例20所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例22是如示例20或示例21所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例23是如示例20至22中任一项所述的通信装置，其中所述接口电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路还被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例24是如示例20至23中任一项所述的通信装置，其中所述处理电路被配置为生成包括所述第一数据的能力信息信号，其中所述能力信息信号展现出比所述数据信号更低的数据速率。
示例25是如示例24所述的通信装置，其中所述能力信息信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述第一数据的第一部分相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述第一数据的第二部分相对应的第四时间段，其中所述第一时间段和所述第二时间段相对于彼此偏移第一偏移时间。所述处理电路被配置为从多个时间段中选择所述第三时间段和所述第四时间段，所述多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。
示例26是如示例16至25中任一项所述的通信装置，其中所述第一数据指示出以下各项中的至少一者：所述通信装置支持的最大数据速率，所述通信装置支持的功率模式，所述通信装置支持的最大信号幅度，以及所述通信装置所支持的用于与所述另一通信装置通信的传输链路的最大数目。
示例27是一种用于通信装置的通信方法。所述方法包括耦合到传输链路，并且经由所述传输链路从另一通信装置接收指示所述另一通信装置的通信能力的第一数据。此外，所述方法包括从所述第一数据确定所述另一通信装置是否支持传输链路表征，并且如果所述另一通信装置支持传输链路表征则生成预定义的测试信号。所述方法还包括将所述测试信号输出到所述传输链路。
示例28是如示例27所述的方法，还包括从所述另一通信装置接收指示所述传输链路的至少一个特性的第二数据，其中所述第二数据是基于所述测试信号的。
示例29是如示例28所述的方法，还包括基于所述第一数据和所述第二数据确定用于经由所述传输链路与所述另一通信装置交换数据的至少一个通信参数。
示例30是如示例29所述的方法，其中确定所述至少一个通信参数还基于指示所述通信装置的通信能力的第三数据。
示例31是如示例29或示例30所述的方法，还包括向所述传输链路输出指示所述至少一个通信参数的信息信号。
示例32是如示例29至31中任一项所述的方法，其中，在确定所述至少一个通信参数之后，所述方法还包括在考虑到所述至少一个通信参数的情况下生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第四数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第五数据相对应的第二时间段。此外，所述方法包括将所述数据信号输出到所述传输链路。
示例33是如示例32所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例34是如示例32或示例33所述的方法，其中所述数据信号被生成为展现出比包括所述第一数据的接收到的能力信息信号更高的数据速率。
示例35是如示例27至34中任一项所述的方法，其中接收所述第一数据包括确定包括所述第一数据的能力信息信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。此外，接收所述第一数据包括确定多个参考时间段中的最接近所述第一信号边缘和所述第二信号边缘之间的第一时间段的第一参考时间段，并且确定所述多个参考时间段中的最接近所述第二信号边缘和所述第三信号边缘之间的第二时间段的第二参考时间段。接收所述第一数据还包括基于所述第一参考时间段确定所述第一数据的第一部分，并且基于所述第二参考时间段确定所述第一数据的第二部分。
示例36是如示例27至35中任一项所述的方法，其中所述测试信号包括预定频率范围内的变化的频率。
示例37是如示例27至36中任一项所述的方法，还包括向所述传输链路输出轮询信号，该轮询信号包括对所述另一通信装置向所述通信装置发送关于其通信能力的信息的请求。
示例38是一种用于通信装置的通信方法。所述方法包括耦合到传输链路，并且经由所述传输链路向另一通信装置发送指示所述通信装置的通信能力的第一数据，其中所述第一数据还指示出支持传输链路表征。另外，所述方法包括经由所述传输链路从所述另一通信装置接收预定的测试信号，并且基于所述测试信号确定所述传输链路的至少一个特性。
示例39是如示例38所述的方法，还包括向所述另一通信装置发送指示所述传输链路的至少一个特性的第二数据。
示例40是如示例39所述的方法，还包括从所述另一通信装置接收指示用于经由所述传输链路与所述另一通信装置交换数据的至少一个通信参数的信息信号，其中所述至少一个通信参数是基于所述第一数据和所述第二数据的。
示例41是如示例38至40中任一项所述的方法，还包括经由所述传输链路接收包括对于向所述另一通信装置发送关于自己的通信能力的信息的请求的轮询信号，并且响应于接收到所述轮询信号而输出所述第一数据。
示例42是如示例38至41中任一项所述的方法，其中，在接收到所述信息信号之后，所述方法还包括经由所述传输链路从所述另一通信装置接收数据信号，并且确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述方法还包括基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第三数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第四数据。
示例43是如示例42所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例44是如示例42或示例43所述的方法，还包括生成包括所述第一数据的能力信息信号，其中所述能力信息信号展现出比所述数据信号更低的数据速率。
示例45是如示例44所述的方法，其中所述能力信息信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述第一数据的第一部分相对应的第三时间段，所述第五信号边缘和所述第六信号边缘相隔与所述第一数据的第二部分相对应的第四时间段。所述第一时间段和所述第二时间段相对于彼此偏移第一偏移时间。另外，生成所述能力信息信号包括从多个时间段中选择所述第三时间段和所述第四时间段，所述多个时间段相对于彼此偏移至少一个第二偏移时间，该第二偏移时间大于所述第一偏移时间。
上文联系图18a至18g描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括被配置为生成所述数据信号的处理电路，以及被配置为输出所述数据信号的输出接口电路。在第一操作模式中，所述处理电路被配置为将所述数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。在第二操作模式中，所述处理电路被配置为利用脉冲幅度调制基于所述第一数据和所述第二数据生成所述数据信号。
示例2是如示例1所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为利用具有两个可能信号电平的脉冲幅度调制生成所述数据信号。
示例3是如示例1或示例2所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为利用非归零脉冲幅度调制生成所述数据信号。
示例4是如示例1至3中任一项所述的装置，其中，在所述第二操作模式中，所述处理电路还被配置为生成时钟信号，并且其中所述输出接口电路被配置为同时输出所述时钟信号和所述数据信号。
示例5是如示例1至4中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例6是如示例1至5中任一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例7是如示例1至6中任一项所述的装置，其中，在所述第一操作模式中，所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例8是如示例1至7中任一项所述的装置，其中所述处理电路包括被配置为生成所述数据信号的数字到时间转换器。
示例9是如示例1至8中任一项所述的装置，其中，在所述第二操作模式中，所述数字到时间转换器被配置为通过对输入振荡信号进行分频来生成所述数据信号。
示例10是如示例1至9中任一项所述的装置，还包括被配置为基于接收到的控制信号控制所述处理电路在所述第二操作模式中操作的控制电路。
示例11是一种用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为在第一操作模式中确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为在所述第一操作模式中基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。在第二操作模式中，所述处理电路被配置为在多个相继的时间实例确定所述数据信号的信号电平的序列。另外，在所述第二操作模式中，所述解调电路被配置为基于所述信号电平的序列来确定所述第一数据和所述第二数据。
示例12是如示例11所述的装置，其中所述多个相继时间实例相对于彼此偏移恒定的偏移时间。
示例13是如示例11或示例12所述的装置，其中，所述多个相继时间实例是基于时钟信号的。
示例14是如示例13所述的装置，其中，在所述第二操作模式中，所述处理电路被配置为同时从发送器接收所述时钟信号和所述数据信号。
示例15是如示例13所述的装置，还包括被配置为基于所述数据信号生成所述时钟信号的时钟恢复电路。
示例16是如示例15所述的装置，其中所述时钟恢复电路是锁相环。
示例17是如示例10至16中任一项所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例18是如示例11至17中任一项所述的装置，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例19是如示例11至18中任一项所述的装置，其中所述处理电路包括时间到数字转换器，该时间到数字转换器被配置为确定所述数据信号中的所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘的序列。
示例20是如示例11至19中任一项所述的装置，其中，在所述第一操作模式中，所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例21是如示例11至20中任一项所述的装置，还包括被配置为基于接收到的控制信号控制所述处理电路和所述解调电路在所述第二操作模式中操作的控制电路。
示例22是一种用于生成数据信号的方法。所述方法包括在第一操作模式中将所述数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。另外，所述方法包括在第二操作模式中利用脉冲幅度调制基于所述第一数据和所述第二数据生成所述数据信号。所述方法还包括输出所述数据信号。
示例23是如示例22所述的方法，其中，在所述第二操作模式中，生成所述数据信号包括利用具有两个可能信号电平的脉冲幅度调制生成所述数据信号。
示例24是如示例22或示例23所述的装置，其中，在所述第二操作模式中，生成所述数据信号包括利用非归零脉冲幅度调制生成所述数据信号。
示例25是如示例22至24中任一项所述的方法，其中所述方法还包括：
在所述第二操作模式中生成时钟信号，并且同时输出所述时钟信号和所述数据信号。
示例26是如示例22至25中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例27是如示例22至26中任一项所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例28是如示例22至27中任一项所述的方法，其中，在所述第一操作模式中，所述方法还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例29是一种用于对数据信号进行解码的方法。所述方法包括在第一操作模式中确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括在所述第一操作模式中基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述方法还包括在第二操作模式中在多个相继的时间实例处确定所述数据信号的信号电平的序列。另外，所述方法包括在所述第二操作模式中基于所述信号电平的序列确定所述第一数据和所述第二数据。
示例30是如示例29所述的方法，其中所述多个相继时间实例相对于彼此偏移恒定的偏移时间。
示例31是如示例29或示例30所述的方法，其中，所述多个相继时间实例是基于时钟信号的。
示例32是如示例31所述的方法，其中所述方法还包括在所述第二操作模式中从发送器同时接收所述时钟信号和所述数据信号。
示例33是如示例31所述的方法，其中所述所述方法还包括基于所述数据信号生成所述时钟信号。
示例34是如示例29至33中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例35是如示例29至34中任一项所述的方法，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例36是如示例29至35中任一项所述的方法，其中所述方法还包括：
在所述第二操作模式中接收第二数据信号，该第二数据信号相对于所述数据信号是反相的，并且还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
上文联系图19描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括被配置为至少在第一操作模式中生成所述数据信号的处理电路，和被配置为监视所述装置的电路的稳定性的监视电路。当从其中所述装置的电路的至少一部分被解除激活的第二操作模式改变到所述第一操作模式时，所述处理电路被配置为最初基于第一量的各个数据部分调整所述数据信号的先后信号边缘之间的时间段，直到所述监视电路确定所述装置的电路稳定操作为止。另外，所述处理电路被配置为在所述监视电路确定所述装置的电路稳定操作之后基于更大的第二量的各个数据部分来调整所述数据信号的先后信号边缘之间的时间段。
示例2是如示例1所述的装置，其中所述处理电路被配置为将所述数据信号的先后信号边缘之间的时间段调整到第一多个时间段中的时间段，直到所述监视电路确定所述装置的电路稳定操作为止，其中所述第一多个时间段相对于彼此偏移第一偏移时间。另外，所述处理电路被配置为在所述监视电路确定所述装置的电路稳定操作之后将所述数据信号的先后信号边缘之间的时间段调整到第二多个时间段中的时间段，其中所述第二多个时间段相对于彼此偏移第二偏移时间，该第二偏移时间小于所述第一偏移时间。
示例3是如示例2所述的装置，其中所述第一偏移时间是所述第二偏移时间的至少三倍。
示例4是如示例2或示例3所述的装置，其中所述第一多个时间段比所述第二多个时间段包括更少的时间段。
示例5是如示例2至4中任一项所述的装置，其中所述第二多个时间段包括至少六个时间段。
示例6是如示例1至5中任一项所述的装置，其中所述装置还包括被配置为生成振荡信号的锁相环，其中所述处理电路被配置为利用所述振荡信号生成所述数据信号，其中所述锁相环在从所述第二操作模式改变到所述第一操作模式时被激活，并且其中所述监视电路被配置为只在所述锁相环被锁定的情况下确定所述装置的电路稳定操作。
示例7是如示例1至6中任一项所述的装置，其中所述第二操作模式是功率节省模式。
示例8是如示例1至7中任一项所述的装置，其中，在所述监视电路确定所述装置的电路稳定之后，所述处理电路被配置为将所述数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于第二量的第一数据部分，并且其中所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于第二量的第二数据部分。
示例9是如示例8所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例10是如示例8或示例9所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例11是如示例1至10中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例12是如示例1至11中任一项所述的装置，其中所述处理电路包括被配置为生成所述数据信号的数字到时间转换器。
示例13是一种用于生成数据信号的装置。所述用于生成数据信号的装置包括被配置为至少在第一操作模式中生成所述数据信号的处理电路，和被配置为监视所述装置的电路的稳定性的监视电路。当从其中所述装置的电路的至少一部分被解除激活的第二操作模式改变到所述第一操作模式时，所述处理电路被配置为最初基于要发送的数据将所述数据信号的先后信号边缘之间的时间段调整到第一多个时间段中的时间段，直到所述监视电路确定所述装置的电路稳定操作为止，其中所述第一多个时间段相对于彼此偏移第一偏移时间。另外，所述处理电路被配置为在所述监视电路确定所述装置的电路稳定操作之后基于要发送的数据将所述数据信号的先后信号边缘之间的时间段调整到第二多个时间段中的时间段，其中所述第二多个时间段相对于彼此偏移第二偏移时间，该第二偏移时间小于所述第一偏移时间。
示例14是如示例13所述的装置，其中所述第一偏移时间是所述第二偏移时间的至少三倍。
示例15是如示例13或示例14所述的装置，其中所述第一多个时间段比所述第二多个时间段包括更少的时间段。
示例16是如示例13至15中任一项所述的装置，其中所述第二多个时间段包括至少六个时间段。
示例17是如示例13至16中任一项所述的装置，其中所述装置还包括被配置为生成振荡信号的锁相环，其中所述处理电路被配置为利用所述振荡信号生成所述数据信号，其中所述锁相环在从所述第二操作模式改变到所述第一操作模式时被激活，并且其中所述监视电路被配置为如果所述锁相环被锁定则确定所述装置的电路稳定操作。
示例18是如示例13至17中任一项所述的装置，其中所述第二操作模式是功率节省模式。
示例19是如示例13至18中任一项所述的装置，其中，在所述监视电路确定所述装置的电路稳定之后，所述处理电路被配置为将所述数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于要发送的第一数据，其中所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于要发送的第二数据。
示例20是如示例19所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例21是如示例19或示例20所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例22是如示例13至21中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例23是如示例13至22中任一项所述的装置，其中所述处理电路包括被配置为生成所述数据信号的数字到时间转换器。
上文联系图20a至20f描述的示例可被总结如下：
示例1是一种用于调节由低压差稳压器为电子设备生成的供给信号的装置。所述用于调节供给信号的装置包括被配置为耦合在所述低压差稳压器和所述电子设备之间的输出电容器，基中所述输出电容器被配置为接收所述供给信号。另外，所述用于调节供给信号的装置包括开关电路，该开关电路被配置为如果控制信号指示出所述电子设备从第一操作模式转变到第二操作模式则选择性地将电荷源耦合到所述输出电容器。
示例2是如示例1所述的装置，其中所述电荷源是带电电容器，并且其中所述开关电路被配置为在所述低压差稳压器和所述输出电容器之间切换所述带电电容器的电极。
示例3是如示例2所述的装置，其中所述开关电路被配置为以预定的切换频率在所述低压差稳压器和所述输出电容器之间切换所述电极，其中所述切换频率被选择成使得预定量的电荷在预定的时间间隔内被传送到所述输出电容器。
示例4是如示例1所述的装置，其中所述开关电路被配置为选择性地将所述电荷源耦合到所述输出电容器，直到所述输出电容器的电极上的电压处于预定值为止。
示例5是如示例4所述的装置，还包括比较器电路，该比较器电路被配置为基于所述输出电容器的电极上的电压的当前值与所述预定值的比较来生成比较信号，其中所述开关电路被配置为基于所述比较信号来选择性地将所述电荷源耦合到所述输出电容器。
示例6是如示例1所述的装置，其中所述开关电路被配置为在预定的时间间隔中选择性地将所述电荷源耦合到所述输出电容器，其中所述时间间隔被选择成使得预定量的电荷被传送到所述输出电容器。
示例7是如示例4至6中任一项所述的装置，其中所述电荷源是带电电容器。
示例8是如任一在前示例所述的装置，其中所述开关电路被配置为将所述电荷源并联耦合到所述输出电容器。
示例9是一种通信装置。所述通信装置包括用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的输出接口电路。所述通信装置还包括被配置为为所述用于生成数据信号的装置生成供给信号的低压差稳压器，以及根据示例1至8中任一项所述的用于调节所述供给信号的装置。
示例10是如示例9所述的通信装置，基中所述处理电路被配置为在所述第一操作模式中以第一数据速率生成所述数据信号并且在所述第二操作模式中以更高的第二数据速率生成所述数据信号。
示例11是如示例9所述的通信装置，其中所述第一操作模式是所述用于生成数据信号的装置的空闲模式，并且其中所述第二操作模式是所述用于生成数据信号的装置的完全运作模式。
示例12是如示例9所述的通信装置，其中所述第一操作模式是所述用于生成数据信号的装置的断电模式和低功率模式之一，并且其中所述第二操作模式是所述用于生成数据信号的装置的空闲模式和完全运作模式之一。
示例13是如示例9至12中任一项所述的通信装置，其中所述处理电路是数字到时间转换器。
示例14是如示例9至13中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例15是如示例9至14中任一项所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例16是一种通信装置。所述通信装置包括用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述通信装置还包括低压差稳压器，该低压差稳压器被配置为为所述用于对数据信号进行解码的装置生成供给信号，以及根据示例1至8中任一项所述的用于调节所述供给信号的装置。
示例17是如示例16所述的通信装置，其中所述第一操作模式是所述用于对数据信号进行解码的装置的空闲模式，并且其中所述第二操作模式是所述用于对数据信号进行解码的装置的完全运作模式。
示例18是如示例16所述的通信装置，其中所述第一操作模式是所述用于对数据信号进行解码的装置的断电模式和低功率模式之一，并且其中所述第二操作模式是所述用于对数据信号进行解码的装置的空闲模式和完全运作模式之一。
示例19是如示例16至18中任一项所述的通信装置，其中所述处理电路是时间到数字转换器。
示例20是如示例16至19中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例21是如示例16至20中任一项所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例22是一种用于调节由低压差稳压器为电子设备生成的供给信号的方法。所述方法包括由耦合在所述低压差稳压器和所述电子设备之间的输出电容器接收所述供给信号，并且如果控制信号指示出所述电子设备从第一操作模式转变到第二操作模式则选择性地将电荷源耦合到所述输出电容器。
示例23是如示例22所述的方法，其中所述电荷源是带电电容器，并且其中选择性地将所述电荷源耦合到所述输出电容器包括在所述低压差稳压器和所述输出电容器之间切换所述带电电容器的电极。
示例24是如示例23所述的方法，其中在所述低压差稳压器和所述输出电容器之间切换所述带电电容器的电极包括以预定的切换频率在所述低压差稳压器和所述输出电容器之间切换所述带电电容器的电极，其中所述切换频率被选择成使得预定量的电荷在预定时间间隔内被传送到所述输出电容器。
示例25是如示例22所述的方法，其中选择性地将所述电荷源耦合到所述输出电容器包括选择性地将所述电荷源耦合到所述输出电容器，直到所述输出电容器的电极上的电压处于预定值为止。
示例26是如示例22所述的方法，还包括基于所述输出电容器的电极上的电压的当前值与所述预定值的比较来生成比较信号，其中选择性地将所述电荷源耦合到所述输出电容器是基于所述比较信号的。
示例27是如示例22所述的方法，其中选择性地将所述电荷源耦合到所述输出电容器包括在预定的时间间隔中选择性地将所述电荷源耦合到所述输出电容器，其中所述预定的时间间隔被选择成使得预定量的电荷被传送到所述输出电容器。
示例28是如示例25至27中任一项所述的方法，其中所述电荷源是带电电容器。
示例29是如示例22至28中任一项所述的方法，其中选择性地将所述电荷源耦合到所述输出电容器包括将所述电荷源并联耦合到所述输出电容器。
上文联系图21描述的示例可被总结如下：
示例1是一种发送器。所述发送器包括被配置为生成要发送的数据信号的处理电路。另外，所述发送器包括输出接口电路，该输出接口电路被配置为耦合到地并且耦合到传输链路以将所述发送器DC耦合到接收器，该接收器耦合到供给电压，其中所述输出接口电路还被配置为通过基于所述数据信号对从所述接收器经由所述传输链路流到所述发送器的DC电流进行调制来将所述数据信号输出到所述接收器。
示例2是如示例1所述的发送器，其中所述输出接口电路包括被配置为在控制端子处接收所述数据信号的第一晶体管，其中所述第一晶体管的第一端子被配置为耦合到所述传输链路，并且其中所述第一晶体管的第二端子耦合到地。
示例3是如示例1或示例2所述的发送器，其中所述输出接口电路还被配置为将与所述数据信号有关的信号电容性地耦合到所述传输链路。
示例4是如示例3所述的发送器，其中所述输出接口电路包括被配置为将所述数据信号反相并且输出反相数据信号作为与所述数据信号有关的信号的反相器电路，以及被配置为将所述反相数据信号电容性地耦合到所述传输链路的电容器。
示例5是如示例4所述的发送器，其中所述输出接口电路包括耦合在所述电容器和所述传输链路之间的电阻器。
示例6是如示例1至5中任一项所述的发送器，其中所述输出接口电路被配置为通过将所述接收器与地解除耦合来将所述接收器断电。
示例7是如示例6所述的发送器，其中所述输出接口电路被配置为通过将所述接收器重耦合到地来将所述接收器加电。
示例8是如示例6或示例7所述的发送器，其中所述输出接口电路被配置为通过将所述第一晶体管驱动到非导通状态来将所述接收器断电。
示例9是如示例8所述的发送器，其中所述输出接口还被配置为将耦合在所述第一晶体管和地之间的偏置电流源解除激活。
示例10是如示例1至9中任一项所述的发送器，其中所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
示例11是如示例10所述的发送器，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例12是如示例10或示例11所述的发送器，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例13是如示例10至12中任一项所述的发送器，其中所述第一数据是要根据数据通信协议发送的第一数据符号并且所述第二数据是要根据数据通信协议发送的第二数据符号。
示例14是如示例1至13中任一项所述的发送器，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。另外，所述输出接口电路被配置为通过基于所述第二数据信号对从所述接收器经由所述传输链路流到所述发送器的第二DC电流进行调制来将所述第二数据信号输出到所述接收器。
示例15是一种通信系统，包括根据示例1至14中任一项所述发送器和耦合到供给电压的接收器，其中所述发送器和所述接收器经由传输链路DC耦合。
示例16是如示例15所述的通信系统，其中所述发送器耦合在所述接收器和地之间。
示例17是如示例15或示例16所述的通信系统，其中所述接收器包括输入接口电路，其中所述输入接口电路包括耦合在所述传输链路和所述供给电压之间的共栅放大器。
示例18是如示例17所述的通信系统，其中所述输入接口电路还包括第二晶体管，其中所述第二晶体管的第一端子耦合到所述供给信号，其中所述第二晶体管的第二端子耦合到所述共栅放大器，并且其中所述第二晶体管的控制端子电容性地耦合到所述传输链路。
示例19是如示例18所述的通信系统，其中所述第一晶体管和所述第二晶体管展现不同的导通性。
示例20是如示例18或示例19所述的通信系统，其中电阻器耦合在所述第二晶体管的控制端子和第二端子之间。
示例21是如示例18至20中任一项所述的通信系统，其中所述输入接口电路还包括耦合在所述共栅放大器和所述第二晶体管之间的节点，其中所述节点被配置为提供接收信号。
示例22是如示例21所述的通信系统，其中所述接收器还包括处理电路，该处理电路被配置为确定所述接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述接收器还包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第三数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第四数据。
示例23是如示例15至22中任一项所述的通信系统，其中所述接收器被实现在第一半导体晶片上，并且其中所述发送器被实现在第二半导体晶片上。
示例24是如示例23所述的通信系统，其中所述第一半导体晶片的第一供给电压域不同于所述第二半导体晶片的第二供给电压域。
示例25是如示例24所述的通信系统，其中在所述第一电压供给域中使用的第一供给电压高于在所述第二电压供给域中使用的第二供给电压。
上文联系图22a至22e描述的示例可被总结如下：
示例1是一种电流模式逻辑CML到互补金属氧化物半导体CMOS逻辑转换电路。所述CML到CMOS逻辑转换电路包括CML电路，该CML电路被配置为基于CML输入信号的差分对生成CML输出信号的差分对，其中所述CML电路包括并联耦合在地节点和提供供给电压的节点之间的一对晶体管，并且其中所述一对晶体管的每一者被配置为在其各自的控制端子处接收所述CML输入信号的差分对之一。另外，所述CML到CMOS逻辑转换电路包括反相器电路，该反相器电路被配置为基于所述CML输出信号的差分对生成CMOS信号的差分对，还包括偏置电路，该偏置电路被配置为基于所述CML输出信号的差分对的共模信号分量与指示所述反相器电路的阈值电压的信号的比较来调整所述供给电压。
示例2是如示例1所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和所述提供供给电压的节点之间的一对输出节点，其中所述一对输出节点被配置为提供所述CML输出信号的差分对。
示例3是如示例1或示例2所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和所述提供供给电压的节点之间的一对电阻器。
示例4是如示例1至4中任一项所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和地节点之间的偏置电流源。
示例5是如示例4所述的CML到CMOS逻辑转换电路，其中所述偏置电流源是被配置为基于偏置信号来控制其导通性的晶体管。
示例6是如示例1至5中任一项所述的CML到CMOS逻辑转换电路，其中所述偏置电路包括运算放大器，该运算放大器被配置为基于所述共模信号分量和指示所述反相器电路的阈值电压的信号来生成控制信号，和耦合在供给电压源和所述提供供给电压的节点之间的晶体管，其中所述晶体管被配置为基于所述控制信号来调整其导通性。
示例7是如示例6所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括环路，该环路包括串联耦合的反相器和电阻器，其中所述环路的节点耦合到所述运算放大器的输入以提供指示所述反相器电路的阈值电压的信号。
示例8是如示例7所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括耦合在地和将所述环路的节点耦合到所述运算放大器的输入的信号线之间的电容器。
示例9是如示例6至8中任一项所述的CML到CMOS逻辑转换电路，还包括各自被配置为接收所述CML输出信号的差分对之一的一对电阻器，其中所述一对电阻器耦合到所述运算放大器的输入以提供所述CML输出信号的差分对的共模信号分量。
示例10是如示例6至9中任一项所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括耦合在地和将所述运算放大器耦合到所述晶体管的信号线之间的电容器。
示例11是如示例1至10中任一项所述的CML到CMOS逻辑转换电路，其中所述反相器电路包括串联耦合并且被配置为基于所述CML输出信号的差分对之一生成所述CMOS信号的差分对之一的第一对反相器，以及串联耦合并且被配置为基于所述CML输出信号的差分对的另一者生成所述CMOS信号的差分对的另一者的第二对反相器。
示例12是一种电流模式逻辑CML到互补金属氧化物半导体CMOS逻辑转换电路。所述CML到CMOS逻辑转换电路包括被配置为基于CML输入信号的差分对生成CML输出信号的差分对的CML电路，以及被配置为基于所述CML输出信号的差分对生成CMOS信号的差分对的反相器电路。另外，所述CML到CMOS逻辑转换电路包括偏置电路，该偏置电路被配置为基于所述CML输出信号的差分对的共模信号分量与指示所述反相器电路的阈值电压的信号的比较来调整对所述反相器电路的供给电压。
示例13是如示例12所述的CML到CMOS逻辑转换电路，其中所述CML电路包括并联耦合在地节点和为所述CML电路提供恒定供给电压的节点之间的一对晶体管，并且其中所述一对晶体管的每一者被配置为在其各自的控制端子处接收所述CML输入信号的差分对之一。
示例14是如示例13所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和为所述CML电路提供恒定供给电压的节点之间的一对输出节点，其中所述一对输出节点被配置为提供所述CML输出信号的差分对。
示例15是如示例13或示例14所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和为所述CML电路提供恒定供给电压的节点之间的一对电阻器。
示例16是如示例11至15中任一项所述的CML到CMOS逻辑转换电路，其中所述CML电路还包括耦合在所述一对晶体管和地节点之间的偏置电流源。
示例17是如示例16所述的CML到CMOS逻辑转换电路，其中所述偏置电流源是被配置为基于偏置信号来控制其导通性的晶体管。
示例18是如示例12至17中任一项所述的CML到CMOS逻辑转换电路，其中所述偏置电路包括被配置为基于所述共模信号分量和指示所述反相器电路的阈值电压的信号来生成控制信号的运算放大器，和耦合在供给电压源和所述反相器电路之间的晶体管，其中所述晶体管被配置为基于所述控制信号来调整其导通性。
示例19是如示例18所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括环路，该环路包括串联耦合的反相器和电阻器，其中所述环路的节点耦合到所述运算放大器的输入以提供指示所述反相器电路的阈值电压的信号。
示例20是如示例19所述的CML到CMOS逻辑转换电路，其中所述反相器包括被配置为接收对所述反相器电路的供给电压的电源输入端子。
示例21是如示例19或示例20所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括耦合在地和将所述环路的节点耦合到所述运算放大器的输入的信号线之间的电容器。
示例22是如示例18至21中任一项所述的CML到CMOS逻辑转换电路，还包括各自被配置为接收所述CML输出信号的差分对之一的一对电阻器，其中所述一对电阻器耦合到所述运算放大器的输入以提供所述CML输出信号的差分对的共模信号分量。
示例23是如示例18至22中任一项所述的CML到CMOS逻辑转换电路，其中所述偏置电路还包括耦合在地和将所述运算放大器耦合到所述晶体管的信号线之间的电容器。
示例24是如示例12至23中任一项所述的CML到CMOS逻辑转换电路，其中所述反相器电路包括串联耦合并且被配置为基于所述CML输出信号的差分对之一生成所述CMOS信号的差分对之一的第一对反相器，以及串联耦合并且被配置为基于所述CML输出信号的差分对的另一者生成所述CMOS信号的差分对的另一者的第二对反相器。
示例25是如示例24所述的CML到CMOS逻辑转换电路，其中所述第一对反相器和所述第二对反相器的每一者包括被配置为接收对所述反相器电路的供给电压的各个电源输入端子。
示例26是一种通信装置，包括根据示例1至25中任一项所述的电流模式逻辑CML到互补金属氧化物半导体CMOS逻辑转换电路，以及被配置为基于从传输链路接收的数据信号的差分对生成所述CML输入信号的差分对的接收器电路。所述通信装置还包括用于对所述CMOS信号的差分对解码的装置。所述用于对CMOS信号的差分对解码的装置包括处理电路，该处理电路被配置为确定所述CMOS信号的差分对中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对CMOS信号的差分对解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
示例27是如示例26所述的通信系统，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例28是如示例27或示例28所述的通信系统，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例29是如示例27至28中任一项所述的通信系统，其中所述处理电路是时间到数字转换器。
上文联系图23a至23e描述的示例可被总结如下：
示例1是一种数字到时间转换器。所述数字到时间转换器包括被配置为接收第一信号和第二信号作为输入的多个插补单元，其中所述多个插补单元的至少一者被配置为基于控制字提供所述第一信号和所述第二信号的至少一者作为单元输出信号。另外，所述数字到时间转换器包括输出节点，该输出节点耦合到所述多个插补单元并且被配置为将所述多个插补单元的单元输出信号组合到输出信号。所述第一信号和所述第二信号是基于所述输出信号的。
示例2是如示例1所述的数字到时间转换器，还包括被配置为接收所述输出信号并且将反相的输出信号作为第一信号提供给所述多个插补单元的第一反相器电路，被配置为延迟所述输出信号的延迟电路，以及被配置为接收延迟的输出信号并且将反相的延迟输出信号作为第二信号提供给所述多个插补单元的第二反相器电路。
示例3是如示例1所述的数字到时间转换器，还包括被配置为基于所述输出信号和重置信号生成所述第一信号的第一与非门，被配置为延迟所述输出信号的延迟电路，以及被配置为基于延迟的输出信号和所述重置信号生成所述第二信号的第二与非门。
示例4是一种数字到时间转换器。该数字到时间转换器包括被配置为迭代地延迟输入信号以生成多个延迟的输入信号的延迟电路，以及耦合到所述延迟电路并且被配置为基于控制字输出所述多个延迟的输入信号之一作为输出信号的复用器。所述输入信号是基于所述输出信号的。
示例5是如示例4所述的数字到时间转换器，还包括被配置为接收所述输出信号并且将反相的插补信号作为输入信号提供给所述延迟电路的反相器电路。
示例6是一种数字到时间转换器。所述数字到时间转换器包括被配置为接收第一信号和第二信号作为输入的第一多个插补单元，其中所述第一多个插补单元的至少一者被配置为基于控制字提供所述第一信号和所述第二信号的至少一者作为单元输出信号。另外，所述数字到时间转换器包括第一节点，该第一节点耦合到所述第一多个插补单元并且被配置为将所述第一多个插补单元的单元输出信号组合到第一插补信号。所述数字到时间转换器还包括被配置为接收第三信号和第四信号作为输入的第二多个插补单元，其中所述第二多个插补单元的至少一者被配置为基于所述控制字提供所述第三信号和所述第四信号的至少一者作为单元输出信号。所述数字到时间转换器包括第二节点，该第二节点耦合到所述第二多个插补单元并且被配置为将所述第二多个插补单元的单元输出信号组合到第二插补信号。所述第一信号和所述第二信号是基于所述第二插补信号的，其中所述第三信号和所述第四信号是基于所述第一插补信号的。
示例7是如示例6所述的数字到时间转换器，还包括被配置为将所述第一插补信号和所述第二插补信号组合到输出信号的逻辑电路。
示例8是如示例7所述的数字到时间转换器，其中所述逻辑电路是异或门。
示例9是如示例6至8中任一项所述的数字到时间转换器，还包括被配置为接收所述第二插补信号并且将反相的第二插补信号作为第一信号提供给所述第一多个插补单元的第一反相器电路。所述数字到时间转换器还包括被配置为延迟所述第二插补信号的第一延迟电路，以及被配置为接收延迟的第二插补信号并且将反相的延迟第二插补信号作为第二信号提供给所述第一多个插补单元的第二反相器电路。
示例10是如示例9所述的数字到时间转换器，还包括被配置为接收所述第一插补信号并且将反相的第一插补信号作为第三信号提供给所述第二多个插补单元的第三反相器电路。所述数字到时间转换器还包括被配置为延迟所述第一插补信号的第二延迟电路，以及被配置为接收延迟的第一插补信号并且将反相的延迟第一插补信号作为第四信号提供给所述第二多个插补单元的第四反相器电路。
示例11是如示例6至8中任一项所述的数字到时间转换器，还包括被配置为基于所述第二插补信号和重置信号生成所述第一信号的第一与非门，被配置为延迟所述第二插补信号的第一延迟电路，以及被配置为基于延迟的第二插补信号和所述重置信号生成所述第二信号的第二与非门。
示例12是如示例11所述的数字到时间转换器，还包括被配置为基于所述第一插补信号和所述重置信号生成所述第三信号的第三与非门，被配置为延迟所述第一插补信号的第二延迟电路，以及被配置为基于延迟的第一插补信号和所述重置信号生成所述第四信号的第四与非门。
示例13是一种用于生成数据信号的装置，包括根据示例1至12中任一项所述的数字到时间转换器。所述数字到时间转换器被配置为生成所述数据信号作为所述输出信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。所述用于生成数据信号的装置还包括被配置为输出所述数据信号的输出接口电路。
示例14是如示例13所述的装置，其中所述控制字是基于所述第一数据和所述第二数据的。
示例15是如示例13或示例14所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例16是如示例13至15中任一项所述的装置，其中所述第一时间段和所述第四时间段的总和低于10-7s。
示例17是如示例13至16中任一项所述的装置，还包括被配置为生成第二数据信号的第二数字到时间转换器，所述第二数据信号相对于所述数据信号是反相的。
示例18是如示例13至16中任一项所述的装置，其中所述数字到时间转换器还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例19是如示例13至18中任一项所述的装置，其中所述第一数据是要根据数据通信协议发送的第一数据符号并且所述第二数据是要根据数据通信协议发送的第二数据符号。
上文联系图24a至24b描述的示例可被总结如下：
示例1是一种数字到时间转换器，用于根据通信协议生成数据信号，所述通信协议定义用于编码数据的所述数据信号的先后信号边缘之间的多个可能时间段，其中所述多个可能时间段相对于彼此偏移偏移时间。所述数字到时间转换器包括被配置为接收振荡信号的输入电路，以及被配置为基于所述振荡信号生成所述数据信号的信号生成电路，其中所述信号生成电路能够在所述数据信号中在相对于所述振荡信号中的振荡周期的信号边缘在时间上偏移所述偏移时间的整数倍的位置生成信号边缘。
示例2是如示例1所述的数字到时间转换器，其中所述信号生成电路被配置为基于控制字在所述数据信号中生成所述信号边缘，其中所述数字到时间转换器还包括被配置为基于要根据所述通信协议发送的数据生成所述控制字的控制电路，并且其中所述控制电路能够生成如下控制字：这些控制字使得所述信号生成电路在所述数据信号中在相对于所述振荡信号中的振荡周期的信号边缘在时间上偏移所述偏移时间的整数倍的位置生成信号边缘。
示例3是如示例2所述的数字到时间转换器，其中所述控制电路能够生成的可能控制字的数目不是二的倍数。
示例4是如示例2或示例3所述的数字到时间转换器，其中所述控制电路能够生成的可能控制字的数目小于所述多个可能时间段的数目。
示例5是如示例1至4中任一项所述的数字到时间转换器，其中所述通信协议中定义的所述多个可能时间段的数目大于所述振荡信号的振荡周期与所述偏移时间的比率。
示例6是如示例1至5中任一项所述的数字到时间转换器，其中所述偏移时间是所述振荡信号的振荡周期的整数分之一。
示例7是如示例1至6中任一项所述的数字到时间转换器，其中所述整数倍的最大值等于所述振荡信号的振荡周期与所述偏移时间的比率。
示例8是如示例1至7中任一项所述的数字到时间转换器，其中所述信号生成电路被配置为将所述数据信号生成为包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于要根据所述通信协议发送的第一数据，并且其中所述第二信号边缘和所述第三信号边缘之间的第二时间段对应于要根据所述通信协议发送的第二数据。
示例9是如示例8所述的数字到时间转换器，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例10是如示例8或示例9所述的数字到时间转换器，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例11是如示例1至10中任一项所述的数字到时间转换器，其中所述数字到时间转换器还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
上文联系图25a至25k描述的示例可被总结如下：
示例1是一种用于调节从电压源经由供给线提供给电子设备的供给电压的装置。所述用于调节供给电压的装置包括被配置为耦合到所述供给线的节点，以及耦合到所述节点的调制电路，其中所述调制电路被配置为基于关于被所述电子设备处理的数据的信息来调制所述供给电压。
示例2是如示例1所述的装置，其中所述调制电路包括被配置为基于关于被所述电子设备处理的数据的信息生成控制信号的控制电路，以及被配置为基于所述控制信号选择性地将带电电容性元件耦合到所述供给线的开关电路。
示例3是如示例2所述的装置，其中所述控制电路还被配置为基于关于被所述电子设备处理的数据与所述供给电压的预期变动和所述电子设备的电流消耗的预期变动之一之间的依从性的信息来生成所述控制信号。
示例4是如示例3所述的装置，其中被所述电子设备处理的数据包括至少一个数据符号，并且其中关于被所述电子设备处理的数据与所述供给电压的预期变动和所述电子设备的预期电流消耗的变动之一之间的依从性的信息包括关于所述电子设备在处理所述数据符号时的预期电流消耗的信息，或者关于在所述电子设备处理所述数据符号时的所述供给电压的预期变动的信息。
示例5是如示例2至4中任一项所述的装置，其中所述带电电容性元件被充电到不同于所述供给电压的标称值的电压。
示例6是如示例2至5中任一项所述的装置，其中所述电容性元件包括多个电容器。
示例7是如示例6所述的装置，其中所述多个电容器中的第一者包括第一电容，并且其中所述多个电容器中的第二者包括第二电容。
示例8是如示例6或示例7所述的装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个耦合到所述供给线。
示例9是如示例8所述的装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个并联或串联耦合。
示例10是如示例2至9中任一项所述的装置，其中所述开关电路和所述电容性元件是数字到模拟转换器的一部分。
示例11是如任一在前示例所述的装置，其中所述电压源是低压差稳压器或者DC到DC转换器。
示例12是一种通信装置。所述通信装置包括用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成数据信号，该数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。另外，所述用于生成数据信号的装置包括被配置为输出所述数据信号的接口电路。所述通信装置还包括用于调节从电压源经由供给线提供给所述处理电路的供给电压的装置。所述用于调节供给电压的装置包括被配置为耦合到所述供给线的节点，以及耦合到所述节点的调制电路，其中所述调制电路被配置为基于关于所述第一数据和所述第二数据的信息来调制所述供给电压。
示例13是如示例12所述的通信装置，其中所述调制电路包括被配置为基于关于所述第一数据和所述第二数据的信息生成控制信号的控制电路，以及被配置为基于所述控制信号选择性地将带电电容性元件耦合到所述供给线的开关电路。
示例14是如示例13所述的通信装置，其中所述控制电路还被配置为基于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息来生成所述控制信号。
示例15是如示例14所述的通信装置，其中所述第一数据是要根据通信协议发送的第一数据符号并且所述第二数据是要根据通信协议发送的第二数据符号，并且其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息包括关于在所述处理电路处理所述第一数据符号时所述处理电路的电流消耗的预期变动的信息，或者关于在所述处理电路处理所述第一数据符号时所述供给电压的预期变动的信息。
示例16是如示例14或示例15所述的通信装置，其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息是基于工厂校准的。
示例17是如示例14至16中任一项所述的通信装置，其中所述控制电路被配置为基于由所述接口电路从所述数据信号的接收者接收到的校准信息来更新关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例18是如示例17所述的通信装置，其中所述校准信息是基于所述数据信号中的测量到的抖动的。
示例19是如示例13至18中任一项所述的通信装置，其中所述带电电容性元件被充电到不同于所述供给电压的标称值的电压。
示例20是如示例13至19中任一项所述的通信装置，其中所述电容性元件包括多个电容器。
示例21是如示例20所述的通信装置，其中所述多个电容器中的第一者包括第一电容，并且其中所述多个电容器中的第二者包括第二电容。
示例22是如示例20或示例21所述的通信装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个耦合到所述供给线。
示例23是如示例22所述的通信装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个并联或串联耦合。
示例24是如示例13至23中任一项所述的通信装置，其中所述开关电路和所述电容性元件是数字到模拟转换器的一部分。
示例25是如示例12至24中任一项所述的通信装置，其中所述电压源是低压差稳压器或者DC到DC转换器。
示例26是如示例12至25中任一项所述的通信装置，其中所述处理电路是数字到时间转换器。
示例27是如示例12至26中任一项所述的通信装置，其中所述调制电路被配置为基于关于要发送的第三数据的信息调制所述供给电压，其中所述第三数据在所述第一数据之前。
示例28是如示例12至27中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例29是如示例12至28中任一项所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例30是如示例12至29中任一项所述的通信装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例31是一种通信装置。所述通信装置包括用于对数据信号进行解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述通信装置还包括用于调节从电压源经由供给线提供给所述处理电路的供给电压的装置。所述用于调节供给电压的装置包括被配置为耦合到所述供给线的节点，以及耦合到所述节点的调制电路，其中所述调制电路被配置为响应于所述处理电路对所述第二信号边缘的确定而调制所述供给电压。
示例32是如示例31所述的通信装置，其中所述调制电路还被配置为基于关于所述第一数据的信息来调制所述供给电压。
示例33是如示例31所述的通信装置，其中所述调制电路还被配置为独立于关于所述第一数据的信息地调制所述供给电压。
示例34是如示例31至33中任一项所述的通信装置，其中所述调制电路包括响应于所述处理电路对所述第二信号边缘的确定而生成控制信号的控制电路，以及被配置为基于所述控制信号选择性地将带电电容性元件耦合到所述供给线的开关电路。
示例35是如示例34所述的通信装置，其中所述控制电路还被配置为独立于关于所述第一数据的信息地生成所述控制信号。
示例36是如示例34所述的通信装置，其中所述控制电路还被配置为基于关于所述第一数据的信息来生成所述控制信号。
示例37是如示例36所述的通信装置，其中所述控制电路还被配置为基于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息来生成所述控制信号。
示例38是如示例37所述的通信装置，其中所述第一数据是根据通信协议发送的第一数据符号并且所述第二数据是根据通信协议发送的第二数据符号，并且其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息包括关于在所述处理电路处理所述第一数据符号时所述处理电路的预期电流消耗的信息，或者关于在所述处理电路处理所述第一数据符号时所述供给电压的预期变动的信息。
示例39是如示例37或示例38所述的通信装置，其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息是基于工厂校准的并且被存储在存储器内。
示例40是如示例37至39中任一项所述的通信装置，其中所述控制电路被配置为基于由所述用于对数据信号进行解码的装置从所述数据信号得出的校准信息来更新关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例41是如示例40所述的通信装置，其中所述校准信息是基于所述数据信号中的测量到的抖动的。
示例42是如示例34至41中任一项所述的通信装置，其中所述带电电容性元件被充电到不同于所述供给电压的标称值的电压。
示例43是如示例34至42中任一项所述的通信装置，其中所述电容性元件包括多个电容器。
示例44是如示例43所述的通信装置，其中所述多个电容器中的第一者包括第一电容，并且其中所述多个电容器中的第二者包括第二电容。
示例45是如示例43或示例44所述的通信装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个耦合到所述供给线。
示例46是如示例45所述的通信装置，其中所述开关电路被配置为基于所述控制信号选择性地将所述多个电容器中的若干个并联或串联耦合。
示例47是如示例34至46中任一项所述的通信装置，其中所述开关电路和所述电容性元件是数字到模拟转换器的一部分。
示例48是如示例31至47中任一项所述的通信装置，其中所述电压源是低压差稳压器或者DC到DC转换器。
示例49是如示例31至48中任一项所述的通信装置，其中所述处理电路是时间到数字转换器。
示例50是如示例31至49中任一项所述的通信装置，其中所述调制电路还被配置为基于关于所述数据信号中的第三数据的信息来调制所述供给电压，其中所述第三数据在所述第一数据之前。
示例51是如示例31至50中任一项所述的通信装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例52是如示例31至51中任一项所述的通信装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例53是如示例31至52中任一项所述的通信装置，其中所述处理电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例54是一种用于调节从电压源经由供给线提供给电子设备的供给电压的方法，该方法包括基于关于被所述电子设备处理的数据的信息来调制所述供给电压。
示例55是如示例54所述的方法，其中调制所述供给电压包括基于关于被所述电子设备处理的数据的信息来生成控制信号，并且利用开关电路基于所述控制信号选择性地将带电电容性元件耦合到所述供给线。
示例56是如示例55所述的方法，其中生成所述控制信号还基于关于被所述电子设备处理的数据与所述供给电压的预期变动和所述电子设备的电流消耗的预期变动之一之间的依从性的信息。
示例57是如示例56所述的方法，其中被所述电子设备处理的数据包括至少一个数据符号，并且其中关于被所述电子设备处理的数据与所述供给电压的预期变动和所述电子设备的预期电流消耗的变动之一之间的依从性的信息包括关于所述电子设备在处理所述数据符号时的预期电流消耗的信息，或者关于在所述电子设备处理所述数据符号时的所述供给电压的预期变动的信息。
示例58是一种用于通信的方法。所述方法包括利用处理电路生成数据信号。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。另外，所述方法包括基于关于所述第一数据和所述第二数据的信息来调制从电压源经由供给线提供给所述处理电路的供给电压。
示例59是如示例58所述的方法，其中调制所述供给电压包括基于关于所述第一数据和所述第二数据的信息来生成控制信号，并且利用开关电路基于所述控制信号选择性地将带电电容性元件耦合到所述供给线。
示例60是如示例59所述的方法，其中生成所述控制信号还基于关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例61是如示例60所述的方法，其中所述第一数据是要根据数据通信协议发送的第一数据符号并且所述第二数据是要根据数据通信协议发送的第二数据符号，并且其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息包括关于在所述处理电路处理所述第一数据符号时的电流消耗的预期变动的信息，或者关于在所述处理电路处理所述第一数据符号时所述供给电压的预期变动的信息。
示例62是如示例60或示例61所述的方法，其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息是基于工厂校准的。
示例63是如示例61至62中任一项所述的方法，其中所述方法还包括基于从所述数据信号的接收者接收到的校准信息来更新关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例64是如示例58至63中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例65是如示例58至64中任一项所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例66是如示例58至65中任一项所述的方法，还包括生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例67是如示例58至66中任一项所述的方法，其中调制所述供给电压还基于关于要发送的第三数据的信息，其中所述第三数据在所述第一数据之前。
示例68是一种用于通信的方法。所述方法包括利用处理电路确定数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述方法包括基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述方法还包括响应于所述处理电路对所述第二信号边缘的确定来调制供给电压，其中所述供给电压是从电压源经由供给线提供给所述处理电路的。
示例69是如示例68所述的方法，其中调制所述供给电压还基于关于所述第一数据的信息。
示例70是如示例68所述的方法，其中调制所述供给电压是独立于关于所述第一数据的信息的。
示例71是如示例68至70中任一项所述的方法，其中调制所述供给电压包括基于关于所述第一数据和所述第二数据的信息来生成控制信号，并且利用开关电路基于所述控制信号选择性地将带电电容性元件耦合到所述供给线。
示例72是如示例71所述的方法，其中生成所述控制信号是独立于关于所述第一数据的信息的。
示例73是如示例71所述的方法，其中生成所述控制信号还基于关于所述第一数据的信息。
示例74是如示例73所述的方法，其中生成所述控制信号还基于关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例75是如示例74所述的方法，其中所述第一数据是根据数据通信协议发送的第一数据符号并且所述第二数据是根据数据通信协议发送的第二数据符号，并且其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息包括关于所述处理电路在处理所述第一数据符号时的预期电流消耗的信息，或者关于在所述处理电路处理所述第一数据符号时所述供给电压的预期变动的信息。
示例76是如示例74或示例75所述的方法，其中关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息是基于工厂校准的。
示例77是如示例74至76中任一项所述的方法，还包括基于从所述数据信号得出的校准信息来更新关于所述第一数据与所述供给电压的预期变动和所述处理电路的电流消耗的预期变动之一之间的依从性的信息。
示例78是如示例68至77中任一项所述的方法，还包括基于关于所述数据信号中的第三数据的信息来调制所述供给电压，其中所述第三数据在所述第一数据之前。
示例79是如示例68至78中任一项所述的方法，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例80是如示例68至79中任一项所述的方法，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例81是如示例68至80中任一项所述的方法，还包括接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘和所述第三信号边缘。
上文联系图26a至26c描述的示例可被总结如下：
示例1是一种针对静电放电的保护电路。所述保护电路包括用于差分传输链路的第一传输线的第一输入和用于所述差分传输链路的第二传输线的第二输入。另外，所述保护电路包括用于所述第一传输线的第一输出和用于所述第二传输线的第二输出。所述保护电路还包括耦合在所述第一输入和所述第一输出之间的第一对二极管，耦合在所述第二输入和所述第二输出之间的第二对二极管。所述保护电路包括耦合在所述第一对二极管和所述第一输出之间的第一电阻性元件，以及耦合在所述第二对二极管和所述第二输出之间的第二电阻性元件，其中所述第一电阻性元件和所述第二电阻性元件向所述第一传输线和所述第二传输线添加衰减。
示例2是如示例1所述的保护电路，其中所述第一电阻性元件和所述第二电阻性元件各自向所述第一传输线和所述第二传输线添加至少2dB的衰减。
示例3是如示例1或示例2所述的保护电路，其中所述第一电阻性元件和所述第二电阻性元件的每一者的电阻率高于5Ω或者高于10Ω。
示例4是如示例1至3中任一项所述的保护电路，其中所述第一电阻性元件和所述第二电阻性元件的每一者的电阻率低于50Ω。
示例5是如示例1至4中任一项所述的保护电路，其中所述第一对二极管和所述第二对二极管中的每个二极管展现出小于250fF的电容。
示例6是如示例1至5中任一项所述的保护电路，其中所述第一对二极管包括耦合在所述第一输入和地之间的第一二极管，以及耦合在所述第一输入和供给电压之间的第二二极管。另外，所述第二对二极管包括耦合在所述第二输入和地之间的第三二极管，以及耦合在所述第二输入和所述供给电压之间的第四二极管。
示例7是如示例1至6中任一项所述的保护电路，还包括耦合在所述第一电阻性元件和所述第一输出之间的第三对二极管，以及耦合在所述第二电阻性元件和所述第二输出之间的第四对二极管。
示例8是如示例7所述的保护电路，其中所述第三对二极管和所述第四对二极管中的每个二极管展现出小于100fF的电容。
示例9是如示例7或示例8所述的保护电路，其中所述第三对二极管包括耦合在所述第一输出和地之间的第五二极管，以及耦合在所述第一输出和所述供给电压之间的第六二极管。另外，所述第四对二极管包括耦合在所述第二输出和地之间的第七二极管，以及耦合在所述第二输出和所述供给电压之间的第八二极管。
示例10是如示例1至9中任一项所述的保护电路，其中所述第一电阻性元件展现出第一电感并且所述第二电阻性元件展现出第二电感。
示例11是如示例10所述的保护电路，其中所述第一电感和所述第二电感的每一者小于0.25nH。
示例12是一种用于差分数据信号的接收器。所述接收器包括接口电路，该接口电路被配置为耦合到运送所述差分数据信号的差分传输链路的第一传输线和第二传输线。另外，所述接收器包括放大器电路，该放大器电路被配置为基于所述第一传输线和所述第二传输线上的差分数据信号的信号分量之间的差异来生成输出信号。所述接收器还包括耦合在所述接口电路和所述放大器电路之间的根据示例1至11中任一项所述的保护电路。
示例12是一种用于接收差分数据信号的装置。所述装置包括接口电路，该接口电路被配置为耦合到运送所述差分数据信号的差分传输链路的第一传输线和第二传输线。另外，所述装置包括处理电路，该处理电路被配置为确定所述差分数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。所述装置还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述装置包括耦合在所述接口电路和所述处理电路之间的根据示例1至11中任一项所述的保护电路。
示例13是如示例12所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例14是如示例12或示例13所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例15是如示例12至14中任一项所述的装置，其中所述处理电路是时间到数字转换器。
上文联系图27a至27f描述的示例可被总结如下：
示例1是一种用于生成放大的高频发送信号的装置，其中所述装置包括：
功率放大器电路，其被配置为基于基带发送信号提供放大的高频发送信号；
时间编码的发送器电路，其被配置为生成基带接收数据信号，所述基带接收数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要被发送到时间编码的接收器电路的第一基带接收数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要被发送到所述时间编码的接收器电路的第二基带接收数据相对应的第二时间段，
其中所述第一基带接收数据和所述第二基带接收数据包含反馈信息。
示例2是根据示例1所述的装置，其中所述反馈信息是关于由所述放大的高频发送信号引起的反馈接收信号、所述装置的寄存器的内容、功率检测器的输出、和温度传感器的输出中的至少一者的信息。
示例3是根据示例2所述的装置，还包括被配置为提供有效载荷接收信号或者所述反馈接收信号作为复用器输出信号的复用器，其中所述时间编码的发送器电路被配置为基于所述复用器输出信号来生成所述基带接收数据信号。
示例4是根据示例2或3所述的装置，其中所述反馈接收信号是模拟信号。
示例5是根据示例2-4之一所述的装置，还包括被配置为基于所述反馈接收信号生成基带反馈接收信号的下变频电路，其中所述时间编码的发送器电路被配置为基于所述基带反馈接收信号生成所述基带接收数据信号。
示例6是根据示例2-5之一所述的装置，还包括耦合器模块，该耦合器模块耦合到所述功率放大器电路的输出并且被配置为提供由所述放大的高频发送信号引起的或者由基于所述放大的高频发送信号提供的天线发送信号引起的反馈接收信号。
示例7是根据在前示例之一所述的装置，其中所述基带接收数据信号是数字信号。
示例8是根据在前示例之一所述的装置，其中所述放大的高频发送信号包含有效载荷数据，其中所述时间编码的发送器电路被配置为在具有所述有效载荷数据的所述放大的高频发送信号被无线地发送到外部接收器的同时将所述基带接收数据信号发送到所述时间编码的接收器电路。
示例9是根据在前示例之一所述的装置，还包括时间编码的接收器电路，该时间编码的接收器电路被配置为确定接收到的基带发送数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述时间编码的接收器电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一基带发送数据并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二基带发送数据，其中所述时间编码的接收器电路被配置为基于所述第一基带发送数据和所述第二基带发送数据提供所述基带发送信号。
示例10是根据在前示例之一所述的装置，还包括馈送网络，该馈送网络被配置为基于所述放大的高频发送信号为多个天线提供多个天线发送信号。
示例11是根据在前示例之一所述的装置，还包括被配置为基于所述基带发送信号生成高频发送信号的上变频电路，其中所述功率放大器电路被配置为放大所述高频发送信号以生成所述放大的高频发送信号。
示例12是一种无线收发器设备，包括根据在前示例之一所述的装置。
示例13是根据示例12所述的无线收发器设备，还包括时间编码的接收器电路，该时间编码的接收器电路被配置为接收所述基带接收数据信号并且确定所述基带接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述时间编码的接收器电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一基带接收数据并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二基带接收数据。
示例14是根据示例12或13所述的无线收发器设备，还包括预失真控制模块，该预失真控制模块被配置为基于关于由所述放大的高频发送信号引起的至少一个反馈接收信号的信息来控制所述基带发送信号的预失真。
示例15是根据示例14所述的无线收发器设备，其中所述预失真控制模块被配置为经由从所述功率放大器电路的实时回送并且通过所述时间编码的发送器电路以闭环控制所述预失真。
示例16是根据示例12-15之一所述的无线收发器设备，还包括被配置为发送天线发送信号的天线阵列，其中所述天线发送信号是基于所述放大的高频发送信号的。
示例17是一种移动设备，包括根据示例12-16之一所述的无线收发器设备。
示例18是一种基带处理器，包括：
时间编码的接收器电路，其被配置为确定接收到的基带接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述时间编码的接收器电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一基带接收数据并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二基带接收数据；以及
基带处理器电路，其被配置为基于所述第一基带接收数据和所述第二基带接收数据为基带发送信号确定预失真设置。
示例19是根据示例18所述的基带处理器，其中接收到的基带接收数据信号是基于由放大的高频发送信号引起的反馈接收信号的，其中所述第一基带接收数据和所述第二基带接收数据包含关于所述反馈接收信号的信息。
示例20是根据示例18或19所述的基带处理器，还包括被配置为生成基带发送数据信号的时间编码的发送器电路，所述基带发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一基带发送数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二基带发送数据相对应的第二时间段。
示例21是一种无线收发器设备，包括根据示例18-20之一所述的基带处理器。
示例22是一种移动设备，包括根据示例21所述的无线收发器设备。
示例23是一种用于生成放大的高频发送信号的方法，其中所述方法包括：
基于基带发送信号提供放大的高频发送信号；并且
由时间编码的发送器电路生成基带接收数据信号，所述基带接收数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要被发送到时间编码的接收器电路的第一基带接收数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要被发送到所述时间编码的接收器电路的第二基带接收数据相对应的第二时间段，
其中所述第一基带接收数据和所述第二基带接收数据包含反馈信息。
示例24是一种用于确定预失真设置的方法，包括：
确定由时间编码的接收器电路接收的基带接收数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一基带接收数据；
基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二基带接收数据；并且
基于所述第一基带接收数据和所述第二基带接收数据为基带发送信号确定预失真设置。
示例25是一种机器可读存储介质，包括当被执行时使得机器执行如示例23或24所述的方法的程序代码。
示例26是一种具有程序代码的计算机程序，当所述计算机程序在计算机或处理器上被执行时，所述程序代码用于执行如示例23或24所述的方法。
上文联系图28a至28d描述的示例可被总结如下：
示例1是一种包括合成器电路的发送器。所述合成器电路包括被配置为响应于操控信号生成时钟信号的受控振荡器，以及被配置为基于所述时钟信号来控制所述操控信号的闭环控制电路。所述合成器电路被配置为在其中所述闭环控制电路非活跃的第一模式中或者其中所述闭环控制电路活跃的第二模式中操作。所述发送器还包括用于利用所述时钟信号生成数据信号的装置。所述合成器电路在第一时间段期间在所述第一模式中操作并且在第二时间段期间在所述第二模式中操作。
示例2是如示例1所述的发送器，其中所述受控振荡器是数字控制振荡器或者压控振荡器。
示例3是如示例1或示例2所述的发送器，还包括控制电路，该控制电路被配置为如果满足预定条件则将所述合成器电路从所述第一模式切换到所述第二模式。
示例4是如示例3所述的发送器，其中所述预定条件是温度变化和预定时间段的逝去中的至少一者。
示例5是如示例1至4中任一项所述的发送器，其中所述第一时间段长于所述第二时间段。
示例6是如任一在前示例所述的发送器，其中所述第一时间段至少是所述第二时间段的两倍那么长。
示例7是如示例1至6中任一项所述的发送器，其中所述时钟信号的频率高于8GHz。
示例8是如示例1至7中任一项所述的发送器，其中所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。所述用于生成数据信号的装置还包括被配置为输出所述数据信号的输出接口电路。
示例9是如示例8所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例10是如示例8或示例9所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例11是如示例8至10中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例12是如示例8至11中任一项所述的装置，其中所述处理电路是数字到时间转换器。
示例13是一种包括合成器电路的发送器。所述合成器电路包括被配置为响应于操控信号生成时钟信号的受控振荡器，以及被配置为基于所述时钟信号来控制所述操控信号的闭环控制电路。在所述合成器电路被激活之后的第一时间段期间，所述合成器电路在第一模式中操作，在所述第一模式中所述闭环控制电路未被锁定。所述合成器电路在所述第一时间段之后在第二模式中操作，在所述第二模式中所述闭环控制电路被锁定。所述发送器还包括用于在所述第一时间段和所述第二时间段中利用所述时钟信号生成数据信号的装置。
示例14是如示例13所述的发送器，还包括用于存储所述操控信号的存储器，其中所述合成器电路被配置为在激活后使用存储的操控信号。
示例15是如示例13或14所述的发送器，其中所述用于生成数据信号的装置被配置为在所述第一时间段期间使用第一调制方案，并且在所述第二时间段期间使用第二调制方案。所述第一调制方案比所述第二调制方案更鲁棒。
示例16是如示例13至15中任一项所述的发送器，其中所述时钟信号的频率高于8GHz。
示例17是如示例13至16中任一项所述的发送器，其中所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。所述用于生成数据信号的装置还包括被配置为输出所述数据信号的输出接口电路。
示例18是如示例17所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例19是如示例17或示例18所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例20是如示例17至19中任一项所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
示例21是如示例17至20中任一项所述的装置，其中所述处理电路是数字到时间转换器。
上文联系图29a至29i描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，该装置包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要根据通信协议发送的第一非有效载荷数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要根据所述通信协议发送的第二非有效载荷数据符号相对应的第二时间段，
其中所述第一时间段和所述第二时间段的至少一者长于所述通信协议的任何有效载荷数据符号的时间段，其中所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的一者是可变缓冲区符号并且所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的另一者是时钟分发符号；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例2是根据示例1所述的装置，其中所述可变缓冲区符号的时间段长于所述通信协议的任何有效载荷数据符号的时间段。
示例3是根据示例1或2所述的装置，其中所述可变缓冲区符号的时间段至少等于所述通信协议的定界符时间段。
示例4是根据示例3所述的装置，其中所述可变缓冲区符号的时间段最多等于所述定界符时间段加上所述通信协议的基本传输单元的最大时间长度。
示例5是根据示例3或4所述的装置，其中所述可变缓冲区符号的时间段最多等于所述定界符时间段加上在所述时钟分发符号和下一时钟分发符号之间要发送的数据符号的最大时间长度和最小时间长度之间的差异。
示例6是根据在前示例之一所述的装置，其中所述处理电路被配置为生成包括第四信号边缘、第五信号边缘、和第六信号边缘的序列的所述数据信号，其中所述第四信号边缘和所述第五信号边缘相隔与要根据所述通信协议发送的第三非有效载荷数据符号相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与要根据所述通信协议发送的第四非有效载荷数据符号相对应的第四时间段，
其中所述第三时间段或者所述第四时间段长于所述通信协议的任何有效载荷数据符号的时间段，其中所述第三非有效载荷数据符号和所述第四非有效载荷数据符号的一者是第二可变缓冲区符号并且所述第三非有效载荷数据符号和所述第四非有效载荷数据符号的另一者是第二时钟分发符号。
示例7是根据示例6所述的装置，其中所述可变缓冲区符号的时间段不同于所述第二可变缓冲区符号的时间段。
示例8是根据示例6或7所述的装置，其中时钟分发符号的时间段等于所述第二时钟分发符号的时间段。
示例9是根据在前示例之一所述的装置，其中所述处理电路被配置为生成包括可变缓冲区符号和时钟分发符号的重复对和可变缓冲区符号和时钟分发符号的对之间的数据符号的所述数据信号。
示例10是根据示例9所述的装置，其中所述处理电路被配置为基于参考时钟信号或者参考振荡器信号在所述数据信号内生成所述时钟分发符号。
示例11是根据示例9或10所述的装置，其中所述处理电路被配置为生成所述可变缓冲区符号的时间段，其中所述时钟分发符号或者所述可变缓冲区符号的上升边缘或者下降边缘对应于参考时钟信号或者参考振荡器信号的边缘。
示例12是根据示例9、10或11所述的装置，其中所述时钟分发符号在所述数据信号内以至少1GHz的频率发生。
示例13是根据在前示例之一所述的装置，其中所述第一非有效载荷数据符号是所述可变缓冲区符号并且所述第二非有效载荷数据符号是所述时钟分发符号。
示例14是一种用于对数据信号进行解码的装置，该装置包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段检测第一非有效载荷数据符号，并且被配置为基于所述第二信号边缘和所述第三信号边缘之间的第二时间段检测第二非有效载荷数据符号，
其中所述第一时间段和所述第二时间段的至少一者长于所述通信协议的任何有效载荷数据符号的时间段，其中所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的一者是可变缓冲区符号并且所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的另一者是时钟分发符号。
示例15是根据示例14所述的装置，其中所述可变缓冲区符号的时间段长于所述通信协议的任何有效载荷数据符号的时间段。
示例16是根据示例14或15所述的装置，其中所述可变缓冲区符号的时间段至少等于所述通信协议的定界符时间段。
示例17是根据示例16所述的装置，其中所述可变缓冲区符号的时间段最多等于所述定界符时间段加上所述通信协议的基本传输单元的时间长度。
示例18是根据示例16或17所述的装置，其中所述可变缓冲区符号的时间段最多等于所述定界符时间段加上在所述时钟分发符号和下一时钟分发符号之间要发送的数据符号的最大时间长度和最小时间长度之间的差异。
示例19是如示例14-18之一所述的装置，其中所述处理电路被配置为确定所述数据信号中的第四信号边缘、第五信号边缘、和第六信号边缘的序列，
其中所述解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段来检测第三非有效载荷数据符号，并且被配置为基于所述第五信号边缘和所述第六信号边缘之间的第四时间段来检测第四非有效载荷数据符号，
其中所述第三时间段或者所述第四时间段长于所述通信协议的任何有效载荷数据符号的时间段，其中所述第三非有效载荷数据符号和所述第四非有效载荷数据符号的一者是第二可变缓冲区符号并且所述第三非有效载荷数据符号和所述第四非有效载荷数据符号的另一者是第二时钟分发符号。
示例20是根据示例19所述的装置，其中所述可变缓冲区符号的时间段不同于所述第二可变缓冲区符号的时间段。
示例21是根据示例19或20所述的装置，其中时钟分发符号的时间段等于所述第二时钟分发符号的时间段。
示例22是根据示例14-21之一所述的装置，其中所述数据信号包括可变缓冲区符号和时钟分发符号的重复对和可变缓冲区符号和时钟分发符号的对之间的数据符号。
示例23是根据示例22所述的装置，其中所述解调电路被配置为基于所述数据信号内的所述时钟分发符号生成参考时钟信号。
示例24是根据示例22或23所述的装置，其中所述时钟分发符号或者所述可变缓冲区符号的上升边缘或者下降边缘对应于参考时钟信号的边缘。
示例25是根据示例23或24所述的装置，还包括被配置为基于所述参考时钟信号生成本地时钟信号的时钟生成电路。
示例26是根据示例23、24或25所述的装置，还包括被配置为基于所述参考时钟信号生成本地振荡器信号的振荡器电路。
示例27是根据示例22-26之一所述的装置，其中所述时钟分发符号在所述数据信号内以至少1GHz的频率发生。
示例28是根据示例27所述的装置，还包括分频器，其中所述解调电路被配置为基于所述数据信号内的所述时钟分发符号生成中间时钟信号，其中所述分频器被配置为基于所述中间时钟信号来提供参考时钟信号。
示例29是根据示例24-28之一所述的装置，其中所述第一非有效载荷数据符号是所述可变缓冲区符号并且所述第二非有效载荷数据符号是所述时钟分发符号。
示例30是一种无线收发器，包括：
根据示例14-29之一所述的装置；以及
上变频电路，其被配置为基于基带发送信号和本地振荡器信号来生成高频发送信号，所述本地振荡器信号是基于所述可变缓冲区符号和所述时钟分发符号生成的。
示例31是一种基带处理器，包括根据示例1-13之一所述的装置。
示例32是一种移动设备，包括根据示例1-13之一所述的装置和根据示例14-29之一所述的装置。
示例33是一种用于生成数据信号的方法，该方法包括：
生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要根据通信协议发送的第一非有效载荷数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要根据所述通信协议发送的第二非有效载荷数据符号相对应的第二时间段，
其中所述第一时间段或者所述第二时间段长于关联到所述通信协议的有效载荷数据符号的最长时间段，其中所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的一者是可变缓冲区符号并且所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的另一者是时钟分发符号；并且
输出所述数据信号。
示例34是一种用于对数据信号进行解码的方法，该方法包括：
确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一非有效载荷数据符号；并且
基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二非有效载荷数据符号，
其中所述第一时间段或者所述第二时间段长于所述通信协议的任何有效载荷数据符号的时间段，其中所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的一者是可变缓冲区符号并且所述第一非有效载荷数据符号和所述第二非有效载荷数据符号的另一者是时钟分发符号。
上文联系图30a至30k描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，该装置包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段，
其中所述处理电路被配置为对应于要发送的附加数据在所述第一时间段期间调制所述数据信号的第一信号幅度并且在所述第二时间段期间调制所述数据信号的第二信号幅度；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
示例2是根据示例1所述的装置，其中所述数据信号的信号幅度被脉冲幅度调制。
示例3是根据在前示例之一所述的装置，其中所述处理电路被配置为基于数据通信协议生成所述数据信号，其中要根据所述数据通信协议发送的第一数据符号包括所述第一数据和所述附加数据的至少一个比特，其中要根据所述数据通信协议发送的第二数据符号包括所述第二数据和所述附加数据的至少另一比特。
示例4是根据在前示例之一所述的装置，其中关于所述附加数据的至少一个比特的信息分布在所述第一信号幅度和所述第二信号幅度上。
示例5是根据在前示例之一所述的装置，其中所述处理电路被配置为生成所述数据信号以使得：
所述数据信号的第一信号幅度大于第一幅度阈值；
所述数据信号的第二信号幅度低于所述第一幅度阈值并且大于第二幅度阈值；并且
所述数据信号在第三时间段期间包括第三信号幅度，其中所述数据信号的第三信号幅度低于所述第二幅度阈值。
示例6是根据在前示例之一所述的装置，其中关于所述附加数据的至少一个比特的信息被脉冲幅度调制并且被时间编码。
示例7是一种用于接收数据信号的装置，该装置包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据，
其中所述解调电路被配置为基于所述第一时间段期间的所述数据信号的第一信号幅度和所述第二时间段期间的所述数据信号的第二信号幅度确定附加数据。
示例8是根据示例7所述的装置，其中所述数据信号的信号幅度被脉冲幅度调制。
示例9是根据示例7-8之一所述的装置，其中所述数据信号是基于数据通信协议的，其中根据所述数据通信协议接收的第一数据符号包括所述第一数据和所述附加数据的至少一个比特，其中根据所述数据通信协议接收的第二数据符号包括所述第二数据和所述附加数据的至少另一比特。
示例10是根据示例7-9之一所述的装置，其中所述解调电路被配置为基于所述第一信号幅度和所述第二信号幅度确定所述附加数据的比特。
示例11是根据示例7-10之一所述的装置，其中所述数据信号的第一信号幅度大于第一幅度阈值，其中所述数据信号的第二信号幅度低于所述第一幅度阈值并且大于第二幅度阈值，其中所述数据信号在第三时间段期间包括第三信号幅度，其中所述数据信号的第三信号幅度低于所述第二幅度阈值，其中所述解调电路被配置为基于所述数据信号的信号幅度与所述第一幅度阈值、所述第二幅度阈值和所述第三幅度阈值的至少一者的比较来确定所述附加数据。
示例12是根据在前示例之一所述的装置，其中所述解调电路被配置为基于所述第一时间段的长度并且基于在所述第一时间段期间所述数据信号的第一信号幅度来确定所述附加数据的至少一个比特。
示例13是一种用于生成一对数据信号的装置，该装置包括：
处理电路，该处理电路被配置为生成所述一对数据信号中的第一数据信号，所述第一数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段，
其中所述第一数据信号在所述第一时间段期间包括第一信号幅度并且所述一对数据信号中的第二数据信号在所述第一时间段期间包括第二信号幅度，其中所述处理电路被配置为基于要发送的至少一个附加数据比特来选择所述第一信号幅度和所述第二信号幅度；以及
输出接口电路，该输出接口电路被配置为输出所述一对数据信号。
示例14是根据示例13所述的装置，其中所述处理电路被配置为基于数据通信协议生成所述一对数据信号，其中与要发送的所述数据通信协议的数据符号相关联的时间段的每个开始和每个结束对应于所述一对数据信号中的数据信号的至少一者的各个信号边缘。
示例15是根据示例13或14所述的装置，其中要根据所述数据通信协议发送的第一数据符号包括所述第一数据和所述至少一个附加数据比特。
示例16是根据示例13-15之一所述的装置，其中所述第一数据信号的信号边缘和所述第二数据信号的信号边缘对应于与要发送的数据符号相关联的时间段的开始和结束。
示例17是根据示例13-16之一所述的装置，其中所述处理电路被配置为生成所述一对数据信号以使得所述第一数据信号和所述第二数据信号的总和包括针对要发送的所述数据通信协议的每个数据符号的信号边缘。
示例18是根据示例13-17之一所述的装置，其中所述输出接口被配置为将所述一对数据信号中的第一数据信号提供给一对信号线中的第一信号线并且将所述一对数据信号中的第二数据信号提供给所述一对信号线中的第二信号线。
示例19是根据示例18所述的装置，其中所述处理电路被配置为在所述装置的差分操作模式中将所述一对数据信号生成为差分信号。
示例20是一种用于接收一对数据信号的装置，该装置包括：
处理电路，该处理电路被配置为基于所述一对数据信号生成差异数据信号，
其中所述处理电路被配置为确定所述差异数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据，
其中所述解调电路被配置为基于所述第一时间段期间的所述差异数据信号的第一信号幅度和所述第二时间段期间的所述差异数据信号的第二信号幅度确定至少一个附加数据比特。
示例21是根据示例20所述的装置，所述解调电路被配置为基于所述第一信号幅度和所述第二信号幅度之间的差异来确定至少一个附加数据比特。
示例22是根据示例20或21所述的装置，其中所述差异数据信号是基于数据通信协议的，其中根据所述数据通信协议接收的第一数据符号包括所述第一数据和所述至少一个附加比特。
示例23是根据示例20-22之一所述的装置，其中所述一对数据信号中的第一数据信号的信号边缘和所述一对数据信号中的第二数据信号的信号边缘对应于与要发送的数据符号相对应的时间段的开始和结束。
示例24是根据示例20-23之一所述的装置，其中所述处理电路被配置为生成所述差异数据信号，其中所述差异数据信号包括针对所述数据通信协议每个接收到的数据符号的信号边缘。
示例25是根据示例20-24之一所述的装置，其中所述解调电路被配置为基于所述差异数据信号的信号幅度的各个变化为在所述装置的非差分操作模式中的每个接收到的数据符号确定一个附加数据比特。
示例26是根据示例20-25之一所述的装置，其中所述处理电路被配置为通过对所述一对数据信号中的数据信号求和或者通过将所述一对数据信号中的数据信号相减来生成所述差异数据信号。
示例27是根据示例20-26之一所述的装置，其中所述一对数据信号中的数据信号在所述装置的差分操作模式中是差分信号。
示例28是一种用于生成数据信号的方法，该方法包括：
生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；
对应于要发送的附加数据，在所述第一时间段期间调制所述数据信号的第一信号幅度并且在所述第二时间段期间调制所述数据信号的第二信号幅度；并且
输出所述数据信号。
示例29是一种用于接收数据信号的方法，该方法包括：
确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；
基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；并且
基于所述第一时间段期间的所述数据信号的第一信号幅度和所述第二时间段期间的所述数据信号的第二信号幅度确定附加数据。
示例30是一种用于生成一对数据信号的方法，该方法包括：
生成所述一对数据信号中的第一数据信号，所述第一数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段，
其中所述第一数据信号在所述第一时间段期间包括第一信号幅度并且所述一对数据信号中的第二数据信号在所述第一时间段期间包括第二信号幅度，其中所述第一信号幅度和所述第二信号幅度是基于要发送的至少一个附加数据比特来选择的；并且
输出所述一对数据信号。
示例31是一种用于接收一对数据信号的方法，该方法包括：
基于所述一对数据信号生成差异数据信号；
确定所述差异数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；
基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；并且
基于所述第一时间段期间的所述差异数据信号的第一信号幅度和所述第二时间段期间的所述差异数据信号的第二信号幅度确定至少一个附加数据比特。
上文联系图31a至31g描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，该装置包括：
处理电路，该处理电路被配置为为三条传输线生成一组三个数据信号，
其中所述一组三个数据信号中的至少两个数据信号在第一时间具有第一信号边缘，其中所述一组三个数据信号中的至少两个数据信号在第二时间具有紧随着所述第一信号边缘的第二信号边缘，其中所述一组三个数据信号中的至少两个数据信号在第三时间具有紧随着所述第二信号边缘的第三信号边缘，
其中所述第一时间和所述第二时间相隔与要发送的第一数据相对应的第一时间段，并且所述第二时间和所述第三时间相隔与要发送的第二数据相对应的第二时间段，
其中所述一组三个数据信号中的两个数据信号的第一组合在所述第一时间段期间具有差分信号电平并且所述一组三个数据信号中的两个数据信号的不同的第二组合在所述第二时间段期间具有差分信号电平，
其中从所述第一组合到所述第二组合的转变对应于要发送的附加数据的至少一部分；以及
输出接口电路，该输出接口电路被配置为输出所述一组三个数据信号。
示例2是根据示例1所述的装置，其中所述处理电路被配置为基于数据通信协议生成所述数据信号，其中要根据所述数据通信协议发送的第一数据符号包括所述第一数据和所述附加数据的至少一个比特，其中要根据所述数据通信协议发送的第二数据符号包括所述第二数据和所述附加数据的至少另一比特。
示例3是根据在前示例之一所述的装置，其中关于所述附加数据的比特的信息被分布在从所述第一组合到所述第二组合的转变和从所述第二组合到在随后的第三时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的第三组合的转变上。
示例4是根据在前示例之一所述的装置，其中所述一组三个数据信号中的第三数据信号在所述第一时间段和所述第二时间段期间处于高阻抗状态中或者处于与所述一组三个数据信号中的其他两个信号的差分信号电平不同的信号电平。
示例5是根据在前示例之一所述的装置，其中所述一组三个数据信号中的一个数据信号在三线传输模式中的传输期间的任何时间处于高阻抗状态中或者处于与所述差分信号电平不同的信号电平，其中所述一组三个数据信号中的不同数据信号在所述三线传输模式中的传输期间的不同时间段处于所述高阻抗状态中或者处于与所述差分信号电平不同的信号电平。
示例6是根据在前示例之一所述的装置，其中所述输出接口电路包括用于所述三条传输线的每一者的线路驱动器，其中所述线路驱动器被配置为在不同的时间将所述三条传输线的每一者单独设置到高阻抗状态。
示例7是根据示例6所述的装置，其中所述三条传输线中的一传输线的线路驱动器被配置为如果所述三条传输线中的两条其他传输线被用于差分信号电平的传输则将该传输线设置到高阻抗状态。
示例8是根据在前示例之一所述的装置，其中所述三个数据信号中的一数据信号在所述第一时间段期间具有差分信号电平并且在所述第二时间段期间具有高阻抗状态或者与所述差分信号电平不同的信号电平。
示例9是根据在前示例之一所述的装置，其中所述处理电路被配置为生成所述数据信号以使得所述附加数据的2个比特由所述三线传输模式中的传输期间的所述一组三个数据信号中的至少两个数据信号内的信号边缘分隔的两个相继时间段之间的每个转变来传输。
示例10是根据示例1至8之一所述的装置，其中所述处理电路被配置为生成所述数据信号，其中所述附加数据的9个比特由所述三线传输模式中的传输期间的所述一组三个数据信号中的至少两个数据信号内的信号边缘分隔的相应两个相继时间段之间的四个转变来传输。
示例11是一种用于接收数据信号的装置，包括：
处理电路，该处理电路被配置为确定第一信号边缘和第二信号边缘的发生之间的第一时间段的长度和第二信号边缘和第三信号边缘的发生之间的第二时间段的长度，其中所述第一信号边缘在第一时间发生在一组三个数据信号中的至少两个数据信号内，所述第二信号边缘在时间上紧随在所述第一信号边缘之后的第二时间发生在所述一组三个数据信号中的至少两个数据信号内，并且所述第三信号边缘在时间上紧随在所述第二信号边缘之后的第三时间发生在所述一组三个数据信号中的至少两个数据信号内，
其中所述第一时间和所述第二时间相隔所述第一时间段并且所述第二时间和所述第三时间相隔所述第二时间段；以及
解调电路，该解调电路被配置为基于所述第一时间段的长度确定第一数据并且基于所述第二时间段的长度确定第二数据，
其中所述解调电路被配置为基于在所述第一时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的第一组合和在所述第二时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的不同的第二组合来确定附加数据，其中从所述第一组合到所述第二组合的转变对应于所述附加数据的至少一部分。
示例12是根据示例11所述的装置，其中所述数据信号是基于数据通信协议的，其中根据所述数据通信协议接收的第一数据符号包括所述第一数据和所述附加数据的至少一个比特，其中根据所述数据通信协议接收的第二数据符号包括所述第二数据和所述附加数据的至少另一比特。
示例13是根据示例11或12所述的装置，其中关于所述附加数据的比特的信息被分布在从所述第一组合到所述第二组合的转变和从所述第二组合到在随后的第三时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的第三组合的转变上。
示例14是根据示例11至13之一所述的装置，还包括三个差分放大器，其中所述三个差分放大器中的每个差分放大器接收所述三个数据信号中的两个数据信号的不同组合作为输入信号并且被配置为基于各自的两个数据信号输出放大器输出信号。
示例15是根据示例14所述的装置，其中所述解调电路被配置为基于所述三个差分放大器的放大器输出信号来确定所述附加数据。
示例16是根据示例11至15之一所述的装置，其中所述一组三个数据信号中的第三数据信号在所述第一时间段和所述第二时间段期间处于高阻抗状态中或者处于与所述一组三个数据信号中的其他两个信号的差分信号电平不同的信号电平。
示例17是根据示例11至16之一所述的装置，其中所述解调电路被配置为分别基于三线传输模式中的接收期间的所述一组三个数据信号中的至少两个数据信号内的信号边缘分隔的两个相继时间段之间的转变来确定所述附加数据的2个比特。
示例18是根据示例11至16之一所述的装置，其中所述解调电路被配置为基于三线传输模式中的接收期间的所述一组三个数据信号中的至少两个数据信号内的信号边缘分隔的相应两个相继时间段之间的四个转变来确定所述附加数据的9个比特。
示例19是一种用于生成数据信号的方法，该方法包括：
为三条传输线生成一组三个数据信号，
其中所述一组三个数据信号中的至少两个数据信号在第一时间具有第一信号边缘，其中所述一组三个数据信号中的至少两个数据信号在第二时间具有紧随在所述第一信号边缘之后的第二信号边缘，其中所述一组三个数据信号中的至少两个数据信号在第三时间具有紧随在所述第二信号边缘之后的第三信号边缘，
其中所述第一时间和所述第二时间相隔与要发送的第一数据相对应的第一时间段，并且所述第二时间和所述第三时间相隔与要发送的第二数据相对应的第二时间段，
其中所述一组三个数据信号中的两个数据信号的第一组合在所述第一时间段期间具有差分信号电平并且所述一组三个数据信号中的两个数据信号的不同的第二组合在所述第二时间段期间具有差分信号电平，
其中从所述第一组合到所述第二组合的转变对应于要发送的附加数据的至少一部分；并且
输出所述一组三个数据信号。
示例20是一种用于接收数据信号的方法，该方法包括：
确定第一信号边缘和第二信号边缘的发生之间的第一时间段的长度和第二信号边缘和第三信号边缘的发生之间的第二时间段的长度，其中所述第一信号边缘在第一时间发生在一组三个数据信号中的至少两个数据信号内，所述第二信号边缘在时间上紧随在所述第一信号边缘之后的第二时间发生在所述一组三个数据信号中的至少两个数据信号内，并且所述第三信号边缘在时间上紧随在所述第二信号边缘之后的第三时间发生在所述一组三个数据信号中的至少两个数据信号内，
其中所述第一时间和所述第二时间相隔所述第一时间段并且所述第二时间和所述第三时间相隔所述第二时间段；
基于所述第一时间段的长度确定第一数据；
基于所述第二时间段的长度确定第二数据；并且
基于在所述第一时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的第一组合和在所述第二时间段期间具有差分信号电平的所述一组三个数据信号中的两个数据信号的不同的第二组合来确定附加数据，其中从所述第一组合到所述第二组合的转变对应于所述附加数据的至少一部分。
上文联系图32a至32k描述的示例可被总结如下：
示例1是一种用于生成输出数据的装置。所述装置包括输入接口，该输入接口被配置为接收根据通信协议生成的输入数据信号，其中所述输入数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段。所述装置还包括时间到数字转换器，其被配置为基于所述输入数据信号生成指示所述第一数据符号和所述第二符号的输出数据。所述时间到数字转换器的分辨率大于所述通信协议的所有数据符号的最小符号分隔时间的30％。
示例2是如示例1所述的装置，其中所述输入数据信号是数字信号。
示例3是如示例1或示例2所述的装置，其中所述时间到数字转换器的分辨率大于所述最小符号分隔时间的70％。
示例4是如示例1至3中任一项所述的装置，其中所述时间到数字转换器包括具有串联连接的多个延迟电路的延迟线。
示例5是如示例4所述的装置，其中所述多个延迟电路中的至少一个延迟电路是具有可调整的信号延迟的可变延迟电路。
示例6是如示例4或示例5所述的装置，其中多个信号捕捉电路中的相应信号捕捉电路连接到所述多个延迟电路中的每两个相继延迟电路之间的相应抽头节点。所述时间到数字转换器被配置为向所述延迟线提供所述输入数据信号并且所述多个信号捕捉电路被配置为当被触发信号触发时捕捉发生在所述多个延迟电路中的延迟电路之间的抽头节点处的所述输入数据信号的信号值。
示例7是如示例6所述的装置，其中所述触发信号是所述输入数据信号或者所述输入数据信号的延迟版本。
示例8是如示例6或示例7所述的装置，其中所述多个信号捕捉电路中的每个信号捕捉电路包括被配置为捕捉发生在相应抽头节点处的所述输入数据信号的信号值的至少一个D触发器电路。
示例9是如示例6至8中任一项所述的装置，其中所述多个信号捕捉电路中的每个信号捕捉电路包括由所述触发信号触发的第一触发器电路和由所述触发信号的反转版本触发的第二触发器电路。
示例10是如示例9所述的装置，其中所述时间到数字转换器包括解码电路，该解码电路被配置为基于由所述多个信号捕捉电路的第一触发器电路捕捉的所述输入数据信号的信号值输出指示所述第一数据符号的数据并且被配置为基于由所述多个信号捕捉电路的第二触发器电路捕捉的所述输入数据信号的信号值输出指示所述第二数据符号的数据。
示例11是如示例6至10中任一项所述的装置，其中所述延迟线内的抽头节点的数目小于所述通信协议的不同有效载荷数据符号的数目的3倍。
示例12是如示例6至11中任一项所述的装置，其中所述延迟线内的抽头节点的数目等于所述通信协议的不同有效载荷数据符号的数目的一倍或两倍。
示例13是如示例4至12中任一项所述的装置，其中所述延迟线内的延迟电路的数目小于所述通信协议的不同有效载荷数据符号的数目的3倍。
示例14是如示例1至13中任一项所述的装置，还包括校准模块，该校准模块被配置为在校准模式中调整所述时间到数字转换器的延迟线的至少一个延迟电路的可变延迟。
示例15是如示例14所述的装置，其中所述输入接口被配置为接收包括不同数据符号的已知序列的校准数据信号(从外部发送器)。所述时间到数字转换器被配置为基于所述校准数据信号生成指示校准输出数据符号的序列的输出数据，其中所述校准模块被配置为基于所述已知序列的数据符号与所述校准输出数据符号的比较来调整至少一个延迟电路的可变延迟。
示例16是如示例15所述的装置，其中所述不同数据符号的已知序列包括相等数目的所述通信协议的每个可能有效载荷数据符号。
示例17是如示例14所述的装置，其中所述时间到数字转换器包括具有串联连接的多个延迟电路的延迟线。多个信号捕捉电路中的相应信号捕捉电路连接到所述多个延迟电路中的每两个相继延迟电路之间的相应抽头节点。所述时间到数字转换器被配置为向所述延迟线提供所述输入数据信号并且所述多个信号捕捉电路被配置为当被触发信号触发时捕捉发生在所述多个延迟电路中的延迟电路之间的抽头节点处的所述输入数据信号的信号值。所述装置被配置为在所述校准模式中向所述延迟线提供具有第一频率的第一时钟信号，其中所述触发信号是在所述校准模式中具有第二频率的第二时钟信号。所述第一频率是所述第二频率的非整数倍或者所述第二频率是所述第一频率的非整数倍。
示例18是如示例17所述的装置，其中所述校准模块被配置为对于所述通信协议的每个可能有效载荷数据符号对输出事件的数目计数以获得由所述时间到数字转换器输出的数据符号的统计分布。
示例19是如示例18所述的装置，其中所述校准模块被配置为基于由所述时间到数字转换器输出的数据符号的统计分布来调整所述时间到数字转换器的延迟线的至少一个延迟电路的可变延迟。
示例20是如示例18或示例19所述的装置，其中所述校准模块被配置为在所述校准模式中计数直到所述时间到数字转换器输出了所述通信协议的不同有效载荷数据符号的数目的至少五倍为止以获得由所述时间到数字转换器输出的数据符号的统计分布。
示例21是如示例17至20中任一项所述的装置，还包括被配置为生成所述第一时钟信号和第二时钟信号的至少一者的时钟信号生成器电路。
示例22是如示例17至21中任一项所述的装置，其中所述校准模块被配置为调整所述时间到数字转换器的延迟线的至少一个延迟电路的可变延迟以使得在由所述信号捕捉电路捕捉所述输入数据信号的信号值时，所述输入数据信号的边缘已在经过最新抽头节点之后传播了所述最小符号分隔时间的一半。
示例23是如示例1至22中任一项所述的装置，其中所述时间到数字转换器的分辨率小于所述最小符号分隔时间的2倍。
示例24是如示例1至23中任一项所述的装置，其中所述时间到数字转换器的分辨率大于5ps。
示例25是如示例1至24中任一项所述的装置，其中所述时间到数字转换器的分辨率小于30ps。
示例26是一种接收器电路，包括根据示例1至25中任一项所述的用于生成输出数据的装置。
示例27是一种收发器电路，包括根据示例1至25中任一项所述的用于生成输出数据的装置。
示例28是一种用于生成输出数据的方法，该方法包括接收根据通信协议生成的输入数据信号，其中所述输入数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段。另外，所述方法包括由时间到数字转换器基于所述输入数据信号生成指示所述第一数据符号和所述第二符号的输出数据。所述时间到数字转换器的分辨率大于所述通信协议的所有数据符号的最小符号分隔时间的30％。
示例29是一种机器可读存储介质，包括当被执行时使得机器执行一种用于生成输出数据的方法的代码，所述方法包括接收根据通信协议生成的输入数据信号，其中所述输入数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段。另外，所述方法包括由时间到数字转换器基于所述输入数据信号生成指示所述第一数据符号和所述第二符号的输出数据。所述时间到数字转换器的分辨率大于所述通信协议的所有数据符号的最小符号分隔时间的30％。
上文联系图33a至33g描述的示例可被总结如下：
示例1是一种用于生成输出数据信号的装置，该装置包括：
第一数字到时间转换器电路，其被配置为基于第一DTC输入数据信号生成第一转换数据信号；
第二数字到时间转换器电路，其被配置为基于第二DTC输入数据信号生成第二转换数据信号；以及
异或或者异或非电路，其被配置为基于所述第一转换数据信号和所述第二转换数据信号生成组合输出数据信号。
示例2是根据示例1所述的装置，其中所述组合输出数据信号是数字信号。
示例3是根据在前示例之一所述的装置，其中所述第一转换数据信号的最小脉冲宽度等于所述组合输出数据信号的最小脉冲宽度的两倍，其中所述第二转换数据信号的最小脉冲宽度等于所述组合输出数据信号的最小脉冲宽度的两倍。
示例4是根据在前示例之一所述的装置，其中所述第一转换数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述第一DTC输入数据信号包含的第一组合数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述第一DTC输入数据信号包含的第二组合数据符号相对应的第二时间段。
示例5是根据示例4所述的装置，其中所述第二转换数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述第二DTC输入数据信号包含的第一组合数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述第二DTC输入数据信号包含的第二组合数据符号相对应的第二时间段。
示例6是根据示例5所述的装置，其中所述第一DTC输入数据信号的第一组合数据符号是基于要发送的第一输入数据流的第一数据符号和要发送的第二输入数据流的第一数据符号的，其中所述第二DTC输入数据信号的第一组合数据符号是基于要发送的第一输入数据流的第二数据符号和要发送的第二输入数据流的第一数据符号的。
示例7是根据示例6所述的装置，其中所述第一DTC输入数据信号的第二组合数据符号是基于要发送的第一输入数据流的第二数据符号和要发送的第二输入数据流的第二符号的，其中所述第二DTC输入数据信号的第二组合数据符号是基于要发送的第一输入数据流的第三数据符号和要发送的第二输入数据流的第二符号的。
示例8是一种发送器电路，包括根据在前示例之一所述的装置。
示例9是一种收发器电路，包括根据在前示例之一所述的装置。
示例10是一种用于生成数据信号的装置，该装置包括：
分频器电路，被配置为基于输入数据信号生成第一分频数据信号，其中所述分频器电路被配置为基于所述输入数据信号生成第二分频数据信号；
第一时间到数字转换器电路，其被配置为基于所述第一分频数据信号生成第一转换数据信号；以及
第二时间到数字转换器电路，其被配置为基于第二分频数据信号生成第二转换数据信号。
示例11是根据示例10所述的装置，其中所述分频器电路被配置为生成所述第一分频数据信号和所述第二分频数据信号以使得所述第一分频数据信号的平均频率是所述输入数据信号的平均频率的一半并且所述第二分频数据信号的平均频率是所述输入数据信号的平均频率的一半。
示例12是根据示例10或11所述的装置，其中所述分频器电路被配置为生成所述第一分频数据信号和所述第二分频数据信号以使得所述第一分频数据信号包括针对所述输入数据信号的第一类型的每个信号边缘的信号边缘并且所述第二分频数据信号包括针对所述输入数据信号的第二类型的每个信号边缘的信号边缘。
示例13是根据示例10-12之一所述的装置，其中所述输入数据信号是数字信号。
示例14是根据示例10-13之一所述的装置，其中所述第一分频数据信号的最小脉冲宽度等于所述输入数据信号的最小脉冲宽度的两倍，其中所述第二分频数据信号的最小脉冲宽度等于所述输入数据信号的最小脉冲宽度的两倍。
示例15是根据示例10-14之一所述的装置，其中所述第一分频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述第一分频数据信号包含的第一组合数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述第一分频数据信号包含的第二组合数据符号相对应的第二时间段。
示例16是根据示例15所述的装置，其中所述第二分频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述第二分频数据信号包含的第一组合数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述第二分频数据信号包含的第二组合数据符号相对应的第二时间段。
示例17是根据示例16所述的装置，还包括被配置为基于所述第一转换数据信号和所述第二转换数据信号确定第一输出数据流的数据的处理电路，其中所述处理电路被配置为基于所述第一转换数据信号和所述第二转换数据信号确定第二输出数据流的数据。
示例18是根据示例17所述的装置，其中所述第一输出数据流的第一数据符号是基于所述第一分频数据信号的第一组合数据符号和所述第二分频数据信号的第一组合数据符号的，其中所述第二输出数据流的第一数据符号是基于所述第一分频数据信号的第二组合数据符号和所述第二分频数据信号的第一组合数据符号的。
示例19是根据示例18所述的装置，其中所述第一输出数据流的第二数据符号是基于所述第一分频数据信号的第二组合数据符号和所述第二分频数据信号的第二组合数据符号的，其中所述第二输出数据流的第二数据符号是基于所述第一分频数据信号的第三组合数据符号和所述第二分频数据信号的第二组合符号的。
示例20是一种接收器电路，包括根据示例10-19之一所述的装置。
示例21是一种收发器电路，包括根据示例10-20之一所述的装置。
示例22是一种用于生成输出数据的方法，该方法包括：
由第一数字到时间转换器电路基于第一DTC输入数据信号生成第一转换数据信号；
由第二数字到时间转换器电路基于第二DTC输入数据信号生成第二转换数据信号；并且
由异或或者异或非电路基于所述第一转换数据信号和所述第二转换数据信号生成组合输出数据信号。
示例23是一种用于生成输出数据的方法，该方法包括：
基于输入数据信号生成第一分频数据信号；
基于所述输入数据信号生成第二分频数据信号；
由第一时间到数字转换器电路基于所述第一分频数据信号生成第一转换数据信号；并且
由第二时间到数字转换器电路基于第二分频数据信号生成第二转换数据信号。
示例24是一种包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法，该方法包括：
由第一数字到时间转换器电路基于第一DTC输入数据信号生成第一转换数据信号；
由第二数字到时间转换器电路基于第二DTC输入数据信号生成第二转换数据信号；并且
由异或或者异或非电路基于所述第一转换数据信号和所述第二转换数据信号生成组合输出数据信号。
示例25是一种包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法，该方法包括：
基于输入数据信号生成第一分频数据信号；
基于所述输入数据信号生成第二分频数据信号；
由第一时间到数字转换器电路基于所述第一分频数据信号生成第一转换数据信号；并且
由第二时间到数字转换器电路基于第二分频数据信号生成第二转换数据信号。
上文联系图34a至34g描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，该装置包括：
处理电路，该处理电路被配置为生成发送数据信号，该发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述发送数据信号包含的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述发送数据信号包含的第二数据符号相对应的第二时间段；
输入/输出接口，该输入/输出接口被配置为通过双向通道发送基于所述发送数据信号的数据，其中所述输入/输出接口被配置为通过所述双向通道接收接收数据信号，
其中所述处理电路被配置为基于所述接收数据信号生成输出数据信号。
示例2是根据示例1所述的装置，其中所述处理电路包括被配置为基于输入数据信号生成所述发送数据信号的数字到时间转换器电路。
示例3是根据在前示例之一所述的装置，其中所述处理电路被配置为在所述装置的发送模式中以第一数据速率生成所述发送数据信号，其中所述装置被配置为在所述发送模式中以第二数据速率接收所述接收数据信号，其中所述第一数据速率高于所述第二数据速率。
示例4是根据示例3所述的装置，其中所述第一数据速率高于所述第二数据速率的10倍。
示例5是根据在前示例之一所述的装置，其中所述处理电路被配置为在所述装置的接收模式中以第一数据速率生成所述发送数据信号，其中所述装置被配置为在所述接收模式中以第二数据速率接收所述接收数据信号，其中所述第一数据速率低于所述第二数据速率。
示例6是根据示例5所述的装置，其中所述第一数据速率低于所述第二数据速率的10％。
示例7是根据在前示例之一所述的装置，其中所述装置被配置为在发送时间间隔期间发送数据并且在接收时间间隔期间接收所述接收数据信号，其中所述发送时间间隔和所述接收时间间隔是不重叠的。
示例8是根据示例7所述的装置，其中所述发送时间间隔在所述装置的发送模式中长于所述接收时间间隔，其中所述发送时间间隔在所述装置的接收模式中短于所述接收时间间隔。
示例9是根据示例7或8所述的装置，其中所述发送时间间隔的长度与所述接收时间间隔的长度相差大于所述发送时间间隔和所述接收时间间隔中的较长时间间隔的90％。
示例10是根据在前示例之一所述的装置，其中所述处理电路包括被配置为基于所述接收数据信号生成所述输出数据信号的时间到数字转换器电路。
示例11是根据示例10所述的装置，其中基于所述接收数据信号的TDC输入数据信号被提供给所述时间到数字转换器电路以生成所述输出数据信号，其中所述TDC输入数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述TDC输入数据信号包含的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述TDC输入数据信号包含的第二数据符号相对应的第二时间段。
示例12是根据在前示例之一所述的装置，其中所述处理电路包括被配置为基于对基于所述发送数据信号的载波信号的调制来生成上变频发送数据信号的上变频电路，其中所述输入/输出接口被配置为通过所述双向通道发送基于所述上变频发送数据信号的数据。
示例13是根据示例12所述的装置，其中所述处理电路被配置为将所述发送数据信号提供给所述输入/输出接口以在所述装置的发送模式中发送，其中所述处理电路被配置为生成所述上变频发送数据信号并且将所述上变频发送数据信号提供给所述输入/输出接口以在所述装置的接收模式中发送。
示例14是根据在前示例之一所述的装置，其中所述处理电路包括被配置为基于所述接收数据信号和振荡器信号生成下变频接收数据信号的下变频电路。
示例15是根据示例14所述的装置，其中所述处理电路被配置为在所述装置的接收模式中将所述接收数据信号或者所述接收数据信号的滤波版本作为所述TDC输入数据信号提供给所述时间到数字转换器电路，其中所述处理电路被配置为在所述装置的发送模式中将所述下变频接收数据信号作为所述TDC输入数据信号提供给所述时间到数字转换器电路。
示例16是根据在前示例之一所述的装置，其中所述输入/输出接口包括被配置为在所述装置的接收模式中对所述接收数据信号滤波以获得低通滤波的接收数据信号的低通滤波器单元。
示例17是根据在前示例之一所述的装置，其中所述输入/输出接口包括被配置为在所述装置的发送模式中对所述接收数据信号滤波以获得高通或带通滤波的接收数据信号的高通或带通滤波器单元。
示例18是根据示例17所述的装置，其中所述双向通道是单端连接或者差分连接的一对通道中的一个通道。
示例19是一种收发器电路，包括根据在前示例之一所述的装置。
示例20是一种用于生成输出数据的方法，该方法包括：
生成发送数据信号，该发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述发送数据信号包含的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述发送数据信号包含的第二数据符号相对应的第二时间段；
通过双向通道发送基于所述发送数据信号的数据；
通过所述双向通道接收接收数据信号；并且
基于所述接收数据信号生成输出数据信号。
示例21是一种包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法，该方法包括：
生成发送数据信号，该发送数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述发送数据信号包含的第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述发送数据信号包含的第二数据符号相对应的第二时间段；
通过双向通道发送基于所述发送数据信号的数据；
通过所述双向通道接收接收数据信号；并且
基于所述接收数据信号生成输出数据信号。
上文联系图35a至35h描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，该装置包括：
数字到时间转换器电路，其被配置为基于输入数据信号生成DTC数据信号，
其中所述DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述输入数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述输入数据信号包含的第二数据符号相对应的第二时间段；以及
上变频电路，其被配置为基于对基于所述DTC数据信号的载波信号的调制来生成上变频数据信号。
示例2是根据示例1所述的装置，其中所述DTC数据信号是数字信号。
示例3是根据在前示例之一所述的装置，其中所述载波信号具有大于10GHz的频率。
示例4是根据在前示例之一所述的装置，其中所述上变频电路包括被配置为将所述载波信号和所述DTC数据信号混频的混频器电路。
示例5是根据在前示例之一所述的装置，还包括被配置为基于第二输入数据信号生成第二DTC数据信号的第二数字到时间转换器电路，其中所述装置被配置为基于所述上变频数据信号和所述第二DTC数据信号的组合来提供输出数据信号。
示例6是根据示例5所述的装置，其中所述第二DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述第二输入数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述第二输入数据信号包含的第二数据符号相对应的第二时间段。
示例7是根据示例5-6之一所述的装置，其中所述第二DTC数据信号的最大频率低于30GHz。
示例8是根据示例5-7之一所述的装置，其中所述上变频数据信号使用的频率范围位于比所述第二DTC数据信号使用的频率范围更高的频率处。
示例9是根据示例5-8之一所述的装置，其中所述装置被配置为在相同通道上发送所述输入数据信号包含的数据和所述第二输入数据信号包含的数据。
示例10是根据在前示例之一所述的装置，还包括：
另一数字到时间转换器电路，其被配置为基于另一输入数据信号生成另一DTC数据信号，
其中所述另一DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述另一输入数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述另一输入数据信号包含的第二数据符号相对应的第二时间段；以及
另一上变频电路，其被配置为基于对基于所述另一DTC数据信号的另一载波信号的调制来生成另一上变频数据信号，其中所述载波信号和所述另一载波信号是正交载波信号。
示例11是根据示例10所述的装置，其中所述装置被配置为基于所述上变频数据信号和所述另一上变频数据信号的组合来提供输出数据信号。
示例12是根据示例10或11所述的装置，其中所述上变频数据信号使用的频率范围的至少一部分与所述另一上变频数据信号使用的频率范围的至少一部分位于相同的频率处。
示例13是根据示例10、11或12所述的装置，其中所述装置被配置为在相同通道上发送所述输入数据信号包含的数据和所述另一输入数据信号包含的数据。
示例14是一种发送器电路，包括根据在前示例之一所述的装置。
示例15是一种收发器电路，包括根据在前示例之一所述的装置。
示例16是一种用于生成数据信号的装置，该装置包括：
下变频电路，其被配置为基于输入数据信号和振荡器信号生成下变频数据信号；
时间到数字转换器电路，其被配置为基于所述下变频数据信号生成TDC数据信号，
其中所述下变频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述下变频数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述下变频数据信号包含的第二数据符号相对应的第二时间段。
示例17是根据示例16所述的装置，其中所述振荡器信号包括大于10GHz的频率。
示例18是根据示例16或17所述的装置，其中所述下变频电路包括被配置为将所述振荡器信号和所述输入数据信号混频的混频器电路。
示例19是根据示例16-18之一所述的装置，还包括被配置为对所述输入数据信号滤波以获得经滤波的输入数据信号的高通或带通滤波器单元，其中所述下变频电路被配置为基于所述经滤波的输入数据信号和所述振荡器信号生成所述下变频数据信号。
示例20是根据示例19所述的装置，其中所述高通或带通滤波器单元的下限截止频率高于10GHz。
示例21是根据示例16-20之一所述的装置，包括被配置为基于所述输入数据信号生成第二TDC数据信号的第二时间到数字转换器电路。
示例22是根据示例21所述的装置，还包括被配置为对所述输入数据信号滤波以获得经低通滤波的输入数据信号的低通滤波器单元，其中所述第二时间到数字转换器电路被配置为基于所述经低通滤波的输入数据信号的时间到数字转换来生成所述第二TDC数据信号。
示例23是根据示例22所述的装置，其中所述低通滤波器单元的上限截止频率低于30GHz。
示例24是根据示例22或23所述的装置，其中所述低通滤波的数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述经低通滤波的数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述经低通滤波的数据信号包含的第二数据符号相对应的第二时间段。
示例25是根据示例22-24之一所述的装置，还包括：
另一下变频电路，其被配置为基于所述输入数据信号和另一振荡器信号生成另一下变频数据信号；
另一时间到数字转换器电路，其被配置为基于所述另一下变频数据信号生成另一TDC数据信号，
其中所述另一下变频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述另一下变频数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述另一下变频数据信号包含的第二数据符号相对应的第二时间段，其中所述振荡器信号和所述另一振荡器信号是正交振荡器信号。
示例26是一种接收器电路，包括根据示例16-25之一所述的装置。
示例27是一种收发器电路，包括根据示例16-26之一所述的装置。
示例28是一种用于生成输出数据的方法，该方法包括：
由数字到时间转换器电路基于输入数据信号生成DTC数据信号，
其中所述DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述输入数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述输入数据信号包含的第二数据符号相对应的第二时间段；并且
基于对基于所述DTC数据信号的载波信号的调制来生成上变频数据信号。
示例29是一种用于生成输出数据的方法，该方法包括：
基于输入数据信号和振荡器信号生成下变频数据信号；并且
由时间到数字转换器电路基于所述下变频数据信号生成TDC数据信号，
其中所述下变频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述下变频数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述下变频数据信号包含的第二数据符号相对应的第二时间段。
示例30是一种包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法，该方法包括：
由数字到时间转换器电路基于输入数据信号生成DTC数据信号，
其中所述DTC数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述输入数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述输入数据信号包含的第二数据符号相对应的第二时间段；并且
基于对基于所述DTC数据信号的载波信号的调制来生成上变频数据信号。
示例31是一种包括代码的机器可读存储介质，所述代码当被执行时使得机器执行用于生成输出数据的方法，该方法包括：
基于输入数据信号和振荡器信号生成下变频数据信号；
由时间到数字转换器电路基于所述下变频数据信号生成TDC数据信号，
其中所述下变频数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，其中所述第一信号边缘和所述第二信号边缘相隔与所述下变频数据信号包含的第一数据符号相对应的第一时间段，其中所述第二信号边缘和所述第三信号边缘相隔与所述下变频数据信号包含的第二数据符号相对应的第二时间段。
先前联系图36a至36f描述的示例可被总结如下：
示例1是用于经由两条传输线差分接收的数据信号的适配电路，包括：
用于第一传输线和用于第二传输线的输入；
用于所述第一传输线和用于所述第二传输线的输出；
用于所述第一传输线的输入和用于所述第一传输线的输出之间的第一电阻性元件；以及
用于所述第二传输线的输入和用于所述第二传输线的输出之间的第二电阻性元件，
所述第一电阻性元件和所述第二电阻性元件向所述传输线添加衰减。
在示例2中，在根据示例1所述的适配电路中，所述第一电阻性元件和所述第二电阻性元件的电阻率是可调整的。
在示例3中，在根据示例2所述的适配电路中，所述第一电阻性元件和所述第二电阻性元件的电阻率被调整到相同的值。
在示例4中，根据示例1至3中任一项所述的适配电路还包括第三电阻性元件，该第三电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输入和所述第一电阻性元件和第二电阻性元件之间之处；以及第四电阻性元件，该第四电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输出和所述第一电阻性元件和第二电阻性元件之间之处。
在示例5中，在根据示例4所述的适配电路中，所述第三电阻性元件和所述第四电阻性元件的电阻率是可调整的。
在示例6中，在根据示例5所述的适配电路中，所述第三电阻性元件和所述第四电阻性元件的电阻率被调整到相同的值。
示例7是用于经由两条传输线差分接收的数据信号的适配电路，包括：
用于第一传输线和用于第二传输线的输入；
用于所述第一传输线和用于所述第二传输线的输出；
用于所述第一传输线的输入和用于所述第一传输线的输出之间的第一电阻性元件；
用于所述第二传输线的输入和用于所述第二传输线的输出之间的第二电阻性元件，其中所述第一电阻性元件和第二电阻性元件可调整到相同的第一值；
第三电阻性元件，该第三电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输入和所述第一电阻性元件和第二电阻性元件之间之处；
第四电阻性元件，该第四电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输出和所述第一电阻性元件和第二电阻性元件之间之处，其中所述第一电阻性元件和第二电阻性元件可调整到相同的第二值。
示例8是一种用于经由两条传输线差分发送的数据信号的接收器，包括：
用于第一传输线和用于第二传输线的数据输入；
放大器电路，其被配置为依据所述第一传输线上和所述第二传输线上的信号的差异生成输出信号；以及
耦合在所述数据输入和所述放大器电路之间的根据示例1至7中任一项所述的适配电路。
示例9是一种用于确定衰减水平的方法，包括：
以第一衰减水平接收校准符号的第一预定序列；
为接收到的所述第一序列的校准符号确定第一差错率；
将衰减增大到第二衰减水平；
以所述第二衰减水平接收校准符号的第二预定序列；
为接收到的所述第二序列的校准符号确定第二差错率；并且
如果所述第二差错率低于所述第一差错率则将所述衰减增大到第三衰减水平。
在示例10中，如示例9所述的方法还包括如果所述第二差错率为零则维持所述第二衰减水平。
在示例11中，如示例10所述的方法还包括发送反馈信号，使得不再接收到更多校准符号。
在示例12中，如示例9至11中任一项所述的方法还包括
将所述第一衰减水平设置到零；并且
如果所述第二差错率高于所述第一差错率则发送反馈信号，以引起所述校准符号的信号电平的增大。
在示例13中，在如示例9至12中任一项所述的方法中，利用根据示例1至7中任一项所述的适配电路来调整所述衰减。
在示例14中，在如示例9至13之一所述的方法中，
以第一衰减水平接收校准符号的第一预定序列包括：
接收包括所述校准符号的第一预定序列的数据信号；并且
以所述第一衰减水平衰减所述数据信号；并且
以第二衰减水平接收校准符号的第二预定序列包括：
接收包括所述校准符号的第二预定序列的数据信号；并且
以所述第二衰减水平衰减所述数据信号。
示例15是一种用于处理数据信号的装置，包括
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；以及
根据示例1至7中任一项所述的适配电路。
示例16是一种用于处理数据信号的装置，包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；以及
用于经由两条传输线差分地接收的所述数据信号的适配电路，包括：
用于第一传输线和用于第二传输线的输入；
用于所述第一传输线和用于所述第二传输线的输出；
用于所述第一传输线的输入和用于所述第一传输线的输出之间的第一电阻性元件；
用于所述第二传输线的输入和用于所述第二传输线的输出之间的第二电阻性元件，其中所述第一电阻性元件和第二电阻性元件可调整到相同的第一值；
第三电阻性元件，该第三电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输入和所述第一电阻性元件和第二电阻性元件之间之处；
第四电阻性元件，该第四电阻性元件耦合在所述第一传输线和所述第二传输线之间分别在所述输出和所述第一电阻性元件和第二电阻性元件之间之处，其中所述第一电阻性元件和第二电阻性元件可调整到相同的第二值。
示例17是一种用于处理数据信号的装置，包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据；以及
用于经由两条传输线差分地接收的所述数据信号的适配电路，包括：
用于第一传输线和用于第二传输线的输入；
用于所述第一传输线和用于所述第二传输线的输出；
用于所述第一传输线的输入和用于所述第一传输线的输出之间的第一电阻性元件；以及
用于所述第二传输线的输入和用于所述第二传输线的输出之间的第二电阻性元件，
所述第一电阻性元件和所述第二电阻性元件向所述传输线添加衰减。
示例18是一种用于生成数据信号的装置，包括：
调制器电路，其被配置为生成一系列校准符号；
输出接口，其被配置为以第一信号电平发送包括所述一系列校准符号的数据信号；
输入接口，其被配置为接收反馈信号；其中
所述输出接口还被配置为在接收到所述反馈信号后以第二信号电平发送包括所述一系列校准符号的所述数据信号，所述第二信号电平高于所述第一信号电平。
在示例19中，在如示例18所述的装置中，所述输出接口还被配置为生成包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的数据信号，其中所述第一信号边缘和所述第二信号边缘之间的第一时间段对应于第一校准符号并且其中所述第一信号边缘和所述第二信号边缘之间的第二时间段对应于第二校准符号。
示例20是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例15至17之一所述的用于处理数据信号的装置。
在示例21中，如示例20所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输出接口。
示例22是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例18或19之一所述的用于生成数据信号的装置。
在示例23中，如示例22所述的物理层控制器，还包括：
被配置为连接到介质接入控制器的MAC输入接口。
先前联系图37a至37h描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，包括：
预失真电路，其被配置为基于关于在传输链路处向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改；以及
处理电路，其被配置为基于经修改的特性来生成所述数据信号。
在示例2中，在如示例1所述的装置中，所述预失真电路被配置为
利用查找表生成所述特性的修改，所述查找表向要利用所述数据信号发送的数据指派所述修改。
在示例3中，在如示例1所述的装置中，所述预失真电路被配置为
把要发送的数据输入到预失真模型中以生成所述特性的修改。
在示例4中，在如示例3所述的装置中，所述预失真模型包括所述传输链路的有限脉冲响应模型。
在示例5中，在如示例1至4之一所述的装置中，所述预失真电路被配置为基于从所述数据信号的接收者接收的校准信息来更新所述预失真模型。
在示例6中，在如示例5所述的装置中，所述校准信息是基于所述数据信号中的测量到的抖动的。
在示例7中，在如示例1至6之一所述的装置中，所述预失真电路使用取决于要借由所述数据信号发送的一系列发送数据符号中的至少一个发送数据符号的预失真模型。
在示例8中，在如示例7所述的装置中，所述预失真模型至少使用所述系列的当前发送数据符号和在前发送数据符号。
在示例9中，在如在前示例之一所述的装置中，所述修改是对关联到发送数据符号的时间段的调整。
示例10是一种用于生成数据信号的装置，包括：
预失真电路，其被配置为基于关于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改；以及
处理电路，其被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段；以及
输出接口电路，其被配置为将所述数据信号输出到所述传输链路。
在示例11中，在如示例10所述的装置中，所述预失真电路被配置为生成所述第一时间段的修改和所述第二时间段的修改。
在示例12中，在如示例10或11之一所述的装置中，所述处理电路包括数字到时间转换器。
在示例13中，在如示例10至12之一所述的装置中，所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
在示例14中，在如示例10至13之一所述的装置中，所述第一时间段和所述第二时间段的总和低于10-7s。
示例15是一种用于生成数据信号的方法，包括：
基于关于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改；并且
基于经修改的特性生成所述数据信号。
在示例16中，在如示例15所述的方法中，生成修改包括
使用向要利用所述数据信号发送的数据指派所述修改的查找表。
在示例17中，在如示例15所述的方法中，生成修改包括
把要利用所述数据信号发送的数据输入到预失真模型中以生成所述特性的修改。
在示例18中，在如示例15所述的方法中，所述预失真模型包括所述传输链路的有限脉冲响应模型。
在示例19中，在如示例15至18之一所述的方法中，还包括基于从所述数据信号的接收者接收的校准信息来更新所述预失真模型。
在示例20中，在如示例19所述的方法中，所述校准信息是基于所述数据信号中的测量到的抖动的。
在示例21中，在如示例15至20之一所述的方法中，所述预失真模型取决于利用所述数据信号发送的一系列发送数据符号中的至少一个发送数据符号。
在示例22中，在如示例21所述的方法中，所述预失真模型至少使用所述系列的当前发送数据符号和在前发送数据符号。
示例23是一种用于生成数据信号的方法，包括：
基于关于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改；并且
生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段；并且
将所述数据信号输出到所述传输链路。
在示例24中，在如示例23所述的方法中，为至少一个特性生成修改包括生成所述第一时间段的修改和所述第二时间段的修改。
示例25是一种用于生成数据信号的装置，包括：
用于基于关于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改的装置；以及
用于基于经修改的特性生成所述数据信号的装置。
在示例26中，在根据示例25所述的用于生成数据信号的装置中，所述预失真模型包括所述传输链路的有限脉冲响应模型。
示例27是一种用于生成数据信号的装置，包括：
用于基于关于沿着传输链路向数据信号引入的抖动的预失真模型来为要经由所述传输链路传输的所述数据信号的至少一个特性生成修改的装置；
用于生成所述数据信号的装置，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与第一数据符号相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与第二数据符号相对应的第二时间段；以及
用于将所述数据信号输出到所述传输链路的装置。
在示例28中，在根据示例27所述的用于生成数据信号的装置中，所述预失真模型包括所述传输链路的有限脉冲响应模型。
示例29是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例1至9之一所述的用于生成数据信号的装置。
在示例30中，如示例29所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输出接口。
示例31是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例10至15之一所述的用于生成数据信号的装置。
在示例32中，如示例31所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输入接口。
先前联系图38a至38i描述的示例可被总结如下：
示例1是一种使用具有粗略分辨率的时间到数字转换器确定两个信号边缘之间的时间段的方法，包括：
按校准因子缩放数据信号内的一系列相继信号边缘之间的时间段；
经由传输链路发送所述一系列相继信号边缘；
接收所述一系列相继信号边缘；
以所述粗略分辨率量化信号边缘之间的时间段以提供量化值；并且
基于所述量化值的分布和所述缩放因子来计算所述信号边缘之间的时间段。
在示例2中，如示例1所述的方法还包括
提供一系列有效载荷数据符号的多个重复；并且
向所述系列的每个有效载荷数据符号指派时间段。
在示例3中，在如示例2所述的方法中，确定与所述系列内的选定有效载荷数据符号相对应的信号边缘之间的时间段包括：
为所述选定有效载荷数据符号确定量化值的分布；并且
利用所述缩放因子计算所述时间段，所述时间段对应于所述分布的至少两个相邻量化值和所述量化值的分布。
在示例4中，在如示例2或3之一所述的方法中，所述系列内的有效载荷数据符号的数目与关于由符号间干扰引起的抖动的预失真模型的复杂度相对应。
在示例5中，如示例2至4之一所述的方法还包括
为一系列内的最后有效载荷数据符号生成第一校准数据，所述第一校准数据将为所述最后有效载荷数据符号确定的时间段关联到所述一系列有效载荷数据符号。
在示例6中，在示例2或3之一所述的方法中，所述一系列有效载荷数据符号的长度对应于所述传输链路的信号传播时间的两倍。
在示例7中，如示例6所述的方法还包括为所述系列内的最后有效载荷数据符号生成第二校准数据，该第二校准数据将为所述系列的最后有效载荷数据符号确定的时间段关联到所述系列的第一有效载荷数据符号。
在示例8中，在前述示例之一所述的方法中，缩放时间段包括将用于生成所述一系列相继信号边缘的本地振荡器的频率从操作频率改变到校准频率。
在示例9中，在如示例8所述的方法中，所述缩放因子是由所述校准频率除以所述操作频率给出的。
示例10是一种用于处理由用于生成数据信号的装置生成的数据信号的装置，包括：
输入接口，其被配置为接收所述数据信号内的一系列相继信号边缘；
时间到数字转换器，其被配置为以粗略分辨率量化信号边缘之间的时间段以为每个时间段提供量化值；以及
评估电路，其被配置为基于所述量化值的分布和用于生成所述数据信号的缩放因子来计算所述信号边缘之间的时间段。
在示例11中，在如示例10所述的装置中，评估电路被配置为通过以下操作来确定与所述数据信号内的反复接收的一系列有效载荷数据符号中的选定有效载荷数据符号相对应的信号边缘之间的时间段：
为所述选定有效载荷数据符号确定量化值的分布；并且
利用所述缩放因子计算所述时间段，所述时间段对应于所述分布的至少两个相邻量化值和所述量化值的分布。
在示例12中，如示例10所述的装置还包括被配置为将计算出的时间段传达到所述用于生成数据信号的装置的输出接口。
示例13是一种用于生成数据信号的装置，包括：
校准电路，其被配置为生成一系列有效载荷数据符号的多个重复；
调制电路，其被配置为向所述系列的每个有效载荷数据符号指派时间段；
数据信号生成电路，其被配置为生成数据信号，该数据信号包括相隔校准时间段的相继信号边缘的序列，所述校准时间段是被校准因子缩放的时间段。
在示例14中，如示例13所述的装置还包括被配置为接收反馈信号的输入接口；其中
所述数据信号生成电路被配置为在接收到所述反馈信号内的否定确认信号后修改所述校准因子。
在示例15中，在如示例14所述的装置中，所述数据信号生成电路被配置为减小所述校准因子。
在示例16中，在如示例14或15所述的装置中，所述数据信号生成电路包括用于生成所述相继信号边缘的序列的锁相环。
在示例17中，在如示例15所述的装置中，在接收到所述否定确认信号后所述锁相环的频率被增大。
示例18是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例13至17之一所述的用于生成数据信号的装置。
在示例19中，如示例18所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输入接口。
示例20是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例10至12之一所述的用于处理数据信号的装置。
在示例21中，如示例20所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输出接口。
先前联系图39a至39e描述的示例可被总结如下：
示例1是一种用于生成数据信号的装置，包括：
调制器电路，其被配置为生成数据流，该数据流包括控制符号指示符、指示一系列校准符号的控制符号、和包括至少一个校准符号的一系列校准符号的序列；以及
输出接口，其被配置为输出包括所述数据流的符号的数据信号。
在示例2中，如示例1所述的装置还包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括相隔与所述序列的控制符号指示符、控制符号、和校准符号相对应的时间段的互补信号边缘的序列。
在示例3中，在如示例1或2所述的装置中，所述一系列校准符号包括一系列有效载荷数据符号的多个重复。
示例4是一种用于处理数据信号的装置，包括：
输入接口，被配置为接收数据信号，该数据信号包括控制符号指示符、指示一系列校准符号的控制符号、和一系列校准符号的序列；以及
评估电路，其被配置为使用所述一系列校准符号来确定所述数据信号的属性。
在示例5中，如示例4所述的装置还包括：
输出接口，其被配置为输出所述数据信号的属性。
示例6是一种用于生成数据信号的方法，包括：
生成数据流，该数据流包括控制符号指示符、指示一系列校准符号的控制符号、和包括至少一个校准符号的一系列校准符号的序列；并且
输出包括所述数据流的符号的数据信号。
在示例7中，如示例6所述的方法还包括生成所述数据信号，所述数据信号包括相隔与所述序列的控制符号指示符、控制符号、和校准符号相对应的时间段的互补信号边缘的序列。
在示例8中，在如示例6或7所述的方法中，所述一系列校准符号包括一系列有效载荷数据符号的多个重复。
示例9是一种用于处理数据信号的方法，包括：
接收所述数据信号，所述数据信号包括控制符号指示符、指示一系列校准符号的控制符号、和一系列校准符号的序列；并且
使用所述一系列校准符号来确定所述数据信号的属性。
在示例10中，如示例9所述的方法还包括
输出所述数据信号的属性。
示例11是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例1至3之一所述的用于生成数据信号的装置。
在示例12中，如示例11所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输入接口。
示例13是一种用于通信接口的物理层控制器，该物理层控制器包括根据示例4或5之一所述的用于处理数据信号的装置。
在示例14中，如示例13所述的物理层控制器还包括：
被配置为连接到介质接入控制器的MAC输出接口。
先前联系图40a至40e描述的示例可被总结如下：
示例1是一处校准可变延迟元件的方法，包括：
将DTC的第一时间段设置到可从参考时钟得出的第一值；
将包括相隔所述第一时间段的一系列互补信号边缘的数据信号发送到TDC；并且
将所述TDC内的延迟元件校准到所述第一值。
在示例2中，如示例1所述的方法还包括
将所述DTC的第一时间段设置到可从所述参考时钟得出的第二值；
将包括相隔所述第一时间段的一系列互补信号边缘的数据信号发送到所述TDC；并且
将所述TDC内的延迟元件校准到所述第二值。
在示例3中，如示例2所述的方法还包括
将所述DTC的第一时间段设置到所述第一值；
向所述TDC发送包括相隔取决于所述第一时间段和第二时间段的时间段的一系列互补信号边缘的数据信号；并且
将所述DTC内的第二时间段校准到所述第二值和所述第一值之间的差异。
在示例4中，在如示例2或3所述的方法中，所述第二值和所述第一值之间的差异对应于通信协议的符号分隔时间的一半。
在示例5中，如示例3或4所述的方法还包括
将所述DTC内的第二时间段校准到是所述第二值和所述第一值之间的差异的两倍的符号分隔时间。
在示例6中，如示例5所述的方法还包括
将所述DTC内的第二时间段设置到所述符号分隔时间；
向所述TDC发送包括一系列互补信号边缘的数据信号，所述一系列互补信号边缘相隔取决于所述第一时间段和所述第二时间段的时间段；并且
将所述TDC内的第二时间段校准到所述符号分隔时间。
示例7是一种时间到数字转换器，包括：
一系列串联连接的延迟元件，其被配置为实现与通信协议的符号分隔时间相对应的延迟；以及
耦合到所述串联连接的延迟元件的至少一个另外延迟元件，该另外延迟元件被配置为实现所述符号分隔时间的一半的延迟。
在示例8中，在如示例7所述的时间到数字转换器中，所述另外延迟元件并联耦合到所述一系列串联连接的延迟元件。
示例9是一种用于校准可变延迟元件的装置，包括用于将DTC的第一时间段设置到可从参考时钟得出的第一值的装置；
用于向TDC发送包括相隔所述第一时间段的一系列互补信号边缘的数据信号的装置；
用于将所述TDC内的延迟元件校准到所述第一值的装置。
在示例10中，如示例9所述的装置还包括用于将所述DTC的第一时间段设置到可从所述参考时钟得出的第二值的装置；
用于向所述TDC发送包括相隔所述第一时间段的一系列互补信号边缘的数据信号的装置；以及
用于将所述TDC内的延迟元件校准到所述第二值的装置。
上文联系图41a至41e描述的示例可被总结如下：
示例1是一种电子设备，包括被配置为接收数据线缆的连接器，其中所述连接器还被配置为将数据信号输出到所述数据线缆。所述电子设备还包括用于生成数据信号的装置。所述用于生成数据信号的装置包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。所述用于生成数据信号的装置还包括被配置为将所述数据信号输出到所述连接器的输出接口电路。
示例2是如示例1所述的电子设备，其中所述电子设备是以下之一：移动电话、平板计算机、膝上型计算机、计算机、电视机、机顶盒、便携数据存储设备、视频游戏机、和消费型电子设备。
示例3是如示例1或示例2所述的电子设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例4是如示例1至3中任一项所述的电子设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例5是如示例1至4中任一项所述的电子设备，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述输出接口电路还被配置为将所述第二数据信号输出到所述连接器。
示例6是如示例1至5中任一项所述的电子设备，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据信号。
示例7是一种电子设备，包括被配置为接收数据线缆的连接器，其中所述连接器还被配置为从所述数据线缆接收数据信号。所述电子设备还包括用于对所述数据信号解码的装置。所述用于对数据信号进行解码的装置包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列。另外，所述用于对数据信号进行解码的装置包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
示例8是如示例7所述的电子设备，其中所述电子设备是以下之一：移动电话、平板计算机、膝上型计算机、计算机、电视机、机顶盒、便携数据存储设备、视频游戏机、和消费型电子设备。
示例9是如示例7或示例8所述的电子设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例10是如示例7至9中任一项所述的电子设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例11是如示例7至10中任一项所述的电子设备，其中所述连接器还被配置为从所述数据线缆接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例12是如示例7至11中任一项所述的电子设备，其中所述用于对数据信号进行解码的装置被配置为对遵从串行时间编码物理层STEP协议的所述数据信号解码。
示例13是一种数据线缆，包括被配置为耦合到第一电子设备的第一连接器，和被配置为耦合到第二电子设备的第二连接器。所述数据线缆还包括耦合在所述第一连接器和所述第二连接器之间的至少一个中继器电路。所述第一连接器被配置为从所述第一电子设备接收数据信号，其中数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。所述至少一个中继器电路被配置为放大所述数据信号，并且所述第二连接器被配置为将放大的数据信号输出到所述第二电子设备。
示例14是如示例13所述的数据线缆，其中所述数据线缆包括串联耦合在所述第一连接器和所述第二连接器之间的至少两个中继器电路，并且其中所述至少两个中继器电路被配置为顺序地放大所述数据信号。
示例15是如示例13或示例14所述的数据线缆，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例16是如示例13至15中任一项所述的数据线缆，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例17是如示例13至16中任一项所述的数据线缆，其中所述至少一个中继器电路经由同轴线缆耦合到所述第二连接器，并且其中所述至少一个中继器电路被配置为将所述放大的数据信号经由所述同轴线缆单端地输出到所述第二连接器。
示例18是如示例13至16中任一项所述的数据线缆，其中所述第一连接器还被配置为从所述第一电子设备接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的。所述至少一个中继器电路还被配置为放大所述第二数据信号，其中所述第二连接器还被配置为将放大的第二数据信号输出到所述第二电子设备。
示例19是如示例18所述的数据线缆，其中所述至少一个中继器电路经由一对同轴线缆耦合到所述第二连接器，并且其中所述至少一个中继器电路被配置为将所述放大的数据信号和所述放大的第二数据信号输出到所述一对同轴线缆中的不同同轴线缆。
示例20是如示例18所述的数据线缆，其中所述至少一个中继器电路经由双绞线缆耦合到所述第二连接器，并且其中所述至少一个中继器电路被配置为将所述放大的数据信号和所述放大的第二数据信号输出到所述双绞线缆的不同线路。
示例21是如示例13至20中任一项所述的数据线缆，其中至少所述数据信号是遵从串行时间编码物理层STEP协议的。
示例22是如示例13至21中任一项所述的数据线缆，其中所述第二连接器被配置为从所述第二电子设备接收第三数据信号。所述第三数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与要发送的第三数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与要发送的第四数据相对应的第四时间段。所述至少一个中继器电路被配置为放大所述第三数据信号，并且其中所述第一连接器被配置为将放大的第三数据信号输出到所述第一电子设备。
示例23是如示例22所述的数据线缆，其中所述至少一个中继器电路被配置为同时放大所述第一数据信号和所述第三数据信号。
示例24是一种数据线缆，包括第一连接器，该第一连接器被配置为耦合到第一电子设备并且从所述第一电子设备接收遵从通信协议的输入信号。另外，所述数据线缆包括被配置为耦合到第二电子设备的第二连接器，以及耦合在所述第一连接器和所述第二连接器之间的两个转换电路。所述两个转换电路中的第一转换电路被配置为从所述第一连接器接收所述输入信号并且基于所述输入信号生成数据信号。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与被编码到所述输入信号的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与被编码到所述输入信号的第二数据相对应的第二时间段。所述两个转换电路中的第二转换电路被配置为从所述第一转换电路接收所述数据信号并且基于所述数据信号生成遵从所述通信协议的输出信号。所述第二连接器被配置为将所述输出信号输出到所述第二电子设备。
示例25是如示例24所述的数据线缆，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例26是如示例24或示例25所述的数据线缆，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例27是如示例24至26中任一项所述的数据线缆，其中所述第一转换电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据信号。
示例28是如示例24至28中任一项所述的数据线缆，其中所述第一转换电路经由同轴线缆耦合到所述第二转换电路，并且其中所述第一转换电路被配置为将所述数据信号经由所述同轴线缆单端地输出到所述第二转换电路。
示例29是如示例24至27中任一项所述的数据线缆，其中所述第一转换电路还被配置为基于所述输入信号生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述第二转换电路被配置为还基于所述第二数据信号生成所述输出信号。
示例29是如示例28所述的数据线缆，其中所述第一转换电路经由一对同轴线缆耦合到所述第二转换电路，并且其中所述第一转换电路被配置为将所述数据信号和所述第二数据信号输出到所述一对同轴线缆中的不同同轴线缆。
示例30是如示例28所述的数据线缆，其中所述第一转换电路经由双绞线缆耦合到所述第二转换电路，并且其中所述第一转换电路被配置为将所述数据信号和所述第二数据信号输出到所述双绞线缆的不同线路。
示例31是如示例23至30中任一项所述的数据线缆，其中所述第二连接器被配置为从所述第二电子设备接收遵从所述通信协议的第二输入信号。所述第二转换电路被配置为从所述第二连接器接收所述第二输入信号并且基于所述第二输入信号生成第三数据信号。所述第三数据信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与被编码到所述第二输入信号的第三数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与被编码到所述第二输入信号的第四数据相对应的第四时间段。所述第一转换电路被配置为从所述第二转换电路接收所述第三数据信号并且基于所述第三数据信号生成遵从所述通信协议的第二输出信号。所述第一连接器被配置为将所述第二输出信号输出到所述第一电子设备。
示例32是如示例21所述的数据线缆，其中所述第一转换电路被配置为同时生成所述数据信号和所述第二输出信号。
上文联系图42a至42c描述的示例可被总结如下：
示例1是一种半导体封装，包括：包含第一集成电路的第一半导体晶片，和包含第二集成电路的第二半导体晶片。所述半导体封装还包括耦合所述第一半导体晶片和所述第二半导体晶片的传输链路。所述第一半导体晶片还包括用于生成数据发送信号的装置。所述用于生成数据发送信号的装置包括处理电路，该处理电路被配置为生成所述数据发送信号，所述数据发送信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要从所述第一集成电路发送到所述第二集成电路的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要从所述第一集成电路发送到所述第二集成电路的第二数据相对应的第二时间段。另外，所述用于生成数据发送信号的装置包括被配置为将所述数据信号输出到所述传输链路的接口电路。
示例2是如示例1所述的半导体封装，其中所述接口电路还被配置为经由所述传输链路接收数据接收信号，并且其中所述第一半导体晶片还包括用于对所述数据接收信号解码的装置。所述用于对数据接收信号解码的装置包括处理电路，该处理电路被配置为确定所述数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，所述用于对数据接收信号解码的装置包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段为所述第一集成电路确定第一数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段为所述第一集成电路确定第二数据。
示例3是如示例1或示例2所述的半导体封装，其中所述传输链路是一条或多条电线，或者其中所述传输链路是支持所述第一半导体晶片和所述第二半导体晶片的印刷电路板上的一个或多个导电迹线。
示例4是如示例1或示例2所述的半导体封装，其中所述第一半导体晶片和所述第二半导体晶片被安放在第三半导体晶片上，并且其中所述传输链路是所述第三半导体晶片的布线层堆叠中的一个或多个导电迹线。
示例5是如示例1至4中任一项所述的半导体封装，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例6是如示例1至5中任一项所述的半导体封装，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例7是如示例1至6中任一项所述的半导体封装，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据发送信号，和/或所述用于对数据接收信号解码的装置被配置为对遵从STEP协议的数据接收信号解码。
示例8是如示例1至7中任一项所述的半导体封装，其中要从所述第一集成电路发送到所述第二集成电路的所述第一数据是两个比特或更少。
示例9是一种半导体晶片，包括第一集成电路、第二集成电路、以及耦合所述第一集成电路和所述第二集成电路的传输链路。所述第一集成电路包括用于生成数据发送信号的装置。所述用于生成数据发送的装置包括处理电路，该处理电路被配置为生成所述数据发送信号，所述数据发送信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要从所述第一集成电路发送到所述第二集成电路的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要从所述第一集成电路发送到所述第二集成电路的第二数据相对应的第二时间段。另外，所述用于生成数据发送的装置包括被配置为将所述数据信号输出到所述传输链路的接口电路。
示例10是如示例9所述的半导体晶片，其中所述接口电路还被配置为经由所述传输链路接收数据接收信号，并且其中所述第一集成电路还包括用于对所述数据接收信号解码的装置。所述用于对数据接收信号解码的装置包括处理电路，该处理电路被配置为确定所述数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，所述用于对数据接收信号解码的装置包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段为所述第一集成电路确定第一数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段为所述第一集成电路确定第二数据。
示例11是如示例9或示例10所述的半导体晶片，其中所述传输链路是所述半导体晶片的布线层堆叠中的一个或多个导电迹线。
示例12是如示例9至11中任一项所述的半导体晶片，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例13是如示例9至12中任一项所述的半导体晶片，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例14是如示例9至13中任一项所述的半导体晶片，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据发送信号，和/或所述用于对数据接收信号解码的装置被配置为对遵从STEP协议的数据接收信号解码。
示例15是如示例9至14中任一项所述的半导体晶片，其中要从所述第一集成电路发送到所述第二集成电路的所述第一数据是两个比特或更少。
示例16是一种半导体封装，包括：包含集成电路的半导体晶片，被配置为输出所述半导体封装的输出信号的输出端子，以及用于生成所述输出信号的装置。所述用于生成输出信号的装置包括处理电路，该处理电路被配置为生成所述输出信号，所述输出信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述集成电路的第一输出数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述集成电路的第二输出数据相对应的第二时间段。另外，所述用于生成输出信号的装置包括被配置为将所述输出信号输出到所述输出端子的接口电路。
示例17是如示例16所述的半导体封装，还包括被配置为接收用于所述半导体封装的输入信号的输入端子，以及用于对所述输入信号解码的装置。所述用于对输入信号解码的装置包括处理电路，该处理电路被配置为确定所述输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。另外，所述用于对输入信号解码的装置包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第一输入数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第二输入数据。
示例18是如示例16或示例17所述的半导体封装，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例19是如示例16至18中任一项所述的半导体封装，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例20是如示例16至19中任一项所述的半导体封装，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述输出信号，和/或所述用于对数据接收信号解码的装置被配置为对遵从STEP协议的输入信号解码。
示例21是如示例16至20中任一项所述的半导体封装，其中所述半导体晶片包括所述用于生成所述输出信号的装置。
示例22是如示例16至20中任一项所述的半导体封装，还包括第二半导体晶片，该第二半导体晶片包括所述用于生成所述输出信号的装置。
上文联系图43a至43c描述的示例可被总结如下：
示例1是一种用于车辆的数据聚合设备。所述数据聚合设备包括
被配置为经由多个第一传输链路耦合到安装在所述车辆中的多个传感器的输入接口电路，其中所述输入接口还被配置为聚合来自所述多个传感器的传感器数据。另外，所述数据聚合设备包括被配置为生成数据信号的处理电路，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与聚合的传感器数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与聚合的传感器数据的第二数据相对应的第二时间段。所述数据聚合设备还包括被配置为将所述数据信号输出到第二传输链路的输出接口电路。
示例2是如示例1所述的数据聚合设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例3是如示例1或示例2所述的数据聚合设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例4是如示例1至3中任一项所述的数据聚合设备，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述输出接口电路还被配置为将所述第二数据信号输出到所述第二传输链路。
示例5是如示例1至5中任一项所述的数据聚合设备，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据信号。
示例6是如示例1至5中任一项所述的数据聚合设备，还包括处理电路，该处理电路被配置为确定由所述输入接口电路从所述多个传感器之一接收的传感器信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。所述数据聚合设备还包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段来确定所述多个传感器之一的第一传感器数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段来确定所述多个传感器之一的第二传感器数据。
示例7是如示例6所述的数据聚合设备，其中所述解调电路被配置为对遵从所述串行时间编码物理层STEP协议的所述传感器信号解调。
示例8是如示例1至7中任一项所述的数据聚合设备，其中所述处理电路被配置为将所述数据信号生成为展现出比所述输入接口电路经由所述多个第一传输链路中的单一一个接收的传感器数据更高的数据速率。
示例9是一种用于车辆的数据处理设备，包括被配置为从传输链路接收数据信号的输入接口电路，其中所述数据信号携带来自多个传感器的传感器数据。另外，所述数据处理设备包括用于解码的装置，其包括被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的处理电路。所述用于解码的装置还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定所述传感器数据的第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定所述传感器数据的第二数据。所述数据处理设备还包括处理器，该处理器被配置为基于所述传感器数据的第一数据和第二数据为所述车辆的可控制设备生成控制数据。
示例10是如示例9所述的数据处理设备，还包括用于生成控制信号的装置。所述用于生成控制信号的装置包括被配置为生成所述控制信号的另一处理电路，所述控制信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述控制数据的第一数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述控制数据的第二数据相对应的第四时间段。另外，所述用于生成控制信号的装置包括被配置为将所述数据信号输出到另一传输链路的输出接口电路。
示例11是如示例9或示例10所述的数据处理设备，其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例12是如示例9至11中任一项所述的数据处理设备，还包括存储器设备。所述另一处理电路还被配置为为所述存储器设备生成写入信号，所述写入信号包括第一类型的第七信号边缘、第二类型的第八信号边缘和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔与要被写入到所述存储器设备的所述处理器的第一数据相对应的第五时间段，并且所述第八信号边缘和所述第九信号边缘相隔与要被写入到所述存储器设备的所述处理器的第二数据相对应的第六时间段。替换地或者额外地，所述处理电路被配置为确定所述存储器设备输出的读取信号中的第一类型的第十信号边缘、第二类型的第十一信号边缘、和第一类型的第十二信号边缘的序列，并且所述解调电路被配置为基于所述第十信号边缘和所述第十一信号边缘之间的第七时间段为所述处理器确定第一数据，并且基于所述第十一信号边缘和所述第十二信号边缘之间的第八时间段为所述处理器确定第二数据。
示例13是如示例9至12中任一项所述的数据处理设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例14是如示例9至13中任一项所述的数据处理设备，其中所述解调电路被配置为遵从串行时间编码物理层STEP协议解调所述数据信号和所述读取信号的至少一者，和/或所述另一处理电路被配置为遵从所述STEP协议生成所述控制信号和所述写入信号的至少一者。
示例15是一种车辆，包括多个传感器和数据聚合设备。所述数据聚合设备包括被配置为经由多个第一传输链路耦合到所述多个传感器的第一接口电路，其中所述输入接口还被配置为聚合来自所述多个传感器的传感器数据。此外，所述数据聚合设备包括被配置为生成数据信号的处理电路，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与聚合的传感器数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与聚合的传感器数据的第二数据相对应的第二时间段。所述数据聚合设备还包括被配置为将所述数据信号输出到第二传输链路的第二接口电路。
示例16是如示例15所述的车辆，其中所述数据信号的数据速率比经由所述多个第一传输链路中的单一一个接收的传感器数据的每一者的数据速率高至少五倍。
示例17是如示例15或示例16所述的车辆，还包括数据处理设备。所述数据处理设备包括被配置为从所述第二传输链路接收所述数据信号的第三接口电路。另外，所述数据处理设备包括处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。所述数据处理设备还包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段来确定所述传感器数据的第三数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段来确定所述传感器数据的第四数据。所述数据处理设备还包括处理器，该处理器被配置为基于所述传感器数据的第三数据和第四数据为所述车辆的可控制设备生成控制数据。
示例18是如示例17所述的车辆，其中所述数据处理设备还包括用于生成控制信号的装置。所述用于生成控制信号的装置包括被配置为生成所述控制信号的另一处理电路，所述控制信号包括第一类型的第七信号边缘、第二类型的第八信号边缘、和第一类型的第九信号边缘的序列，所述第七信号边缘和所述第八信号边缘相隔与所述控制数据的第一数据相对应的第五时间段，并且所述第八信号边缘和所述第九信号边缘相隔与所述控制数据的第二数据相对应的第六时间段。另外，所述用于生成控制信号的装置包括第四接口电路，该第四接口电路被配置为将所述数据信号输出到耦合到所述可控制设备的第三传输链路。
示例19是如示例18所述的车辆，还包括耦合在所述第四输出电路和所述可控制设备之间的中继器电路，其中所述中继器电路被配置为从所述第三传输链路接收所述控制信号并且放大所述控制信号。
示例20是如示例15至19中任一项所述的车辆，其中所述第一时间段和所述第二时间段的总和低于10-7s，和/或其中所述第三时间段和所述第四时间段的总和低于10-7s。
示例21是如示例15至20中任一项所述的车辆，其中所述解调电路被配置为对遵从串行时间编码物理层STEP协议的所述数据信号解调，和/或所述另一处理电路被配置为生成遵从STEP协议的所述控制信号。
上文联系图44a至44c描述的示例可被总结如下：
示例1是一种传感器设备，包括被配置为生成图像数据的相机元件，和被配置为生成数据信号的处理电路。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述图像数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述图像数据的第二数据相对应的第二时间段。所述传感器设备还包括被配置为输出所述数据信号的接口电路。
示例2是如示例1所述的传感器设备，其中所述图像数据包括至少一个视频数据流。
示例3是如示例2所述的传感器设备，其中所述视频数据流展现出大于5.5G比特/s的数据速率。
示例4是如示例1至3中任一项所述的传感器设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例5是如示例1至4中任一项所述的传感器设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例6是如示例1至5中任一项所述的传感器设备，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述接口电路还被配置为输出所述第二数据信号。
示例7是如示例1至6中任一项所述的传感器设备，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据信号。
示例8是如示例1至7中任一项所述的传感器设备，其中所述相机元件包括被配置为生成第一视频数据流的第一相机，和被配置为生成第二视频数据流的第二相机。所述相机元件被配置为将所述图像数据生成为包括所述第一视频数据流和所述第二视频数据流。
示例9是如示例1至8中任一项所述的传感器设备，还包括被配置为生成传感器数据的至少一个另外的传感器元件，其中所述处理电路还被配置为将所述传感器数据包括到所述数据信号中。
示例10是如示例9所述的传感器设备，其中所述另外的传感器元件是麦克风和光传感器之一。
示例11是如示例1至11中任一项所述的传感器设备，其中所述接口电路还被配置为接收控制信号。所述电子设备还包括另一处理电路，该另一处理电路被配置为确定所述控制信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。此外，所述电子设备包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第一时间段确定第一控制数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第二时间段确定第二控制数据。
示例12是一种桥接电路，包括被配置为接收传感器数据的第一接口电路，和被配置为生成数据信号的处理电路。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述传感器数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述传感器数据的第二数据相对应的第二时间段。所述桥接电路还包括被配置为输出所述数据信号的第二接口电路。
示例13是如示例12所述的桥接电路，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例14是如示例12或示例13所述的桥接电路，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例15是如示例12至14中任一项所述的桥接电路，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述第二接口电路还被配置为输出所述第二数据信号。
示例16是如示例12至15中任一项所述的桥接电路，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据信号。
示例17是如示例12至16中任一项所述的桥接电路，其中所述第一接口被配置为从至少两个传感器元件接收所述传感器数据。
示例18是如示例12至17中任一项所述的桥接电路，其中所述传感器数据包括图像数据，并且其中所述第一接口电路被配置为接收遵从相机串行接口CSI协议的所述图像数据。
示例19是如示例12至18中任一项所述的桥接电路，其中所述第二接口电路还被配置为接收控制信号。所述桥接电路还包括另一处理电路，该另一处理电路被配置为确定所述控制信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。此外，所述桥接电路包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第一控制数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第二控制数据。所述第一接口被配置为输出遵从通信协议的所述第一控制数据和所述第二控制数据。
示例20是一种电子设备，包括被配置为接收数据信号的接口电路，以及被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的处理电路。此外，所述电子设备包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。所述电子设备还包括被配置为基于所述第一数据和所述第二数据确定传感器数据的应用处理器。
示例21是如示例20所述的电子设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例22是如示例20或示例21所述的电子设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例23是如示例20至22中任一项所述的电子设备，其中所述接口电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘和所述第三信号边缘。
示例24是如示例20至23中任一项所述的电子设备，其中所述解调电路被配置为解调遵从串行时间编码物理层STEP协议的所述数据信号。
示例25是如示例20至24中任一项所述的电子设备，其中所述应用处理器还被配置为生成控制数据。所述电子设备还包括被配置为生成控制信号的另一处理电路，所述控制信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述控制数据的第一数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述控制数据的第二数据相对应的第四时间段。此外，所述接口电路被配置为输出所述控制信号。
示例26是一种桥接电路，包括被配置为接收数据信号的第一接口电路，以及被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的处理电路。所述桥接电路还包括解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据，并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。另外，所述桥接电路包括被配置为基于所述第一数据和所述第二数据生成遵从通信协议的输出信号的调制电路，和被配置为输出所述输出信号的第二接口电路。
示例27是如示例26所述的桥接电路，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例28是如示例26或示例27所述的桥接电路，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例29是如示例26至28中任一项所述的桥接电路，其中所述第一接口电路还被配置为接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的，并且其中所述处理电路被配置为还基于所述第二数据信号来确定所述第一信号边缘、所述第二信号边缘、和所述第三信号边缘。
示例30是如示例26至29中任一项所述的桥接电路，其中所述解调电路被配置为解调遵从串行时间编码物理层STEP协议的所述数据信号。
示例31是如示例26至30中任一项所述的桥接电路，其中所述调制电路还被配置为生成第二输出信号，所述第二输出信号相对于所述输出信号是反相的，并且其中所述第二接口电路还被配置为输出所述第二输出信号。
示例32是如示例26至31中任一项所述的桥接电路，其中所述第二接口电路还被配置为接收遵从所述通信协议的控制数据。所述桥接电路还包括被配置为生成控制信号的另一处理电路，所述控制信号包括第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列，所述第四信号边缘和所述第五信号边缘相隔与所述控制数据的第一数据相对应的第三时间段，并且所述第五信号边缘和所述第六信号边缘相隔与所述控制数据的第二数据相对应的第四时间段。此外，所述第一接口电路被配置为输出所述控制信号。
示例33是如示例26至32中任一项所述的桥接电路，其中所述通信协议是快速外围组件互连PCIe；D-PHY；M-PHY；或者通用串行总线USB之一。
示例34是一种成像系统，包括至少一个成像设备。所述至少一个成像设备包括被配置为生成图像数据的相机元件，和被配置为生成数据信号的处理电路。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述图像数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述图像数据的第二数据相对应的第二时间段。所述至少一个成像设备还包括被配置为将所述数据信号输出到传输链路的输出接口电路。此外，所述成像系统包括图像处理设备。所述图像处理设备包括被配置为从所述传输链路接收所述数据信号的输入接口电路，和被配置为确定所述数据信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列的另一处理电路。另外，所述图像处理设备包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段来确定第三数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段来确定第四数据。所述图像处理设备还包括被配置为基于所述第三数据和所述第四数据来确定所述图像数据的应用处理器。
示例35是一种通信设备，包括至少一个传感器设备。所述至少一个传感器设备包括被配置为生成图像数据的相机元件，和被配置为生成数据信号的处理电路。所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述图像数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述图像数据的第二数据相对应的第二时间段。所述至少一个传感器设备还包括被配置为输出所述数据信号的接口电路。
示例36是如示例35所述的通信设备，其中所述传感器设备包括被配置为生成传感器数据的至少一个另外的传感器元件，并且其中所述处理电路还被配置为将所述传感器数据包括到所述数据信号中。
示例37是如示例35或示例36所述的通信设备，其中所述通信设备是移动电话、平板计算机、膝上型计算机、和计算机之一。
上文联系图46a至46c描述的示例可被总结如下：
示例1是一种无线电系统，包括：印刷电路板；第一晶片，其被布置在所述印刷电路板上并且包括被配置为生成发送数据的基带处理器；以及第二晶片，其被布置在所述印刷电路板上并且包括射频调制解调器的至少一部分。所述第一晶片还包括处理电路，该处理电路被配置为生成数据发送信号，该数据发送信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与和所述发送数据有关的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与和所述发送数据有关的第二数据相对应的第二时间段。所述第一晶片还包括接口电路，该接口电路被配置为将所述数据发送信号输出到耦合所述第一晶片和所述第二晶片的传输链路。
示例2是如示例1所述的无线电系统，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例3是如示例1或示例2所述的无线电系统，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例4是如示例1至3中任一项所述的无线电系统，其中所述处理电路还被配置为生成第二数据发送信号，所述第二数据信号相对于所述数据发送信号是反相的，并且其中所述输出接口电路还被配置为将所述第二数据发送信号输出到所述传输链路。
示例5是如示例1至4中任一项所述的无线电系统，其中所述接口电路还被配置为从所述传输链路接收数据接收信号。所述第一晶片还包括另一处理电路，该另一处理电路被配置为确定所述数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。此外，所述第一晶片包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第一时间段确定第一接收数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第二时间段确定第二接收数据。
示例6是如示例1至5中任一项所述的无线电系统，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据发送信号，和/或所述解调电路被配置为解调遵从STEP协议的所述数据接收信号。
示例7是一种移动设备，包括根据示例1至6中任一项所述的无线电系统。
示例8是如示例7所述的移动设备，还包括布置在所述印刷电路板上的应用处理器，其中所述应用处理器耦合到所述基带处理器。
示例9是一种用于移动通信网络的基站，包括根据示例1至6中任一项所述的无线电系统。
示例10是如示例9所述的基站，还包括耦合到所述基带处理器的应用处理器。
上文联系图47a至47d描述的示例可被总结如下：
示例1是一种无线电系统，包括布置在印刷电路板上的晶片，其中所述晶片包括基带处理器和射频调制解调器的第一部分。所述无线电系统还包括与所述印刷电路板分开布置的无线电头端，其中所述无线电头端包括所述射频调制解调器的第二部分和耦合到所述射频调制解调器的第二部分的至少一个天线。所述第一晶片还包括处理电路，该处理电路被配置为生成数据发送信号，该数据发送信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与射频调制解调器的第一部分生成的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与射频调制解调器的第一部分生成的第二数据相对应的第二时间段。此外，所述第一晶片包括接口电路，该接口电路被配置为将所述数据发送信号输出到耦合所述第一晶片和所述无线电头端的传输链路。
示例2是如示例1所述的无线电系统，其中所述射频调制解调器的第一部分只包括数字电路，并且其中所述射频调制解调器的第二部分包括数字和模拟电路。
示例3是如示例1或示例2所述的无线电系统，其中所述数据发送信号包括用于多个发送信道的数据和/或用于多个发送极化的数据。
示例4是如示例1至3中任一项所述的无线电系统，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例5是如示例8至4中任一项所述的无线电系统，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例6是如示例1至5中任一项所述的无线电系统，其中所述处理电路还被配置为生成第二数据发送信号，所述第二数据信号相对于所述数据发送信号是反相的，并且其中所述输出接口电路还被配置为将所述第二数据发送信号输出到所述传输链路。
示例7是如示例8至6中任一项所述的无线电系统，其中所述接口电路还被配置为经由所述传输链路从所述射频调制解调器的第二部分接收数据接收信号。所述第一晶片还包括另一处理电路，该另一处理电路被配置为确定所述数据接收信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第二类型的第六信号边缘的序列。此外，所述第一晶片包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第一时间段确定第一接收数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第二时间段确定第二接收数据。
示例8是如示例1至7中任一项所述的无线电系统，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述数据发送信号，和/或所述解调电路被配置为解调遵从STEP协议的所述数据接收信号。
示例9是一种移动设备，包括根据示例1至8中任一项所述的无线电系统。
示例10是如示例16所述的移动设备，还包括布置在所述印刷电路板上的应用处理器，其中所述应用处理器耦合到所述基带处理器。
示例11是一种用于移动通信网络的基站，包括根据示例1至8中任一项所述的无线电系统。
示例12是如示例11所述的基站，还包括耦合到所述基带处理器的应用处理器。
上文联系图48a至48c描述的示例可被总结如下：
示例1是一种半导体晶片，包括被配置为生成要存储的数据的至少一个处理器核。另外，所述半导体晶片包括能够基于所述要存储的数据生成遵从快速外围组件互连PCIe协议的第一输出信号的第一装置，其中所述第一装置被配置为将所述第一输出信号输出到所述半导体晶片的第一输出端子。所述半导体晶片还包括能够生成第二输出信号的第二装置。所述第二装置包括处理电路，该处理电路被配置为生成所述第二输出信号，所述第二输出信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与所述要存储的数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与所述要存储的数据的第二数据相对应的第二时间段。此外，所述第二装置包括被配置为将所述第二输出信号输出到所述半导体晶片的第二输出端子的接口电路。所述半导体晶片还包括被配置为在第一操作模式中启用所述第一装置并且在第二操作模式中启用所述第二装置的控制电路。
示例2是如示例1所述的半导体晶片，还包括被配置为控制所述第一装置和所述第二装置的操作的PCIe控制器。
示例3是如示例2所述的半导体晶片，其中所述PCIe控制器被配置为利用第一接口协议与所述第一装置和所述第二装置通信。所述第二装置被配置为利用第二接口协议与控制电路通信。所述半导体晶片还包括耦合在所述PCIe控制器和所述第二装置之间的衬垫电路，该衬垫电路被配置为在所述第一接口协议和第二接口协议之间转换。
示例4是如示例3所述的半导体晶片，其中所述第一接口协议是PCI快速体系结构的PHY接口PIPE协议。
示例5是如示例2至4中任一项所述的半导体晶片，其中所述PCIe控制器包括用于与所述第一装置通信的第一端口和用于与所述第二装置通信的第二端口。
示例6是如示例2至5中任一项所述的半导体晶片，其中所述PCIe控制器包括所述控制电路。
示例7是如示例1至6中任一项所述的半导体晶片，其中所述第一输出端子和所述第二输出端子被配置为耦合到用于经由不同信号线接收数据存储设备的连接器。
示例8是如示例1至7中任一项所述的半导体晶片，其中所述半导体晶片的输入端子被配置为耦合到用于接收数据存储设备的连接器的预定电触点，并且其中所述控制电路被配置为如果在所述预定电触点处感测到预定信号则设置所述第二操作模式。
示例9是如示例8所述的半导体晶片，其中所述控制电路被配置为如果在所述预定电触点处感测到不同于所述预定信号的信号则设置所述第一操作模式。
示例10是如示例8或示例9所述的半导体晶片，其中所述半导体晶片的另一输出端子被配置为耦合到所述连接器的另一预定电触点，并且其中所述半导体晶片被配置为经由所述另一输出端子将另一预定义信号输出到所述另一预定电触点。
示例11是如示例1至10中任一项所述的半导体晶片，其中所述半导体晶片被配置为在所述半导体晶片的输入端子处接收输入信号，并且其中半导体晶片还包括能够对所述输入信号解码的装置。所述能够对输入信号解码的装置包括另一处理电路，该另一处理电路被配置为确定所述输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。此外，能够对输入信号解码的装置包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第一接收数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第二接收数据。所述控制电路被配置为在所述第二操作模式中启用所述能够对输入信号解码的装置。
示例12是如示例11所述的半导体晶片，还包括能够对遵从PCIe协议的所述输入信号解码的另一装置，其中所述控制电路被配置为在所述第一操作模式中启用所述能够对遵从PCIe协议的输入信号解码的另一装置。
示例13是如示例1至12中任一项所述的半导体晶片，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述第二输出信号，和/或所述能够对输入信号解码的装置被配置为对遵从STEP协议的输入信号解码。
示例14是如示例1至13中任一项所述的半导体晶片，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例15是如示例1至14中任一项所述的半导体晶片，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例16是一种数据存储设备，包括被配置为存储数据的数据存储元件。另外，所述数据存储设备包括能够基于存储在所述数据存储元件中的数据生成遵从快速外围组件互连PCIe协议的第一输出信号的第一装置，其中所述第一装置被配置为将所述第一输出信号输出到所述数据存储设备的连接器。所述数据存储设备还包括能够生成第二输出信号的第二装置。所述第二装置包括处理电路，该处理电路被配置为生成所述第二输出信号，所述第二输出信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与存储在所述数据存储元件中的数据的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与存储在所述数据存储元件中的数据的第二数据相对应的第二时间段。另外，所述第二装置包括被配置为将所述第二输出信号输出到所述连接器的接口电路。所述数据存储设备还包括被配置为在第一操作模式中启用所述第一装置并且在第二操作模式中启用所述第二装置的控制电路。
示例17是如示例16所述的数据存储设备，其中所述第一装置和所述接口电路经由不同的信号线耦合到所述连接器。
示例18是如示例16或示例17所述的数据存储设备，其中所述控制电路被配置为如果在所述连接器的预定电触点处感测到预定信号则设置所述第二操作模式。
示例19是如示例18所述的数据存储设备，其中所述控制电路被配置为如果在所述预定电触点处感测到不同于所述预定信号的信号则设置所述第一操作模式。
示例20是如示例18或示例19所述的数据存储设备，其中所述数据存储设备被配置为将另一预定义信号输出到另一预定电触点。
示例21是如示例16至20中任一项所述的数据存储设备，还包括被配置为控制所述第一装置和所述第二装置的操作的PCIe控制器。
示例22是如示例21所述的数据存储设备，其中所述PCIe控制器被配置为利用第一接口协议与所述第一装置和所述第二装置通信。所述第二装置被配置为利用第二接口协议与控制电路通信。所述数据存储设备还包括耦合在所述PCIe控制器和所述第二装置之间的衬垫电路，该衬垫电路被配置为在所述第一接口协议和第二接口协议之间转换。
示例23是如示例22所述的数据存储设备，其中所述第一接口协议是PCI快速体系结构的PHY接口PIPE协议。
示例24是如示例21至23中任一项所述的数据存储设备，其中所述PCIe控制器包括用于与所述第一装置通信的第一端口和用于与所述第二装置通信的第二端口。
示例25是如示例21至24中任一项所述的数据存储设备，其中所述PCIe控制器包括所述控制电路。
示例26是如示例16至25中任一项所述的数据存储设备，其中所述接口电路在所述第二操作模式中还被配置为从所述连接器接收输入信号，并且其中所述数据存储设备还包括能够对所述输入信号解码的装置。所述能够对输入信号解码的装置包括另一处理电路，该另一处理电路被配置为确定所述输入信号中的第一类型的第四信号边缘、第二类型的第五信号边缘、和第一类型的第六信号边缘的序列。此外，能够对输入信号解码的装置包括解调电路，该解调电路被配置为基于所述第四信号边缘和所述第五信号边缘之间的第三时间段确定第一接收数据，并且基于所述第五信号边缘和所述第六信号边缘之间的第四时间段确定第二接收数据。所述控制电路被配置为在所述第二操作模式中启用所述能够对输入信号解码的装置。
示例27是如示例11所述的数据存储设备，还包括能够对遵从PCIe协议的所述输入信号解码的另一装置，其中所述控制电路被配置为在所述第一操作模式中启用所述能够对遵从PCIe协议的输入信号解码的装置。
示例28是如示例16至27中任一项所述的数据存储设备，其中所述处理电路被配置为生成遵从串行时间编码物理层STEP协议的所述第二输出信号，和/或所述用于对输入信号解码的装置被配置为对遵从所述STEP协议的输入信号解码。
示例29是如示例16至28中任一项所述的数据存储设备，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
示例30是如示例16至29中任一项所述的数据存储设备，其中所述第一时间段和所述第二时间段的总和低于10-7s。
示例31是如示例16至30中任一项所述的数据存储设备，其中所述数据存储元件是三维交叉点存储器。
示例32是一种计算机，包括根据示例1至15中任一项所述的半导体晶片。
示例33是一种计算机，包括根据示例16至31中任一项所述的数据存储设备。
与先前详述的示例和附图中的一个或多个一起提及和描述的方面和特征也可与一个或多个其他示例相组合，以便替代其他示例的类似特征或者向其他示例额外地引入该特征。
示例还可以是或者可涉及具有程序代码的计算机程序，当该计算机程序在计算机或处理器上被执行时，该程序代码用于执行一个或多个上述方法。各种上述方法的步骤、操作或过程可由编程的计算机或处理器来执行。示例也可覆盖程序存储设备，例如数字数据存储介质，它们是机器、处理器或计算机可读的并且编码了机器可执行、处理器可执行或计算机可执行的指令程序。指令执行或使得执行上述方法的一些或全部动作。程序存储设备可包括或者可以是例如数字存储器、诸如磁盘和磁带之类的磁存储介质、硬驱动器、或者光可读数字数据存储介质。另外的示例还可覆盖被编程为执行上述方法的动作的计算机、处理器或控制单元，或者被编程为执行上述方法的动作的(现场)可编程逻辑阵列((field)programmable logic array，(F)PLA)或者(现场)可编程门阵列((field)programmablegate array，(F)PGA)。
描述和附图只是说明了本公开的原理。此外，本文记载的所有示例大部分明确地打算只用于说明目的以帮助读者理解本公开的原理和发明人为推进现有技术而贡献的构思。本文记载本公开的原理、方面和示例以及其具体示例的所有陈述都打算涵盖其等同物。
被表示为“用于……的装置”的执行特定功能的功能块可以指被配置为执行特定功能的电路。因此，“用于某事的装置”可实现为“被配置为或适合于某事的装置”，例如被配置为或适合于相应任务的设备或电路。
在附图中示出的各种元素的功能，包括被标注为“装置”、“用于提供信号的装置”、“用于生成信号的装置”等等的任何功能块，可实现为专用硬件的形式，例如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等等，以及能够联系适当软件执行软件的硬件。当由处理器提供时，这些功能可由单个专用处理器提供，由单个共享处理器提供，或者由多个个体处理器提供，这些个体处理器中的一些或全部可被共享。然而，术语“处理器”或“控制器”绝不限于仅仅能够执行软件的硬件，而是可包括数字信号处理器(digital signalprocessor，DSP)硬件、网络处理器、专用集成电路(application specific integratedcircuit，ASIC)、现场可编程门阵列(field programmable gate array，FPGA)、用于存储软件的只读存储器(read only memory，ROM)、随机访问存储器(random access memory，RAM)和非易失性存储装置。也可包括其他硬件，传统的和/或定制的。
框图例如可图示出实现本公开的原理的高级别电路图。类似地，流程图、作业图、状态转变图、伪代码等等可表示各种过程、操作或步骤，它们例如可基本上被表示在计算机可读介质中并且因此由计算机或处理器执行，无论这种计算机或处理器是否被明确示出。说明书中或示例中公开的方法可由具有用于执行这些方法的各个动作的每一者的装置的设备来实现。
要理解，说明书或示例中公开的多个动作、过程、操作、步骤或功能的公开可不被解释为是按特定顺序的，除非另有明确或隐含声明，例如出于技术原因。因此，对多个动作或功能的公开不会把这些动作或功能限于特定的顺序，除非这种动作或功能出于技术原因是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作或步骤可分别包括或者可分别被分解成多个子动作、子功能、子过程、子操作或子步骤。这种子动作可被包括在对此单个动作的公开中并作为本公开一部分，除非被明确地排除。
此外，在此将所附示例并入到详细描述中，其中每个示例可独立作为单独的示例。虽然每个示例可独立作为单独的示例，但要注意，虽然从属示例在示例中可引用与一个或多个其他示例的特定组合，但其他示例也可包括该从属示例与每个其他从属或独立示例的主题的组合。这种组合在本文中被明确提出，除非声明特定的组合是不想要的。此外，打算也将一示例的特征包括到任何其他独立示例，即使此示例不是直接从属于该独立示例的。

Claims (25)

1.一种用于生成数据信号的装置，包括：
处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；以及
输出接口电路，该输出接口电路被配置为输出所述数据信号。
2.如权利要求1所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
3.如在前权利要求之一所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s。
4.如在前权利要求之一所述的装置，其中所述处理电路还被配置为生成第二数据信号，所述第二数据信号相对于所述数据信号是反相的。
5.如在前权利要求之一所述的装置，其中所述第一数据由第一数据符号表示并且所述第二数据第二数据符号表示，所述第一数据符号和所述第二数据符号将根据数据通信协议被发送。
6.如在前权利要求之一所述的装置，还包括被配置为生成所述数据信号的至少一个数字到时间转换器。
7.如在前权利要求之一所述的装置，其中所述输出接口电路被配置为将所述数据信号输出到有线传输链路，所述有线传输链路由一条或多条传输线组成。
8.一种用于接收数据信号的装置，包括：
处理电路，该处理电路被配置为确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列；以及
解调电路，该解调电路被配置为基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
9.如权利要求8所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
10.如权利要求8或9中的一项所述的装置，其中所述第一时间段和所述第二时间段的总和低于10-7s或10-8s。
11.如权利要求8至10中的一项所述的装置，其中所述处理电路还被配置为：接收第二数据信号，所述第二数据信号相对于所述数据信号是反相的；并且还基于所述第二数据信号确定所述第一信号边缘、所述第二信号边缘和所述第三信号边缘。
12.如权利要求8至11中的一项所述的装置，其中2个信号边缘之间的时间段与通信协议的数据符号相对应。
13.如权利要求8至12中的一项所述的装置，还包括至少一个时间到数字转换器，该至少一个时间到数字转换器被配置为确定所述第一时间段和所述第二时间段。
14.一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型和第二类型的交替信号边缘，其中每相继一对信号边缘之间的时间段对应于要发送的数据，其中每秒的时间段的数目高于1*107或1*108。
15.如权利要求14所述的装置，其中两个信号边缘之间的时间段与通信协议的数据符号相对应。
16.如在前权利要求中的一项所述的装置，其中所述数据信号是利用有线传输链路传输的数字信号。
17.一种用于生成数据信号的装置，包括：
用于生成所述数据信号的装置，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段；以及用于输出所述数据信号的装置。
18.如权利要求17所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者所述第二类型是上升边缘并且所述第一类型是下降边缘。
19.一种用于接收数据信号的装置，包括：
用于确定所述数据信号中的第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列的装置；以及
用于进行以下操作的装置：基于所述第一信号边缘和所述第二信号边缘之间的第一时间段确定第一数据；并且基于所述第二信号边缘和所述第三信号边缘之间的第二时间段确定第二数据。
20.如权利要求19所述的装置，其中所述第一类型是上升边缘并且所述第二类型是下降边缘，或者其中所述第二类型是上升边缘并且所述第一类型是下降边缘。
21.一种用于生成数据信号的装置，包括用于生成所述数据信号的装置，所述数据信号包括第一类型和第二类型的交替信号边缘，其中每相继一对信号边缘之间的时间段与要发送的数据相对应，其中每秒的时间段的数目高于1*107或1*108。
22.一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，所述数据信号包括第一类型的第一信号边缘、第二类型的第二信号边缘、和第一类型的第三信号边缘的序列，所述第一信号边缘和所述第二信号边缘相隔与要发送的第一数据相对应的第一时间段，并且所述第二信号边缘和所述第三信号边缘相隔与要发送的第二数据相对应的第二时间段。
23.如权利要求22所述的装置，还包括用于所述数据信号的输出接口。
24.一种用于生成数据信号的装置，包括处理电路，该处理电路被配置为生成所述数据信号，其中所述处理电路被配置为基于要发送的各个数据部分来调整所述数据信号的先后信号边缘之间的时间段。
25.如权利要求24所述的装置，还包括用于所述数据信号的输出接口。
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