CN114925654B - 一种交换电路路由算法的验证方法及装置 - Google Patents

一种交换电路路由算法的验证方法及装置 Download PDF

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Abstract

本发明公开了一种交换电路路由算法的验证方法及装置，将第一路由验证组件数据包转换为第一总线验证组件数据包；将第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；获取第二总线验证组件数据包，并将第二总线验证组件数据包转化为第二路由验证组件数据包；获取待测交换电路的每个输入端口的第一总线验证组件数据包，并转化为第三路由验证组件数据包；根据待测交换电路的理论路由算法逻辑，对第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；将第二路由验证组件数据包与第四路由验证组件数据包进行比对，本发明提高了验证的覆盖率和效率。

Description

一种交换电路路由算法的验证方法及装置
技术领域
本发明属于交换电路路由算法技术领域，具体涉及一种交换电路路由算法的验证方法及装置。
背景技术
近年来，随着半导体技术的快速发展，集成电路的规模和性能不断提升，数据吞吐量越来越大，高性能的快速总线技术也随之不断提升。随着技术的发展，时钟频率越来越高，并行导线之间的相互干扰越来越严重。并行接口因为有多条并行且紧密的导线，但时钟频率提高到一定程度时，传输的数据已经无法恢复。而串行接口因为导线少，线间干扰容易控制，反而可以通过不断提高时钟频率来提高传输速率。相应的总线拓扑也发生了变化，串行接口都是点对点的连接方式，所以整个总线拓扑中需要使用路由器这种关键器件进行扩展才能组网形成星型网络、树形网络等。比如PCIe，SpaceWire，RapidIO等总线都需要路由器进行总线拓扑才能组网。
不同的路由器因为其实现的差异性和总线的不同，无法复用验证环境和场景。传统验证也多是基于直接验证方式进行，很难做到随机遍历和自动化检查，验证覆盖率和效率难以提高。
发明内容
针对现有技术中存在的问题，本发明提供了一种交换电路路由算法的验证方法及装置，提高验证的覆盖率和效率。
为了解决上述技术问题，本发明通过以下技术方案予以实现：
一种交换电路路由算法的验证方法，包括：
创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包；
将所述第一路由验证组件数据包转换为第一总线验证组件数据包；
将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；
获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包；
获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包；
根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；
将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
进一步地，当所述第二路由验证组件数据包与所述第四路由验证组件数据包相同，则待测交换电路的路由算法为理论路由算法；否则，待测交换电路的路由算法有误。
进一步地，所述第一路由验证组件数据包包括给待测交换电路施加测试激励的包信息与端口信息。
进一步地，所述将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，具体包括：
将包信息以对应的总线协议驱动到待测交换电路的输入端口。
进一步地，所述将所述第二总线验证组件数据包转化为第二路由验证组件数据包之后，还包括：
存储所述第二路由验证组件数据包。
进一步地，所述将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包之后，还包括：
存储所述第三路由验证组件数据包。
一种交换电路路由算法的验证装置，包括：
路由激励队列库，用于创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包；
路由激励队列生成器，用于将所述第一路由验证组件数据包转换为第一总线验证组件数据包；
总线端口激励队列生成器通道，用于将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；
第一监视器事务级建模接口，用于获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包；
第二监视器事务级建模接口，用于获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包；
路由算法模块，用于根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；
记分板模块，用于将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
进一步地，还包括：
输入队列模块，用于存储所述第三路由验证组件数据包。
进一步地，还包括：输出队列模块，用于存储所述第二路由验证组件数据包。
与现有技术相比，本发明至少具有以下有益效果：
可重用性：本发明基于事务级建模抽象形成路由器验证组件，剥离了总线接口类型的关联，只是考虑开关路由逻辑进行验证。同时又能够很快与环境进行集成，预留了TLM(事务级建模接口)接口与环境能够进行连接。
可扩展性：通过抽象设计，在交叉开关路由器验证中对于典型场景的验证进行收集，可以将典型场景封装成集合。这样对于一个新的设计可以很快进行大量典型场景的测试，不但能更快的发现问题而且能够用以往的经验发现一些corner bug。在使用中也能通过不断完善典型场景集，做到经验的不断积累。
高效可靠：自动化的检查机制可以做到大量随机场景的遍历测试，可以有效提升验证的覆盖率。并且通过功能覆盖率的收集，可以分析验证过程中的一些漏洞，更快的到达验证的收敛。
本发明基于交叉开关对算法部分进行建模，形成一个通用的路由验证组件，通过灵活的参数配置可以实现任意路由规则模式，同时将激励驱动进行上层抽象，与交换电路接口的总线类型解耦。剥离了接口与路由逻辑之间的耦合，并将测试环境进行模块化开发，形成测试数据包，方便复用和集成。在交换开关电路验证中可以快速搭建测试环境，缩短路由电路测试时间，提高测试覆盖率。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式中的技术方案，下面将对具体实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种交换电路路由算法的验证装置的示意图。
图中：1a-第一监视器事务级建模接口；1b-第二监视器事务级建模接口；2-总线端口激励队列生成器通道；3-路由算法模块；4-记分板模块；5-输入队列模块；6-输出队列模块；7-路由激励队列生成器；8-路由激励队列库。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
作为本发明的某一具体实施方式，一种交换电路路由算法的验证方法，具体包括以下步骤：
S1、创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包。
具体地说，所述第一路由验证组件数据包包括给待测交换电路施加测试激励的包信息与端口信息。
S2、将所述第一路由验证组件数据包转换为第一总线验证组件数据包；
S3、将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包。
具体地说，将包信息以对应的总线协议驱动到待测交换电路的输入端口。
S4、获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包。
优选的，将所述第二总线验证组件数据包转化为第二路由验证组件数据包之后，对所述第二路由验证组件数据包进行存储。
S5、获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包。
优选的，将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包之后，对所述第三路由验证组件数据包进行存储。
S6、根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包。
S7、将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
具体地说，当所述第二路由验证组件数据包与所述第四路由验证组件数据包相同，则待测交换电路的路由算法为理论路由算法；否则，待测交换电路的路由算法有误，发现错误之后会形成标记为Dut error的错误报告。
结合图1所示，作为本发明的某一具体实施方式，本发明提供了一种交换电路路由算法的验证装置，包括：
路由激励队列库8，用于创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包。
路由激励队列生成器7，用于将所述第一路由验证组件数据包转换为第一总线验证组件数据包。
总线端口激励队列生成器通道2，用于将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包。
第一监视器事务级建模接口1a，用于获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包。
优选的，还包括输出队列模块6，用于存储所述第二路由验证组件数据包。
第二监视器事务级建模接口1b，用于获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包。
优选的，还包括输入队列模块5，用于存储所述第三路由验证组件数据包。
路由算法模块3，用于根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包。
记分板模块4，用于将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
图1中，BUS UVC为具体外设的验证组件，如PCIe，Ethernet等，其作用为产生总线事务与监控总线数据。当数据在路由端口进行收发时，总线组件可以将事务进行解析与记录，并通过事务级建模接口广播出去。
更加详细的说：
①构建一个n x n的crossbar路由器验证组件框架，input N和out put N都是可以设置的。In Port由TLM接口连接到不同的总线组件(BUS UVC)上的监控器(MONITOR)上来获取进入路由器的数据包，Out Port同样也是通过TLM接口连接到出口监控器组件上监控数据包。
②数据保存与比对，路由算法验证组件中例化两组队列用来存放入口和出口的数据包，并且根据内部的核心函数的预测进行路由规则的预测，同时对于数据包进行数据比对。
③核心函数：out＝F(p1,p2,…pn)，负责根据输入情况预测输出情况。核心函数通过一系列可以配置的参数描述出交叉开关电路的矩阵，不管是一一映射矩阵还是组适应路由矩阵还是基于查找表的路由矩阵，都是可以配置的，并且不限于已有的矩阵设计，用户可以进行核心函数的重写，以适应更加灵活多变的路由算法。
④路由表：根据路由查找表进行路由，含有路由表的路由器。
⑤功能覆盖率收集，通过实例化本路由器验证组件，实现与DUT一致的参考模型。在整个验证过程中，可以通过此路由验证组件收集所有测试用例的功能覆盖率。
⑥输入和输出的TLM接口，连接环境中具体的BUS UVC的监控器(MONITOR)。
⑦典型场景集：提供典型路由场景。典型场景是描述输入场景的集合，当然是一些比较典型的路由场景集合，包括传统验证中的直接测试用例。典型场景集通过C函数描述输入包的行为，并且可以通过验证平台翻译成接口验证组件驱动器(BUS UVC)驱动的不同总线接口的不同数据包发给DUT进行测试。
⑧层次化驱动队列：本验证组件内设置激励队列驱动器(sequencer)，驱动器驱动的队列为路由算法层的虚拟包，而非真实的总线队列包。在验证组件内定义以路由交换逻辑为对象的事务包，包括路由交换相关的信息，比如入口队列，目的端口等。通过层次化驱动队列的形式，绑定至外层的总线驱动上，经过层次化的队列驱动转换，实现了抽象级更高的路由逻辑队列到具体总线包的队列的转换。
本实施例中，第一监视器事务级建模接口1a的数量与待测交换电路的输出端口的数量相同，第二监视器事务级建模接口1b的数量与待测交换电路的输入端口的数量相同。通俗的说，第一监视器事务级建模接口1a和第二监视器事务级建模接口1b的主要功能是将总线组件的监控器解析的事务流接入路由算法验证组件内部。
本实施例中，总线端口激励队列生成器通道2的数量与待测交换电路的输入端口的数量相同。通俗的说，总线端口激励队列生成器通道2的主要功能是将总线组件的激励队列生成器挂接到路由算法总线验证组件内部，供路由激励队列生成器使用。
本实施例中，路由算法模块3的数量为1，通俗的说，路由算法模块3的主要功能是根据其配置的待测交换电路的路由算法逻辑，对输入的数据包的路由行为进行预测。
本实施例中，记分板模块4的数量为1，通俗的说，记分板模块4的主要功能是根据路由算法模块3的预测结果，比对输入队列和实际输出队列的数据包的正确性与数据正确性。
本实施例中，输入队列模块5和输出队列模块6的数量均为1，通俗的说，输入队列模块5和输出队列模块6的主要功能分别是存储监控器输入端口收到的数据包和存储监控器输出端口收到的数据包。
本实施例中，路由激励队列生成器7的数量为1，通俗的说，路由激励队列生成器7的主要功能是将路由层事务包进行驱动，通过连入的各个端口的总线驱动器最终翻译到总线上的具体事务包。
本实施例中，路由激励队列库8的数量为1，通俗的说，路由激励队列库8的主要功能有两个：第一，典型场景收集；第二，进行随机测试。
下面提供一具体应用实施例：
在某PCIe交换开关电路的验证中大大提高了验证平台的集成效率，并提高了验证覆盖率和测试效率。该PCIe交换开关为一个12x12的交换开关，通过在环境中集成本发明的路由验证组件，配置为12x12口型，将总线端口激励队列生成器通道连接到环境中12个PCIe验证组件的激励生成器上。监控器事务级建模接口连接到12个PCIe验证组件的监控器上。通过集成该路由验证组件，构造随机测试用例进行批量测试发现大量代码cornerbug。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种交换电路路由算法的验证方法，其特征在于，包括：
创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包；
将所述第一路由验证组件数据包转换为第一总线验证组件数据包；
将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；
获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包；
获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包；
根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；
将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
2.根据权利要求1所述的一种交换电路路由算法的验证方法，其特征在于，当所述第二路由验证组件数据包与所述第四路由验证组件数据包相同，则待测交换电路的路由算法为理论路由算法；否则，待测交换电路的路由算法有误。
3.根据权利要求1所述的一种交换电路路由算法的验证方法，其特征在于，所述第一路由验证组件数据包包括给待测交换电路施加测试激励的包信息与端口信息。
4.根据权利要求3所述的一种交换电路路由算法的验证方法，其特征在于，所述将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，具体包括：
将包信息以对应的总线协议驱动到待测交换电路的输入端口。
5.根据权利要求1所述的一种交换电路路由算法的验证方法，其特征在于，所述将所述第二总线验证组件数据包转化为第二路由验证组件数据包之后，还包括：
存储所述第二路由验证组件数据包。
6.根据权利要求1所述的一种交换电路路由算法的验证方法，其特征在于，所述将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包之后，还包括：
存储所述第三路由验证组件数据包。
7.一种交换电路路由算法的验证装置，其特征在于，包括：
路由激励队列库，用于创建交换电路路由算法验证用典型场景集合，所述典型场景集合包括第一路由验证组件数据包；
路由激励队列生成器，用于将所述第一路由验证组件数据包转换为第一总线验证组件数据包；
总线端口激励队列生成器通道，用于将所述第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；
第一监视器事务级建模接口，用于获取待测交换电路的每个输出端口输出的第二总线验证组件数据包，并将所述第二总线验证组件数据包转化为第二路由验证组件数据包；
第二监视器事务级建模接口，用于获取待测交换电路的每个输入端口的第一总线验证组件数据包，并将获取的待测交换电路的每个输入端口的第一总线验证组件数据包转化为第三路由验证组件数据包；
路由算法模块，用于根据待测交换电路的理论路由算法逻辑，对所述第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；
记分板模块，用于将所述第二路由验证组件数据包与所述第四路由验证组件数据包进行比对，完成交换电路路由算法的验证。
8.根据权利要求7所述的一种交换电路路由算法的验证装置，其特征在于，还包括：
输入队列模块，用于存储所述第三路由验证组件数据包。
9.根据权利要求7所述的一种交换电路路由算法的验证装置，其特征在于，还包括：输出队列模块，用于存储所述第二路由验证组件数据包。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001016728A2 (en) * 1999-08-31 2001-03-08 Accenture Llp A system, method and article of manufacture for business logic services patterns in a netcentric environment
WO2016191304A1 (en) * 2015-05-22 2016-12-01 Gray Research LLC Directional two-dimensional router and interconnection network for field programmable gate arrays, and other circuits, and applications of the router and network
CN111684771A (zh) * 2017-09-18 2020-09-18 英特尔公司 时间编码数据通信协议、用于生成和接收数据信号的装置和方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080002669A1 (en) * 2001-09-14 2008-01-03 O'brien Ray Packet voice gateway

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001016728A2 (en) * 1999-08-31 2001-03-08 Accenture Llp A system, method and article of manufacture for business logic services patterns in a netcentric environment
WO2016191304A1 (en) * 2015-05-22 2016-12-01 Gray Research LLC Directional two-dimensional router and interconnection network for field programmable gate arrays, and other circuits, and applications of the router and network
CN111684771A (zh) * 2017-09-18 2020-09-18 英特尔公司 时间编码数据通信协议、用于生成和接收数据信号的装置和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种路由交换阵列节点芯片及其系统的设计与实现;秦济龙;李庆华;王恩东;公维锋;张峰;牛;乌力吉;张向民;;计算机工程与科学;20161215(12);全文 *
基于Actor模型的软总线设计;李春雷;高峰;颜运强;;计算机工程;20180423(05);全文 *

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