CN112199216A - 接口配置方法和装置、调制解调芯片及存储介质 - Google Patents

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CN112199216A CN202011133022.7A CN202011133022A CN112199216A CN 112199216 A CN112199216 A CN 112199216A CN 202011133022 A CN202011133022 A CN 202011133022A CN 112199216 A CN112199216 A CN 112199216A
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Abstract

本申请实施例公开了一种接口配置方法，所述方法包括：从存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。本申请实施例同时公开了一种接口配置装置、调制解调芯片、射频处理芯片以及存储介质。

Description

接口配置方法和装置、调制解调芯片及存储介质
技术领域
本申请涉及无线通信技术领域，尤其涉及一种接口配置方法和装置、调制解调芯片及存储介质。
背景技术
实际应用中，一个通信设备的通信系统通常包括基带处理器、射频处理器、以及用于基带处理器与射频处理器之间的数据传输接口。
目前通信设备中数据传输接口执行基带处理器与射频处理器之间的数据传输时，功耗较大，尤其是当前超薄超轻通信设备设计中对电池容量的限制，这样的高功耗是不必要的。
发明内容
本申请实施例提供了一种接口配置方法和装置、调制解调芯片及存储介质。
本申请实施例提供一种接口配置方法，所述方法包括：
从存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；
在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
本申请实施例提供一种接口配置装置，所述接口配置装置包括存储单元、获取单元和配置单元；其中，
所述获取单元，用于从所述存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；
所述配置单元，用于在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
本申请实施例提供一种调制解调芯片，所述调制解调芯片包括基带处理器、数据传输接口、存储有所述数据传输接口配置信息的配置信息存储器、微处理器、以及存储有所述微处理器可执行指令的执行指令存储器；
所述基带处理器、数据传输接口、所述配置信息存储器、所述微处理器和所述执行指令存储器通过通信总线进行通信；
所述微处理器，用于运行所述执行指令存储器中存储的所述计算机程序时，执行上述接口配置方法的步骤。
本申请实施例提供一种射频芯片，所述射频芯片包括射频处理器、数据传输接口、存储有所述数据传输接口配置信息的配置信息存储器、微处理器、以及存储有所述微处理器可执行指令的执行指令存储器；
所述射频处理器、数据传输接口、所述配置信息存储器、所述微处理器和所述执行指令存储器通过通信总线进行通信；
所述微处理器，用于运行所述执行指令存储器中存储的所述可执行指令时，执行上述接口配置方法的步骤。
本申请实施例提供一种通信设备，所述通信设备包括调制解调芯片和射频芯片；其中，所述调制解调芯片包括基带处理器、第一数据传输接口、存储有所述第一数据传输接口配置信息的第一配置信息存储器、第一微处理器、以及存储有所述第一微处理器可执行指令的第一执行指令存储器；
所述射频芯片包括射频处理器、第二数据传输接口、存储有所述第二数据传输接口配置信息的第二配置信息存储器、第二微处理器、以及存储有所述第二微处理器可执行指令的第二执行指令存储器；
所述第一微处理器，用于运行所述第一执行指令存储器中存储的所述可执行指令时，执行上述接口配置方法的步骤；
和/或，
所述第二微处理器，用于运行所述第二执行指令存储器中存储的所述可执行指令时，执行上述接口配置方法的步骤。
本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行实现上述任一方法的步骤。
本申请实施例提供的接口配置方法，所述方法包括：从存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。可见，本申请实施例提供的接口配置方法，可以提前存储未来目标时间段内的目标传输速率，并在目标时间段到达之前，基于目标传输速率对数据传输接口的硬件进行配置；这样，可以根据提前存储的配置信息动态调整数据传输接口的目标传输速率，也就是说，数据传输接口的传输速率可以随着实际需求实时变化，如此，降低数据传输接口的功耗。
附图说明
图1为本申请实施例提供的一种示例性的通信系统架构图；
图2为本申请实施例提供的一种载波配置示意图；
图3为本申请实施例提供的一种数据传输速率示意图；
图4为本申请实施例提供的一种终端侧与接入网侧无线协议架构示意图；
图5为本申请实施例提供的一种接口配置方法流程示意图；
图6为本申请实施例提供的一种存储单元结构意图；
图7为本申请实施例提供的另一种存储单元结构意图；
图8为本申请实施例提供的一种示例性的资源指示信息分布示意图；
图9为本申请实施例提供的另一种数据传输速率示意图；
图10a至图10k为本申请实施例提供的一种存储单元写入操作和读取操作流程示意图；
图11为本申请实施例提供的一种接口配置装置的结构组成示意图；
图12为本申请实施例提供的一种调制解调芯片的硬件结构组成示意图；
图13为本申请实施例提供的一种射频芯片的硬件结构组成示意图；
图14为本申请实施例提供的一种通信设备的硬件结构组成示意图。
具体实施方式
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明实施例。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
需要说明的是，本申请实施例中提及的“数据传输”指的是基带处理单元与射频处理单元之间的数字数据传输。本申请实施例提及的“传输速率”、“速率”指的是基带处理单元与射频处理单元之间传输数字数据的速率。
参考图1所示的一种示例性的通信系统架构图，该通信系统架构包括基带处理器11、射频处理器12，以及基带处理器11和射频处理器12之间的数据传输接口13。数据传输接口13用于实现基带处理器11和射频处理器12之的数据发送以及数据接收。另外，该通信系统架构中还可以包括微处理器14，用于对数据传输接口13的传输速率进行控制。基带处理器11和射频处理器12之间的数据传输接口13的传输速率，与载波的频域带宽和时域长度等因素有关。
在通信技术发展过程中，第四代移动通信技术(4th generation mobilenetworks，4G)引入了(Multiple Input Multiple Output，MIMO)、灵活载波带宽和载波聚合等技术，第五代移动通信技术(5th generation mobile networks，5G)引入了部分带宽(Bandwidth Part，BWP)技术。另外，5G引入的双连接技术，例如演进型通用陆地无线接入(Evolved-UMTS Terrestrial Radio Access，EUTRA)与新无线(New Radio，NR)之间的双连接(EUTRA NR Dual Connection，EN-DC)、或者NR与EUTRA之间的双连接(NR EUTRA DualConnection，NE-DC)，能够支持4G与5G的载波同时工作。也就是说，数据传输的载波能够灵活调度，这使得不同载波配置下，通信设备中基带处理器与射频处理器之间的数据传输速率高度灵活可变。
4G/5G系统的信号可以包含承载于物理下行控制信道(PDCCH)、物理广播信道(PBCH)、物理下行共享信道(PDSCH)、物理随机接入信道(PRACH)、物理上行共享信道(PUSCH)、物理上行控制信道(PUCCH)的信号、以及探测参考信号(SRS)等。其中，不同的信号根据实际的载波配置情况，可能具有不同的频域带宽和时域长度。在载波聚合的场景下，同一个时刻，不同载波实际传输的信号会因具体的配置而不同；并且同一时刻可能只有部分载波存在信号发送，也可能所有的载波都有信号发送。因此，基带处理器11和射频处理器12之间数据传输的速率，在不同的时间段会因具体的载波调度和配置情况而不断变化。
以无线终端上行传输方向为例说明，参考图2所示的载波配置示意图，以及图3所示的数据传输速率示意图，当无线终端进行上行传输时，可以通过两载波(载波1和载波2)聚合进行上行传输；其中，载波1与载波2共用同一套数据传输接口，且基带处理器向射频处理器发送数据。
如图2所示，在时间段T1、时间段T3和时间段T5内使用载波1时，基带处理器11和射频处理器12之间的传输速率为r1。在时间段T2、时间段T3、时间段T4和时间段T5内使用载波2时，基带处理器11和射频处理器12之间的传输速率为r2。基于此，参考图3所示的数据传输速率示意图，在时间段T1到时间段T5的不同时间段内，基带处理器11和射频处理器12传输数据的速率分别为：{r1，r2，r1+r2，r2，r1+r2}。可见，基带处理器11向射频处理器12发送数据的总速率，能够随着载波1和载波2具体的调度情况而不断变化，因此，基带处理器11和射频处理器12传输数据的总速率并不是一个固定值。
相关技术中通常将数据传输接口的工作速率设为能够支持当前配置下两个上行载波基带处理器到射频处理器发送数据的最高速率。显然，相关技术中并没有充分考虑实际数据速率的变化情况，数据传输接口的速率配置有一定的冗余。对应的，数据传输接口的工作电压、频率等也要一直配在较高的水平，功率消耗较高。
为了解决相关技术中基带处理器与射频处理器之间数据传输过程中存在的问题，本申请实施例提供一种接口配置方法，可以提前存储关于基带处理器和射频处理器之间数据传输接口的配置信息，该配置信息可以指示未来一段时间(即目标时间段)内该数据传输接口的目标速率信息。这样，首先从该存储单元中读取配置信息中的目标传输速率；并在目标时间段起始时刻之前的预设时间段内，基于目标传输速率对数据传输接口进行配置，以使得数据传输接口在目标时间段内以目标传输速率进行数据传输。可见，本申请实施例可以提前在存储单元中存储未来目标时间段内数据传输接口的目标传输速率，并在该时间段到达之前，按照目标传输速率对数据传输接口进行配置。如此，可以根据存储的配置信息，动态调整数据传输接口的目标传输速率，降低功耗。
可以理解的是，本申请实施例中的数据传输接口为基带处理器和射频处理器之间的接口，也就是说，本申请实施例提供的接口配置方法的执行主体可以是调制解调芯片，也可以是射频芯片，本申请实施例对此不作限定。
需要说明的是，本申请实施例中接口配置方法的执行主体，可以根据数据的传输类型确定。示例性的，当进行数据发送的时候，调制解调芯片可以提前根据配置信息，配置数据传输接口的目标传输速率，并在目标时间段内按照目标传输速率控制基带处理器将数据通过数据传输接口传输至射频处理器，以使射频处理器将接收到的数据发射至目的地。当进行数据接收的时候，射频芯片可以提前根据配置信息，来配置数据传输接口的目标传输速率，并在目标时间段内按照目标传输速率控制射频处理器将数据通过数据传输接口传输至基带处理器，以使基带处理器对接收到的数据进行解析处理。
需要说明的是，本申请实施例的技术方案可以应用于5G系统或4G系统中，本申请实施例这里不做限定。
在5G新空口技术中，无线接口为终端与接入网之间的接口，终端与接入网之间的通信，需要遵守接收的规范。其中，无线接口协议栈主要包括物理层、数据链路层以及网络层，具体的，物理层PHY位于无线接口最底层，提供物理介质中比特流传输所需要的所有功能，主要用于为媒体接入控制(Media Access Control，MAC)层和高层提供信息传输的服务。数据链路层主要包括MAC、无线链路控制(Radio Link Control，RLC)、分组数据汇聚协议(Packet Data Convergence Protocol，PDCP)以及服务数据调整协议(Service DataAdaptation Protocol，SDAP)4个子层，SDAP子层位于用户面、而其他3个子层位于同时位于用户面和控制面，数据链路层介于物理层和网络层之间，可以在物理层提供的服务的基础上向网络层提供服务；网络层是指无线资源控制(Radio Resource Control，RRC)层，位于接入网的控制平面，负责完成接入网与终端之间交互的所有信令处理。示例性的，图4为终端侧与接入网侧无线协议架构示意图，如图4所示，针对终端侧与接入网gNB侧的无线协议架构包括三层和两面，其中，三层为物理层、数据链路层以及网络层，而两面则包括控制面和用户面，在5G协议栈中，控制面包括物理层、MAC层、RLC层、PDCP层以及RRC层；而用户面除包含有与控制面相同的物理层、MAC层、RLC层、PDCP层之外，5G协议架构中的用户面新增加了一个SDAP层，可见，SDAP层只用于用户面，而控制面协议栈不包含SDAP层。具体的，无线协议架构中：(1)物理层向MAC层提供传输信道；(2)MAC层向RLC层提供逻辑信道；(3)RLC层提供给PDCP层RLC信道；(4)PDCP层向SDAP层或者RRC层提供无限承载；(5)RRC层为网络高层，主要负责获取无线资源(即PDCP层提供的无线承载)，并且负责使用终端侧与接入网侧之间的RRC信令来配置RRC以下的较低层。
需要说明的是，在本申请的实施例中，接口配置方法主要涉及物理层，具体地，调制解调芯片或射频芯片可以通过各种硬件逻辑电路配合软件代码以实现在物理层的数据传输。具体的，在物理层执行数据传输的过程中，通过调制解调芯片中的基带处理器合成需要发射的数据(基带信号)，然后在目标时间段，通过数据传输接口将合成的数据按照目标传输速率发送给射频芯片中的射频处理器，射频处理器将数据转换为无线电信号，并通过天线将无线电信号发送至目的地。或者，在物理层执行数据接收的过程中，射频处理器获取天线接收的无线电信号，并将无线电信号进行转换为数据(即基带信号)，并在目标时间段，通过数据传输接口将得到的数据按照目标传输速率发送给基带处理器，基带处理器对接收到的数据进行解码。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
本申请一实施例提供了一种接口配置方法，参考图5所示的一种接口配置方法流程示意图，所述方法包括：
步骤510、从存储单元中读取存储的配置信息；配置信息用于指示在目标时间段内数据传输接口的目标传输速率。
在本申请提供的实施例中，存储单元用于存储关于数据传输接口的至少一个配置信息。其中，至少一个配置信息中的每个配置信息都可以指示一个目标时间段内数据传输接口的目标传输速率。该存储单元可以是集成在调制解调芯片中的存储器，也可以集成在射频芯片中的存储器，本申请实施例这里对此不作限定。
应注意，不同的配置信息对应不同的目标时间段，不同的配置信息指示的目标传输速率可以相同也可以不同。
这里，目标传输速率可以理解为是数据传输接口的工作速率。在本申请提供的实施例中，调制解调芯片或者射频芯片可以提前获知未来的某个目标时间段内数据传输接口的初始传输速率，根据该初始传输速率，可以提前计算出数据传输接口的工作速率(即目标传输速率)，并将该目标时间段对应的目标传输速率存储至存储单元中。
基于此，在到达数据传输的目标时间段之前，调制解调芯片或者射频芯片可以从其对应的存储单元中读取配置信息，并根据配置信息确定未来的某个目标时间段对应的目标传输速率，以使得在目标时间段内可以按照该目标传输速率进行数据传输。
需要说明的是，本申请实施例提及的时间段可以是4G系统中的一个或多个子帧，也可以是5G系统的一个或多个时隙(slot)，或者5G系统的一个或者多个正交频分复用(Orthogonal Frequency Division Multiplexing，OFDM)符号，本申请实施例这里不做限定。
另外，存储单元可以是硬件寄存器组，也可以是数字信号处理(Digital SignalProcess，DSP)等微控制器的片上或者片外内存，本申请实施例这里不对存储单元的类型进行限定。
步骤520、在目标时间段起始时刻之前的预设时间段内，基于目标传输速率对数据传输接口进行配置，以使得数据传输接口在目标时间段内所述数据传输接口以目标传输速率进行数据传输；
所述预设时间段用于表征基于目标传输速率对数据传输接口进行配置时，配置生效的时间段。
在本申请提供的实施例中，在到达目标时间段之前，可以根据存储单元存储的配置信息，确定目标时间段内数据传输接口的目标传输速率，若该目标传输速率与当前配置的数据传输接口的工作速率不同，则在目标时间段起始时刻之前的预设时间段内，将数据传输接口的工作速率设置为目标传输速率。这样，在目标时间段开始时，数据传输接口就可以按照配置的目标传输速率对数据进行传输。
需要说明的是，实际应用中，对硬件进行配置时，硬件配置生效需要一定的时间。本申请实施例中的预设时间段，可以是当前调制解调芯片或射频芯片基于目标传输速率对数据传输接口的硬件配置时，配置生效所需的时间段。
需要说明的是，本申请实施例中提到的数据传输，可以是上行数据传输也可以是下行数据传输，本申请实施例对此不作限定。
由此可见，本申请实施例可以提前存储未来目标时间段内的目标传输速率，并在目标时间段到达之前，基于目标传输速率对数据传输接口的硬件进行配置；这样，可以根据提前存储的配置信息动态调整数据传输接口的目标传输速率，也就是说，数据传输接口的传输速率可以随着实际需求实时变化，如此，降低数据传输接口的功耗。
基于前述实施例，在本申请提供的实施例中，存储单元中存储有多个配置信息；存储单元中存储的多个配置信息具有时间顺序性；
对应的，步骤510中从存储单元读取存储的配置信息，包括：
基于多个配置信息的时间顺序性，从存储单元中读取所述多个配置信息。
在本申请提供的实施例中，存储单元可以是一组先入先出(First In First Out，FIFO)模式的循环存储器组。其中，存储单元的每个存储单位可以存储一个数据传输接口的配置信息，每个配置信息指示的目标时间段不同。存储单元中存储的多个配置信息，可以是调制解调芯片或者射频芯片根据资源指示信息确定，并提前存储在存储单元中。
需要说明的是，多个配置信息可以是按照写入的时间顺序存储在上述存储单元中。即，多个配置信息具有时间顺序性。这样，调制解调芯片或者射频芯片在从存储单元中读取配置信息的时候，也可以按照写入的时间顺序进行读取。
示例性的，参考图6所示的一种存储单元结构意图，在存储单元中存储有5个配置信息(配置信息1至配置信息5)，这里的5个配置信息在存储单元中按照写入的时间顺序进行排列。其中，配置信息1的写入时间早于配置信息2至配置信息5的写入时间，配置信息2的写入时间早于配置信息3至配置信息5的写入时间，以此类推，配置信息4的写入时间早于配置信息5的写入时间。其中，配置信息1可以指示在时间段T1内，目标传输速率为r1；配置信息2可以指示在时间段T2内，目标传输速率为r2；配置信息3可以指示在时间段T3内，目标传输速率为r1+r2；配置信息4可以指示在时间段T4内，目标传输速率为r2；配置信息5可以指示在时间段T5内，目标传输速率为r1+r2。
基于此，调制解调芯片或者射频芯片在读取配置信息时，可以按照配置信息1至配置信息5的写入时间，依次读取配置信息1至配置信息5，以使得在配置信息所指示的目标时间段达到之前，按照目标传输速率对数据传输接口进行配置。
在本申请提供的实施例中，存储单元可以设置循环递增的写入索引和读出索引。其中写入索引用于数据传输接口对应的多个配置信息的写入操作。读出索引在需要更新数据传输接口的工作速率时，用于从存储单元中读取出配置信息，根据配置信息中的目标传输速率，对数据传输接口的速率进行配置。
其中，存储单元的写入操作和读出操作是通常是异步的，每次写入操作之后，写入索引自动加1；每次读出操作之后，读出索引自动加1。若写入索引(或读出索引)已到达存储单元的地址末端，则将写入索引(或读出索引)重配为存储单元的起始地址，如此循环。存储单元的大小需要覆盖极端的场景，以防止发生数据覆盖。
在本申请提供的实施例中，每个配置信息都可以包括时间信息和速率配置信息；其中，时间信息用于指示目标时间段；速率配置信息用于指示目标时间段对应的目标传输速率。
在一种可能的实现方式中，时间信息可以包括以下至少一种：
目标时间段的起始时刻，目标时间段的结束时间，目标时间段的持续时间长度。
需要说明的是，目标时间段的起始时刻和结束时刻，都是未来的时刻。
在一种可能的实现方式中，速率配置信息可以包括以下至少一种：
数据传输接口的工作时钟信息、工作电压信息、以及目标传输速率。
这里，工作时钟信息和工作电压信息，可以理解为是要达到目标传输速率时，对数据传输接口进行硬件配置的配置参数。也就是说，在该工作时钟信息和工作电压下，数据传输接口的传输速率可以为目标传输速率。
基于前述实施例，在本申请提供的实施例中，第一配置信息指示的第一目标时间段，与第二配置信息指示的第二目标时间段连续或不连续；其中，第一配置信息和第二配置信息为多个配置信息中任意两个相邻的配置信息。
可以理解的是，存储单元中存储的两个相邻的配置信息所指示的两个目标时间段在时域上可以连续或者不连续。
在一示例中，参考图6所示，配置信息1和配置信息2相邻，其中，配置信息1指示的时间段T1和配置信息2指示的时间段T2在时域上连续。
在另一示例中，参考图7所示的另一种存储单元结构意图，该存储单元中存储有3个相邻配置信息：配置信息A、配置信息B和配置信息C。其中，配置信息A指示在时间段t1内，目标传输速率为R1；配置信息B指示在时间段t2内，目标传输速率为R2；配置信息C指示在时间段t3内，目标传输速率为R3。其中，配置信息A、配置信息B和配置信息C所指示的时间段相互之间不连续。
也就是说，本申请实施例提供的接口配置方法，可以应用在数据连续传输过程中，即每个配置信息指示的目标时间段连续；本申请实施例提供的接口配置方法，也可以应用在数据静态传输过程中，即每个配置信息指示的目标时间段不连续。在任何一种数据传输场景下，本申请实施例提供的接口配置方法，都可以控制数据传输接口的传输速率可以随着实际需求实时变化，如此，降低数据传输接口的功耗。
基于前述实施例，本申请提供的另一实施例中，步骤510从存储单元中读取存储的配置信息之前，还可以通过步骤501至步骤503实现。其中，
步骤501、获取资源指示信息，并基于资源指示信息，确定目标时间段内数据传输接口的初始传输速率；资源指示信息用于指示目标时间段内的资源使用情况。
这里，资源指示信息可以是动态资源调度信息，例如控制信道信息(DCI)、也可以是静态资源调度信息，以及半静态资源调度信息；本申请实施例这里不做限定。
本申请实施例中，调制解调芯片或者射频芯片可以基于资源指示信息，确定目标时间段内资源的使用情况；并基于目标时间段内资源的使用情况，来确定目标时间段内数据传输接口的初始传输速率。
示例性的，参考图8所示的一种示例性的资源指示信息分布示意图，假设资源指示信息为PDCCH中携带的DCI。并且，时间段T1到时间段T5中的不同时间段内的上行信号都是通过DCI来动态调度PUSCH。其中，DCI_T1为调度时间段T1内PUSCH传输的DCI，DCI_T1能够指示在。DCI_T2为调度时间段T2内PUSCH传输的DCI，DCI_T2能够指示在时间段T2内使用载波2进行上行信号传输。DCI_T3为调度时间段T3内PUSCH传输的DCI，DCI_T3能够指示在时间段T3内使用载波1和载波2进行上行信号传输。DCI_T4为调度时间段T4内PUSCH传输的DCI，DCI_T4能够指示在时间段T4内使用载波2进行上行信号传输。DCI_T5为调度时间段T5内PUSCH传输的DCI，DCI_T5能够指示在时间段T5内使用载波1和载波2进行上行信号传输。这样，调制解调芯片或者射频芯片可以根据每个时间段对应的DCI所指示的资源使用情况，确定在目标时间段内的初始传输速率。
需要说明的是，资源指示信息不论是动态资源调度信息(例如通过DCI动态调度的PUSCH)，还是半静态调度信息(例如半静态调度的PUSCH)，其指示的目标时间段内具体的资源调度情况，能够在目标时间段之前获得。例如3GPP R15中规定，调度PUSCH的DCI距离PUSCH第一个OFDM符号的最短时间，为N2个OFDM符号；其中，N2的最小值可以是5.5个OFDM符号，即调制解调芯片或者射频芯片最晚在PUSCH发送的5.5个OFDM之前，即可收到调度此PUSCH的PDCCH信号，PDCCH通过接收机接收解调并解析完毕之后，无线终端即可得知该PUSCH的具体的时频资源。
也就是说，调制解调芯片或者射频芯片可以根据资源指示信息，提前得知数据传输时，目标时间段的开始时刻和结束时刻，以及目标时间段内所有资源上的初始传输速率。
这里，初始传输速率可以理解为是理论上传输目标时间段对应的数据所需要的速率。例如，在图8中时间段T1对应的数据大小为5比特(bit)，时间段T1的长度为5毫秒(ms)，那么，初始传输速率则为1bit/ms。
步骤502、基于初始传输速率，确定数据传输接口的目标传输速率；目标传输速率大于或等于所述初始传输速率。
这里，目标传输速率可以理解为是，数据传输接口在目标时间段的实际工作速率。
实际应用中，数据传输接口的工作速率的设置有一定的生效时间，在当前有数据传输的情况下，无法随意对数据传输接口的工作速率进行重新配置。如果在有数据传输的情况下对数据传输接口重新配置，可能会导致当前数据的传输出错，极端情况甚至会导致数据传输接口进入异常状态而卡住，由此甚至可能导致调制解调芯片或者射频芯片死机。为避免这些异常，通常需要在数据传输接口不进行数据传输的空闲时刻，才能对数字传输接口的工作速率进行重新配置。
然而，数据传输的空闲时间完全依赖于具体的业务配置情况，在传输速率发生改变时，不一定都能够保证在速率变化之前都有一个空闲时间，用于重新配置数据传输接口的速率。比如在频分双工(Frequency Division Duplexing，FDD)模式下，数据传输在一定的时间段内(如图2所示的时间段T1至时间段T5)是连续的，但该时间段内基带处理器到射频处理器的数据传输速率可能会不断变化。
基于此，在本申请实施例中的调制解调芯片或射频芯片可以根据数据传输的实际情况，即初始传输速率，来确定目标传输速率，目标传输速率可以大于或等于所述初始传输速率，从而保证数据传输的准确性。
在一种可能的实现方式中，相邻两个配置信息(这里使用第一配置信息和第二配置信息表述)所指示的两个目标时间段不连续，或者相邻两个配置信息所指示的两个目标时间段之间的时间间隔大于预设时间阈值时，可以直接将前一个配置信息对应的初始传输速率作为其目标传输速率。
也就是说，当两个配置信息所指示的两个目标时间段不连续，或者相邻两个配置信息所指示的两个目标时间段之间的时间间隔大于预设时间阈值时，设置第一配置信息的目标传输速率等于第二配置信息的初始传输速率。
可以理解的是，当两个目标时间段不连续时，可以在两个目标时间段之间的空闲时间内，对后一个时间的数据传输接口的硬件进行配置，这样在空闲时间配置生效之后，在后一个目标时间段达到的时候，能够直接根据后一个时间段对应的目标传输速率进行数据传输。如此，降低数据传输接口的功耗。
在一种可能的实现方式中，相邻两个配置信息(这里使用第一配置信息和第二配置信息表述)指示的两个目标时间段为连续的时间段时，可以设置第一配置信息对应的目标传输速率大于初始传输速率，这样，传输一个时间段内的数据所消耗的时间，将小于该时间段的总长度。如此，在第一时间段的末端，数据传输接口将有一个短暂的空闲期，该空闲期可以用于配置第一时间段内的数据传输接口的目标传输速率。如此，可以防止对正在传输的数据产生冲击，避免异常发生。
参考图9所示的一种数据传输速率示意图，实线为时间段T1到时间段T5中每个时间段对应的初始传输速率，每个时间段中的点划线可以表征每个时间段对应的目标传输速率，从图9可以看出，每个时间段中的目标传输速率大于初始传输速率。这样，如图9所示，在每个时间段中用于数据传输时间段小于整个时间段的持续长度，于是，在每个时间段的末端，数据传输接口将有一个短暂的空闲期，该空闲期可以用于配置下一个时间段内的数据传输接口的目标传输速率。具体地，时间段T1末端的空闲时间段1用于配置时间段T2的速率，时间段T2末端的空闲时间段2用于配置时间段T3的速率，时间段T3末端的空闲时间段3用于配置时间段T4的速率，时间段T4末端的空闲时间段4用于配置时间段T5的速率。
需要说明的是，目标数据速率是指整个目标时间段内，数据传输的平均速率；这样，才能在每个目标时间段的末尾处，存在一个空闲时间段用于重新配置下一个时间段中数字传输接口的目标传输速率。
在本申请提供的实施例中，可以通过以下方式确定相邻两个配置信息中前一个配置信息对应的目标传输速率：
基于配置生效时长、初始传输速率、以及目标时间段，确定目标传输速率；
配置生效时长，用于表征对数据传输接口的硬件进行配置时，配置生效的时间长度。
也就是说，当两个目标时间段连续时，可以考虑根据配置生效时长、初始传输速率和目标时间段，来确定前一个目标时间段内实际数据传输接口的目标传输速率，从而使得在前一个目标时间段内根据目标传输速率进行数据传输之后，得到的空闲期与配置生效时长匹配，具体地，空闲期的时长大于或等于配置生效时长。从而保证在空闲时间段内对数据传输接口的重新配置能生效，从而在下一个目标时间段内数据的正常传输，如此，避免传输异常发生。
步骤503、基于目标传输速率，得到目标时间段对应的配置信息，并将配置信息存储于存储单元中。
由此可见，调制解调芯片或者射频芯片可以提前根据资源指示信息得知未来目标时间段内基带处理器和射频处理器之间的初始传输速率，进一步，调制解调芯片或者射频芯片可以根据该初始传输速率，提前计算出数字传输接口的目标传输速率并将其存储于存储单元中，以待备用。这样，在到达目标时间段之前，调制解调芯片或者射频芯片可以从存储单元中取出配置信息，并确定未来目标时间段内数字传输接口的目标传输速率，若该速率与当前配置的数字传输接口的工作速率不同，则在上一个时间段内的数据传输完毕后，且在目标时间段开始之前将数字传输接口的工作速率设置为目标传输速率。如此，可以根据存储的配置信息，动态调整数据传输接口的目标传输速率，降低数据传输接口的功耗。
在一种可能的实现方式中，第一配置信息指示的第一目标时间段与第二配置信息指示的第二目标时间段连续；那么，在第二目标时间段起始时刻之前的预设时间段内，基于第二目标传输速率对数据传输接口进行配置之前，还可以确定根据第一目标时间段数据传输的情况来确定上述预设时间段。
具体地，可以通过以下步骤a到步骤c确定上述预设时间段：
步骤a、在第一目标时间段的起始时刻，按照第一目标传输速率对第一目标时间段对应的第一数据进行传输；
步骤b、确定第一数据传输完成的时刻为第一时刻；第一时刻早于第一目标时间段的结束时刻；
步骤c、确定第一时刻到第一目标时间段结束时刻之间的持续时间段为预设时间段。
在本申请提供的实施例中，第一目标时间段与第二目标时间段连续，即，第一目标时间段的结束时刻与第二目标时间段的起始时刻为同一时刻，在第一目标时间段的之后紧接着进入第二目标时间段。
在第二目标时间段内，需要按照第二目标传输速率对第二目标时间段对应的第二数据进行传输。因此，在第二目标时间段之前，需要基于第二目标传输速率对数据传输接口进行配置。
而第二目标时间段与第一时间段紧密连接，因此，为第一为了防止数据传输接口配置时，对正在传输的第一数据产生冲击，避免异常发生，可以设置第一目标时间段对应的目标传输速率大于第一目标时间段对应的初始传输速率；这样，第一目标时间段对应的第一数据可以在第一目标时间段内提前传输完成。这里，可以确定第一数据传输完成的时刻设置为第一时刻。
这样，第一时刻到第一目标时间段的结束时刻之间的这段持续时间段，数据传输接口不传输任何数据，即数据传输接口处于空闲状态；基于此，可以将第一时刻到第一目标时间段的结束时刻之间的持续时间段，作为预设时间段。在该预设时间段内，可以对第二目标时间段内的数字传输接口进行配置。
需要说明的是，第一时刻到第一目标时间段的结束时刻之间的持续时间段，大于或者等于数据传输接口的配置生效时长。
具体地，在第二目标时间段起始时刻之前的预设时间段内，基于第二目标传输速率对数据传输接口进行配置，包括：
在第一目标时间段的第一时刻至第一目标时间段的结束时刻之间的持续时间段内，基于第二目标传输速率对数据传输接口进行配置。
也就是说，数据传输接口能够在每个传输时间段的末端的短时间内，完成下一个时间段对应的工作速率的重新配置，并且不影响任何相关处理单元的正常工作。
需要说明的是，在每个时间段内，基带处理器产生数据的速率，需要能够在数据传输接口的工作时间内产生该时间段内需要传输的所有数据，以防止影响数字传输接口正常工作。即基带处理器产生数据的速率，要不低于当前时间段内数据传输接口的目标传输速率，否则数据传输接口无法在一个目标时间段内提前传输完成该时间段对应的数据。
另外，需要说明的是，射频处理单元需要设置一个数据存储单元，用于存储数据传输接口提前发送过来的数据。这是因为数据传输接口的目标传输速率高于实际的初始数据速率，基带数据会在提前一段时间发送到射频处理单元。而射频处理单元需要在规定的空口时间才能将数据处理并发送出去，设置数据存储单元就是为了缓解此矛盾。
示例性的，结合图8、图9、以及图10a至图10k，对数据传输接口配置的过程进行详细描述。
在图8和图9中，时刻1表示DCI_T1解析完毕的时间，时刻2表示DCI_T2解析完毕的时间，时刻5表示DCI_T3解析完毕的时间，时刻7表示DCI_T4解析完毕的时间，时刻9表示DCI_T5解析完毕的时间。另外，时刻3表示时间段T1对应的PUSCH传输的起始时间，时刻4表示时间段T2对应的PUSCH传输的起始时间，时刻6表示时间段T3对应的PUSCH传输的起始时间，时刻8表示时间段T4对应的PUSCH传输的起始时间，时刻10表示时间段T5对应的PUSCH传输的起始时间。
参考图10a至图10k所示的存储单元写入操作和读取操作流程示意图。具体地，图10a示出了时刻1之前(也即时间段T1的目标传输速率写入之前)存储单元的状态，如图10a所示，在时刻1之前，存储单元处于初始状态，存储单元中未存储任何配置信息，写入索引和读出索引同时指向存储单元的起始地址。
图10b示出了时刻1(也即时间段T1的目标传输速率写入)时存储单元的状态，在时刻1DCI_T1解析完成，调制解调芯片可以确定在未来的时间段T1内使用载波1进行上行信号传输，即时间段T1的初始传输速率为r1。调制解调芯片基于该初始传输速率r1确定时间段T1内数据传输接口的目标传输速率，得到配置信息1，如图10b所示，调制解调芯片通过写入操作将配置信息1存进存储单元中，写入索引自动加1。
图10c示出了时刻2(也即时间段T2的目标传输速率写入)时存储单元的状态，在时刻2DCI_T2解析完成，调制解调芯片可以确定在未来的时间段T2内使用载波2进行上行信号传输，即时间段T2的初始速率为r2。调制解调芯片基于该初始传输速率r2确定时间段T2内数据传输接口的目标传输速率，得到配置信息2，如图10c所示，调制解调芯片通过写入操作将配置信息2存进存储单元中，在执行写入操作之后，写入索引自动加1。
图10d示出了时刻3之前空闲时间段0(也即时间段T1的目标传输速率读出)时存储单元的状态，在时刻3之前的空闲时间段0内，调制解调芯片通过读取操作从存储单元中读取配置信息1，执行读取操作之后，读出索引自动加1。接着，调制解调芯片可以基于配置信息1确定时间段T1的目标传输速率，并对数据传输接口的工作速率配置为配置信息1指示的目标传输速率。参考图9所示，在时刻3开始，数据传输接口基于时间段T1对应的目标传输速率，进行数据传输，其中，时间段T1的目标传输速率大于初始传输速率r1。这样，时间段T1对应的数据传输时间段小于时间段T1，于是，在时间段T1的末端存在一个空闲时间段1。该空闲时间段1可以用于时间段T2中数据传输接口的配置。
图10e示出了时刻4之前的空闲时间段1(也即时间段T2的目标传输速率读出)时存储单元的状态。如图10e所示，在空闲时间段1内，调制解调芯片通过读取操作从存储单元中读取配置信息2，读出索引自动加1。接着，调制解调芯片可以基于配置信息2确定时间段T2的目标传输速率。并且，调制解调芯片在空闲时间段1内，将数据传输接口的工作速率配置为T2指示的目标传输速率。这样，如图9所示，在时刻4开始的时候，调制解调芯片可以按照时间段T2对应的目标传输速率，进行数据传输。其中，时间段T2的目标传输速率大于初始传输速率r2。这样，时间段T2对应的数据传输时间段小于时间段T2，于是，在时间段T2的末端存在一个空闲时间段2。该空闲时间段2可以用于时间段T3中数据传输接口的配置。
图10f示出了时刻5(也即时间段T3的目标传输速率写入)时存储单元的状态，在时刻5DCI_T3解析完成，调制解调芯片可以确定在未来的时间段T3内使用载波1和载波2聚合的方式进行上行信号传输，即时间段T3的初始速率为r1+r2。调制解调芯片基于该初始传输速率r1+r2确定时间段T3内数据传输接口的目标传输速率，并得到配置信息3，如图10f所示，调制解调芯片通过写入操作将配置信息3存进存储单元中，写入操作执行之后，写入索引自动加1。
图10g示出了时刻6之前空闲时间段2(也即时间段T3的目标传输速率读出)时内存储单元的状态。如图10g所示，在空闲时间段2内，调制解调芯片通过读取操作从存储单元中读取配置信息3，读出索引自动加1。接着，调制解调芯片可以基于配置信息3确定时间段T3的目标传输速率。并且，调制解调芯片在空闲时间段2内，将数据传输接口的工作速率配置为T3指示的目标传输速率。这样，如图9所示，在时刻6开始，调制解调芯片可以按照时间段T3对应的目标传输速率，进行数据传输。其中，时间段T3的目标传输速率大于初始传输速率r1+r2。这样，时间段T3对应的数据传输时间段小于时间段T3，于是，在时间段T3的末端存在一个空闲时间段3。该空闲时间段3可以用于时间段T4中数据传输接口的配置。
图10h示出了时刻7(也即时间段T4的目标传输速率写入)时存储单元的状态，在时刻7DCI_T4解析完成，调制解调芯片可以确定在未来的时间段T4内使用载波2进行上行信号传输，即时间段T4的初始速率为r2。调制解调芯片基于该初始传输速率r2确定时间段T4内数据传输接口的目标传输速率，并得到配置信息4，如图10h所示，调制解调芯片通过写入操作将配置信息4存进存储单元中，并且写入索引自动加1。
图10i示出了时刻8之前空闲时间段3(也即时间段T4的目标传输速率读出)时内存储单元的状态。如图10i所示，在空闲时间段3内，调制解调芯片通过读取操作从存储单元中读取配置信息4，读出索引自动加1。接着，调制解调芯片可以基于配置信息4确定时间段T4的目标传输速率。并且，调制解调芯片在空闲时间段3内，将数据传输接口的工作速率配置为T4指示的目标传输速率。这样，如图9所示，在时刻8开始，调制解调芯片可以按照时间段T4对应的目标传输速率，进行数据传输。其中，时间段T4的目标传输速率大于初始传输速率r2。这样，时间段T4对应的数据传输时间段小于时间段T4，于是，在时间段T4的末端存在一个空闲时间段4。该空闲时间段4可以用于时间段T5中数据传输接口的配置。
图10j示出了时刻9(也即时间段T5的目标传输速率写入)时存储单元的状态，在时刻9DCI_T5解析完成，调制解调芯片可以确定在未来的时间段T5内使用载波1和载波2聚合进行上行信号传输，即时间段T5的初始速率为r1+r2。调制解调芯片基于该初始传输速率r1+r2确定时间段T5内数据传输接口的目标传输速率，并得到配置信息5，如图10j所示，调制解调芯片通过写入操作将配置信息5存进存储单元中，并且写入索引自动加1。
图10k示出了时刻10之前空闲时间段4(也即时间段T5的目标传输速率读出)时内存储单元的状态。如图10k所示，在空闲时间段4内，调制解调芯片通过读取操作从存储单元中读取配置信息5，读出索引自动加1。接着，调制解调芯片可以基于配置信息5确定时间段T5的目标传输速率。并且，调制解调芯片在空闲时间段4内，将数据传输接口的工作速率配置为T5指示的目标传输速率。这样，如图9所示，在时刻10开始，调制解调芯片可以按照时间段T5对应的目标传输速率，进行数据传输。
由此可见，本申请实施例采用数据速率包络跟踪的方式对上下行数据接口进行动态配置，达到有效利用功耗的目的，可以最佳地降低高速数据接口的动态功耗。
在另一种可能的实现方式中，在第一目标时间段与第二目标时间段不连续的情况下，调制解调芯片或者射频芯片还可以通过以下方式进一步降低功耗。
具体地，调制解调芯片或者射频芯片确定第一目标时间段和第二目标时间段之间的时间间隔；
若时间间隔满足预设条件，则在时间间隔的持续时间段内控制数据传输接口进入休眠模式。
实际应用中，无线终端大部分时间工作在低速率业务场景，例如浏览网页，收发邮件，信令交互等等，这些场景下调制解调芯片或者射频芯片的上下行数据接口大部分时间处于无数据传输状态，而这些低数据传输状态对使用时长(Day Of Use，DOU)影响很大。
在本申请提供的实施例中，每个配置信息都对应有目标传输时间段，只有在当前的时间与配置信息对应的目标传输时间段的起始时刻匹配时，配置信息才会被同步到数据传输接口的硬件中生效。
当调制解调芯片或者射频芯片检测到相邻两个配置信息对应的目标传输时间段之间的时间间隔满足预设条件时，例如，时间间隔大于一定的阈值时，可以直接控制数据传输接口进入休眠状态。
本申请实施例所提及的休眠状态可以包括关闭数据传输接口的电源和/或关闭数据传输接口的时钟信号。
在本申请提供的实施例中，时间间隔可以是第一目标时间段的起始时刻与第二目标时间段的起始时刻的差值，也可以是第一目标时间段的结束时刻与第二目标时间段的起始时刻的差值，还可以是第一目标时间段的结束时刻与第二目标时间段的结束时刻的差值。本申请实施例对此不做限定。
在一种可能的实现方式中，预设条件包括第一阈值；休眠模式包括第一子休眠模式；
若时间间隔满足预设条件，则在时间间隔的持续时间段内控制数据传输接口进入休眠模式，包括：
若时间间隔大于第一阈值，则在时间间隔的持续时间段内控制数据传输接口进入第一子休眠模式；其中，在第一子休眠模式中数据传输接口的电源关闭。
在本申请提供的实施例中，相邻两个配置信息对应的目标时间段的时间间隔于大于第一阈值时，可以认为，第一目标时间段和第二目标时间段之间相隔的时间较长，因此，可以直接在该时间间隔的持续时间关闭数据传输接口的电源，降低功耗。
在另一实施方式中，预设条件还包括第二阈值；第二阈值小于第一阈值；休眠模式还包括第二子休眠模式；
若时间间隔满足预设条件，则在时间间隔的持续时间段内控制数据传输接口进入休眠模式，包括：
若时间间隔小于第一阈值且大于第二阈值，则在时间间隔的持续时间段内控制数据传输接口进入第二子休眠模式；其中，在第二子休眠模式中所述数据传输接口的时钟信号处于下降沿。
在本申请提供的实施例中，相邻两个配置信息对应的目标时间段的时间间隔小于第一阈值且大于第二阈值时，可以认为一目标时间段和第二目标时间段之间相隔一定的时间，但是相隔的时间并不是很长；在这种情况下，可以不关闭数据传输接口的电源，而是在时间间隔持续的时间段内，关闭数据传输接口的时钟信号，使得在时间间隔持续的时间段内数据传输接口的时钟信号一直处于下降沿。如此，可以降低数据传输接口的功耗。
示例性的，参考图7所示的存储单元结构意图，配置信息A与配置信息B指示的目标传输时间段之间的时间间隔为Td1；配置信息B和配置信息C所指示的目标传输时间段之间的时间间隔为Td2。其中，Td1>第一阈值，因此在Td1期间，可以将数据传输接口的电源关闭，以降低泄露功耗。另外，第一阈值>Td2>第二阈值，因此，在Td2期间可以停止数据传输接口的时钟信号进一步降低动态功耗。
需要说明的是，如果在一段时间内存储单元为空，这种情况下可以关闭数据传输接口的时钟信号。这里，存储单元为空表示没有数据传输，但是下次数据传输什么时间到来不能预知，所以关闭时钟信号既可以节省功耗，又不会影响后续传输。
也就是说，本申请实施例可以通过行为预测的方式控制数据传输接口的时钟信号和电源的开关，最大程度的降低功耗。而且随着半导体工艺的升级和器件温度的提高泄露功耗的占比会更加明显，本申请实施例不但可以有效降低数据传输接口的动态功耗，而且可以显著降低泄露功耗。
基于前述实施例，在本申请的另一实施例中，还提供一种接口配置装置，所述接口配置装置可以应用于前述实施例中的调制解调芯片或射频芯片中。如图11所示，本申请实施提出的接口配置装置可以包括存储单元1101、获取单元1102和配置单元1103，其中，
所述获取单元1102，用于从所述存储单元1101中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间数据传输接口的目标传输速率；
所述配置单元1103，用于在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内所述数据传输接口以所述目标传输速率进行数据传输；所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
在本申请提供的实施例中，所述接口配置装置还包括确定单元和存储处理单元；其中，
所述获取单元1102，还用于获取资源指示信息；
所述确定单元，具体用于基于所述资源指示信息确定所述目标时间段内所述数据传输接口的初始传输速率；所述资源指示信息用于指示所述目标时间段内的资源使用情况；基于所述初始传输速率，确定所述数据传输接口的目标传输速率；所述目标传输速率大于或等于所述初始传输速率；
所述存储处理单元，用于基于所述目标传输速率，得到所述目标时间段对应的所述配置信息，并将所述配置信息存储于所述存储单元1101中。
在本申请提供的实施例中，所述确定单元，还用于基于配置生效时长、所述初始传输速率、以及所述目标时间段，确定所述目标传输速率；其中，所述配置生效时长，用于表征对所述数据传输接口的硬件进行配置时，配置生效的时间长度。
在本申请提供的实施例中，所述存储单元中存储有多个配置信息；所述存储单元中存储的多个配置信息具有时间顺序性；
所述获取单元1102，具体用于基于所述多个配置信息的时间顺序性，从存储单元1101中读取所述多个配置信息。
在本申请提供的实施例中，所述存储单元中存储有多个配置信息；其中，
第一配置信息指示的第一目标时间段，与第二配置信息指示的第二目标时间段连续或不连续；所述第一配置信息和所述第二配置信息为多个配置信息中任意两个相邻的配置信息。
在本申请提供的实施例中，所述第一目标时间段与所述第二目标时间段连续；
所述确定单元，还用于确定所述第一数据传输完成的时刻为第一时刻；第一时刻早于所述第一目标时间段的结束时刻；确定所述第一时刻到所述第一目标时间段结束时刻之间的持续时间段为所述预设时间段；
所述配置单元1103，具体用于在第一目标时间段的第一时刻至所述第一目标时间段的结束时刻之间的持续时间段内，基于所述第二目标传输速率对所述数据传输接口进行配置。
在本申请提供的实施例中，所述第一目标时间段与所述第二目标时间段不连续；所述接口配置装置还包括控制单元；其中，
所述确定单元，还用于确定所述第一目标时间段和所述第二目标时间段之间的时间间隔；
所述控制单元，用于若所述时间间隔满足预设条件，则在所述时间间隔的持续时间段内控制所述数据传输接口进入休眠模式。
在本申请提供的实施例中，所述预设条件包括第一阈值；所述休眠模式包括第一子休眠模式；
所述控制单元，还用于若所述时间间隔大于所述第一阈值，则在所述时间间隔的持续时间段内控制所述数据传输接口进入第一子休眠模式；其中，在所述第一子休眠模式中所述数据传输接口的电源关闭。
在本申请提供的实施例中，所述预设条件还包括第二阈值；所述第二阈值小于所述第一阈值；所述休眠模式还包括第二子休眠模式；
所述控制单元，具体用于若所述时间间隔小于所述第一阈值且大于所述第二阈值，则在所述时间间隔的持续时间段内控制所述数据传输接口进入第二子休眠模式；其中，在所述第二子休眠模式中所述数据传输接口的时钟信号处于下降沿。
在本申请提供的实施例中，所述配置信息包括时间信息和速率配置信息；
所述时间信息用于指示所述目标时间段；
所述速率配置信息用于指示所述目标时间段对应的目标传输速率。
在本申请提供的实施例中，所述时间信息包括以下至少一种：
所述目标时间段的起始时刻，所述目标时间段的结束时刻，以及所述目标时间段的持续时间长度。
在本申请提供的实施例中，所述速率配置信息包括以下至少一种：
所述数据传输接口的工作时钟信息、工作电压信息、以及所述目标传输速率。
需要说明的是，在本实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
集成的模块如果以软件功能模块的形式实现并非作为独立的产品进行销售或使用时，可以存储在一个计算机可读取存储介质中，基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或processor(处理器)执行本实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
基于前述实施例，在本申请的另一实施例中还提供一种调制解调芯片，如图12示，本申请实施例提出的调制解调芯片可以包括基带处理器1201、数据传输接口1202、存储有所述基带处理器1201和射频处理器之间数据传输接口1202配置信息的配置信息存储器1203、微处理器1204、以及存储有所述微处理器可执行指令的执行指令存储器1205；
所述基带处理器1201、数据传输接口1202、所述配置信息存储器1203、所述微处理器1204和所述执行指令存储器1205通过通信总线1206进行通信；
所述微处理器1204，用于运行所述执行指令存储器1205中存储的计算机程序时，可以执行以下指令：从配置信息存储器1203中读取存储的配置信息；所述配置信息用于指示在目标时间段内所述数据传输接口1202的目标传输速率；在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口1202进行配置，以使得所述数据传输接口1202在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
在本申请提供的实施例中，上述微处理器1204可以为特定用途集成电路(Application Specific Integrated Circuit，ASIC)、数字信号处理器(Digital SignalProcessor，DSP)、数字信号处理装置(Digital Signal Processing Device，DSPD)、可编程逻辑装置(ProgRAMmable Logic Device，PLD)、现场可编程门阵列(Field ProgRAMmableGate Array，FPGA)、中央处理器(Central Processing Unit，CPU)、控制器中的至少一种。可以理解地，对于不同的设备，用于实现上述处理器功能的电子器件还可以为其它，本申请实施例不作具体限定。
在本申请提供的实施例中，配置信息存储器1203可以是硬件寄存器组，也可以是DSP等微控制器的片上或者片外内存。
在实际应用中，执行指令存储器1205可以是易失性存储器(volatile memory)，例如随机存取存储器(Random-Access Memory，RAM)；或者非易失性存储器(non-volatilememory)，例如只读存储器(Read-Only Memory，ROM)，快闪存储器(flash memory)，硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)；或者上述种类的存储器的组合，并向微处理器1204提供指令和数据。
基于前述实施例，本申请实施例还提供一种射频芯片，如图13示，本申请实施例提出的射频芯片可以包括射频处理器1301、数据传输接口1302、存储有基带处理器和所述射频处理器1301之间数据传输接口1302配置信息的配置信息存储器1303、微处理器1304、以及存储有所述微处理器可执行指令的执行指令存储器1305；
所述射频处理器1301、数据传输接口1302、所述配置信息存储器1303、所述微处理器1304和所述执行指令存储器1305通过通信总线1306进行通信；
所述微处理器1304，用于运行所述执行指令存储器1305中存储的计算机程序时，可以执行以下指令：从配置信息存储器1303中读取存储的配置信息；所述配置信息用于指示在目标时间段内所述数据传输接口1302的目标传输速率；在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
在本申请提供的实施例中，上述微处理器1304可以为特定用途集成电路(Application Specific Integrated Circuit，ASIC)、数字信号处理器(Digital SignalProcessor，DSP)、数字信号处理装置(Digital Signal Processing Device，DSPD)、可编程逻辑装置(ProgRAMmable Logic Device，PLD)、现场可编程门阵列(Field ProgRAMmableGate Array，FPGA)、中央处理器(Central Processing Unit，CPU)、控制器中的至少一种。可以理解地，对于不同的设备，用于实现上述处理器功能的电子器件还可以为其它，本申请实施例不作具体限定。
在本申请提供的实施例中，配置信息存储器1303可以是硬件寄存器组，也可以是DSP等微控制器的片上或者片外内存。
在实际应用中，执行指令存储器1305可以是易失性存储器(volatile memory)，例如随机存取存储器(Random-Access Memory，RAM)；或者非易失性存储器(non-volatilememory)，例如只读存储器(Read-Only Memory，ROM)，快闪存储器(flash memory)，硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)；或者上述种类的存储器的组合，并向微处理器1304提供指令和数据。
基于前述实施例，本申请实施例还提供一种通信设备，参考图14所示，该通信设备中可以集成上述实施例提供的调制解调芯片141和射频芯片142。其中，所述调制解调芯片141包括基带处理器1411、第一数据传输接口1412、存储有所述第一数据传输接口1412配置信息的第一配置信息存储器1413、第一微处理器1414、以及存储有所述第一微处理器1414可执行指令的第一执行指令存储器1415；
其中，所述基带处理器1411、第一数据传输接口1412、第一配置信息存储器1413、第一微处理器1414和第一执行指令存储器1415通过第一通信总线1416进行通信。
另外，射频芯片142包括射频处理器1421、第二数据传输接口1422、存储有所述第二数据传输接口1422配置信息的第二配置信息存储器1423、第二微处理器1424、以及存储有所述第二微处理器1424可执行指令的第二执行指令存储器1425；
其中，射频处理器1421、第二数据传输接口1422、第二配置信息存储器1423、第二微处理器1424和第二执行指令存储器1425通过第二通信总线1426进行通信。
在本申请提供的实施例中，所述第一微处理器1414，用于运行所述第一执行指令存储器1415中存储的所述可执行指令时，执行以下指令：从第一配置信息存储器1413中读取存储的配置信息；所述配置信息用于指示在目标时间段内所述第一数据传输接口1412的目标传输速率；在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述第一数据传输接口1412进行配置，以使得所述第一数据传输接口1412在所述目标时间段内以所述目标传输速率进行数据传输，从而使得第一数据传输接口与第二数据传输接口进行数据传输的过程中，节省功耗；
和/或，
所述第二微处理器1424，用于运行所述第二执行指令存储器1425中存储的所述可执行指令时，可以执行以下指令：从第二配置信息存储器1423中读取存储的配置信息；所述配置信息用于指示在目标时间段内所述第二数据传输接口1422的目标传输速率；在所述目标时间段起始时刻之前的特定时间段内，基于所述目标传输速率对所述第二数据传输接口1422进行配置，以使得所述第二数据传输接口1422在所述目标时间段内以所述目标传输速率进行数据传输，从而得第一数据传输接口与第二数据传输接口进行数据传输的过程中，节省功耗。
需要说明的是，第一数据传输接口和第二数据传输接口传输的是同一数据，当第一数据传输接口发送数据时，第二数据传输接口就接收数据，当第二数据传输接口发送数据时，第一数据传接口就接收数据。
在一种可能的实现方式中，调制解调芯片141和射频芯片142可以根据其配置信息存储器存储的配置信息，同时主动地对第一数据传输接口和第二数据传输接口的工作速率进行配置。在另一种可能的实现方式中，可以仅是调制解调芯片141根据配置信息，主动地对第一数据传输接口的工作速率进行配置，而第二数据传输接口的工作速率可以被动地被配置，按照与第一数据传输接口相同的工作速率进行数据传输。在又一种可能的实现方式中，还可以仅是射频芯片142根据配置信息，主动地对第二数据传输接口的工作速率进行配置，而第一数据传输接口的工作速率可以被动地被配置，按照与第二数据传输接口相同的工作速率进行数据传输。
在本申请提供的实施例中，通信设备可以是无线终端或者网络设备。其中，无线终端可以包括用户设备(User Equipment，UE)、接入终端、UE单元、UE站、移动站、移动台、远方站、远程终端、移动设备、UE终端、终端、无线终端设备、UE代理或UE装置等。还可以是蜂窝电话、无绳电话、会话启动协议(Session Initiation Protocol，SIP)电话、无线本地环路(Wireless Local Loop，WLL)站、个人数字处理(Personal Digital Assistant，PDA)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备、车载设备、无人机、可穿戴设备、机器人，未来5G网络中的终端或者未来演进的公共陆地移动网络(Public Land Mobile Network，PLMN)中的终端等。
网络设备可以包括全球移动通讯(Global System of Mobile communication，GSM)系统或码分多址(Code Division Multiple Access，CDMA)系统的基站(BaseTransceiver Station，BTS)，也可以是宽带码分多址(Wideband Code Division MultipleAccess，WCDMA)系统中的基站(NodeB，NB)，还可以是长期演进(Long Term Evolution，LTE)系统中的演进型基站(evolved NodeB，eNB)、接入点(access point，AP)或者中继站，也可以是5G系统中的基站(如gNB或传输点(Transmission Point，TRP))等，还可以是云无线接入网络(Cloud Radio Access Network，CRAN)场景下的无线控制器以及可穿戴设备或车载设备等。在此不作限定。
本申请实施例提供一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现如上所述接口配置方法。
具体来讲，本实施例中的一种接口配置方法对应的程序指令可以被存储在光盘，硬盘，U盘等存储介质上，当存储介质中的与一种接口配置方法对应的程序指令被一电子设备读取或被执行时，包括如下步骤：
从所述存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内所述数据传输接口的目标传输速率；
在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以至少两个单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
需要说明的是：本申请实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种接口配置方法，其特征在于，所述方法包括：
从存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；
在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
2.根据权利要求1所述的方法，其特征在于，所述从所述存储单元中读取存储的配置信息之前，还包括：
获取资源指示信息，并基于所述资源指示信息确定所述目标时间段内所述数据传输接口的初始传输速率；所述资源指示信息用于指示所述目标时间段内的资源使用情况；
基于所述初始传输速率，确定所述数据传输接口的目标传输速率；所述目标传输速率大于或等于所述初始传输速率；
基于所述目标传输速率，得到所述目标时间段对应的所述配置信息，并将所述配置信息存储于所述存储单元中。
3.根据权利要求2所述的方法，其特征在于，所述基于所述初始传输速率，确定所述数据传输接口的目标传输速率，包括：
基于配置生效时长、所述初始传输速率、以及所述目标时间段，确定所述目标传输速率；
其中，所述配置生效时长，用于表征对所述数据传输接口的硬件进行配置时，配置生效的时间长度。
4.根据权利要求1所述的方法，其特征在于，所述存储单元中存储有多个配置信息；所述存储单元中存储的多个配置信息具有时间顺序性；
所述从所述存储单元读取存储的配置信息，包括：
基于所述多个配置信息的时间顺序性，从存储单元中读取所述多个配置信息。
5.根据权利要求1-4任一项所述的方法，其特征在于，所述存储单元中存储有多个配置信息；其中，
第一配置信息指示的第一目标时间段，与第二配置信息指示的第二目标时间段连续或不连续；所述第一配置信息和所述第二配置信息为多个配置信息中任意两个相邻的配置信息。
6.根据权利要求5所述的方法，其特征在于，所述第一目标时间段与所述第二目标时间段连续；
在所述第二目标时间段起始时刻之前的预设时间段内，基于第二目标传输速率对所述数据传输接口进行配置之前，包括：
在所述第一目标时间段的起始时刻，按照第一目标传输速率对所述第一目标时间段对应的第一数据进行传输；
确定所述第一数据传输完成的时刻为第一时刻；所述第一时刻早于所述第一目标时间段的结束时刻；
确定所述第一时刻到所述第一目标时间段结束时刻之间的持续时间段为所述预设时间段；
所述在所述第二目标时间段起始时刻之前的预设时间段内，基于第二目标传输速率对所述数据传输接口进行配置，包括：
在所述第一目标时间段的第一时刻至所述第一目标时间段的结束时刻之间的持续时间段内，基于所述第二目标传输速率对所述数据传输接口进行配置。
7.根据权利要求5所述的方法，其特征在于，所述第一目标时间段与所述第二目标时间段不连续；
所述方法还包括：
确定所述第一目标时间段和所述第二目标时间段之间的时间间隔；
若所述时间间隔满足预设条件，则在所述时间间隔的持续时间段内控制所述数据传输接口进入休眠模式。
8.根据权利要求7所述的方法，其特征在于，所述预设条件包括第一阈值；所述休眠模式包括第一子休眠模式；
所述若所述时间间隔满足预设条件，则在所述时间间隔的持续时间段内控制所述数据传输接口进入休眠模式，包括：
若所述时间间隔大于所述第一阈值，则在所述时间间隔的持续时间段内控制所述数据传输接口进入第一子休眠模式；其中，在所述第一子休眠模式中所述数据传输接口的电源关闭。
9.根据权利要求8所述的方法，其特征在于，所述预设条件还包括第二阈值；所述第二阈值小于所述第一阈值；所述休眠模式还包括第二子休眠模式；
所述若所述时间间隔满足预设条件，则在所述时间间隔的持续时间段内控制所述数据传输接口进入休眠模式，包括：
若所述时间间隔小于所述第一阈值且大于所述第二阈值，则在所述时间间隔的持续时间段内控制所述数据传输接口进入第二子休眠模式；其中，在所述第二子休眠模式中所述数据传输接口的时钟信号处于下降沿。
10.根据权利要求1-4任一项所述的方法，其特征在于，所述配置信息包括时间信息和速率配置信息；
所述时间信息用于指示所述目标时间段；
所述速率配置信息用于指示所述目标时间段对应的目标传输速率。
11.根据权利要求10所述的方法，其特征在于，所述时间信息包括以下至少一种：
所述目标时间段的起始时刻，所述目标时间段的结束时刻，以及所述目标时间段的持续时间长度。
12.根据权利要求10所述的方法，其特征在于，所述速率配置信息包括以下至少一种：
所述数据传输接口的工作时钟信息、工作电压信息、以及所述目标传输速率。
13.一种接口配置装置，所述接口配置装置包括存储单元、获取单元和配置单元；其中，
所述获取单元，用于从所述存储单元中读取存储的配置信息；所述配置信息用于指示在目标时间段内基带处理器和射频处理器之间的数据传输接口的目标传输速率；
所述配置单元，用于在所述目标时间段起始时刻之前的预设时间段内，基于所述目标传输速率对所述数据传输接口进行配置，以使得所述数据传输接口在所述目标时间段内以所述目标传输速率进行数据传输；其中，所述预设时间段用于表征基于所述目标传输速率对所述数据传输接口进行配置时，配置生效的时间段。
14.一种调制解调芯片，所述调制解调芯片包括基带处理器、数据传输接口、存储有所述数据传输接口配置信息的配置信息存储器、微处理器、以及存储有所述微处理器可执行指令的执行指令存储器；
所述基带处理器、所述数据传输接口、所述配置信息存储器、所述微处理器和所述执行指令存储器通过通信总线进行通信；
所述微处理器，用于运行所述执行指令存储器中存储的所述可执行指令时，执行权利要求1至12任一项所述方法的步骤。
15.一种射频芯片，所述射频芯片包括射频处理器、数据传输接口、存储有所述数据传输接口配置信息的配置信息存储器、微处理器、以及存储有所述微处理器可执行指令的执行指令存储器；
所述射频处理器、所述数据传输接口、所述配置信息存储器、所述微处理器和所述执行指令存储器通过通信总线进行通信；
所述微处理器，用于运行所述执行指令存储器中存储的所述可执行指令时，执行权利要求1至12任一项所述方法的步骤。
16.一种通信设备，其特征在于，所述通信设备包括调制解调芯片和射频芯片；其中，所述调制解调芯片包括基带处理器、第一数据传输接口、存储有所述第一数据传输接口配置信息的第一配置信息存储器、第一微处理器、以及存储有所述第一微处理器可执行指令的第一执行指令存储器；
所述射频芯片包括射频处理器、第二数据传输接口、存储有所述第二数据传输接口配置信息的第二配置信息存储器、第二微处理器、以及存储有所述第二微处理器可执行指令的第二执行指令存储器；
所述第一微处理器，用于运行所述第一执行指令存储器中存储的所述可执行指令时，执行权利要求1至12任一项所述方法的步骤；
和/或，
所述第二微处理器，用于运行所述第二执行指令存储器中存储的所述可执行指令时，执行权利要求1至12任一项所述方法的步骤。
17.一种计算机可读存储介质，其上存储有程序，其特征在于，所述程序被处理器执行时，实现如权利要求1-12任一项所述方法的步骤。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022083340A1 (zh) * 2020-10-21 2022-04-28 哲库科技(北京)有限公司 接口配置方法和装置、调制解调芯片、射频芯片及存储介质
CN114490465A (zh) * 2021-12-28 2022-05-13 北京奕斯伟计算技术有限公司 用于直接存储器访问的数据传输方法和装置
WO2024046251A1 (zh) * 2022-09-02 2024-03-07 上海朗帛通信技术有限公司 一种被用于无线通信的节点中的方法和装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102667925A (zh) * 2009-10-28 2012-09-12 瑞典爱立信有限公司 针对无线信道速率改变的编解码器速率适配
US20180176817A1 (en) * 2014-09-11 2018-06-21 Empire Technology Development Llc Data throughput control in a mobile wireless communication environment
CN110677873A (zh) * 2019-09-09 2020-01-10 中国联合网络通信集团有限公司 一种业务数据的传输方法和装置
CN110677874A (zh) * 2019-09-16 2020-01-10 Oppo广东移动通信有限公司 传输速率控制方法及终端、计算机存储介质
CN111684771A (zh) * 2017-09-18 2020-09-18 英特尔公司 时间编码数据通信协议、用于生成和接收数据信号的装置和方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6747513B2 (ja) * 2016-10-31 2020-08-26 日本電気株式会社 通信装置、通信システム、通信方法、及びプログラム
CN108243438B (zh) * 2016-12-26 2021-10-15 华为技术有限公司 一种通道配置的方法以及基站
CN110856195B (zh) * 2019-11-18 2022-04-12 紫光展锐(重庆)科技有限公司 射频组件的配置系统及方法
CN112199216A (zh) * 2020-10-21 2021-01-08 哲库科技(北京)有限公司 接口配置方法和装置、调制解调芯片及存储介质

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102667925A (zh) * 2009-10-28 2012-09-12 瑞典爱立信有限公司 针对无线信道速率改变的编解码器速率适配
US20180176817A1 (en) * 2014-09-11 2018-06-21 Empire Technology Development Llc Data throughput control in a mobile wireless communication environment
CN111684771A (zh) * 2017-09-18 2020-09-18 英特尔公司 时间编码数据通信协议、用于生成和接收数据信号的装置和方法
CN110677873A (zh) * 2019-09-09 2020-01-10 中国联合网络通信集团有限公司 一种业务数据的传输方法和装置
CN110677874A (zh) * 2019-09-16 2020-01-10 Oppo广东移动通信有限公司 传输速率控制方法及终端、计算机存储介质

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022083340A1 (zh) * 2020-10-21 2022-04-28 哲库科技(北京)有限公司 接口配置方法和装置、调制解调芯片、射频芯片及存储介质
CN114490465A (zh) * 2021-12-28 2022-05-13 北京奕斯伟计算技术有限公司 用于直接存储器访问的数据传输方法和装置
CN114490465B (zh) * 2021-12-28 2024-04-26 北京奕斯伟计算技术股份有限公司 用于直接存储器访问的数据传输方法和装置
WO2024046251A1 (zh) * 2022-09-02 2024-03-07 上海朗帛通信技术有限公司 一种被用于无线通信的节点中的方法和装置

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