JP2023501474A - アイの中心にロックされたボーレートクロックデータリカバリ（ｃｄｒ）を可能にする連続時間線形等化（ｃｔｌｅ）適応アルゴリズム - Google Patents

アイの中心にロックされたボーレートクロックデータリカバリ（ｃｄｒ）を可能にする連続時間線形等化（ｃｔｌｅ）適応アルゴリズム Download PDF

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Abstract

装置および関連する方法は、最小２乗平均誤差ボーレートクロックおよびデータリカバリ回路を備えた連続時間線形等化回路を、アイダイアグラムの中心または中心近くにロックできるように適合させることに関する。説明のための例において、回路は、データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器と、ＩＳＩ検出器の出力に結合された加算回路と、加算回路の出力を受信し、平均出力を生成するように構成された移動平均フィルタと、平均出力および所定の閾値に対応して投票を生成するように構成された投票回路と、生成された投票に対応してコード信号を生成するように構成された、積算器およびコード生成器とを含み得る。移動平均フィルタおよび投票回路を導入することによって、アイダイアグラムの中心または中心近くにロックするためのより迅速な方法を得ることができる。【選択図】図４

Description

様々な実施形態は、一般に、電子回路に関し、詳細には、受信機におけるクロックデータリカバリ（ＣＤＲ）回路に関する。
クロックデータリカバリ（ＣＤＲ）回路は、高速シリアル通信用の受信機システムにおける重要なブロックである。ＣＤＲ回路は、データリカバリのために正しいサンプリングクロック位相を生成し得る。特にジッタおよびノイズが存在する場合、高速シリアル通信リンクの品質は、サンプリングドック位相に影響されやすい可能性がある。
着信データをサンプリングするためのクロック位相を決定する位相補間器を有する受信機では、ＣＤＲ回路を使用して、現在使用されているドック位相が着信データを捕捉するのに最適であるかどうかを識別することができる。ＣＤＲ回路は、位相補間器の動的な位相調整を提供し得る。ＣＤＲ回路は、ドック位相の位置をデータアイの中心の方へ移動するように動作し得る。現在のドック位相がデータアイの中心から離れるほど、ＣＤＲ回路が正しいドック位相にロックするのにかかる時間が長くなる。ロックする時間が長い場合、データ損失につながる可能性がある。
既存のＣＤＲ回路のタイプの１つは、エッジサンプリングされたＣＤＲ回路である。エッジサンプリングされたＣＤＲ回路は、アナログ入力波形をオーバサンプリングして、正しいデータサンプリングドックを生成し、送信されたデータをリカバリし得る。エッジサンプリングされたＣＤＲ回路は、ゼロクロス点間の中心付近としてサンプリングすべきデータを想定し得る。結果として生じるオーバサンプリングされたシステムは、シンボルレート（ボーレートとも呼ばれる）で動作するシステムよりも多くのクロッキング電力を消費し得る。さらに、チャネル損失プロファイルが変化すると、サンプリングすべきアナログ波形が必ずしも対称であるとは限らない場合がある。したがって、データサンプリングドックをゼロクロス点間の中心に維持することは準最適であり得る。
装置および関連する方法は、最小２乗平均誤差ボーレートクロックおよびデータリカバリ回路を備えた連続時間線形等化（ＣＴＬＥ）回路を、アイダイアグラムの中心または中心近くにロックできるように適合させることに関する。説明のための例において、回路は、データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器と、ＩＳＩ検出器の出力に結合された加算回路と、加算回路の出力を受信し、平均出力を生成するように構成された移動平均フィルタと、平均出力および所定の閾値に対応して投票を生成するように構成された投票回路と、生成された投票に対応してコード信号を生成するように構成された、積算器およびコード生成器とを含み得る。移動平均フィルタおよび投票回路を導入することによって、アイダイアグラムの中心または中心近くにロックするためのより迅速な方法を得ることができる。
様々な実施形態は、１つまたは複数の利点を実現し得る。例えば、いくつかの実施形態において、ＣＴＬＥ適応は、プリカーソルおよびポストカーソルＩＳＩを完全にゼロにする代わりに、プリカーソルおよびポストカーソルのシンボル間干渉（ＩＳＩ）を比較的少量に制御し得る。いくつかの実施形態において、一度に１ビットのデータサンプルを考慮することによって適応を実行する代わりに、１２８ビットのデータサンプルの平均が算出され得る。したがって、ＣＤＲ適応はより迅速に実行され得る。また、適応は、少量のプリカーソルおよび／またはポストカーソルＩＳＩを受け入れ得る。したがって、ＭＭＳＥボーレートＣＤＲを備えたＣＴＬＥは、アイダイアグラムの中心または中心近くに容易かつ迅速にロックすることが可能であり得る。ＣＴＬＥの適応は、より早く整定され得る。いくつかの実施形態において、アイダイアグラムの中心または中心近くにロック点を置くことによって、実質的に等しいマージンが取得され得、受信機は、ビットを正しくサンプリングするのに十分なマージンを提供され得る。いくつかの実施形態において、投票回路によって、プログラマブル閾値（例えば、ユーザ定義値）が受信され得、様々な等化性能を得ることができる。いくつかの実施形態は、受信機が少量のシンボル間干渉（ＩＳＩ）を受け入れることを可能にし得るが、それでもなお、少量のＩＳＩは十分に制御され得る。いくつかの実施形態において、ＣＴＬＥ適応を使用することにより、有限インパルス応答（ＦＩＲ：ｆｉｎｉｔｅ－ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）の使用を省略することができ、したがって、少量のＩＳＩが許容される場合、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）システムの電力消費が低減され得る。
一例において、回路は、（ａ）データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器と、（ｂ）ＩＳＩ検出器の出力を受信し、適応情報信号を生成するように構成された加算回路と、（ｃ）加算回路から適応情報信号を受信し、平均出力を生成するように構成された移動平均フィルタと、（ｄ）平均出力および所定の閾値に対応して投票を生成するように構成された投票回路と、（ｅ）生成された投票に対応して適応コード信号を生成するように構成された、積算器およびコード生成器とを備える。データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器；
いくつかの実施形態において、ＩＳＩ検出器は、第１のポストカーソルの真理値表に従って動作するように構成され得る。いくつかの実施形態において、ＩＳＩ検出器は、第１のプリカーソルの真理値表に従って動作するように構成され得る。いくつかの実施形態において、ＩＳＩ検出器は、第１のプリカーソルの真理値表に従って動作するように構成され得る。いくつかの実施形態において、投票回路は、比較器を含み得、平均出力が所定の閾値に等しい場合、比較器はゼロを生成するように構成される。いくつかの実施形態において、平均出力が所定の閾値よりも大きい場合、比較器は各適応サイクルで－１、０、または＋１のＣＴＬＥ適応投票を生成するように構成され得る。いくつかの実施形態において、積算器およびコード生成器は、レジスタを含み得る。いくつかの実施形態において、所定の閾値は３から４までの範囲であり得る。いくつかの実施形態において、データサンプルのビット幅は１２８ビットであり得る。いくつかの実施形態において、データサンプルは、ボーレートでデータスライサを使用して送信信号から導出され得る。いくつかの実施形態において、誤差サンプルは、ボーレートで誤差スライサを使用して送信信号から導出され得る。
別の例において、方法は、（ａ）データサンプルおよび誤差サンプルを受信するためのシンボル間干渉（ＩＳＩ）検出器を提供することと、（ｂ）ＩＳＩ検出器の出力を受信し、適応情報信号を生成するように、加算回路を構成することと、（ｃ）加算回路から適応情報信号を受信し、平均出力を生成するように、移動平均フィルタを構成することと、（ｄ）平均出力および所定の閾値に対応して投票を生成するように、投票回路を構成することと、（ｅ）生成された投票に対応してコード信号を生成するための、積算器およびコード生成器を提供することとを含む。
いくつかの実施形態において、ＩＳＩ検出器は、第１のポストカーソルの真理値表に従って動作するように構成され得る。いくつかの実施形態において、ＩＳＩ検出器は、第１のプリカーソルの真理値表に従って動作するように構成され得る。いくつかの実施形態において、投票回路は、平均出力と所定の閾値とを比較するように構成された比較器を含み得、平均出力が所定の閾値に等しい場合、比較器はゼロを生成するように構成され得る。いくつかの実施形態において、平均出力が所定の閾値よりも大きい場合、比較器は各適応クロックサイクルで－１、０、または＋１のＣＴＬＥ適応投票を生成するように構成され得る。いくつかの実施形態において、積算器およびコード生成器は、レジスタを含み得る。いくつかの実施形態において、所定の閾値は３から４までの範囲であり得る。いくつかの実施形態において、データサンプルのビット幅は１２８ビットであり得る。いくつかの実施形態において、データサンプルは、ボーレートでデータスライサを使用して送信信号から導出され得る。いくつかの実施形態において、誤差サンプルは、ボーレートで誤差スライサを使用して送信信号から導出され得る。
様々な実施形態の詳細は、添付の図面および以下の説明に記載されている。他の特徴および利点は、説明および図面、ならびに特許請求の範囲から明らかになろう。
本開示の回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）を示す図である。 例示的な通信システムを示す図である。 例示的な受信機のブロック図である。 受信機内に実装された例示的な適応回路のブロック図である。 図３における適応回路を実装するための例示的な方法の流れ図である。 シミュレートされたアイダイアグラムを示す図である。 適応回路において使用される移動平均フィルタの出力のシミュレートされた結果を示す図である。 受信機におけるＣＴＬＥの整定挙動の波形を示す図である。 システムオンチップ（ＳＯＣ）タイプの集積回路（ＩＣ）のための例示的なアーキテクチャを示す図である。
様々な図面における同様の参照記号は、同様の要素を示す。
装置および関連する方法は、最小２乗平均誤差（ＭＭＳＥ：ｍｉｎｉｍｕｍ ｍｅａｎ ｓｑｕａｒｅ ｅｒｒｏｒ）ボーレートクロックおよびデータリカバリ（ＣＤＲ）回路を備えた連続時間線形等化（ＣＴＬＥ）回路を、アイダイアグラムの中心または中心近くにロックできるように適合させることに関する。説明のための例において、回路は、データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器と、ＩＳＩ検出器の出力に結合された加算回路と、加算回路の出力を受信し、平均出力を生成するように構成された移動平均フィルタと、平均出力および所定の閾値に対応して投票を生成するように構成された投票回路と、生成された投票に対応してコード信号を生成するように構成された、積算器およびコード生成器とを含み得る。移動平均フィルタおよび投票回路を導入することによって、アイダイアグラムの中心または中心近くにロックするためのより迅速な方法を得ることができる。
理解に役立つように、本文書は次のように編成されている。第１に、図１を参照して、データ通信実行するのに好適な例示的なプラットフォーム（例えば、ＦＰＧＡ）について簡単に紹介する。第２に、図２Ａ～図４を参照して、適応回路および適応回路を実装するための方法の概略を示す例示的な実施形態についての説明に移る。次いで、図５Ａ～図５Ｃを参照して、適応回路の性能の例示的なシミュレーション結果について説明する。最後に、図６を参照して、データ通信および信号変換を実行するのに好適な別の例示的なプラットフォーム（例えば、システムオンチップ（ＳＯＣ））について簡単に紹介する。
図１は、本開示の回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）を示す。プログラマブルＩＣ１００はＦＰＧＡ論理を含む。プログラマブルＩＣ１００は、様々なプログラマブルリソースを用いて実装され得、システムオンチップ（ＳＯＣ）と呼ばれ得る。ＦＰＧＡ論理の様々な例には、アレイ内のいくつかの多様なタイプのプログラマブル論理ブロックが含まれ得る。
例えば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリのブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、特殊化された入力／出力ブロック（Ｉ／Ｏ）１０７（例えば、クロックポート）、ならびに他のプログラマブル論理１０８（例えば、デジタルクロックマネージャ、アナログ対デジタル変換器、システム監視論理）を含む多数の異なるプログラマブルタイルを含むプログラマブルＩＣ１００を示す。プログラマブルＩＣ１００は、専用プロセッサブロック（ＰＲＯＣ）１１０を含む。プログラマブルＩＣ１００は、内部および外部の再構成ポート（図示せず）を含み得る。
様々な例において、シリアライザ／デシリアライザは、ＭＧＴ１０１を使用して実装され得る。ＭＧＴ１０１は、様々なデータシリアライザおよびデータデシリアライザを含み得る。データシリアライザは、様々なマルチプレクサの実装を含み得る。データデシリアライザは、様々なデマルチプレクサの実装を含み得る。
ＦＰＧＡ論理のいくつかの例において、各プログラマブルタイルは、隣接する各タイル内の対応する相互接続要素との間の標準化された相互接続１２４を有するプログラマブル相互接続要素（ＩＮＴ）１１１を含む。したがって、組み合わされたプログラマブル相互接続要素が、図示のＦＰＧＡ論理のためのプログラマブル相互接続構造を実装する。図１に含まれる例に示すように、プログラマブル相互接続要素ＩＮＴ１１１は、同じタイル内のプログラマブル論理要素との間の内部接続１２０を含む。図１に含まれる例に示すように、プログラマブル相互接続要素ＩＮＴ１１１は、同じタイル内のプログラマブル相互接続要素ＩＮＴ１１１との間のＩＮＴ間接続１２２を含む。
例えば、ＣＬＢ１０２は、単一のプログラマブル相互接続要素ＩＮＴ１１１に加えて、ユーザ論理を実装するようにプログラムされ得る構成可能論理要素（ＣＬＥ）１１２を含み得る。ＢＲＡＭ１０３は、ＢＲＡＭ論理要素（ＢＲＬ）１１３と、１つまたは複数のプログラマブル相互接続要素とを含み得る。いくつかの例において、タイルに含まれる相互接続要素の数はタイルの高さに依存し得る。描写されている実装では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（例えば、４つ）も使用され得る。ＤＳＰタイル１０６は、ＤＳＰ論理要素（ＤＳＰＬ）１１４と、１つまたは複数のプログラマブル相互接続要素とを含み得る。ＩＯＢ１０４は、例えば、入力／出力論理要素（ＩＯＬ）１１５の２つのインスタンスと、プログラマブル相互接続要素ＩＮＴ１１１の１つのインスタンスとを含み得る。例えば、Ｉ／Ｏ論理要素１１５に接続される実際のＩ／Ｏボンドパッドは、図示された様々な論理ブロックの上に層状にされた金属を使用して製造され得、入力／出力論理要素１１５の領域には限定され得ない。
描写されている実装では、ダイの中心近くの（図１では影付きで図示されている）列状領域が、構成、クロック、および他の制御論理に使用される。列から延出する水平領域１０９は、クロックおよび構成信号をプログラマブルＩＣ１００の幅全体にわたって分散させる。「列状」および「水平」領域という言及は、図面を縦方向に見た場合に対するものであることに留意されたい。
図１に示すアーキテクチャを利用するいくつかのプログラマブルＩＣは、プログラマブルＩＣの大部分を占める通常の列状構造を分断する追加の論理ブロックを含み得る。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。例えば、図１に示すプロセッサブロックＰＲＯＣ１１０は、ＣＬＢ１０２およびＢＲＡＭ１０３の複数の列にまたがる。
図１は、例示的なプログラマブルＩＣアーキテクチャを示す。列内の論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに相互接続／論理の実装は、単に例として提供されている。例えば、実際のプログラマブルＩＣでは、ユーザ論理の効率的な実装を容易にするために、ＣＬＢ１０２が現れるところにはどこでも、ＣＬＢ１０２の２つ以上の隣接する列が含まれ得る。
高速デジタル（ＨＳＤ）集積回路（ＩＣ）は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）システムにおいて使用され得る。このようなシステムでは、送信機回路と受信機回路との間に、損失の大きいチャネルが存在する可能性があり、高いデータレートでは、受信されたデータストリームは、著しく歪む可能性があり、使用前に再構築（等化）を必要とする。
図２Ａは、例示的な通信システムを示す。この図示の例において、シリアル通信システム２００は、伝送媒体２０６を介して受信機２０４に結合された送信機２０２を含む。送信機２０２は、シリアライザ－デシリアライザ（ＳｅｒＤｅｓ）２０８の一部であり得る。受信機２０４も、同様にＳｅｒＤｅｓ２１０の一部であり得る。伝送媒体２０６は、プリント回路基板（ＰＣＢ）トレース、ビア、ケーブル、コネクタ、デカップリングコンデンサなどを含み得る。いくつかの実施形態において、ＳｅｒＤｅｓ２０８は、集積回路（ＩＣ）２１２内に配置され得、ＳｅｒＤｅｓ２１０は、ＩＣ２１４内に配置され得る。
送信機２０２は、デジタルベースバンド変調技法を使用して、シリアルデータを伝送媒体２０６上へ送る。一般に、シリアルデータはシンボルに分割される。送信機２０２は、各シンボルを、シンボルにマッピングされたアナログ電圧に変換する。送信機２０２は、各シンボルから生成されたアナログ電圧を伝送媒体２０６に結合する。いくつかの実施形態において、送信機２０２は、２値非ゼロ復帰（ＮＲＺ：ｎｏｎ－ｒｅｔｕｒｎ－ｔｏ－ｚｅｒｏ）変調方式を使用し得る。２値ＮＲＺでは、シンボルは、１ビットのシリアルデータであり、各ビットを表すために２つのアナログ電圧が使用され得る。いくつかの例では、送信機２０２は、パルス振幅変調（ＰＡＭ）などのマルチレベルデジタルベースバンド変調技法を使用し得、シンボルは、複数ビットのシリアルデータを含み、各ビットを表すために３つ以上のアナログ電圧が使用され得る。
受信機２０４は、クロックおよびデータリカバリ（ＣＤＲ）回路２１６を含み得る。受信機２０４は、伝送媒体２０６からアナログ信号を受信する。伝送媒体２０６は、送信されたアナログ信号の信号品質を低下させる可能性がある。チャネル挿入損失は、アナログ信号の信号電力における周波数依存性の低下である。信号が伝送媒体を通過するとき、アナログ信号の高周波成分は、低周波成分よりも減衰し得る。一般に、チャネル挿入損失は、周波数が高くなるにつれて増加し得る。アナログ信号の信号パルスエネルギーは、伝送媒体２０６上での伝播中に、あるシンボル周期から別のシンボル周期に拡散され得る。結果として生じる歪みは、シンボル間干渉（ＩＳＩ）として知られている。
ＣＤＲ回路２１６は、アナログ信号からデータおよびクロックをリカバリするように動作する。受信機２０４は、復号およびさらなる処理のために、リカバリされたデータをＳｅｒＤｅｓ２１０内の物理符号化副層（ＰＣＳ：ｐｈｙｓｉｃａｌ ｃｏｄｉｎｇ ｓｕｂｌａｙｅｒ）回路２１８に提供する。図２Ａに示すように、送信機２０２は、送信機基準クロック２２０を使用し得、受信機２０４は、受信機基準クロック２２２を使用し得る。いくつかの実施形態において、送信機基準クロック２２０と受信機基準クロック２２２との間に差異があり得、この差異は、送信機基準クロックと受信機基準クロック２２２との間の周波数オフセットと呼ばれ得る。送信機基準クロック２２０および受信機基準クロック２２２が独立したクロックソース（例えば、周波数が名目上は同一であるが完全には同一ではないクロックソース）を使用する場合に、周波数基準オフセットが存在し得る。いくつかの実施形態において、周波数オフセットは固定され得る（例えば、定数に等しい）。いくつかの実施形態において、周波数オフセットは固定されない場合があり、例えば、時間の周期関数であり得る。
図２Ｂは、例示的な受信機のブロック図を示す。受信機２０４は、連続時間線形等化器（ＣＴＬＥ：ｃｏｎｔｉｎｕｏｕｓ ｔｉｍｅ ｌｉｎｅａｒ ｅｑｕａｌｉｚｅｒ）２２４を含む。ＣＴＬＥ２２４は、伝送媒体２０６からアナログ信号を受信するように結合される。ＣＴＬＥ２２４は、伝送媒体２０６のローパス特性を補償するために、ハイパスフィルタまたはバンドパスフィルタとして動作し得る。ＣＴＬＥ２２４の周波数応答のピークは、適応回路２４２によって調整され得る。
ＣＴＬＥ２２４は、第１の等化済みアナログ信号２２６を出力する。決定回路（例えば、決定フィードバック等化器（ＤＦＥ：ｄｅｃｉｓｉｏｎ ｆｅｅｄｂａｃｋ ｅｑｕａｌｉｚｅｒ））２３０は、ＣＴＬＥ２２４の出力に結合され、第１の等化済みアナログ信号２２６を受信する。決定回路２３０は、ポストカーソルＩＳＩを補償するために、第１の等化済みアナログ信号２２６を等化するように動作可能であり得る。この図示の例において、決定回路２３０は、スライサ２２８も含む。スライサ２２８は、第１の等化済みアナログ信号２２６をサンプリングして、シンボルｋごとにデータサンプルＤｋおよび誤差サンプルＥｋを生成する。スライサ２２８のそれぞれは、データサンプルおよび誤差サンプルを生成するために、ボーレート（シンボルレート）でサンプリングクロックを使用してそのアナログ入力信号をサンプリングし得る。データサンプルＤｋは、シンボルについての推定される値を含み得、誤差サンプルＥｋは、シンボルについての推定される決定誤差を含み得る。各データサンプルＤｋおよび各誤差サンプルＥｋは、採用される変調方式のタイプに応じて１つまたは複数のビットを含み得る（例えば、２値ＮＲＺの場合は１ビットサンプル、ＰＡＭの場合はマルチビットサンプル）。
いくつかの実施形態において、受信機２０４は、データサンプルＤｋおよび誤差サンプルＥｋをグループ化して、ＣＤＲ回路２１６によって処理すべきデシリアライズ済み信号を生成するための、デシリアライザ（図示せず）も含み得る。クロックマネージャ２３２は、例えば、位相補間器（ＰＩ）２３８によって出力されたサンプリングクロック２３７ｂから、サンプリングクロック信号２３３（例えば、スライサ２２８によって使用されるデータサンプリングクロックおよび／または誤差サンプリングクロック）を生成するように構成され得る。ＰＩ２３８の別の入力は、位相ロックループ（ＰＬＬ）２３６の出力に結合される。別の例において、クロックマネージャ２３２の機能は、ＰＩ２３８に組み込まれ得る。クロックマネージャ２３２は、ＰＩ２３８によって供給されるサンプリングクロック２３７ｂの周波数を低減し得る。
ＣＤＲ回路２１６は、スライサ２２８の出力に結合されて、データサンプルＤｋおよび誤差サンプルＥｋを受信する。この図示の例において、ＣＤＲ回路２１６は、受信されたデータサンプルＤｋおよび誤差サンプルＥｋに対応して、ＰＩコード信号２３９を生成する。ＰＩ２３８は、ＰＬＬ２３６から基準クロック信号２３７ａを受信する。ＰＩ２３８は、ＣＤＲ回路２１６によって出力されたＰＩコード信号２３９に基づいて、基準クロック信号２３７ａの位相をシフトし得る。ＰＩ２３８は、例えば、スライサ２２８によって使用されるサンプリングクロック信号２３７ｂとして、位相シフトされた基準クロック信号を出力し得る。いくつかの実施形態において、ＣＤＲ回路２１６は、データサンプルＤｋおよび誤差サンプルＥｋを受信し、ＰＩコード信号２３９を生成するように構成された位相検出器を含み得る。いくつかの実施形態において、スライサ２２８は、別個のデータスライサおよび誤差スライサを含み得る。いくつかの実施形態において、スライサ２２８は、例えば、４つの誤差スライサを含み得る。
データサンプルＤｋおよび誤差サンプルＥｋは、適応回路２４２によっても受信され得る。いくつかの実施形態において、適応回路２４２は、知られているアルゴリズムを使用して、データサンプルＤｋおよび誤差サンプルＥｋに基づいて決定回路２３０を適応させるための、ＣＴＬＥ２２４の制御信号２４４および適応制御コード２４５を生成し得る。
この図示の例において、適応回路２４２は、シンボル間干渉（ＩＳＩ）検出器２４０を含む。データサンプルＤｋおよび誤差サンプルＥｋを受信するように結合されたＩＳＩ検出器２４０は、データサンプリングクロック信号２３３の位相を調整すべきかどうか、およびデータサンプリングクロック信号２３３の位相をどの方向に調整すべきかを決定する。適応回路２４２はまた、決定回路２３０を適応させるための適応制御コード２４５を生成する。いくつかの実施形態において、ＣＤＲ回路２１６は、最小２乗平均誤差（ＭＭＳＥ）アルゴリズムに従って動作し得る。いくつかの実施形態において、ＣＤＲ回路２１６は、Ｍｕｅｌｌｅｒ－Ｍｕｌｌｅｒアルゴリズムに従って動作し得る。適応回路２４２の例示的なブロック図については、図３を参照して詳細に説明する。
いくつかの実施形態において、受信機２０４は、自動利得制御（ＡＧＣ：ａｕｔｏｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏｌ）回路も含み得る。ＣＴＬＥ２２４の出力は、ＡＧＣ回路の入力に結合され得る。ＡＧＣ回路は、ハイパスフィルタの利得を制御するために使用され得る。ＡＧＣ回路の利得は、適応回路２４２によっても制御され得る。いくつかの実施形態において、ＡＧＣ回路は、ＣＴＬＥ回路２２４に先行し得る。他の例において、受信機２０４は、増幅の有無にかかわらず、他のタイプの連続時間フィルタを含み得る。いくつかの実施形態において、ＣＴＬＥ回路２２４を第１のポストカーソルのみに見えるようにするために、異なるアルゴリズムが使用され得る。
図３は、受信機内に実装された例示的な適応回路のブロック図を示す。この図示の例において、適応回路２４２は、ＩＳＩ検出器２４０を含む。データサンプルおよび誤差サンプルは、１２８ビットであり得る。ＩＳＩ検出器２４０は、１２８ビットのデータサンプルＤｋ（例えば、Ｄ（１２８））および１２８ビットの誤差サンプルＥｋ（例えば、Ｅ（１２８））を受信し、位相検出結果信号を生成し、位相検出結果信号は、正味位相検出結果を提供する。この図示の例において、ＩＳＩ検出結果信号は、受信されたデータサンプルＤｋと誤差サンプルＥｋに対応して、サンプリングクロック信号２３３の位相を増分するためのｈ－１増分信号２４１ａであり得るか、またはサンプリングクロック信号２３３の位相を減分するためのｈ－１減分信号２４１ｂであり得る。ＩＳＩ検出器２４０は、図３に示す真理値表３０８に従って動作し得る。真の表３０８は、第１のポストカーソルｈ１または第１のプリカーソルｈ－１に基づき得る。この図示の例では、サンプリングクロック信号２３３の位相を増分（例：ｈ－１＿ｉｎｃ）するか減分（例：ｈ－１＿ｄｅｃ）するかを決定するために、現在のデータサンプルＤ＿ｃｕｒｒ、次のデータサンプルＤ＿ｎｅｘｔ１、および現在の誤差サンプルＥ＿ｃｕｒｒが考慮される。
適応回路２４２は、加算回路３１０を含む。加算回路３１０は、例えば、ＩＳＩ検出器２４０から、ｈ－１増分信号２４１ａおよびｈ－１減分信号２４１ｂを受信し、移動平均フィルタ３２０へのｈ－１適応情報信号３１５を生成する。この図示の例では、データサンプルＤｋおよび誤差サンプルＥｋが１２８ビットであり得るので、移動平均フィルタ３２０は、一度に１２８ビットのｈ－１適応情報を受信し、次いで、ｈ－１適応情報信号３１５の平均信号３２５を生成し得る。平均信号３２５を取得するように移動平均フィルタ３２０を構成するために、異なる数学アルゴリズムが使用され得る。いくつかの実施形態において、移動平均フィルタ３２０は、重み付き移動平均フィルタであり得る。いくつかの実施形態において、移動平均フィルタ３２０は、累積移動平均フィルタであり得る。いくつかの実施形態において、移動平均フィルタ３２０は、指数移動平均フィルタであり得る。平均信号３２５を取得するように移動平均フィルタ３２０を構成するために、他の重み付けシステムも使用され得る。
平均信号３２５は、投票回路３３０によって受信される。投票回路３３０はまた、所定の値３３５を受信するように構成され、受信された平均信号３２５および所定の値３３５に対応して、投票信号３４０を生成する。この図示の例において、所定の値３３５は、許容可能な移動平均ステップサイズを示すプログラマブル閾値であり得る。プログラマブル閾値（例えば、ユーザ定義値）を導入することによって、様々な等化性能／結果を得ることができる。いくつかの実施形態において、投票回路は、平均信号３２５と所定の値３３５との間の関係を示すように構成された１つまたは複数の比較器を含み得る。いくつかの実施形態において、プログラマブル閾値は、１から１０まで、例えば３～４の範囲であり得る。さらに、所定の値のウィンドウ境界は、異なる設計要件、例えば、決定回路２３０内の誤差スライサおよびデータスライサの有効な数ならびに／またはバス幅を考慮することによってスケーリングされ得る。
平均信号３２５が所定の値３３５（例えば、３）よりも大きい場合、投票回路３３０は、各適応クロックサイクルで－１、０、または＋１のＣＴＬＥ適応投票を生成し得る。平均信号３２５が所定の値３３５よりも小さい場合、投票回路３３０は、デジタル０を生成し得る。平均信号３２５が所定の値３３５に等しい場合、投票回路３３０は、デジタル－１を生成し得る。積算器およびコード生成器３４５は、投票回路３３０の出力に含まれる投票信号３４０を積算するように構成され、ＤＦＥ適応を制御するための適応制御コード信号２４５（例えば、３２ビット信号）を出力する。いくつかの実施形態において、積算器およびコード生成器３４５は、１つまたは複数のレジスタを含み得る。移動平均フィルタ３２０および投票回路３３０を導入することによって、ＣＴＬＥ適応は、プリカーソルおよびポストカーソルＩＳＩを完全にゼロにする代わりに、プリカーソルおよびポストカーソルＩＳＩを比較的少量に制御し得る。また、適応は、少量のプリカーソルおよび／またはポストカーソルＩＳＩを受け入れ得る。したがって、ＭＭＳＥボーレートＣＤＲ２１６を備えたＣＴＬＥ２２４は、アイダイアグラムの中心または中心近くに容易かつ迅速にロックすることが可能であり得る。さらに、適応は、より早く整定され得る。
図４は、図３における適応回路を実装するための例示的な方法の流れ図である。図３を参照して説明した適応回路２４２を実装するための方法４００について説明する。方法４００は、４０５において、例えば決定回路（例えば、スライサ２２８を含む決定回路２３０）からデータサンプルおよび誤差サンプルを受信するためのシンボル間干渉（ＩＳＩ）検出器（例えば、ＩＳＩ検出器２４０）を提供することを含む。方法４００は、４１０において、加算回路（例えば、加算回路３１０）をＩＳＩ検出器２４０の出力に結合することも含む。
方法４００は、４１５において、加算回路３１０の出力を受信し、平均出力（例えば、平均信号３２５）を生成するように、移動平均フィルタ（例えば、移動平均フィルタ３２０）を構成することも含む。方法４００は、４２０において、平均出力３２５および所定の閾値３３５に対応して投票（例えば、投票信号３４０）を生成するように、投票回路（例えば、投票回路３３０）を構成することも含む。方法４００は、４２５において、生成された投票３４０に対応してコード信号を生成するための、積算器およびコード生成器（例えば、積算器およびコード生成器３４５）を提供することも含む。移動平均フィルタ３２０および投票回路３３０を導入することによって、ＣＴＬＥ適応は、プリカーソルおよびポストカーソルＩＳＩを完全にゼロにする代わりに、プリカーソルおよびポストカーソルＩＳＩを比較的少量に制御し得る。また、適応は、少量のプリカーソルおよび／またはポストカーソルＩＳＩを受け入れ得る。したがって、ＭＭＳＥボーレートＣＤＲ２１６を備えたＣＴＬＥ２２４は、アイダイアグラムの中心または中心近くに容易かつ迅速にロックすることが可能であり得る。
図５Ａは、シミュレートされたアイダイアグラムを示す。図３を参照して説明した適応回路２４２が、システムモデルに実装され、シミュレートされている。ロック点がマークされたアイダイアグラムに関する結果を図５Ａに示す。図５Ａに示すように、（例えば、ＭＭＳＥボーレートＣＤＲによる）アイロッキングが中心に配置されている。アイダイアグラムの中心または中心近くにロック点を置くことによって、実質的に等しいマージンが取得され得、受信機２０４は、ビットを正しくサンプリングするのに十分なマージンを提供され得る。
図５Ｂは、適応回路において使用される移動平均フィルタの出力のシミュレートされた結果を示す。この図には、適応回路２４２において使用される移動平均フィルタ３２０の出力のシミュレーション結果が示されている。移動平均フィルタ３２０の出力（例えば、平均信号３２５）は、ＣＴＬＥ２２４によって、３～４のウィンドウ範囲に調整されている。平均信号３２５は、例えば、ユーザによって決定され得るｈ－１投票フィルタまたはｈ１投票フィルタであり得る。第１のポストカーソルｈ１に基づいて生成された平均信号と、第１のプリカーソルｈ－１に基づいて生成された平均信号がシミュレートされ示されている。受信機は、少量のシンボル間干渉（ＩＳＩ）を受け入れることが可能であり得る。
図５Ｃは、受信機におけるＣＴＬＥの整定挙動の波形を示す。受信機２０４におけるＣＴＬＥ２２４の整定挙動がシミュレートされている。図５Ｃに示すように、ＣＴＬＥ制御コードは、制御範囲０～３１内の一定値に整定される。移動平均フィルタおよび投票回路を導入することによって、アイダイアグラムの中心または中心近くにロックするためのより迅速な方法を得ることができる。
この図示の例において、適応回路２４２は、受信機２０４およびＣＴＬＥ２２４と同じＩＣ上に配置されている。別の実施形態において、適応回路２４２は、等化を制御するために、異なるＩＣ（例えば、別のＦＰＧＡ）に実装され得る。
いくつかの実施形態において、適応回路２４２は、ハードブロック固定回路として実装され得る。例えば、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は、カスタマイズされたハードウェア回路を用いて適応コード信号を生成するための適応回路を提供し得る。
いくつかの実施形態において、適応回路２４２の機能の一部または全部は、データストア内に記憶された一連の命令を実行して等化を制御するように構成されたプロセッサ内に実装され得る。例えば、投票回路３３０の機能は、プロセッサ内に実装され得る。いくつかの実施形態において、プロセッサは、受信機２０４を備えたＦＰＧＡであり得る同じ集積回路上に配置され得る。例えば、適応回路２４２およびデータストアは、システムオンチップ（ＳＯＣ）のプログラマブル論理ブロックに実装され得るか、またはＳＯＣの固定回路を使用してハードブロック内に実装され得、受信機２０４は、例えば、ＳＯＣの固定回路を使用して別のハードブロック内に実装され得る。
図６は、システムオンチップ（ＳＯＣ）タイプの集積回路（ＩＣ）の例示的なアーキテクチャを示す。ＳＯＣ６００は、プログラマブルＩＣおよび統合プログラマブルデバイスプラットフォームの一例である。図６の例において、図示されたＳＯＣ６００の様々な異なるサブシステムまたは領域は、単一の統合パッケージ内に提供される単一のダイ上に実装され得る。他の例において、異なるサブシステムは、単一の統合パッケージとして提供される複数の相互接続されたダイ上に実装され得る。
例において、ＳＯＣ６００は、異なる機能性を備えた回路を有する複数の領域を含む。例において、ＳＯＣ６００は、任意選択として、データ処理エンジン（ＤＰＥ）アレイ６０２を含む。ＳＯＣ６００は、プログラマブル論理（ＰＬ）領域６０４（以下、ＰＬ領域またはＰＬ）、処理システム（ＰＳ）６０６、ネットワークオンチップ（ＮＯＣ）６０８、および１つまたは複数のハードワイヤード回路ブロック６１０を含む。ＤＰＥアレイ６０２は、ＳＯＣ６００の他の領域へのインターフェースを有する複数の相互接続されたハードワイヤードのプログラマブルプロセッサとして実装される。
ＰＬ６０４は、特定の機能を実行するようにプログラムされ得る回路である。一例として、ＰＬ６０４は、フィールドプログラマブルゲートアレイタイプの回路として実装され得る。ＰＬ６０４は、プログラマブル回路ブロックのアレイを含むことができる。ＰＬ６０４内のプログラマブル回路ブロックの例には、構成可能な論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ、および／もしくはＵｌｔｒａＲＡＭもしくはＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、ならびに／または遅延ロックループ（ＤＬＬ）が含まれ得るが、これらに限定されない。
ＰＬ６０４内の各プログラマブル回路ブロックは、典型的には、プログラマブル相互接続回路とプログラマブル論理回路との両方を含む。プログラマブル相互接続回路は、典型的には、プログラマブル相互接続点（ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。典型的には、相互接続ワイヤは、接続性をビットごとに提供する（例えば、各ワイヤが単一ビットの情報を伝達する）ように（例えば、ワイヤごとに）構成される。プログラマブル論理回路は、例えば、ルックアップテーブル、レジスタ、算術論理などを含み得るプログラマブル要素を使用して、ユーザ設計の論理を実装する。プログラマブル相互接続およびプログラマブル論理回路は、プログラマブル要素がどのように構成され動作するかを定義する内部構成メモリセルに構成データをロードすることによってプログラムされ得る。
ＰＳ６０６は、ＳＯＣ６００の一部として製造されたハードワイヤード回路として実装される。ＰＳ６０６は、それぞれがプログラムコードを実行することが可能な様々な異なるプロセッサタイプのいずれかとして実装されるか、またはそのプロセッサタイプを含み得る。例えば、ＰＳ６０６は、個々のプロセッサ、例えば、プログラムコードを実行することが可能な単一のコアとして実装され得る。別の例において、ＰＳ６０６は、マルチコアプロセッサとして実装され得る。さらに別の例において、ＰＳ６０６は、１つまたは複数のコア、モジュール、コプロセッサ、インターフェース、および／または他のリソースを含み得る。ＰＳ６０６は、様々な異なるタイプのアーキテクチャのいずれかを使用して実装され得る。ＰＳ６０６を実装するために使用され得るアーキテクチャの例には、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、またはコンピュータ可読命令もしくはプログラムコードを実行することが可能な他の好適なアーキテクチャが含まれるが、これらに限定されない。
ＮＯＣ６０８は、ＳＯＣ６００内のエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ６０２、ＰＬ領域６０４、ＰＳ６０６内、および／またはハードワイヤード回路ブロック６１０内に配置され得る。ＮＯＣ６０８は、専用スイッチングを備えた高速データ経路を含むことができる。一例において、ＮＯＣ６０８は、水平経路、垂直経路、または水平経路と垂直経路との両方を含む。図６に示す領域の配置および数は、単なる一例である。ＮＯＣ６０８は、選択された構成要素および／またはサブシステムを接続するためにＳＯＣ６００内で利用可能な共通インフラストラクチャの一例である。
ＮＯＣ６０８は、ＰＬ６０４、ＰＳ６０６、およびハードワイヤード回路ブロック６１０のうちの選択されたものへの接続性を提供する。ＮＯＣ６０８はプログラム可能である。他のプログラマブル回路とともに使用されるプログラマブルＮＯＣの場合、ＮＯＣ６０８を介してルーティングされるネットは、ＳＯＣ６００内に実装するためのユーザ回路設計が作成されるまで不明である。スイッチからスイッチへおよびＮＯＣインターフェース間でデータを渡すためにスイッチおよびインターフェースなどのＮＯＣ６０８内の要素がどのように構成され動作するかを定義する内部構成レジスタ内に構成データをロードすることによって、ＮＯＣ６０８がプログラムされ得る。
ＮＯＣ６０８は、ＳＯＣ６００の一部として製造され、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続性を確立するようにプログラムされ得る。例えば、ＮＯＣ６０８は、ユーザ指定のマスタ回路とスレーブ回路とを接続するパケット交換ネットワークを確立することが可能である複数のプログラマブルスイッチを含み得る。この点に関して、ＮＯＣ６０８は、異なる回路設計に適応することが可能であり、それぞれの異なる回路設計は、ＮＯＣ６０８によって結合され得るＳＯＣ６００内の異なる場所に実装されるマスタ回路とスレーブ回路との異なる組合せを有する。ＮＯＣ６０８は、ユーザ回路設計のマスタ回路とスレーブ回路との間でデータ、例えば、アプリケーションデータおよび／または構成データをルーティングするようにプログラムされ得る。例えば、ＮＯＣ６０８は、ＰＬ６０４内に実装された異なるユーザ指定回路を、ＰＳ６０６および／もしくはＤＰＥアレイ６０２、異なるハードワイヤード回路ブロック、ならびに／またはＳＯＣ６００の外部の異なる回路および／もしくはシステムと結合するようにプログラムされ得る。
ハードワイヤード回路ブロック６１０は、入力／出力（Ｉ／Ｏ）ブロック、ならびに／または、ＳＯＣ６００の外部の回路および／もしくはシステム、メモリコントローラなどとの間で信号を送受信するためのトランシーバを含み得る。様々なＩ／Ｏブロックの例には、シングルエンドＩ／Ｏおよび疑似差動Ｉ／Ｏ、ならびに高速差動クロックトランシーバが含まれ得る。さらに、ハードワイヤード回路ブロック６１０は、特定の機能を実行するように実装され得る。ハードワイヤード回路ブロック６１０の例には、暗号化エンジン、デジタル対アナログ変換器、アナログ対デジタル変換器などが含まれるが、これらに限定されない。ＳＯＣ６００内のハードワイヤード回路ブロック６１０は、本明細書では、適宜、特定用途向けブロックと呼ばれ得る。
図６の例では、ＰＬ６０４は、２つの別個の領域内に示されている。別の例では、ＰＬ６０４は、プログラマブル回路の一体化された領域として実装され得る。さらに別の例では、ＰＬ６０４は、プログラマブル回路の３つ以上の異なる領域として実装され得る。ＰＬ６０４の特定の編成は限定を意図したものではない。これに関して、ＳＯＣ６００は、１つまたは複数のＰＬ領域６０４、ＰＳ６０６、およびＮＯＣ６０８を含む。任意選択として、ＤＰＥアレイ６０２が含まれ得る。
他の例示的な実装形態において、ＳＯＣ６００は、ＩＣの異なる領域内に位置する２つ以上のＤＰＥアレイ６０２を含み得る。さらに他の例では、ＳＯＣ６００は、マルチダイＩＣとして実装され得る。その場合、各サブシステムは異なるダイ上に実装され得る。ＩＣがマルチチップモジュール（ＭＣＭ）などとして実装されるスタックダイアーキテクチャを使用してインターポーザ上にダイを隣り合わせにスタックするような、利用可能な様々なマルチダイＩＣ技術のいずれかを使用して、異なるダイが通信可能にリンクされ得る。マルチダイＩＣの例では、各ダイが単一のサブシステム、２つ以上のサブシステム、あるサブシステムと別の部分的なサブシステム、またはそれらの任意の組合せを含み得ることを理解されたい。
プログラマブル集積回路（ＩＣ）は、プログラマブル論理を含むデバイスの一種を指す。プログラマブルデバイスまたはＩＣの一例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。プログラマブル回路ブロックの例には、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、および遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。最新のプログラマブルＩＣは、１つまたは複数の他のサブシステムと組み合わせてプログラマブル論理を含むように進化した。例えば、一部のプログラマブルＩＣは、プログラマブル論理とハードワイヤードプロセッサとの両方を含むシステムオンチップすなわち「ＳＯＣ」に進化した。プログラマブルＩＣの他の種類には、追加のサブシステムおよび／または異なるサブシステムが含まれる。
図を参照して様々な実施形態について説明してきたが、他の実施形態も可能である。例えば、いくつかの実施形態において、第１のプリカーソルおよび第１のポストカーソルの代わりに他のプリカーソルおよび／またはポストカーソルを使用して、移動平均フィルタのための入力を生成することができる。例えば、移動平均フィルタおよび投票回路は、適応のためのＭＭＳＥアルゴリズムを使用して任意の他のフィールドに拡張され得る。
様々な電子ハードウェアを含む回路を使用して、様々な例が実装され得る。限定ではなく例として、ハードウェアは、トランジスタ、抵抗器、コンデンサ、スイッチ、集積回路、および／または他のデバイスを含み得る。様々な例において、回路は、様々な集積回路（例えば、ＦＰＧＡ、ＡＳＩＣ）を含むシリコン基板上に製造された、アナログおよび／もしくはデジタル論理、ディスクリート構成要素、トレース、および／またはメモリ回路を含み得る。いくつかの実施形態において、回路は、プロセッサによって実行される事前にプログラムされた命令および／またはソフトウェアの実行を含み得る。例えば、様々なシステムは、ハードウェアとソフトウェアとの両方を含み得る。
実施形態のいくつかの態様は、コンピュータシステムとして実装され得る。例えば、様々な実装は、デジタルおよび／もしくはアナログ回路、コンピュータハードウェア、ファームウェア、ソフトウェア、またはそれらの組合せを含み得る。装置要素は、固定ハードウェアプロセッサによる実行のために、情報キャリア、例えば機械可読記憶デバイス内に有形に具現化されたコンピュータプログラム製品内に実装され得、方法は、入力データに対して動作して出力を生成することによって様々な実施形態の機能を実行するための命令のプログラムを実行するプログラマブルプロセッサによって実行され得る。いくつかの実施形態は、有利には、データストア、少なくとも１つの入力、および／または少なくとも１つの出力との間でデータおよび命令を送受信するように結合された少なくとも１つのプロセッサを含むプログラマブルシステム上で実行可能である１つまたは複数のコンピュータプログラム内に実装され得る。データストアは、１つもしくは複数のレジスタ、または例えばメモリ空間内のメモリ位置を含み得る。コンピュータプログラムは、特定のアクティビティを実行するまたは特定の結果をもたらすためにコンピュータにおいて直接的または間接的に使用され得る一連の命令である。コンピュータプログラムは、コンパイル型言語またはインタープリンタ型言語を含む任意の形式のプログラミング言語で記述され得、コンピュータプログラムは、スタンドアロンプログラムとして、またはモジュール、構成要素、サブルーチン、もしくはコンピューティング環境での使用に好適な他のユニットとしてなど、任意の形式で展開され得る。
様々な実施形態において、コンピュータシステムは、非一過性メモリを含み得る。メモリは、１つまたは複数のプロセッサに接続され得、プロセッサは、データおよびプロセッサ実行可能プログラム命令を含むコンピュータ可読命令を記憶するように構成され得る。データおよびコンピュータ可読命令は、１つまたは複数のプロセッサにアクセス可能であり得る。プロセッサ実行可能プログラム命令は、１つまたは複数のプロセッサによって実行されると、１つまたは複数のプロセッサに様々な動作を実行させ得る。
様々な実施形態において、コンピュータシステムは、モノのインターネット（ＩｏＴ）デバイスを含み得る。ＩｏＴデバイスには、データを収集および交換することを可能にする電子機器、ソフトウェア、センサ、アクチュエータ、およびネットワーク接続が組み込まれた対象物が含まれ得る。ＩｏＴデバイスは、インターフェースを介して別のデバイスにデータを送信することによって、有線デバイスまたは無線デバイスとともに使用され得る。ＩｏＴデバイスは、有用なデータを収集し、次いで、データを他のデバイス間で自律的に流し得る。
いくつかの実装形態について説明してきた。それでもなお、様々な修正がなされ得ることが理解されよう。例えば、本開示の技法のステップが異なる順序で実行された場合、または本開示のシステムの構成要素が異なる方式で組み合わされた場合、または構成要素が他の構成要素で補完された場合、有利な結果が達成され得る。したがって、他の実装形態も添付の特許請求の範囲内にある。

Claims (15)

  1. データサンプルおよび誤差サンプルを受信するように構成されたシンボル間干渉（ＩＳＩ）検出器と、
    前記ＩＳＩ検出器の出力を受信し、適応情報信号を生成するように構成された加算回路と、
    前記加算回路から前記適応情報信号を受信し、平均出力を生成するように構成された移動平均フィルタと、
    前記平均出力および所定の閾値に対応して投票を生成するように構成された投票回路と、
    生成された前記投票に対応して適応コード信号を生成するように構成された、積算器およびコード生成器と
    を備える、回路。
  2. 前記ＩＳＩ検出器が、第１のプリカーソルまたは第１のポストカーソルのうちの少なくとも一方の真理値表に従って動作するように構成される、請求項１に記載の回路。
  3. 前記投票回路が比較器を備え、前記平均出力が前記所定の閾値に等しい場合、前記比較器がゼロを生成するように構成される、請求項１に記載の回路。
  4. 前記平均出力が前記所定の閾値よりも大きい場合、前記比較器が各適応クロックサイクルで連続時間線形等化（ＣＴＬＥ）適応投票を生成するように構成される、請求項３に記載の回路。
  5. 前記積算器およびコード生成器がレジスタを備える、請求項１に記載の回路。
  6. 前記所定の閾値が３から４までの範囲である、請求項１に記載の回路。
  7. 前記データサンプルが、データスライサまたはデータスライサのうちの少なくとも一方を使用してボーレートで送信信号から導出される、請求項１に記載の回路。
  8. データサンプルおよび誤差サンプルを受信するためのシンボル間干渉（ＩＳＩ）検出器を提供することと、
    前記ＩＳＩ検出器の出力を受信し、適応情報信号を生成するように、加算回路を構成することと、
    前記適応情報信号に対応して平均出力を生成するように、移動平均フィルタを構成することと、
    前記平均出力および所定の閾値に対応して投票を生成するように、投票回路を構成することと、
    生成された前記投票に対応して適応コード信号を生成するための、積算器およびコード生成器を提供することと
    を含む、方法。
  9. 前記ＩＳＩ検出器が、第１のプリカーソルまたは第１のポストカーソルのうちの少なくとも一方の真理値表に従って動作するように構成される、請求項８に記載の方法。
  10. 前記投票回路が、前記平均出力と前記所定の閾値とを比較するように構成された比較器を備え、前記平均出力が前記所定の閾値に等しい場合、前記比較器がゼロを生成するように構成される、請求項８に記載の方法。
  11. 前記平均出力が前記所定の閾値よりも大きい場合、前記比較器が、各適応クロックサイクルで連続時間線形等化（ＣＴＬＥ）適応投票を生成するように構成される、請求項１０に記載の方法。
  12. 前記積算器およびコード生成器がレジスタを備える、請求項８に記載の方法。
  13. 前記所定の閾値が３から４までの範囲である、請求項８に記載の方法。
  14. 前記データサンプルのビット幅が１２８ビットである、請求項８に記載の方法。
  15. 前記データサンプルが、データスライサまたはデータスライサのうちの少なくとも一方を使用してボーレートで送信信号から導出される、請求項８に記載の方法。
JP2022526742A 2019-11-13 2020-10-06 アイの中心にロックされたボーレートクロックデータリカバリ（ｃｄｒ）を可能にする連続時間線形等化（ｃｔｌｅ）適応アルゴリズム Pending JP2023501474A (ja)

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